DE2230067A1 - CIRCUIT ARRANGEMENT FOR THE ASYNCHRONOUS DEMODULATION OF A BINARY SIGNAL PROCESS - Google Patents

Description

Patentanwälte Dipl.-Ing. F. Weickmann,Patent attorneys Dipl.-Ing. F. Weickmann,

Dipl.-Ing. H.Weickmann, Dipl.-Phys. Dr. K. Fincke Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. HuberDipl.-Ing. H.Weickmann, Dipl.-Phys. Dr. K. Fincke Dipl.-Ing. F. A. Weickmann, Dipl.-Chem. B. Huber

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Schaltungsanordnung zur asynchronen Demodulation eines binären SignalverlaufsCircuit arrangement for asynchronous demodulation of a binary signal curve

Die Erfindung betrifft eine Schaltungsanordnung zur asynchronen Demodulation eines binären asynchronen Signalverlaufs veränderlicher Frequenz. Diese Schaltungsanordnung arbeitet mit laufender Anpassung an die Folgefrequenz der ihr zugeführten binären Eingangssignale. Hierzu wird ein Prinzip eines "dynamischen Zeitbezugs¹¹ angewendet. Dabei wird ein Zeitbezugssignal aus jedem zugeführten Bit abgeleitet und mit der Breite des nächstfolgenden zugeführten Bits verglichen, so daß daraus ■ bestimmt werden kann, ob das jeweils verglichene Bit den binären Wert 1 oder 0 hat. Damit kann die Amplitude de3 Zeitbezugssignals automatisch für jedes Bit korrigiert werden, um Änderungen der Breite der zugeführten Bits, die bei Änderungen der Bitfolgefrequenz auftreten, zu kompensieren. Auf diese Weise wird eine Anhäufung von Zeitfehlern auch bei beachtlichen Änderungen der Bitfolgefrequenz vermieden.The invention relates to a circuit arrangement for the asynchronous demodulation of a binary asynchronous signal curve of variable frequency. This circuit arrangement works with continuous adaptation to the repetition frequency of the binary input signals fed to it. For this purpose, a principle of a "dynamic time reference ^{11 is} used. A time reference signal is derived from each supplied bit and compared with the width of the next supplied bit, so that it can be determined whether the respective bit compared has the binary value 1 or 0 In this way, the amplitude of the time reference signal can be automatically corrected for each bit in order to compensate for changes in the width of the bits supplied, which occur when the bit rate is changed.

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Eine Schaltungsanordnung nach der Erfindung kann zur Demodulation eines jeden asynchronen binären Signals unabhängig von dessen Ursprung angewendet werden. Sie eignet sich besonders für solche Signale, die eine weitläufig sich ändernde Bitfolgefrequenz haben und beispielsweise durch Handlesegeräte für binäre Informationen erzeugt werden. Ein derartiges Lesegerät kann beispielsweise eine optische Vorrichtung sein, die eine Lichtquelle und eine Fotozelle enthält und in einer Abtastbewegung über abwechselnd angeordnete Felder aus lichtreflektierendem und nichtreflektierendem Material geführt sind, die gemäß einem Binärkode angeordnet sind, wie es beispielsweise durch die US-Patentschrift 3 359 405 bekannt ist. Das Lesegerät kann in einem Warenhaus oder einem Supermarkt verwendet werden, um beispielsweise ein asynchrones Binärsignal entsprechend dem Preis einer verkauften Ware zu erzeugen, indem ein binär kodiertes Etikett auf der Ware abgetastet wird. Das asynchrone zweiphasige Signal wird demoduliert und einem Digitalrechner zugeführt, der so programmiert sein kann, daß er die Preise aller verkaufter Waren addiert, die Kreditkarte des Käufers prüft'und anzeigt, ob an ihn verkauft werden kann und Änderungen in der Lagerhaltung erforderlich sind. Dadurch werden Fehler an der Kassenstelle bei der Eingabe der Preise vermieden,die Warenprüfung beschleunigt, Rechnungsfehler reduziert und die Lagerhaltung auf dem jeweils erforderlichen genauen Stand gehalten.A circuit arrangement according to the invention can be used to demodulate any asynchronous binary signal independently of whose origin can be applied. It is particularly suitable for signals that have a widely changing bit rate and are generated, for example, by handheld readers for binary information. Such a reader For example, it can be an optical device containing a light source and a photocell and in a scanning movement are guided over alternately arranged fields of light-reflecting and non-reflecting material according to a binary code, as is known, for example, from US Pat. No. 3,359,405. The reader can be used in a department store or a supermarket to provide an asynchronous binary signal accordingly to generate the price of a goods sold by scanning a binary coded label on the goods. That Asynchronous two-phase signal is demodulated and fed to a digital computer which can be programmed so that it adds up the prices of all goods sold, checks the buyer's credit card and shows whether it is possible to sell to him and changes in warehousing are required. This will cause errors at the till when entering the prices avoided, goods inspection accelerated, invoicing errors reduced and the warehousing is kept to the precise level required in each case.

Bisherige Einrichtungen zur Übertragung asynchroner binärer Signale arbeiten mit Dreipegelsignalen. Ein entsprechendes Verfahren ist beispielsweise von Mine, Haegawa und Koga in IEEE Transactions of Communication Technology, Vol. Com-18, Nr.5, Oktober 1970, unter dem Titel "Asynchronous Transmission Schemes for Digital Information" beschrieben. Eine Demodulationsschaltung nach der Erfindung ermöglicht die Übertragung asynchroner binärer Signale mit nur zwei Pegelwerten unterPrevious devices for the transmission of asynchronous binary signals work with three-level signals. A corresponding method is described, for example, by Mine, Haegawa and Koga in IEEE Transactions of Communication Technology, Vol. Com-18, No. 5, October 1970, under the title “Asynchronous Transmission Schemes for Digital Information”. A demodulation circuit according to the invention enables the transmission of asynchronous binary signals with only two level values below

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Anwendung eines dynamischen Zeitbezugs und ist viel einfacher aufgebaut als bisher bekannte asynchrone Demodulatoren. Ein Demodulator nach der Erfindung für binäre Zweipegelsignale hat gegenüber den synchronen Demodulatoren verschiedene Vorteile, wozu auch die Tatsache zu rechnen ist, daß in dem Binärlesegerät ein beliebiger Eingangswandler vorgesehen und das Lesegerät selbst entfernt vom Demodulator angeordnet sein kann. Da die Pulsfolgefrequenz des Eingangssignals veränderlich ist, kann ein Handlesegerät mit veränderlicher Abtastgeschwindigkeit und veränderlichem Abtastbereich anstelle bekannter Vorrichtungen verwendet werden, die einen Motor für konstante Abtastgeschwindigkeit und eine geradlinige Abtastführung benötigen. Ferner sind bei der Erfindung keine Zweifach-Informationskanäle oder Dreipegelsignale erforderlich, wie dies bei den dreifarbigen Markierungen bekannter Anordnungen der Fall ist.Use of a dynamic time reference and has a much simpler structure than previously known asynchronous demodulators. A Demodulator according to the invention for binary two-level signals has various advantages over synchronous demodulators, This also includes the fact that any input transducer and the reader are provided in the binary reader can even be arranged away from the demodulator. Since the pulse repetition frequency of the input signal is variable, can be a handheld reader with variable scanning speed and variable scanning range instead of known devices which require a constant scan speed motor and a straight scan guide. Furthermore, the invention does not require dual information channels or three-level signals, as in FIG the three-colored markings of known arrangements is the case.

Zur Erzielung dieser Vorteile ist eine Schaltungsanordnung der eingangs genannten Art erfindungsgemäß derart ausgebildet, daß eine Zeitbezugsschaltung zur Bestimmung der Breite aufeinanderfolgender Bits und zur Erzeugung eines die Breite eines jeden zugeführten Bits kennzeichnenden Zeitbezugssignals vorgesehen ist, dessen Wert sich bei Änderungen der Bitbreite infolge Frequenzänderungen automatisch ändert, und daß eine Vergleicherschaltung zum Vergleich eines jeden zugeführten Bits mit dem dem jeweils vorhergehend zugeführten Bit entsprechenden Bezugssignal vorgesehen ist, die den Binärwert eines jeden zugeführten Bits bestimmt und einen dem Eingangssignalverlauf entsprechenden, jedoch andersartig kodierten Ausgangssignalverlauf erzeugt.To achieve these advantages, a circuit arrangement of the type mentioned is designed according to the invention in such a way that that a time reference circuit for determining the width of successive Bits and for generating a time reference signal which characterizes the width of each supplied bit is provided, the value of which changes automatically when the bit width changes as a result of frequency changes, and that one Comparator circuit for comparing each supplied Bits with the reference signal corresponding to the previously supplied bit is provided, which is the binary value of each supplied bit is determined and one of the input waveform corresponding, but differently coded output signal curve generated.

Das einer Schaltungsanordnung nach der Erfindung zugeführte digitale Eingangssignal kann einen Anfangsimpuls und einen Endimpuls und/oder eine Begrenzungslücke am Anfang und amThe digital input signal fed to a circuit arrangement according to the invention can have an initial pulse and a End pulse and / or a boundary gap at the beginning and at the

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Ende einer jeden Gruppe von Informationsimpulsen aufweisen, die ein "Zeichen" oder "Wort" aus Bits bilden. Dieser "Vorimpuls hat eine Breite gleich einer Zeiteinheit und liefert ein Zeitbezugssignal zum Vergleich mit der Breite des ersten Informationsbits. Werden pulsdauermodulierte Eingangssignale mit binären Werten O und 1 verwendet, die jeweils eine Breite von einer bzw. zwei Zeiteinheiten haben, so hat das Bezugssignal eine Breite von 1,5 Zeiteinheiten. Durch diesen großen Unterschied der Breite der O-Bits und der 1-Bits und durch das dynamische Bezugsverfahren zur jeweiligen Kennzeichnung des Bezugssignals eines jeden Eingangsimpulses haben Änderungen der Pulsfolgefrequenz innerhalb eines extrem großen Bereiches keine Auswirkung auf die Genauigkeit der Demodulation. Beispielsweise kann sich in einer Ausführungsform einer Demodulationsschaltung mit 16-stufigen Binäzählern für pulsdauermodulierte Eingangssignale die Pulsfolgefrequenz zwischen 2,5 und 5000 Bits pro Sekunde ändern, wobei die Pulsbreite zwischen benachbarten Impulsen für eine Impulsverbreiterung 25% und für eine Impulsverengung 18% betragen kann.Having the end of each group of information pulses forming a "character" or "word" of bits. This "pre-impulse has a width equal to a unit of time and supplies a time reference signal for comparison with the width of the first information bit. Are pulse duration modulated input signals with binary Values O and 1 are used, each having a width of one and two time units, respectively, the reference signal has a Width of 1.5 time units. Because of this big difference in the width of the O-bits and the 1-bits and because of the dynamic Reference methods for the respective identification of the reference signal of each input pulse have changes in the pulse repetition frequency no effect on the accuracy of the demodulation within an extremely large range. For example In one embodiment of a demodulation circuit with 16-stage binary counters for pulse-duration-modulated input signals, the pulse repetition rate can be between 2.5 and 5000 bits per Second, the pulse width between adjacent pulses is 25% for pulse broadening and 25% for pulse narrowing 18%.

Das Ende einer ein Wort bildenden Gruppe aus binären Informationsimpulsen wird im Eingangssignal durch eine lange Begrenzungslücke gekennzeichnet, die gleich drei Zeiteinheiten ist, um sie von der Lücke zwischen benachbarten Impulsen innerhalb eines Wortes zu unterscheiden. Dadurch ergibt sich ein extrem einfaches, wirksames und genaues Verfahren zur Übertragung digitaler Informationen unter Anwendung einer Demodulationsschaltung nach der Erfindung.The end of a word-forming group of binary information pulses is characterized in the input signal by a long limitation gap that is equal to three time units, to distinguish it from the gap between adjacent pulses within a word. This results in an extreme simple, efficient and accurate method of transmitting digital information using a demodulation circuit according to the invention.

Eine weitere Ausführungsform der Erfindung ermöglicht eine Verarbeitung .zweiphasiger binärer Eingangssignale anstelle der pulsdauermodulierten binären Signale, so daß eine größere Datenmenge innerhalb einer vorgegebenen Bandbreite übertragbar ist. So können ca. 50% mehr Daten geschrieben und gelesen werden,A further embodiment of the invention enables processing of two-phase binary input signals instead the pulse duration modulated binary signals, so that a larger amount of data can be transmitted within a given bandwidth is. In this way approx. 50% more data can be written and read,

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wenn zweiphasige Signale anstelle der^pulsdauermodulierten Signale verwendet werden, wobei derselbe Raum und dieselbe Zeichengröße ausreicht.if two-phase signals instead of the ^ pulse duration modulated Signals can be used with the same space and character size sufficient.

Im Gegensatz zu pulsdauermodulierten Signalen haben zweiphasige Signale Bits mit den beiden Binärwerten, die eine übereinstimmende Breite haben, welche durch den Zwischenraum zwischen zwei benachbarten regulären Pegelübergängen des zweiphasigen Signals bestimmt ist. Die binäre Kennzeichnung solcher Bits erfolgt durch das Vorhandensein oder Fehlen unregelmäßiger Übergänge zwischen solchen regelmäßigen Übergängen. Beispielsweise hat ein zweiphasiges Zeichensignal reguläre Übergänge an den beiden einander gegenüberliegenden Enden eines jeden Bits und einen unregelmäßigen Übergang in der Mitte der 1-Bits sowie keinen Übergang in der Mitte der O-Bits. Zweiphasige Pausensignale haben einen unregelmäßigen Übergang in der Mitte der O-Bits und keinen Übergang in der Mitte der 1-Bits. Zweiphasige l^gelsignale werden jedoch immer ausgeglichen, da eine Hälfte des Bits hoch, die andere tief liegt, so daß reguläre Übergänge immer in der Mitte der 1-Bits und der O-Bits auftreten und solche Bits durch in negative Richtung verlaufende reguläre Übergänge für 1-Bits und positiv verlaufende reguläre Übergänge für O-Bits identifiziert werden. Es sei darauf hingewiesen, daß das zweiphasige Pegelsignal um ein halbes Bit gegenüber zweiphasigen Zeichensignalen und zweiphasigen Pausensignalen versetzt ist.In contrast to pulse duration modulated signals, two-phase signals have bits with the two binary values that have a matching width, which is determined by the gap between two adjacent regular level transitions of the two-phase signal. Such bits are binary identified by the presence or absence of irregular transitions between such regular transitions. For example, a two-phase character signal has regular transitions at the two opposite ends of each bit and an irregular transition in the middle of the 1-bits and no transition in the middle of the O-bits. Two-phase pause signals have an irregular transition in the middle of the O bits and no transition in the middle of the 1 bits. Two-phase false signals, however, are always balanced because one half of the bit is high and the other half is low, so that regular transitions always occur in the middle of the 1-bits and the 0-bits and such bits are caused by regular transitions running in the negative direction 1-bits and positive going regular transitions for O-bits are identified. It should be noted that the two-phase level signal is offset by half a bit from two-phase character signals and two-phase pause signals.

Bei der Erfindung wird also ein dynamisches Zeitbezugsverfahren zur Kompensation der veränderlichen Bitgeschwindigkeiten des binären Eingangssignals verwendet, wobei die zugeführten Bits identifiziert werden, indem jedes mit einem Zeitbezugssignal verglichen wird, welches aus der Breite des jeweils vorhergehenden Bits abgeleitet wird. Pulsdauermodulierte binäre Eingangssignale können demoduliert werden, indem kompensierteIn the invention, a dynamic time reference method for compensating for the variable bit rates of the binary input signal, whereby the supplied bits are identified by each with a time reference signal is compared, which is derived from the width of the previous bit. Pulse duration modulated binary input signals can be demodulated by compensated

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Taktimpulse einem Vergleichszähler mit einer Frequenz zugeführt werden, die durch das Jeweils letzte gezählte Bit gesteuert ist, um denselben effektiven Wert für Bezugssignale beizubehalten, der von den O- und den 1-Impulsen unterschiedlicher Breite abgeleitet wird. Ein Vorimpuls vorbestimmter Breite kann am Beginn eines jeden Wortes oder einer jeden Zeichengruppe zugeführter Impulse vorgesehen sein, um das Zeitbezugssignal zu erzeugen, welches mit dem ersten Informationsimpuls einer Zeichengruppe verglichen wird. Es kann auch eine Begrenzungslücke am Ende einer Impulsgruppe vorgesehen sein, die langer als ein Informationsimpuls oder die Zwischenräume zwischen Informationsimpulsen ist, um das Ende einer Zeichengruppe zu kennzeichnen.Clock pulses are fed to a comparison counter at a frequency that is controlled by the last bit counted in each case is different from that of the 0 and 1 pulses to keep the same effective value for reference signals Width is derived. A pre-pulse of predetermined width can be at the beginning of each word or each Character group of supplied pulses can be provided in order to generate the time reference signal which is associated with the first information pulse a group of characters is compared. A boundary gap can also be provided at the end of a pulse group that is longer than an information pulse or the spaces between information pulses to the end of a To identify a group of characters.

Ein Demodulator nach der Erfindung eignet sich zur Demodulation einer binären Signalfolge mit pulsdauermodulierten Signalen, um eine Folge binärer Ausgangssignale ohne Nulldurchgänge zu erzeugen, mit der die üblichen synchronisierten Schiebeimpulse dem Schieberegister eines Digitalrechners oder einer anderen Datenverarbeitungseinrichtung zugeführt werden können, um das demodulierte Ausgangssignal in das Schieberegister einzugeben.A demodulator according to the invention is suitable for demodulating a binary signal sequence with pulse duration modulated signals, to generate a sequence of binary output signals without zero crossings, with which the usual synchronized shift pulses can be fed to the shift register of a digital computer or another data processing device, to input the demodulated output signal into the shift register.

Es können auch pulsdauermodulierte Eingangssignale mit 0-Impulsen und mit 1-Impulsen übereinstimmender Amplitude und Polarität vorgesehen sein, die jedoch zwei unterschiedliche Impulsbreiten aufweisen und durch Abtastung einer Aufzeichnung binärer Zeichen unterschiedlicher Breiten mittels eines von Hand betriebenen Lesegeräts entstehen.Pulse width modulated input signals with 0 pulses can also be used and be provided with 1-pulses of matching amplitude and polarity, but which have two different pulse widths and by scanning a record of binary characters of different widths by means of a hand operated reader arise.

Es können ferner zweiphasige binäre Signale demoduliert werden, wozu ein erster Digitalzähler zur Erzeugung des Zeitbezugssignals, ein zweiter Digitalzähler zum Vergleich des Zeitbezugssignals mit der Breite des jeweils nächstfolgenden Bits und zur Betätigung einer Diskriminatorschaltung, die dieTwo-phase binary signals can also be demodulated, including a first digital counter for generating the time reference signal, a second digital counter for comparing the time reference signal with the width of the next following bit and for actuating a discriminator circuit which the

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binären Informationen und die zeitlichen Informationen der zugeführten Signale trennt und ein binäres Ausgangssignal mit gegenüber dem Eingangssignal unterschiedlicher Kodierung erzeugt, vorgesehen sein.binary information and the temporal information of the supplied signals separates and a binary output signal with a different coding than the input signal generated.

Eine Demodulatorschaltung nach der Erfindung kann ferner einen dritten Digitalzähler enthalten, der das Zeitbezugssignal mit dem Zwischenraum zwischen binären Pegelübergängen vergleicht, um das Ende einer Gruppe eingegebener Bits festzustellen, die einem Wort oder einem Zeichen entspricht. Ein solcher Zähler kann dann einen entsprechenden Endeimpuls erzeugen und alle ifcrigen Zähler zurückstellen.A demodulator circuit according to the invention can also include a contain a third digital counter which compares the time reference signal with the space between binary level transitions, to determine the end of a group of input bits corresponding to a word or character. Such a counter can then generate a corresponding end pulse and reset all ifcrigen counters.

Der Demodulator kann auch solche Bitgruppen verarbeiten, die einen Vorimpuls am Beginn der jeweiligen Gruppe aufweisen, der das erste Zeitbezugssignal für den Vergleich mit dem ersten Informationsbit einer Gruppe darstellt. Ferner kann eine Begrenzungslücke am Ende der Gruppe zum Vergleich mit dem letzten Zeitbezugssignal zur Erzeugung eines "Wortende^ll-Impulses am Ausgang vorgesehen sein. Der Demodulator erzeugt ferner einen "Anfangs^M-Impuls als Ausgangssignal am Ende des Vorimpulses, einen "Prozess"-Impuls am Ausgang beginnend mit dem ersten Informationsbit und endend mit der Begrenzungslücke und einen "Bit-Sync "-Impuls am Ausgang für das Ende eines je, den Informationsbits. The demodulator can also process those bit groups which have a pre-pulse at the beginning of the respective group which represents the first time reference signal for the comparison with the first information bit of a group. Furthermore, a limitation gap can be provided at the end of the group for comparison with the last time reference ^{signal to generate a “word end II”} pulse at the output. The demodulator also generates a “start ^M pulse” as an output signal at the end of the pre-pulse, a “process” pulse at the output beginning with the first information bit and ending with the boundary gap and a "bit sync" pulse at the output for the end of each, the information bit.

Weiter Vorteile und Merkmale der Erfindung gehen aus der folgenden eingehenden Beschreibung vorzugsweiser Ausführungsbeispiele anhand der Figuren hervor. Es zeigen:Further advantages and features of the invention emerge from the following detailed description of preferred exemplary embodiments based on the figures. Show it:

Fig. 1 eine schematische Darstellung für ein Prüfsystem eines Warenhauses, Supermarkts oder einer ähnlichen Anlage, in dem eine Ausführungsform eines Demodulators nach der Erfindung vorgesehen ist,1 shows a schematic representation for a test system of a Department store, supermarket or similar facility in which an embodiment of a demodulator is used the invention is provided,

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Fig. 1A eine vergrößerte Darstellung eines Etiketts mit zweiphasigen digitalen Informationen, das in einem Sjrstem der in Fig. 1 gezeigten Art verwendbar ist,1A shows an enlarged illustration of a label with two-phase digital information in one system of the type shown in Fig. 1 can be used,

Fig. 2 eine schematische Darstellung unterschiedlicher Arten zweiphasiger Eingangssignale und entsprechender Ausgangssignale ohne Nulldurchgänge, die in einem Demodulator nach der Erfindung verarbeitet werden können,Fig. 2 is a schematic representation of different types two-phase input signals and corresponding output signals without zero crossings, which are in a demodulator can be processed according to the invention,

Fig. 3 eine schematische Darstellung der elektrischen Schaltung einer Ausführungsform eines Demodulators nach der Erfindung, 3 shows a schematic representation of the electrical circuit of an embodiment of a demodulator according to the invention,

Fig. 4 die elektrischen Signalverläufe, die in der Schaltung nach Fig. 3 verarbeitet werden,Fig. 4 shows the electrical waveforms used in the circuit are processed according to Fig. 3,

Fig. 5 die Schaltung einer weiteren Ausführungsform eines Demodulators nach der Erfindung zur Demodulation von pulsdauermodulierten Signalen undFig. 5 shows the circuit of a further embodiment of a demodulator according to the invention for demodulating pulse duration modulated signals and

Fig. 6 Signalverlaufe der mit der Schaltung nach Fig. 5 erzeugten Signale.FIG. 6 shows the waveforms generated with the circuit according to FIG Signals.

Wie aus Fig. 1 hervorgeht, kann ein asynchron arbeitender Demodulator 10, der nach der Erfindung gemäß Fig. 3 aufgebaut ist, in dem Prüfsystem eines Supermarkts Anwendung finden. Der Eingang des Demodulators 10 ist mit dem Ausgang eines ODER-Gliedes 12 verbunden, dem somit eine Folge binärer Zweipegelsignale zweiphasig modulierter Art zugeführt werden. Das zweiphasige Eingangssignal kann eines der in Fig. 2 gezeigten Signale sein, dort sind ein Zeichensignal 14, ein Pausensignal 16, ein Pegelsignal 18, ein impulsgesteuertes Zeichensignal 20, ein impulsgesteuertes Pausensignal 22 und ein impulsgesteuertes Pegelsignal 24 dargestellt. Jedes dieser zweiphasigen Eingangssignale hat einen Signalverlauf entsprechend einer Gruppe von Bits, die ein Anfangsbit, sieben Informationsbit der Werte 1100101 und ein Endebit enthalten. Selbstverständlich kann eine andere Anzahl Informationsbits für jede Wortgruppe vorgesehen sein, die von diesem Ausführungsbeispiel abweicht.As can be seen from FIG. 1, an asynchronously operating demodulator 10 constructed according to the invention as shown in FIG is used in the test system of a supermarket. The input of the demodulator 10 is connected to the output of an OR gate 12 connected, which is thus fed to a sequence of binary two-level signals of a two-phase modulated type. The two-phase The input signal can be one of the signals shown in FIG. 2, there is a character signal 14, a pause signal 16, a level signal 18, a pulse-controlled character signal 20, a pulse-controlled pause signal 22 and a pulse-controlled Level signal 24 shown. Each of these two-phase input signals has a waveform corresponding to one Group of bits containing a start bit, seven information bits with the values 1100101 and an end bit. Of course For example, a different number of information bits can be provided for each group of words used by this embodiment deviates.

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Die zweiphasigen Eingangssignale werden dem ODER-Glied 12 über drei unterschiedliche Informationslesegeräte zugeführt, und zwar einem magnetischen Abtaster 26, einem beweglichen optischen Lesegriffel 28 und einem festen fotoelektrischen Leser mit einer Fotozelle 30, einer Lichtquelle 32 und einem teilweise reflektierenden Spiegel 34. Die Ausgangssignale dieser Leser werden jeweils über einen invertierenden Verstärker und Begrenzungsschaltungen 36, 38 und 40 den Eingängen des ODER-Gliedes 12 zugeführt. Die Lesegeräte erzeugen zweiphasige Signale derselben Amplitude, jedoch unterschiedlicher Folgefrequenz, diese ändert sich durch Änderungen der Relativgeschwindigkeit zwischen dem jeweiligen Leser und der abgetasteten Aufzeichnung der binären Informationen. Wenn beispielsweise ein Demodulator nach der Erfindung als ein Teil eines PrüfsystenB in einem Supermarkt, einem Warenhaus o.a. verwendet wird, so kann eines der Eingangssignale durch einen fest angeordneten fotoelektrischen Leser mit einer Lichtquelle 32 erzeugt werden, die einen Lichtstrahl auf die Seite eines Gefässes 42 oder einer anderen regelmäßig geformten Ware richtet, welche beim Verkauf über einen Kassentisch 44 gleitet. Dabei wird das Licht an einem Etikett 46 reflektiert, das binäre Informationen trägt. Diese werden also auf den Spiegel und damit auf die Fotozelle 30 geleitet. Die binären Zeichen auf dem Etikett 46 sind mit einem festen Abstand zum Boden des Gefässes angeordnet. Wenn das Gefäß 42 von Hand längs dem Kassentisch 44 in der dargestellten Pfeilrichtung 48 bewegt wird, so tastet ein Lichtstrahl der Lichtquelle 32, der durch den teilweise reflexionsfähigen Spiegel 34 hindurchfällt, die gesamte Länge der binären Zeichen 46 ab und erzeugt entsprechende elektrische Signale am Ausgang der Fotozelle 30, diese Signale werden über den Verstärker und den Begrenzer 40 geleitet. Außer der Linearbewegung 48 kann das Gefäß 42 gleichzeitig auch gedreht werden, so daß der abgetastete Teil des Etiketts senkrecht zum Lichtstrahl angeordnet bleibt, um eineThe two-phase input signals are fed to the OR gate 12 via three different information reading devices, namely a magnetic pickup 26, a movable optical reading pen 28 and a fixed photoelectric Reader with a photocell 30, a light source 32 and a partially reflecting mirror 34. The output signals of these readers are each passed through an inverting amplifier and limiting circuits 36, 38 and 40 to the inputs of the OR gate 12 supplied. The readers generate two-phase signals of the same amplitude but different repetition frequency, this changes due to changes in the relative speed between the respective reader and the scanned one Record of binary information. For example, if a demodulator according to the invention is used as part of a test systemB is used in a supermarket, department store, etc., one of the input signals can be set by a fixed Photoelectric reader can be generated with a light source 32 which directs a light beam onto the side of a Vessel 42 or other regularly shaped goods that slides over a cash desk 44 when sold. The light is reflected on a label 46 that carries binary information. So these are on the mirror and thus passed to the photocell 30. The binary characters on the label 46 are at a fixed distance from the floor of the vessel arranged. When the vessel 42 is moved by hand along the cash desk 44 in the arrow direction 48 shown is scanned a light beam of the light source 32, which passes through the partially reflective mirror 34, the entire length of the binary characters 46 and generates corresponding electrical signals at the output of the photocell 30, this Signals are passed through amplifier and limiter 40. In addition to the linear movement 48, the vessel 42 can also be rotated at the same time so that the scanned part of the Label arranged perpendicular to the light beam remains to a

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bessere Auflösung zu erreichen. In jedem Falle ändert sich jedoch die Abtastgeschwindigkeit, so daß die Folgefrequenz des zweiphasigen Eingangssignals sich ändert. Die Demodulatorschaltung 10 muß die asynchronen, weiphasigen Binärsignale in noch zu beschreibender Weise demodulieren.to achieve better resolution. In each case, however, the scanning speed changes, so that the repetition frequency of the two-phase input signal changes. The demodulator circuit 10 must demodulate the asynchronous, white-phase binary signals in a manner to be described.

Wie aus Fig. lAhervorgeht, können die binären Zeichen auf dem Etikett 46 in Form abwechselnder Streifen reflexionsfähigen und nicht reflexionsfähigen Materials unterschiedlicher Breiten angeordnet sein. Um das zweiphasige Zeichensignal 14 zu erzeugen, sind die binären Zeichen durch nicht reflexionsfähige Streifen 50 der Breite X und durch nicht reflexionsfähige Streifen 52 der Breite 2X erzeugt, die durch reflexionsfähige Streifen 54 der Breite X und reflexionsfähige Streifen 56 der Breite 2X voneinander getrennt sind. Am Ende einer Wortgruppe ist ein breiter Streifen 53 mit der Breite 3X vorgesehen, der die das Ende kennzeichnende Lücke im Zeichensignal erzeugt.As can be seen from Fig. 1A, the binary characters on the Label 46 in the form of alternating strips of reflective and non-reflective material of different widths be arranged. In order to generate the two-phase character signal 14, the binary characters are non-reflective Strips 50 of width X and through non-reflective Stripes 52 of width 2X created by reflective stripes 54 of width X and reflective stripes 56 of FIG Width 2X separated from each other. At the end of a word group there is a wide strip 53 with the width 3X, which creates the gap in the character signal that characterizes the end.

Der bewegliche optische Lesegriffel 28 ist für unregelmäßig geformte Packungen 60 vorgesehen und wird in der dargestellten Pfeilrichtung 62 über ein Etikett 46' bewegt, das mit den für die jeweilige Packung geltenden binären Zeichen versehen ist. Dabei erzeugt eine Fotozelle innerhalb des Griffels 28 ein weiteres asynchrones binäres Signal zweiphasiger Art, das gleichfalls dem Demodulator 10 über einen invertierenden Verstärker und eine Begrenzerschaltung 38 zugeführt wird. Um einem Kunden die Belastung seines Bankkontos mit den Kosten für den jeweiligen Kauf zu ermöglichen, wird eine Kreditkarte 64, die einen Magnetstreifen 66 mit binären Informationen, beispielsweise mit dem Namen des Kunden und der Kontonummer enthält, von Hand in einem Führungsschlitz in Richtung des Pfeiles 68 an dem magnetischen.Abtaster 26 vorbeigeführt. Dieser erzeugt gleichfalls ein asynchrones binäres Eingangssignal zweiphasiger Art, das über den Verstärker 36 dem Demodulator 10 zugeführt wird. The movable optical reading pen 28 is provided for irregularly shaped packs 60 and is moved in the illustrated arrow direction 62 over a label 46 'which is provided with the binary characters applicable to the respective pack. In this case, a photocell within the stylus 28 generates a further asynchronous binary signal of the two-phase type, which is also fed to the demodulator 10 via an inverting amplifier and a limiter circuit 38. In order to enable a customer to debit his bank account with the costs for the respective purchase, a credit card 64, which contains a magnetic strip 66 with binary information, for example with the name of the customer and the account number, is manually inserted in a guide slot in the direction of the arrow 68 moved past the magnetic.Absensor 26. This likewise generates an asynchronous binary input signal of the two-phase type, which is fed to the demodulator 10 via the amplifier 36.

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Die Demodulatorschaltung 10 demoduliert die asynchronen, zweiphasigen, binären Eingangssignale in binäre Ausgangssignale unterschiedlicher Kodierung, beispielsweise in binäre Signale ohne Nulldurchgänge (KRZ). Die Demodulation der zweiphasigen Signale 14 bis 24 (Fig. 2) führt also zu einem NRZ-Zeichensignal 70, einem NRZ-Pausensignal 72 oder einem NRZ-Pegelsignal 74, die einem Eingang 75 eines Digitalrechners 76 oder einer anderen Datenverarbeitungsschaltung zugeführt wer*- den. Der Rechner bestimmt den Preis des jeweils verkauften Artikels aus dem binär kodierten Eingangssignal, addiert die Gesamtkosten des Verkaufs und belastet das B_ankkonto des Kunden mit diesen Kosten, nachdem eine Kreditprüfung für dieses Konto durchgeführt wurde. Zusätzlich kann ein Lautsprecher 78 oder ein anderes Anzeigegerät, beispielsweise eine Blinklampe nahe dem Kassentisch durch den Rechner eingeschaltet werden, um anzuzeigen, daß der Verkauf genehmigt ist. Gleichzeitig kann ein weiteres Signal einer nicht dargestellten Lagerhaltungssteuerung zugeführt werden, so daß die Bestandsaufzeichnungen durch Abziehen der jeweils verkauften Waren auf den neuesten Stand gebracht werden. Zusätzlich zu den demodulierten NRZ-Ausgangssignalen 70, 72 und 74 erzeugt der Demodulator 10 für jede Wortgruppe "Bit-Sync"-Impulse, einen "Anfangs¹¹-Impuls, ein ^flProzess"-Signal und einen "End"-Impuls, die in den Fig. 3 und 4 dargestellt sind und vier weiteren Eingängen 79 des Rechners zugeführt werden.The demodulator circuit 10 demodulates the asynchronous, two-phase, binary input signals into binary output signals of different coding, for example into binary signals without zero crossings (KRZ). The demodulation of the two-phase signals 14 to 24 (Fig. 2) thus leads to an NRZ character signal 70, an NRZ pause signal 72 or an NRZ level signal 74, which are fed to an input 75 of a digital computer 76 or another data processing circuit . The computer determines the price of each sold article from the binary-coded input signal, adds the total cost of sales and the B _a nkkonto charged the customer with these costs after a credit check has been performed for this account. Additionally, a loudspeaker 78 or other display device, such as a flasher near the checkout counter, can be turned on by the computer to indicate that the sale is approved. At the same time, a further signal can be fed to a storage control, not shown, so that the inventory records are brought up to date by subtracting the goods sold in each case. In addition to the demodulated NRZ output signals 70, 72 and 74, the demodulator 10 generates "bit sync" pulses, a "start ¹¹ pulse, a ^fl process" signal and an "end" pulse for each group of words, which are shown in FIG 3 and 4 are shown and four further inputs 79 of the computer are fed.

Ein Ausführungsbeispiel eines asynchron arbeitenden Demodulators 10 ist in Fig. 3 dargestellt und besteht aus drei binären Digitalrechnern mit einem Zeitbezugszähler 80, einem Bitvergleichszähler 82 und einem Wortende-Vergleichszähler 84. Die Zähler haben jeweils sechs Stufen, die aus bistabilen Multivibratoren oder Flip-Flop-Schaltungen gebildet sind, deren Triggereingänge T mit dem nicht invertierenden Ausgang Q der jeweils vorhergehenden Stufe verbunden sind. Eine Diskrimina-An exemplary embodiment of an asynchronously operating demodulator 10 is shown in FIG. 3 and consists of three binary ones Digital computers with a time reference counter 80, a bit comparison counter 82 and an end-of-word comparison counter 84. The Counters each have six levels, made up of bistable multivibrators or flip-flop circuits are formed whose trigger inputs T with the non-inverting output Q of the each previous stage are connected. A discriminatory

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2 2 3 O O G 7^2 2 3 O O G 7 ^

torschaltung 86 ist mit dem Ausgang des Bitvergleichszählers 62 verbunden, der den Diskriminator derart steuert, daß dieser Zeitimpulse entsprechend der Bitbreite und binäre Informationsimpulse aus den eingegebenen Datenimpulsen G in Fig. aussondert, so daß die Zeitimpulse H dem Zeitbezugszähler und nur die Informationsimpulse als Datenausgangsimpulse U des Demodulators in noch zu beschreibender Weise abgegeben werden. Der Diskriminator 86 enthält eine Flip-Flop-Schaltung 88, die mit ihrem Ausgang Q an einen Eingang eines ODER-Gliedes 90 angeschaltet ist. Mit ihrem Setzeingang S ist sie an den Ausgang des Zählers 82 angeschaltet. Der Ausgang des ODER-Gliedes 90 ist über einen invertierenden Verstärker 92 mit einem Eingang eines UND-Gliedes 94 verbunden, dessen zweiter Eingang mit der Quelle der zugeführten Datenimpulse verbunden ist. Der Ausgang des UND-Gliedes 94 ist mit den Eingang T eines am Ausgang vorgesehenen Speicher-Flip-Flops 96 verbunden, so daß diesem binäre Datenausgangsimpulse zugeführt werden und Zeichen- und Pausensignale mit Nulldurchgängen (RZ) an dem Ausgang Q bzw. Q erzeugt werden. Das Flip-Flop 96 arbeitet als Speicher für diese binären Datenausgangssignale und ist an seinem invertierenden Ausgang Q mit dem Dateneingang D eines weiteren Ausgangs-Flip-Flops 98 verbunden, das an seinem fä-Ausgang 100 ein Zeichensignal ohne Nulldurchgang (NRZ) und an seinem Q-Ausgang 102 ein Pausensignal ohne Nulldurchgang (NRZ) erzeugt.gate circuit 86 is with the output of the bit comparison counter 62 connected, which controls the discriminator in such a way that this time pulses corresponding to the bit width and binary information pulses from the input data pulses G in Fig. Separates, so that the time pulses H the time reference counter and only the information pulses as data output pulses U des Demodulator be released in a manner to be described. The discriminator 86 includes a flip-flop circuit 88 which is connected with its output Q to an input of an OR gate 90. With its set input S it is at the exit of the counter 82 is turned on. The output of the OR gate 90 is via an inverting amplifier 92 with an input an AND gate 94, the second input of which is connected to the source of the supplied data pulses. The output of the AND gate 94 is with the input T one memory flip-flops 96 provided at the output, so that this binary data output pulses are supplied and character and pause signals with zero crossings (RZ) at the Output Q or Q can be generated. The flip-flop 96 operates as a memory for these binary data output signals and is connected to the data input D at its inverting output Q connected to another output flip-flop 98, which at its fä output 100 a character signal without zero crossing (NRZ) and a pause signal without zero crossing (NRZ) is generated at its Q output 102.

Das zweiphasige binäre Eingangssignal wird dem Demodulator über eine Eingangsklemme 104 zugeführt. Die impulsartigen zweiphasigen Eingangssignale A werden über ein Flip-Flop IO6 geleitet und in nicht impulsgesteuerte zweiphasige Signale umgesetzt, wenn der Schalter 108 aus der dargestellten Stellung in die rechte Stellung gebracht wird. Nicht impulsgesteuerte zweiphasige Signale B werden direkt auf den Schalter 108 weitergeleitet, der sich in der dargestellten linken Stellung befindet. Das zweiphasige Eingangssignal wird überThe two-phase binary input signal is fed to the demodulator via an input terminal 104. The impulsive ones two-phase input signals A are sent via a flip-flop IO6 and converted into non-pulse-controlled two-phase signals when the switch 108 is out of the position shown is brought into the right position. Non-pulse controlled two-phase signals B are sent directly to the switch 108 forwarded, which is in the left position shown. The two-phase input signal is via

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den Schalter 108 zur Triggerung eines monostabilen Multivibrators 110 mit den positiven Signalübergängen ausgenutzt und es wird ferner über einen invertierenden Verstärker 112 zur Triggerung eines weiteren monostabilen Multivibrators 114 mit den negativen Signalübergängen verwendet. Die monostabilen Multivibratoren erzeugen schmale Impulse C und D mit einer Breite von ca. 0,5 MikrοSekunden. Die Eingangsimpulse C und D werden über ein ODER-Glied 116 als kombiniertes Signal E jeweils einem Eingang zweier UND-Glieder 118 und 120 zugeführt. Die zweiten Eingänge dieser UND-Glieder 118 und 120 sind jeweils mit dem Ausgang Q bzw. Q eines Flip-Flops 122 verbunden, das die zweite Stufe eines Eingangsspeichers 124 bildet. Die erste Stufe dieses Eingangsspeichers besteht aus einem weiteren Flip-Flop 126, dessen Ausgang Q mit dem Dateneingang D des zweiten Flip-Flops 122 verbunden ist. Während des Ruhezustandes erzeugt der Eingangsspeicher 124 ein positiv verlaufendes Rückstellsignal J am Ausgang Q? des Flip-Flops 126, dieses Signal wird über eine Leitung 128 den Rückstelleingängen R aller Stufen der drei Zähler 80, 82 und 84 zugeführt, so daß diese vor dem Anfang einer jeden binären Wortgruppe des zweiphasigen Eingangssignals zurückgestellt werden. Zu diesem Zeitpunkt führt der Ausgang 0. des Flip-Flops 126 ein Signal niedrigen Pegels, das dem Eingang D des Flip-Flops 122 zugeführt wird, dessen Ausgang Q gleichfalls niedrigen Pegel hat, wodurch das UND-Glied 120 gesperrt ist. Der Ausgang Ά des Flip-Flops 122 führt einen hohen Pegel, so daß das UND-Glied 118 durchgeschaltet ist. Dadurch werden die ersten beiden Eingangsimpulse am Ausgang des ODER-Gliedes 116 nur über das UND-Glied 118 weitergeleitet und erzeugen zwei Anfangs-Übergangsimpulse F. Diese Impulse F entsprechen den positiven und negativen Übergängen am Beginn und am Ende des Anfangsbits des zweiphasigen Eingangssignals. Die Anfangs-Übergangsimpulse werden vom Ausgang des UND-Gliedes 118 über ein ODER-Glied 130 einer Folgesteuerschaltung 132 zugeführt.the switch 108 is used to trigger a monostable multivibrator 110 with the positive signal transitions and it is also used via an inverting amplifier 112 to trigger a further monostable multivibrator 114 with the negative signal transitions. The monostable multivibrators generate narrow pulses C and D with a width of approx. 0.5 microseconds. The input pulses C and D are fed via an OR element 116 as a combined signal E to an input of two AND elements 118 and 120. The second inputs of these AND gates 118 and 120 are each connected to the output Q and Q of a flip-flop 122, which forms the second stage of an input memory 124. The first stage of this input memory consists of a further flip-flop 126, the output Q of which is connected to the data input D of the second flip-flop 122. During the idle state, the input memory 124 generates a positive-going reset signal J at the output Q? of the flip-flop 126, this signal is fed via a line 128 to the reset inputs R of all stages of the three counters 80, 82 and 84, so that these are reset before the beginning of each binary word group of the two-phase input signal. At this point in time, the output 0 of the flip-flop 126 carries a low level signal which is fed to the input D of the flip-flop 122, the output Q of which is also low, as a result of which the AND gate 120 is blocked. The output Ά of the flip-flop 122 has a high level, so that the AND gate 118 is switched through. As a result, the first two input pulses at the output of the OR gate 116 are only passed on via the AND gate 118 and generate two initial transition pulses F. These pulses F correspond to the positive and negative transitions at the beginning and at the end of the start bit of the two-phase input signal. The initial transition pulses are fed from the output of the AND gate 118 via an OR gate 130 to a sequence control circuit 132.

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Die Folgesteuerschaltung 132 enthält zwei monostabile Multivibratoren 134 und 136 sowie zwei invertierende VerstärkerThe sequencer circuit 132 contains two monostable multivibrators 134 and 136 and two inverting amplifiers

138 und 139. Die Ausgangsimpulse I des ODER-Gliedes 130 werden über einen Inverter 130 als negative Impulse einem Eingang eines UND-Gliedes 140 zugeführt. Das UND-Glied 140 überträgt normalerweise Normalfrequenzimpulse eines Oszillators 142 auf die erste Stufe des Zeitbezugszählers 80. Die invertierten Ausgangsimpulse des Inverters 138 sperren das UND-Glied, so daß die weitere Zählung des Zählers 80 unterbrochen wird.138 and 139. The output pulses I of the OR gate 130 are An input of an AND element 140 is supplied as negative pulses via an inverter 130. The AND gate 140 transmits normally normal frequency pulses from an oscillator 142 to the first stage of the time reference counter 80. The inverted Output pulses of the inverter 138 block the AND gate, see above that the further counting of the counter 80 is interrupted.

Die Ausgangsimpulse I des ODER-Gliedes 130 dienen gleichzeitig als tibertragungsimpulse, die über eine Leitung 144 den Vorbereitungseingängen P der Flip-Flop-Schaltungen zugeführt werden, welche die Stufen der Zähler 82 und 84 bilden, um das 1-Komplement des zuvor im Zähler 80 gezählten und gespeicherten Zeitbezugssignals von den Ausgängen Q seiner ersten fünf Stufen parallel den Dateneingängen D der entsprechenden Stufen der Zähler 82 und 84 zuzuführen« Danach wird der monostabile Multivibrator 134 der Folgesteuerschaltung 132 mit der positiv verlaufenden Rückflanke des negativen Impulses am Ausgang des Inverters 138 getriggert und erzeugt einen verzögerten Rückstellimpuls I¹ an den Setzeingängen S des Zeitbezugszählers 80, wodurch dieser auf Null zurückgestellt wird, da die Dateneingänge D seiner Stufen insgesamt geerdet sind. Dieser verzögerte Rückstellimpuls I¹ wird ferner über einen InverterThe output pulses I of the OR gate 130 serve at the same time as transmission pulses, which are fed via a line 144 to the preparation inputs P of the flip-flop circuits, which form the stages of the counters 82 and 84, around the 1's complement of that previously in the counter 80 counted and stored time reference signal from the outputs Q of its first five stages in parallel to the data inputs D of the corresponding stages of the counters 82 and 84. Then the monostable multivibrator 134 of the sequence control circuit 132 is triggered with the positive trailing edge of the negative pulse at the output of the inverter 138 and generates a delayed reset ^{pulse I 1} at the set inputs S of the time reference counter 80, whereby the latter is reset to zero, since the data inputs D of its stages are all grounded. This delayed reset pulse I ¹ is also via an inverter

139 zur Triggerung des monostabilen Multivibrators 136 bei •seiner positiv verlaufenden Rückflanke übertragen, so daß ein weiterer verzögerter RUckstellimpuls I'¹ erzeugt wird, der den Rückstelleingängen der Flip-Flops 88 und 96 des Diskriminator s 86 zugeführt wird.139 to trigger the monostable multivibrator 136 at • its positive trailing edge, so that a further delayed reset pulse I ' ^{1 is} generated, which is fed to the reset inputs of the flip-flops 88 and 96 of the discriminator 86.

Der Rückstellimpuls I¹¹ des Diskriminators wird ferner über eine Leitung 146 den Setzeingängen der Flip-Flops 122 und 124 des Eingangsspeichers zugeführt. Dadurch erhält der Ausgang Q des Flip-Flops 126 einen positiven Pegel, der Ausgang Φ einenThe reset ^{pulse I 11 of} the discriminator is also fed via a line 146 to the set inputs of the flip-flops 122 and 124 of the input memory. As a result, the output Q of the flip-flop 126 receives a positive level, the output Φ a

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negativen Signalübergang, wodurch das Rückstellsignal an der Leitung 128 für die Zähler 30, 82 und 84 beendet wird und diese Zähler Ihre Zählung kurz nach dem Beginn des Anfangsbits einer jeden Wortgruppe des binären zweiphasigen Eingangssignals B anfangen. Der Empfang des ersten Rückstellimpulses I¹¹ hat jedoch keine Wirkung auf das Flip-Flop 122, da dessen Dateneingang D zu diesem Zeitpunkt einen niedrigen Pegel führt.negative signal transition, which terminates the reset signal on line 128 for counters 30, 82 and 84 and these counters start counting shortly after the beginning of the start bit of each word group of the binary two-phase input signal B. The receipt of the first reset pulse I ¹¹ , however, has no effect on the flip-flop 122, since its data input D is at a low level at this point in time.

Der zweite Rückstellimpuls I¹¹ am Setzeingang des Flip-Flops 122 bewirkt die Erzeugung eines positiv verlaufenden Ausgangssignals am Ausgang Q und eines negativ verlaufenden Ausgangssignals am Ausgang Q, da der Dateneingang D dann das positive Signal am Ausgang Q des Flip-Flops 126 erhält. Dadurch wird das UND-Glied 118 gesperrt und das UND-Glied 120 geöffnet, so daß die Eingangsimpulse E danach vom Ausgang, des UND-Gliedes 120 als Datenübergangsimpulse G dem Eingang eines UND-Gliedes 148 und über dessen Ausgang einem ODER-Glied 130 zugeführt werden. Der zweite Eingang des UND-Gliedes 148 ist mit dem Ausgang des ODER-Gliedes 90 des Diskriminators 86 verbunden. Das UND-Glied 148 wird durch den Diskriminator 86 nur während der regulären Übergänge angesteuert, die dem Beginn und dem Ende eines jeden Datenbits des zweiphasigen Eingangssignals B entsprechen, so daß dann Zeitbezugsirapulse H über das UND-Glied 148 der Folgesteuerschaltung 132 zugeführt werden. Das UND-Glied 148 wird während der unregelmäßigen Übergänge des Informationsteils der Datenbits nicht aufgesteuert.The second reset ^{pulse I 11} at the set input of flip-flop 122 generates a positive output signal at output Q and a negative output signal at output Q, since data input D then receives the positive signal at output Q of flip-flop 126. As a result, the AND element 118 is blocked and the AND element 120 is opened, so that the input pulses E are then fed from the output of the AND element 120 as data transition pulses G to the input of an AND element 148 and to an OR element 130 via its output will. The second input of the AND element 148 is connected to the output of the OR element 90 of the discriminator 86. The AND element 148 is controlled by the discriminator 86 only during the regular transitions which correspond to the beginning and the end of each data bit of the two-phase input signal B, so that time reference pulses H are then fed to the sequence control circuit 132 via the AND element 148. The AND gate 148 is not turned on during the irregular transitions of the information part of the data bits.

Der Oszillator 142 liefert Normalfrequenzimpulse der Frequenzen f , f_Q/2 und 3/4f an die Triggereingänge T der ersten Stufen der Zähler 80, 82 und 84. Ein Frequenzteiler 150 mit zwei Flip-Flops 152 und 154 dient zur Teilung der Frequenz f der Ausgangsimpulse des Oszillators 142 auf Normalfrequenzimpulse der Frequenz f_Q/2, die vom Ausgang Q des Flip-FlopsThe oscillator 142 supplies normal frequency pulses of the frequencies f, f _Q / 2 and 3 / 4f to the trigger inputs T of the first stages of the counters 80, 82 and 84. A frequency divider 150 with two flip-flops 152 and 154 is used to divide the frequency f the Output pulses of the oscillator 142 to normal frequency pulses of the frequency f _Q / 2, which from the output Q of the flip-flop

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dem Triggereingang T der ersten Stufe des Ende-Vergleichszählers 84 zugeführt werden. Der Teiler 150 überträgt ferner Steuerimpulse über ein ODER-Glied 156 an das UND-Glied 14O, so daß dieses Normalfrequenzimpulse der Frequenz 3/4f_Q der ersten Stufe des Zeitbezugszählers 80 zuführt. Das Flip-Flop 152 des Teilers 150 ist an seinem Ausgang Q mit dem Triggereingang des Flip-Flops 154 verbunden, ferner liegt es am Triggereingang der ersten Stufe des Ende-VergleichsZählers 84 sowie an einem Eingang des ODER-Gliedes 156. Der zweite Eingang des ODER-Gliedes 156 ist mit dem Ausgang Q des Flip-Flops 154 verbunden. Der Ausgang des ODER-Gliedes 156 ist mit dem Steuereingang des UND-Gliedes 140 verbunden, dessen weitere beiden Eingänge mit den Ausgängen des Oszillators 142 und des Inverters 138 verbunden sind. Der erste Ausgangsimpuls des Oszillators 142 triggert das Flip-Flop 152 und erzeugt ein positives Ausgangssignal Q, welches das Flip-Flop 154 triggert, so daß dieses ein positives Ausgangssignal am Ausgang Q erzeugt. Der zweite Ausgangsimpuls des Oszillators führt das Flip-Flop 152 wieder in seinen ersten Zustand zurück und schaltet dessen Ausgang Q auf niedrigen Pegel bzw. auf Null?- zustand, jedoch bleibt das Flip-Flop 152 in seinem getriggerten Zustand. Der dritte Oszillatorimpuls triggert das Flip-Flop 152 zur Erzeugung eines positiven Signals am Ausgang Q, wodurch das Flip-Flop 154 umgeschaltet wird und sein Ausgangssignal am Ausgang Q beendet. Der vierte Oszillatorimpuls führt das Flip-Flop 152 wieder zurück und läßt das Flip-Flop 154 in seinem rückgeführten Zustand, so daß zu diesem Zeitpunkt kein Steuerimpuls über das ODER-Glied 156 dem UND-Glied 14O zugeführt wird. Dieses überträgt deshalb die ersten drei Oszilla-* torimpulse und sperrt den vierten Oszillatorimpuls, so daß das Ausgangssignal Q dieses UND-Gliedes die Frequenz 3/4f₀ hat. Wenn die das Ende einer jeden Bitgruppe kennzeichnende Lücke des zweiphasigen Eingangssignals an der Eingangsklemme 104 empfangen wird, so erzeugt der Ende-Vergleichszähler 84 einenthe trigger input T of the first stage of the end comparison counter 84 are supplied. The divider 150 also transmits control pulses via an OR element 156 to the AND element 140, so that the latter _{supplies normal frequency pulses of the frequency 3 / 4f Q to} the first stage of the time reference counter 80. The flip-flop 152 of the divider 150 is connected at its output Q to the trigger input of the flip-flop 154; OR gate 156 is connected to output Q of flip-flop 154. The output of the OR element 156 is connected to the control input of the AND element 140, the other two inputs of which are connected to the outputs of the oscillator 142 and the inverter 138. The first output pulse of the oscillator 142 triggers the flip-flop 152 and generates a positive output signal Q, which triggers the flip-flop 154, so that it generates a positive output signal at the Q output. The second output pulse of the oscillator leads the flip-flop 152 back to its first state and switches its output Q to a low level or to zero? - state, but the flip-flop 152 remains in its triggered state. The third oscillator pulse triggers flip-flop 152 to generate a positive signal at output Q, whereby flip-flop 154 is switched and its output signal at output Q ends. The fourth oscillator pulse leads the flip-flop 152 back again and leaves the flip-flop 154 in its returned state, so that at this point in time no control pulse is fed via the OR gate 156 to the AND gate 140. This therefore transmits the first three oscillator * gate pulses and blocks the fourth oscillator pulse, so that the output signal Q of this AND element has the frequency 3 / 4f ₀ . When the gap in the two-phase input signal at the input terminal 104, which gap characterizes the end of each bit group, the end comparison counter 84 generates one

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Ausgangsimpuls N, der über ein ODER-Glied 158 einem monostabilen Multivibrator 160 zugeführt wird und an der Ausgangsklemme 162 einen Wortendeimpuls Y erzeugt. Dieser Wortendeimpuls wird ferner über eine Leitung 164 einem ODER-Glied zμgeführt. Dessen Ausgangssignal stellt die Flip-Flops 126 und 122 des Eingangsspeichers 124 in ihren anfänglichen Ruhezustand zurück.Output pulse N, via an OR gate 158 to a monostable Multivibrator 160 is supplied and an end-of-word pulse Y is generated at the output terminal 162. This end-of-word impulse is also fed to an OR gate via a line 164. Whose output signal is the flip-flops 126 and 122 of the input memory 124 returns to its initial idle state.

Nach dem Anfangsbit wird ein Anfangsimpuls L an eine Aüsgangsklemme 168 geleitet, was dem Beginn des Datenteils des zweiphasigen binären Eingangssignals am Ausgang des UND-Gliedes 170 entspricht. Einer der drei Eingänge des UND-Gliedes 170 ist mit dem Ausgang Q des Flip-Flops 126 verbunden, ein weiterer Eingang ist mit dem Ausgang *Q des Flip-Flops 122 verbunden, der dritte Eingang ist mit dem Ausgang des ODER-Gliedes 130 verbunden. Das UND-Glied 170 wird deshalb zur Erzeugung des Anfangsimpulses L so lange nicht aufgesteuert, bis der zweite Eingangsimpuls über das UND-Glied 118 und das ODER-Glied zum UND-Glied 170 am Ende des Anfangsteils des binären zweiphasigen Eingangssignals übertragen wurde. Nur dann sind der Ausgang Q des Flip-Flops 126 und der Ausgang "δ des Flip-Flops 122 beide mit positiven Signalen versehen, so daß alle Eingangssignale des UND-Gliedes 170 positiv sind. Unmittelbar danach wird der verzögerte Rückstellimpuls I^f· vom Ausgang des monostabilen Multivibrators 136 entsprechend dem zweiten Impuls am ODER-Glied 130 über die Leitung 146 zur Ansteuerung des Flip-Flops 122 geliefert, wobei ein positives Dateneingangssignal durch das Flip-Flop 126 abgegeben wird. Dieses schaltet den Ausgang "δ des Flip-Flops 122 auf niedrigen Pegel bzw. auf Nullzustand und sperrt das UND-Glied 170.After the start bit, a start pulse L is passed to an output terminal 168, which corresponds to the start of the data part of the two-phase binary input signal at the output of AND element 170. One of the three inputs of the AND element 170 is connected to the output Q of the flip-flop 126, another input is connected to the output * Q of the flip-flop 122, and the third input is connected to the output of the OR element 130 . The AND element 170 is therefore not turned on to generate the initial pulse L until the second input pulse has been transmitted via the AND element 118 and the OR element to the AND element 170 at the end of the initial part of the binary two-phase input signal. Only then are the output Q of the flip-flop 126 and the output "δ of the flip-flop 122 both provided with positive signals, so that all the input signals of the AND element 170 are positive. Immediately thereafter, the delayed reset pulse I ^f · comes from the output of the monostable multivibrator 136 is supplied in accordance with the second pulse at the OR gate 130 via the line 146 for controlling the flip-flop 122, a positive data input signal being emitted by the flip-flop 126 to a low level or to the zero state and blocks the AND gate 170.

Das Flip-Flop 122 wird in diesem Zustand gehalten, bis beide Flip-Flops 122 und 126 durch den Endeimpuls des ODER-Gliedes 166 zurückgestellt werden. Wenn der Ausgang Q des Flip-FlopsThe flip-flop 122 is held in this state until both flip-flops 122 and 126 have received the end pulse of the OR gate 166 to be reset. When the Q output of the flip-flop

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in positivem Zustand gehalten wird, liefert er ein Prozesssignal K an die Ausgangsklemme 172. Ein Bit-Sync-Ausgangssignal H wird vom Ausgang des UND-Gliedes 148 zu einer Ausgangsklemme , 174 am Ende eines jeden binären Informationsbits des Eingangssignals abgegeben. is held in the positive state, it provides a process signal K to the output terminal 172. A bit sync output signal H becomes an output terminal from the output of AND gate 148, 174 at the end of each binary information bit of the input signal.

Ein UND-Glied 176 zur Rückstellung "verbotener Zustände" ist für den Eingangsspeicher 124 vorgesehen. Dieses UND-Glied ist an einem Eingang mit dem Ausgang § des Flip-Flops 126, am anderen Eingang mit dem Ausgang Q des Flip-Flops 122 verbunden. Der Ausgang des UND-Gliedes 176 ist über das ODER-Glied 166 mit den Rückstelleingängen beider Flip-Flops 122 und 126 verbunden. Wenn die Flip-Flops 122 und 126 in den verbotenen Zustand eines hohen Pegels am Ausgang (5 des Flip-Flops 126 und eines hohen Pegels a& Ausgang Q des Flip-Flops 122 gebracht sind, stellt das UND-Glied 176 diese Flip-Flops zurück. An AND gate 176 for resetting "prohibited conditions" is provided for the input memory 124. This AND element is connected at one input to the output § of the flip-flop 126, and at the other input to the output Q of the flip-flop 122. The output of the AND gate 176 is connected to the reset inputs of both flip-flops 122 via the OR gate 166 and 126 connected. When the flip-flops 122 and 126 are in the forbidden state of a high level at the output (5 of the flip-flop 126 and a high level a & output Q of the flip-flop 122 are brought, the AND gate 176 resets these flip-flops.

Zusätzlich zu dem NRZ-Zeichenausgang 100 und dem NRZ-Pausenausgang 102 kann an einem Ausgang 178, der über eine Verzögerungsschaltung 180 mit dem Ausgang des Schalters 108 verbunden ist, ein NRZ-Pegelausgangssignal erzeugt werden. Das NRZ-Pegelsignal wird dabei um ca. 1 Mikrosekunde gegenüber dem zweiphasigen Eingangssignal B verzögert. Die Verzögerung erzeugt einen ausreichenden Speichereffekt, um den Pegelwert 1 oder 0 des Eingangssignals an dem NRZ-Pegelausgang 178 zu erzeugen, bis das Bit-Sync-Signal 232 weitergeleitet ist. Falls erwünscht, kann ein RZ-Pausensignalausgang 182 und ein RZ-Zeichensignalausgang 184 an den Ausgängen Ü5 und Q des Ausgangsspeicher-Flip-Flops 96 vorgesehen sein.In addition to the NRZ character exit 100 and the NRZ pause exit 102 can be at an output 178, which is via a delay circuit 180 is connected to the output of switch 108, an NRZ level output signal can be generated. That The NRZ level signal is compared by approx. 1 microsecond the two-phase input signal B. The delay creates a sufficient memory effect for the level value 1 or 0 of the input signal at the NRZ level output 178 generate until the bit sync signal 232 is passed. If desired, an RZ pause signal output 182 and an RZ character signal output 184 at the outputs Ü5 and Q of the Output memory flip-flops 96 may be provided.

Die elektrischen Signalverläufe der in Fig. 3 gezeigten Demodulatorschaltung sind in Fig. 4 dargestellt. Die Position dieser Signalverläufe innerhalb der Demodulatorschaltung istThe electrical signal waveforms of the demodulator circuit shown in FIG. 3 are shown in FIG. The position this is waveforms within the demodulator circuit

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in Fig. 3 durch die dem jeweiligen Signal entsprechenden Buchstaben gezeigt. Impulsmäßig gesteuerte zweiphasige Eingangssignale 186 werden von der Eingangsklemme 104 zum Punkt A zur Triggerung des Flip-Flops 106 mit den negativ verlaufenden Rückflanken der Eingangsimpulse geleitet, so daß ein nicht impulsgesteuertes zweiphasiges Eingangssignal 188 am Ausgang Q dieses Flip-Flops zur Verfügung steht. Dieses Eingangssignal 188 wird über den Schalter 108 zum Punkt B geführt, wenn sich der Schalter in seiner rechten Stellung befindet. Wenn das Eingangssignal an der Eingangsklemme 104 ein nicht impulsartig gesteuertes zweiphasiges Signal ist, ähnlich wie das Signal 188, so wird der Schalter 108 in die dargestellte linke Stellung gebracht, so daß das Eingangssignal direkt an den Punkt B gelangt. Die positiv verlaufenden Übergänge des zweiphasigen Eingangssignals 188 triggern den monostabilen Multivibrator 110 zur Erzeugung positiver Übergangsimpulse 190 am Punkt C, während die negativen Übergänge des Eingangssignals 188 im Inverter 112 invertiert werden und.den monostabilen Multivibrator 114 triggern, so daß negative Übergangsimpulse 192 am Punkt D erzeugt werden. Diese positiven und negativen Übergangsimpulse von 0,5 Mikrosekunden Breite werden über das ODER-Glied 116 geführt und liefern Gesamtübergangsimpulse am Punkt E. Die beiden ersten dieser Impulse 194 werden über das UND-Glied 118 geleitet und liefern Anfangs-Übergangsimpulse 196 am Beginn und am Ende der Anfangsperiode des zweiphasigen Eingangssignals, da zu diesem Zeitpunkt der Ausgang Q des Flip-Flops 122 einen hohen Pegel führt und das UND-Glied 118 öffnet. Diese Anfangs-Übergangsimpulse 196 werden über das ODER-Glied 130 geleitet und erzeugen die beiden ersten Übertragungsimpulse 198 am Punkt I.in Fig. 3 by the corresponding to the respective signal Letters shown. Pulsed two-phase input signals 186 go from input terminal 104 to the point A passed to trigger the flip-flop 106 with the negative trailing edges of the input pulses, so that a not pulse-controlled two-phase input signal 188 at the output Q this flip-flop is available. This input signal 188 is passed through switch 108 to point B when the switch is in its right position. When the input signal at input terminal 104 is not pulsed controlled two-phase signal is, similar to the signal 188, the switch 108 is in the left position shown brought so that the input signal goes directly to point B. The positive going transitions of the two-phase input signal 188 trigger the monostable multivibrator 110 for generating positive transition pulses 190 at point C, while the negative transitions of the input signal 188 are inverted in the inverter 112 and the monostable multivibrator 114 trigger so that negative transition pulses 192 at point D are generated. These positive and negative transition impulses 0.5 microseconds wide are passed through OR gate 116 and provide total transition pulses at point E. The first two of these pulses 194 are passed through AND gate 118 and provide initial transition pulses 196 at the beginning and at the end of the initial period of the two-phase input signal, since the output Q of the Flip-flops 122 has a high level and the AND gate 118 opens. These initial transition pulses 196 are transmitted via the OR gate 130 conducted and generate the first two transmission pulses 198 at point I.

Die Übertragungsimpulse 198 werden invertiert und dsm UND-Glied 14O zugeführt, um vorübergehend die Normalfrequenzsignale für die Eingangsstufe des Zeitbezugszählers 80 zu sperren,The transmission pulses 198 are inverted and fed to the AND gate 14O in order to temporarily block the normal frequency signals for the input stage of the time reference counter 80,

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so daß dieser seine Zählung unterbricht. Die Übertragungsimpulse 198 werden dem Vorbereitungseingang P einer jeden Stufe der Zähler 82 und 84 zugeführt, so daß das Komplement einer Zeitbezugsspannung, das der Breite des vorhergehenden Bits entspricht und im Zähler 80 gespeichert ist, von den Ausgängen (5 der Stufen des Zählers 80 auf die Stufen der Zähler 82 und 84 über deren Dateneingänge D übertragen wird. Es sei jedoch erwähnt, daß die letzten Stufen der Zähler 82 und 84 durch die Übertragungsimpulse auf Null voreingestellt sind, da ihre Dateneingänge D geerdet sind. Es sei ferner bemerkt, daß der erste der Übertragungsimpulse 198 unwirksam ist, da zu diesem Zeitpunkt durch den Ausgang (5 des Flip-Flops 126 an dem Rückstelleingang R aller Stufen der Zähler 82 und 84 eine RUckstellspannung anliegt, die höher als dieser Impuls ist.so that the latter interrupts his count. The transmission pulses 198 are the preparation input P of each Stage of counters 82 and 84 supplied so that the complement of a time reference voltage that of the width of the preceding Bits and is stored in the counter 80, from the outputs (5 of the stages of the counter 80 to the stages of the Counters 82 and 84 are transmitted via their data inputs D. It should be noted, however, that the last stages of the counter 82 and 84 preset to zero by the transmit pulses because their data inputs D are grounded. It should also be noted that the first of the transmission pulses 198 is ineffective is because at this point through the output (5 of the flip-flop 126 a reset voltage is applied to the reset input R of all stages of the counters 82 and 84 which is higher than this pulse is.

Die invertierten Übertragungsimpulse 198 werden ferner dem monostabilen Multivibrator 134 zugeführt, so daß ihre positiv verlaufenden Rückflanken den Multivibrator triggern und dieser am Punkt I¹ Ansteuerimpulse 200 für den Bezugszähler erzeugt. Die Ansteuerimpulse 200 steuern alle Stufen des Zeitbezugszählers 80 auf Null, da die Dateneingänge D dieser Stufen alle geerdet sind. Die Dauer von 0,5 Mikrosekunden der Ansteuerimpulse 200 ist gleich der Erholper&pde des monostabilen Multivibrators 134.The inverted transmission pulses 198 are also fed to the monostable multivibrator 134 so that their positive trailing edges trigger the multivibrator and this generates control pulses 200 for the reference counter ^{at point I 1.} The drive pulses 200 control all stages of the time reference counter 80 to zero, since the data inputs D of these stages are all grounded. The duration of 0.5 microseconds of the control pulses 200 is equal to the recovery perimeter & pde of the monostable multivibrator 134.

Die Ansteuerimpulse 200 für den Bezugszähler werden ferner über einen Inverter 139 auf einen monostabilen Multivibrator 136 zu dessen Triggerung übertragen und erzeugen verzögerte Rückstellimpulse 202 von 0,5 Mikrosekunden Breite, Die Rückstellimpulse 202 dienen zur Rückstellung des Diskriminator-Flip-Flops 88 und des Ausgangsspeicher-Flip-Flops 96 und werden ferner über die Leitung 146 den Ansteuerklemmen der Flip-Flops 122 und 126 des Eingangsspeichers 124 zugeführt. DerThe control pulses 200 for the reference counter are also transmitted via an inverter 139 to a monostable multivibrator 136 for triggering it and generate delayed Reset pulses 202, 0.5 microsecond wide, The reset pulses 202 are used to reset the discriminator flip-flop 88 and the output memory flip-flop 96 and will also supplied via line 146 to the control terminals of flip-flops 122 and 126 of input memory 124. Of the

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er§te pttefcptellimpuls 202 triggert das Flip-Plop 126 und beendet ein. Zählerrtiekstellsignal 2Q4, das zuvor am Punkt J aj^ der leitung 128 durch den Ausgang ü des Flip-Flops erzeugt wt|r4^et IJadurph werden die Zähler 80, 82 und 84 zur Zählungdetected pttefcptellimpuls 202 triggers the flip-plop 126 and ends. Counter control signal 2Q4, which was previously generated at point J aj ^ of the line 128 through the output ü of the flip-flop wt | r4 ^e t IJadurph, the counters 80, 82 and 84 are used for counting

Per zweite Rückstellimpuls 202 triggert das Flip-122_f 4a 4er Ausgang Q des Flip-Flops 126 zu diesem Zeitpunkt einen hohen. Pegel führt. Dadurch wird ein Prozessignal 2Q6 am Punkt K durch den Ausgang Q des Flip-Flops 122 erzeugt un4 auf die Ausgangsklemme 172 übertragen. Dadurch wird der Beginn der binären Datenteile des zweiphasigen Eingangssignals 1ß8 gekennzeichnet. Ein Anfangsimpuls 207 wird am Punkt L an den Ausgangsklemmen 168 durch das UND-Glied 170 erzeugt/ wenn der zweite Übertragungsimpuls 196 empfangen wird, da der Ausgang Q dej Flip-Flops 126 und der Ausgang S des Flip-Flops 122 III 4iesem Zeitpunkt positiven Pegel führen.With a second reset pulse 202, the flip-122 _f 4a 4-way output Q of the flip-flop 126 triggers a high at this point in time. Level leads. As a result, a process signal 2Q6 is generated at point K by the output Q of flip-flop 122 and transmitted to output terminal 172. This marks the beginning of the binary data parts of the two-phase input signal 1ß8. An initial pulse 207 is generated at point L at the output terminals 168 by the AND element 170 / when the second transmission pulse 196 is received, since the output Q of the flip-flop 126 and the output S of the flip-flop 122 III 4 are positive at this point in time to lead.

df η ersten beiden Steuerimpulsen 200 für den Zeit-df η first two control pulses 200 for the time

4^.e den Anfangs-Übergangsimpulsen 196 entsprechent der Zeitbezufszähler 80 llormalfrequenzimpulse 208, die Aufgang; des UND-Gliedes 140 erzeugt werden und eine Frequenz |/4ff_Q haben, wenn f_Q die Frequenz der Oszillator impulse 210 igt. Dadurch wir4 ein Zeitbezugssignal in Form einer ansteigenden Spannung 212 im Zähler 80 erzeugt. Dieses Zeitbezugssignal erreicht eine maximale Bezugsspannungsamplitude 214 entsprechend der zeitlichen Breite des Anfangsteils, der das erste Bit des zweiphasigen Eingangssignals 188 bildet. Das Komplement der Zeitbezugsspannung 214, das durch die Doppelpfeile 216 und 216' gekennzeichnet ist, wird dem Bitzähler 82 und dem Endezähler 84 durch 4en zweiten Übertragungsimpuls 198 zum Vergleich mit der Breite des nächsten Bits des zweiphasigen Eingangs,signals 188 zugeführt, welches durch diese Zähler gezählt wird. Dadurch werden ein ansteigendes Bitzählersignal 218 und gin ansteigendes Zählendesignal 220 durch die Zähler 82 und 84 erzeugt, die beide am Beginn der Anfangsperiode mit dem Zustand4 ^ .e the initial transition pulses 196 corresponding to the time counter 80 normal frequency pulses 208, the rise; of the AND gate 140 are generated and have a frequency | / 4ff _Q when f _{Q is} the frequency of the oscillator pulses 210 igt. This generates a time reference signal in the form of a rising voltage 212 in counter 80. This time reference signal reaches a maximum reference voltage amplitude 214 corresponding to the temporal width of the initial part which forms the first bit of the two-phase input signal 188. The complement of the time reference voltage 214, which is indicated by the double arrows 216 and 216 ', is fed to the bit counter 82 and the end counter 84 by means of the second transmission pulse 198 for comparison with the width of the next bit of the two-phase input signal 188, which is transmitted by these counters is counted. As a result, an increasing bit counter signal 218 and an increasing end count signal 220 are generated by counters 82 and 84, both at the beginning of the initial period with the state

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starten. Für die folgenden Datenbits starten diese ansteigenden Signale mit dem Pegel der übertragenen Bezugsspannung 216 und 216' entsprechend der Breite des unmittelbar vorhergehenden Bits. Somit entsteht ein dynamisches Zeitbezugsverfahren, bei dem veränderliche Bitfolgefrequenzen der asynchronen, zweiphasigen Signale kompensiert werden. Es sei bemerkt, daß die Bezugsspannungspegel 216 und 216· für aufeinanderfolgende Bits variieren können, infolge von Änderungen der Bitfolgefrequenz. Dies liegt daran, daß dann die Breite des jeweils vorhergehenden Bits nicht mit derjenigen des jeweils folgenden Bits übereinstimmt, auch wenn dies in Fig. 4 nicht besonders dargestellt ist.start. For the following data bits, these rising signals start with the level of the transmitted reference voltage 216 and 216 'corresponding to the width of the immediately preceding bit. This creates a dynamic time reference procedure, in which variable bit repetition rates of the asynchronous, two-phase signals are compensated. Be it notes that the reference voltage levels 216 and 216 * may vary for successive bits as a result of changes the bit rate. The reason for this is that the width of the previous bit in each case does not match that of the respective matches the following bits, even if this is not particularly shown in FIG.

Die Steigungen der ansteigenden Signale 212, 218 und 220, die durch die Zähler 80, 82 und 84 erzeugt werden, sind unterschiedlich, da die Eingangsimpulse an diesen Zählern unterschiedliche Frequenzen haben. Impulse 222 konstanter Frequenz werden dem Eingang des Zählers 84 mit der Frequenz f_o/2 zugeführt, die den halben Wert der Frequenz der Oszillatorimpulse 210 hat, was durch das Frequenzteiler-Flip-Flop 152 verursacht wird. Die Impulse 208 konstanter Frequenz am Zeitbezugszähler haben eine Frequenz 3/4 f_Q. Die Ausgangsimpulse 224 des Frequenzteilers am Punkt 0 am Ausgang Q des Flip-Flops 154 werden mit den Impulsen 222 zusammengefaßt und erzeugen somit einen Steuerimpuls 226 am Ausgang des ODER-Gliedes 156, 4er das UND-Glied 140 so ansteuert, daß drei von jeweils vier Oszillatorimpulsen 210 übertragen werden und das Signal 208 erzeugen. Um die Signale 208, 210, 222, 224 und 226 in ihrer richtigen Zeitbeziehung zu zeigen, ist ihr linker Teil mit einer längeren Zeitbasis als für die anderen Signale in Fig. dargestellt, während der rechte Teil dieser Signale mit derselben Zeitbasis wie die anderen Signale gezeigt ist.The slopes of the rising signals 212, 218 and 220 generated by counters 80, 82 and 84 are different because the input pulses to these counters have different frequencies. Pulses 222 of constant frequency are fed to the input of the counter 84 at the frequency f _o / 2, which has half the value of the frequency of the oscillator pulses 210, which is caused by the frequency divider flip-flop 152. The pulses 208 of constant frequency on the time reference counter have a frequency of 3/4 f _Q. The output pulses 224 of the frequency divider at point 0 at the output Q of the flip-flop 154 are combined with the pulses 222 and thus generate a control pulse 226 at the output of the OR gate 156, 4er the AND gate 140 controls so that three out of four Oscillator pulses 210 are transmitted and generate the signal 208. In order to show the signals 208, 210, 222, 224 and 226 in their correct time relation, their left part is shown with a longer time base than for the other signals in Fig., While the right part of these signals with the same time base as the other signals is shown.

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Das Prozessignal 206 am Ausgang Q des Flip-Flops 122 steuert das UND-Glied 120 auf, so daß Datenübergangsimpulse 228 nach dem Ende des Anfangsteils des zweiphasigen Eingangssignals übertragen werden, da dann das UND-Glied 118 gesperrt ist. Die Datenübergangsimpulse 228 werden dem einen Eingang des UND-Gliedes 148 zugeführt, dessen zweiter Eingang durch ein Diskriminatorausgangssignal 230 am Punkt R am Ausgang Q des Flip-Flops 88 im Diskriminator 86 angesteuert wird. Dadurch wird ein Bit-Sync-Ausgangssignal 232 am Punkt H am Ausgang des UND-Gliedes 148 erzeugt, welches nur reguläre Datenübergangsimpulse enthält, die am Beginn und am Ende eines jeden Bits auftreten. Das Ausgangssignal des UND-Gliedes 148 enthält also nicht die unregelmäßigen Datenübergangsimpulse 228', die beispielsweise in der Mitte der 1-Bits des zugeführten zweiphasigen Zeichensignals aufteten. Die regulären Datenübergangsimpulse 232 werden über das ODER-Glied 130 als Zeitbezugsimpulse übertragen, die entsprechende Übertragungsimpulse 198, Bezugszähler-Ansteuerimpulse 200 und Diskriminator-Rückstellimpulse 202 erzeugen. Das Diskriminatorausgangssignal 230 des Flip-Flops 88 beginnt, wenn die ansteigende Vergleichszählerspannung 218 den Zeitbezugsspannungspegel 216 am Punkt 234 durchläuft, dabei wird ein Bitzähler-Ausgangssignal 236 am Ausgang Q der letzten Stufe des Zählers 82-erzeugt. Dieses Ausgangssignal 236 wird über die Leitung238 den Ansteuereingängen des Flip-Flops 88 und des Flip-Flops 98 zugeführt, wodurch das Diskriminator-Ausgangssignal 230 erzeugt wird. Dieses wird bei der Erzeugung des dritten und der nachfolgenden Rückstellimpulse 202 beendet, die das Flip-Flop 88 zurückstellen und dadurch das UND-Glied 148 sperren, so daß die Datenübergangsimpulse 228 nicht über dieses UND-Glied 148 übertragen werden, bis der nächste Bitzähler-Signaldurchlauf 240 auftritt. Auf diese Weise werden die unregelmäßig auflistenden Datenübergangsimpulse 228' gesperrt. Dies bedeutet, daß die am Ausgang des ODER-Gliedes 130 erzeugten Impulse, die über demThe process signal 206 at the output Q of the flip-flop 122 controls the AND gate 120, so that data transition pulses 228 after at the end of the beginning part of the two-phase input signal, since the AND gate 118 is then blocked. The data transition pulses 228 are fed to one input of the AND gate 148, the second input of which is fed through a Discriminator output signal 230 at point R at output Q des Flip-flops 88 in the discriminator 86 is controlled. This places a bit sync output 232 at point H on the output of AND gate 148 generated which only regular data transition pulses which appear at the beginning and at the end of each bit. The output of AND gate 148 contains so not the irregular data transition pulses 228 ', which occurred, for example, in the middle of the 1-bits of the supplied two-phase character signal. The regular data transition pulses 232 are via the OR gate 130 as time reference pulses transmit the corresponding transmit pulses 198, reference counter drive pulses 200 and discriminator reset pulses 202 generate. The discriminator output signal 230 of the flip-flop 88 begins when the comparative counter voltage increases 218 passes the time reference voltage level 216 at point 234, at which time a bit counter output signal 236 at the output Q of the last stage of the counter 82-generated. This output signal 236 is the control inputs via line 238 of the flip-flop 88 and the flip-flop 98, whereby the discriminator output signal 230 is generated. This is terminated upon generation of the third and subsequent reset pulses 202 which reset flip-flop 88 and thereby disable AND gate 148 so that the data transition pulses 228 cannot be transmitted via this AND gate 148 until the next bit counter signal cycle 240 occurs. In this way, the irregularly listing data transition pulses 228 'are disabled. This means that the am Output of the OR gate 130 generated pulses above the

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Inverter 138 dem Zeitbezugszähler 80 zugeführt werden, diesen Zähler während der gesamten Periode zwischen dem Beginn und dem Ende eines jeden Bits zur Zählung ansteuern.Inverter 138 are fed to the time reference counter 80, this counter during the entire period between the start and select the end of each bit to count.

Das Ausgangssignal 230 des Diskriminator-Flip-Flops wird über das ODER-Glied 90 und den Inverter 92 zur Erzeugung eines Steuersignals 242 geleitet, welches einem Eingang des UND-Gliedes 94 zugeführt wird, so daß dieses während der Periode zwischen den Ausgangsimpulsen 230 des Flip-Flops geöffnet wird. Dadurch werden nur die unregelmäßigen Datenübergangsimpulse, beispielsweise der Impuls 228', über das UND-Glied 94 als Diskriminator-Datenausgangsimpulse 243 geleitet, die mit ihren Rückflanken das Flip-Flop 96 des Ausgangsspeichers triggern. Dieses Flip-Flop 96 erzeugt das RZ-Zeichenausgangssignal 244 an seinem Ausgang Q. Das RZ-Zeichenausgangssignal 244 wird ferner über die Leitung 245 dem anderen Eingang des ODER-Gliedes 90 zugeführt, um das UND-Glied 148 zu öffnen und das UND-Glied 94 zu sperren, und zwar für den nächsten regelmäßigen Datenübergangsimpuls 228.The output signal 230 of the discriminator flip-flop is over the OR gate 90 and the inverter 92 for generating a control signal 242 passed, which is an input of the AND gate 94 is applied so that it is opened during the period between the output pulses 230 of the flip-flop. As a result, only the irregular data transition pulses, for example the pulse 228 ', via the AND gate 94 as Discriminator data output pulses 243 passed, which trigger the flip-flop 96 of the output memory with their trailing edges. This flip-flop 96 generates the RZ character output signal 244 at its output Q. The RZ character output signal 244 is also via the line 245 the other input of the OR gate 90 fed to the AND gate 148 to open and the AND gate 94 to block, for the next regular Data transition pulse 228.

Ein NRZ-Datenausgangspausensignal 246 wird am Punkt ¥ am Ausgang Q des Flip-Flops 98 erzeugt, da ein invertiertes Signal, das dem RZ-Zeichensignal 244 entspricht, für den Ausgang ü des Flip-Flops 96 zum Dateneingang des Flip-Flops 98.übertragen wird und das Ausgangssignal 236 des Bitzählers dem Setzeingang des Flip-Flops 98 zugeführt wird. Gleichzeitig wird ein invertiertes NRZ-Datenausgangszeichensignal 248 am Punkt V am Ausgang Q des Flip-Flops 98 erzeugt. Es sei bemerkt, daß das NRZ-Ausgangspausensignal 246 im Ruhezustand hohen Pegel hat und durch das RZ-Zeichenausgangssignal 244 zurückgestellt wird, welches über ein UND-Glied 250 an den Rückstelleingang des Flip-Flops 98 geliefert wird. Der andere Eingang des UND-Gliedes 250 ist mit dem Ausgang Q des Flip-Flops 98 verbunden, der im Ruhezustand positiven Pegel führt und das UND-Glied 250 aufsteuert. Wenn die Zählerausgangsim-An NRZ data output pause signal 246 is output at point ¥ Q of the flip-flop 98 generated, since an inverted signal, which corresponds to the RZ character signal 244, for the output ü of the flip-flop 96 is transmitted to the data input of the flip-flop 98. and the output signal 236 of the bit counter dem Set input of the flip-flop 98 is supplied. Simultaneously, an inverted NRZ data out flag signal 248 is asserted Point V at output Q of flip-flop 98 is generated. Note that the NRZ output pause signal 246 is high when idle Has level and is reset by the RZ character output signal 244, which is sent via an AND gate 250 to the reset input of the flip-flop 98 is supplied. The other input of the AND gate 250 is connected to the Q output of the flip-flop 98 connected, which has a positive level in the idle state and controls the AND gate 250. When the counter output

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pulse 236' und 236'* für das zweite und dritte Bit am Setzeingang des Flip-Flops 98 empfangen werden, haben sie keine Wirkung auf dieses Flip-Flop, da der Ausgang Q des Flip-Flops " 96 am Dateneingang des Flip-Flops 98 negativen Pegel hat» Dies liegt daran, daß es sich um die Invertierung des RZ-Zeichensignals 244 handelt. Wenn Jedoch der Zählerausgangsimpuls 236'" für das vierte Bit auftritt, so erhält der Ausgang Ü des Flip-Flops 96 positiven Pegel, wodurch das Flip-Flop 98 gesetzt wird und ein positiv verlaufendes NRZ-Datenpausensignal 246 an der Ausgangsklemme 102 erzeugt.pulse 236 'and 236' * for the second and third bit at the set input of the flip-flop 98 are received, they have no effect on this flip-flop, since the output Q of the flip-flop " 96 at the data input of the flip-flop 98 has a negative level »This is because it is the inversion of the RZ character signal 244 acts. However, if the counter output pulse 236 '" occurs for the fourth bit, the output U of the flip-flop receives 96 positive level, whereby the flip-flop 98 is set and a positive going NRZ data pause signal 246 generated at the output terminal 102.

Der Diskriminator 86 erzeugt Datenausgangsimpulse 243 am Ausgang des UND-Gliedes 94, die jedem unregelmäßigen Übergang des zweiphasigen Eingangssignals 188 entsprechen. Dabei werden Datenübergangsimpulse 228' erzeugt, die 1-Bits in einem zweiphasigen Zeichensignal und O-Bits in einem zweiphasigen Pausensignal kennzeichnen, wie es im oberen Teil der Fig. 4 gezeigt ist. Die NRZ-Pausensignale und Zeichensignale 246 und 248 haben jedoch nur Übergänge, wenn das nächstfolgende Datenbit einen unterschiedlichen Binärwert gegenüber dem jeweils vorhergehenden Datenbit hat. Ein NRZ-Pegelausgangssignal 252 kann an der Ausgangsklemme ^78 erzeugt werden, indem lediglich das zweiphasige Eingangssignal 188 über die Verzögerungsschaltung 180 geleitet wird.The discriminator 86 generates data output pulses 243 at the output of the AND gate 94, which correspond to each irregular transition of the two-phase input signal 188. In this case, data transition pulses 228 'are generated which identify 1-bits in a two-phase character signal and O-bits in a two-phase pause signal, as is shown in the upper part of FIG. However, the NRZ pause signals and character signals 246 and 248 only have transitions when the next following data bit has a different binary value from the respective preceding data bit. An NRZ level output signal 252 can be generated at the output terminal ^ 78 by simply passing the two-phase input signal 188 through the delay circuit 180.

Ein das Impulsende kennzeichnendes Ausgangssignal 254 wird am Punkt Υ an der Ausgangsklemme 162 erzeugt und kennzeichnet das Ende eines Wortes oder einer Zeichengruppe von Informationsimpulsen. Es wird durch den Ausgang des Ende-Vergleichszählers 84 geliefert, wenn das ansteigende Signal 220 des Zählers höher ist als der Bezugspegel 216' am Punkt 256, der die Endepause kennzeichnet. Dies tritt nur während der Endepause am Ende des Wortes auf, da sie zumindest die 1,5-fache Breite des letzten Datenbits der Gruppe hat. Ihre größere BreiteAn output signal 254, which characterizes the end of the pulse, is on The point Υ at the output terminal 162 is generated and marks the end of a word or a group of characters of information pulses. It is determined by the output of the end comparison counter 84 supplied when the rising signal 220 of the counter is higher than the reference level 216 'at point 256, which is the end pause indicates. This only occurs during the end pause at the end of the word as it is at least 1.5 times the width of the last data bit of the group. Your greater breadth

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gewährleistet, daß nicht etwa ein Bit, beispielsweise das erste O-Bit des zweiphasigen Zeichensignals, den Endeimpuls 254'' erzeugt.ensures that not about one bit, for example the first O-bit of the two-phase character signal, the end pulse 254 '' is generated.

Wie bereits ausgeführt, wird der Endeimpuls 254 über die Leitung 164 zur Rückstellung der Eingangsspeicher-Flip-Flops 122 und 126 verwendet, wodurch das Zählerrückstellsignal 204 am Ausgang Q des Flip-Flops 126 erzeugt wird. Dadurch werden die Zähler 80, 82 und 84 zurückgestellt und an einer Zählung oder einer sonstigen Zustandsänderung gehindert, bis die nächste Gruppe zweiphasiger Eingangsimpulse 188 empfangen wird. Gleichzeitig wird das Prozessignal 206 beendet, da das Flip-Flop zurückgestellt wurde. Es sei bemerkt, daß das letzte Zeitbezugszählersignal 212« und das letzte Bitzählersignal 218· während der Endepause eine höhere Amplitude erreichen, da diese Pause eine längere Dauer hat.As previously stated, the end pulse 254 is over the line 164 is used to reset the input memory flip-flops 122 and 126, causing the counter reset signal 204 to appear at Output Q of flip-flop 126 is generated. This will reset the counters 80, 82 and 84 and proceed to a count or prevented from any other change of state until the next group of two-phase input pulses 188 is received. Simultaneously the process signal 206 is terminated because the flip-flop has been reset. It should be noted that the last time reference counter signal 212 'and the last bit counter signal 218 · reach a higher amplitude during the end pause, since this pause has a longer duration.

In den Fig. 5 und 6 ist ein Ausführungsbeispiel einer Schaltung nach der Erfindung dargestellt, daran werden die Vergleichszähler 82 und 84 sowie die bistabilen Flip-Flop-Schaltungen der Fig. 3 und 4 näher erläutert. Im Gegensatz zur Ausführungsform gemäß Fig. 5 und 6 erzeugt jedoch die Demodulatorschaltung nach den Fig. 3 und 4 einen Ausgangsimpuls 236 an der letzten Stufe des Bitvergleichszählers 82 für jedes Datenbit, wenn das Bitvergleichszahlersignal 218 höher als der Bezugsspannungspegel 216 am Ende des Datenbits ist. Dieses Bitzähler-Ausgangssignal 236 wird dann der Diskriminatorschaltung 86 zugeführt, um zu bestimmen, ob das Datenbit einen unregelmäßigen Übergang enthält und somit dieses Bit als eine 1 oder eine 0 zu kennzeichnen. Der Diskriminator kennzeichnet die Natur des Datenbits durch das Diskriminator-Datenausgangssignal 243, welches das Ausgangsspeicher-Flip-Flop 96 schaltet und damit binäre Ausgangssignale an den Ausgangsklemmen 100, 102, 182 und 184 erzeugt, die keine zweiphasigen Signale, jedoch NRZ- oder RZ-In FIGS. 5 and 6, an embodiment of a circuit according to the invention is shown, on which the comparison counters 82 and 84 and the bistable flip-flop circuits 3 and 4 explained in more detail. In contrast to the embodiment according to FIGS. 5 and 6, however, the demodulator circuit generates 3 and 4, an output pulse 236 at the last Stage of bit comparison counter 82 for each data bit when bit comparison counter signal 218 is higher than the reference voltage level 216 is at the end of the data bit. This bit counter output signal 236 is then fed to the discriminator circuit 86, to determine whether the data bit contains an irregular transition and thus to mark this bit as a 1 or a 0. The discriminator characterizes the nature of the data bit by the discriminator data output signal 243, which the output memory flip-flop 96 switches and thus binary Output signals generated at output terminals 100, 102, 182 and 184 that are not two-phase signals, but NRZ or RZ

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Signale mit einem anderen Binärkode als die zweiphasigen Eingangssignale an der Eingangsklemme 104 sind. Auf diese Weise werden zweiphasige Eingangssignale auch dann demoduliert, wenn sie asynchron sind und eine variable Bitfolgefrequenz haben. Hierzu wird das dynamische Zeitbezugsverfahren angewendet, bei dem der Zeitbezugszähler 80 die Breite des jeweils unmittelbar vorhergehenden Bits mißt und ein Zeitbezugssignal erzeugt, das durch den Bitvergleichszähler 82 und den Diskriminator 86 mit der Breite des jeweils nächstfolgenden Bits verglichen wird, um den Binärwert des jeweils ausgewerteten Bits zu bestimmen.Signals with a different binary code than the two-phase input signals at the input terminal 104. In this way, two-phase input signals are demodulated even if they are asynchronous and have a variable bit rate. The dynamic time reference method is used for this purpose, in which the time reference counter 80 measures the width of the respective immediately preceding bit and generates a time reference signal, that is compared by the bit comparison counter 82 and the discriminator 86 with the width of the next following bit to determine the binary value of the respective evaluated bit.

Im Gegensatz zu der Darstellung nach Fig. 4 kann der Zeitbezugs Spannungspegel 216 für jedes ansteigende Vergleichszählersignal 218 variieren, wie es durch den Pfeil 258 dargestellt ist. Es sei ferner bemerkt, daß der Anstieg des Bitvergleichszähler signals 218 größer als derjenige des Zeitbezugszählersignals 216 ist, da seine ZäüLschritte mit einer höheren Frequenz f_o als die Zählfrequenz 3/4f_Q des Zeitbezugszählers erfolgen. Das ansteigende Signal 220 des EndevergleichsZählers hat jedoch einen geringeren Anstieg als das Zeitbezugszählersignal, da der Zähler mit einer geringeren Frequenz f_Q/2 zählt. Dadurch übersteigt das Bitvergleichszählersignal 218 nach dem ersten Anstieg immer das Zeitbezugszählersignal 216 während eines jeden Informationsbits, während das Endvergleichszählersignal 220 niemals seinen Zeitbezugspegel 216' während der Informationsbits übersteigt, sondern nur während der Endepause infolge deren größerer Breite.In contrast to the illustration according to FIG. 4, the time reference voltage level 216 can vary for each increasing comparison counter signal 218, as is shown by the arrow 258. It should also be noted that the increase in the bit comparison counter signal 218 is greater than that of the time reference counter signal 216, since its counting steps take place at a higher frequency f _o than the counting frequency 3 / 4f _{Q of} the time reference counter. The rising signal 220 of the end comparison counter, however, has a smaller rise than the time reference counter signal, since the counter counts at a lower frequency f _Q / 2. As a result, after the first rise, the bit comparison counter signal 218 always exceeds the time reference counter signal 216 during each information bit, while the final comparison counter signal 220 never exceeds its time reference level 216 'during the information bits, but only during the end pause due to their greater width.

Wie aus den oberen drei Linien in Fig. 4 hervorgeht, kann das zweiphasige Eingangssignal 188 ein zweiphasiges Zeichensignal sein, so daß es die binären Informationen 01101 zwischen dem Anfangsbit und dem Endebit enthält. Das zweiphasige Eingangssignal 188 kann auch ein zweiphasiges Pausensignal sein, in As can be seen from the top three lines in FIG. 4, the two-phase input signal 188 can be a two-phase character signal so that there is the binary information 01101 between the Contains the start bit and the end bit. The two-phase input signal 188 can also be a two-phase pause signal, in

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diesem Falle enthält es die binären Informationen 10010. Alternativ kann das zweiphasige Eingangssignal 188 ein zwei<phasiges Pegelsignal sein, in diesem Falle enthält es die binären Informationen 00011. Die in Fig. 3 gezeigte Demodulatorschaltung kann also jedes der in Fig. 2 gezeigten zweiphasigen Signale demodulieren.in this case it contains the binary information 10010. Alternatively, the two-phase input signal 188 can be a two-phase Be level signal, in this case it contains the binary information 00011. The demodulator circuit shown in FIG can demodulate any of the two-phase signals shown in FIG.

Eine weitere Ausführungsform einer asynchron arbeitenden digitalen Demodulatorschaltung nach derErfindung, die sich zur Demodulation einer pulsdauermodulierten binären Eingangssignalreihe eignet, ist in Fig. 5 dargestellt. Der Demodulator enthält einen Dateneingang 310, dem die asynchrone Eingangssignalreihe zugeführt wird. Diese Signale bestehen aus Zweipegelsignalen mit O-Bits und 1-Bits derselben Polarität und Amplitude, jedoch unterschiedlicher Breite, wobei die Breiten der 1-Bitimpulse zumindest die doppelte Breite der schmalen 0-Bitimpulse haben. Die Pulsfolgefrequenz des Eingangssignals kann sich ändern. Solche Signale können mit einem Handlesegerät erzeugt werden, das eine Fotozelle oder einen anderen Wandler enthält und in einer Abtastbewegung über einen Aufzeichnungsträger geführt wird, der binäre Zeichen in Form von Streifen oder Zwischenräumen mit zwei unterschiedlichen Breiten aufweist, wie es beispielsweise durch die US-Patentschrift 3 359 405 bekannt ist.Another embodiment of an asynchronously operating digital Demodulator circuit according to the invention, which is used for demodulating a pulse duration modulated binary input signal series is shown in FIG. 5. The demodulator contains a data input 310 to which the asynchronous input signal series is fed. These signals consist of two-level signals with O-bits and 1-bits of the same polarity and amplitude, but of different widths, the widths of the 1-bit pulses being at least twice the width of the narrow 0-bit pulses. The pulse repetition rate of the input signal can change. Such signals can be generated with a handheld reader that has a photocell or some other transducer contains and in a scanning movement over a recording medium that has binary characters in the form of stripes or spaces with two different widths, as known, for example, from US Pat. No. 3,359,405.

Die Eingangsimpulse werden vom Dateneingang 310 einem Eingang eines ersten UND-Gliedes 312 zugeführt, dessen anderer Eingang indirekt mit einer Quelle 314 für Taktimpulse vorbestimmter Frequenz verbunden ist, dies kann ein freischwingender Oszillator sein. Der Ausgang des UND-Gliedes 312 ist mit dem Eingang eines ersten Digitalzählers 316 verbunden, der als Zeitbezugszähler arbeitet. Der Zeitbezugszähler 316 mißt die Breite eines jeden Eingangsimpulses durch Zählung der Anzahl der Taktimpulse, die während dieser Breite auftreten, undThe input pulses are fed from the data input 310 to one input of a first AND element 312, the other input of which is indirectly connected to a source 314 for clock pulses of a predetermined frequency, this can be a free-running Be an oscillator. The output of the AND gate 312 is connected to the input of a first digital counter 316, which as Time reference counter is working. The time reference counter 316 measures the Width of each input pulse by counting the number of clock pulses that occur during that width, and

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erzeugt ein entsprechendes Breitensignal an den Ausgängen Q der Zählerstufen. Das Komplement des Breitensignals ist ein Zeitbezugssignal, welches parallel von den Ausgängen Q des Zählers 316 über Leitungen 317 den Stufen eines Vergleichszählers 318 zugeführt wird. Der Vergleichszähler 318 vergleicht die Breite des nächstfolgenden Eingangsimpulses mit diesem BezAigssignal zur Bestimmung, ob sie breiter oder schmaler als das Bezugssignal ist. Dadurch wird der Eingangsimpuls als ein Ö-Bit oder ein 1-Bit gekennzeichnet. Das Bezugssignal hat einen relativen Wert von 1,5 Zeiteinheiten, während der O-Bitimpuls eine Breite von einer Zeiteinheit, der 1-Bitimpuls eine Breite von 2 Zeiteinheiten hat. Der Wert des Bezugssignals Wird für jeden nachfolgenden Eingangsimpuls auf den jeweils richtigen Stand gebracht, da er aus der Breite des jeweils vorhergehenden Eingangsimpulses abgeleitet wird. Dadurch haben Änderungen der Pulsfolgefrequenz des nicht synchronen Eingangssignals keine Auswirkung auf die Genauigkeit des Demodulators. generates a corresponding width signal at the Q outputs of the counter levels. The complement of the width signal is a time reference signal which is generated in parallel from the outputs Q of the Counter 316 is fed via lines 317 to the stages of a comparison counter 318. The comparison counter 318 compares the width of the next input pulse with this reference signal to determine whether it is wider or narrower than is the reference signal. This will make the input pulse as a Ö bit or a 1 bit. The reference signal has a relative value of 1.5 time units, during the O-bit pulse a width of one time unit, the 1-bit pulse has a width of 2 time units. The value of the reference signal Is brought to the correct level for each subsequent input pulse, as it is based on the width of the previous one Input pulse is derived. As a result, changes in the pulse repetition frequency of the non-synchronous input signal have no effect on the accuracy of the demodulator.

Das AusgangsSignai des Vergleichszählers 318 wird über zumindest einen Bitspeicher 320 einer Datenausgangsklemme 322 als demoduliertes digitales Ausgangssignal zugeführt. Dieses Ausgangs signal hat die Form binärer Impulse, die gegenüber dem Eingangssignal anders kodiert sind, beispielsweise können sie NRZ-Signale sein, die zur Übertragung in ein Schieberegister eines Digitalrechners oder einer anderen Datenverarbeitungseinrichtung geeignet sind. Der Ausgang des letzten Bitspeichers 320 ist über eine Leitung 326 ferner mit einem Kompensationsglied 324 für die Zählgeschwindigkeit verbunden, wodurch die Anzahl der Taktimpulse geändert werden kann, die dem Vergleichszähler 318 während eines vorgegebenen Eingangsimpulses zugeführt werden. Das Kompensationsglied 324 steuert so die Zählfeschwindigkeit des Vergleichszählers, um den Effekt zu kompensieren, daß die Bezugsspannung, die vom Bezugszähler 316 abgegeben Wird, zwei unterschiedliche Werte haben kann, dieThe output signal of the comparison counter 318 is at least one bit memory 320 of a data output terminal 322 as demodulated digital output signal supplied. This output signal has the form of binary pulses, which compared to the Input signals are coded differently, for example they can be NRZ signals for transmission to a shift register a digital computer or other data processing device are suitable. The output of the last bit memory 320 is also connected via a line 326 to a compensation element 324 for the counting speed, whereby the The number of clock pulses fed to the comparison counter 318 during a given input pulse can be changed will. The compensation element 324 thus controls the counting speed of the comparison counter to compensate for the effect that the reference voltage measured by the reference counter 316 given that can have two different values

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davon abhängen, ob der vorhergehende Eingangsimpuls ein schmaler O-Bitimpuls oder ein breiter 1-Bitimpuls war. Durch diese Kompensation hat das effektive Zeitbezugssignal immer den Wert von 1,5 Zeiteinheiten, unabhängig davon, ob das Bezugssignal von einem schmalen oder einem breiten Eingangsimpuls abgeleitet wurde.depend on whether the previous input pulse was a narrow O-bit pulse or a wide 1-bit pulse. Through this Compensation, the effective time reference signal always has the value of 1.5 time units, regardless of whether the reference signal derived from a narrow or a wide input pulse.

Der Vergleichszähler 318 mißt auch den Zwischenraum zwischen aufeinanderfolgenden Eingangsimpulsen und erzeugt einen Stopimpuls, der das Ende einer Wortgruppe oder Zeichengruppe von Impulsen kennzeichnet, wenn dieser Zwischenraum drei Zeiteinheiten überschreitet. Ein für die Breite des Zwischenraums vorgesehenes UND-Glied 328 und ein für die Impulsbreite vorgesehenes UND-Glied 330 sind mit ihren Ausgängen über ein ODER-Glied 332 mit dem Eingang des Vergleichszählers 318 verbunden, so daß dieser entweder die Impulsbreite oder den Zwischenraum zwischen Eingangsimpulsen auswertet. Beide UND-Glieder 328 und 330 haben drei Eingänge, von denen jeweils einer gemeinsam mit dem des anderen mit den kompensierten Taktimpulsen am Ausgang des Kompensationsgliedes 324 verbunden ist. Ein weiterer Eingang eines jeden UND-Gliedes 328 und 330 ist mit den Ausgängen Q und ü einer Zählunterdrückungsschaltung 334 verbunden. Diese unterdrückt jeden dritten Taktimpuls, so daß nur zwei von drei kompensierten Taktimpulsen am Ausgang Cl erzeugt werden. Jeder erste und zweite Taktimpuls wird unterdrückt, so daß nur einer von drei Taktimpulsen am Ausgang Q erscheint. Der dritte Eingang des die Impulsbreite auswertenden UND-Gliedes 330 ist mit dem Dateneingang 310 verbunden, so daß dieses Glied nur dann durchgeschaltet wird, wenn Eingangsimpulse auftreten. Der dritte Eingang des die Breite des Abstandes auswertenden UND-Gliedes 328 ist über einen Inverter 336 mit dem Dateneingang verbunden, so daß dieses Glied nur dann durchgeschaltet wird, wenn Zwischenräume zwischen Eingangsimpulsen auftreten.The comparison counter 318 also measures the gap between successive input pulses and generates a stop pulse, which marks the end of a word group or character group of pulses if this space is three time units exceeds. An AND gate 328 for the width of the gap and one for the pulse width AND gate 330 are connected with their outputs via an OR gate 332 to the input of the comparison counter 318, so that this evaluates either the pulse width or the space between input pulses. Both AND gates 328 and 330 have three inputs, one of which is shared with that of the other with the compensated clock pulses at the output of the Compensation member 324 is connected. Another input of each AND gate 328 and 330 is connected to the Q outputs and ü a count suppressing circuit 334 connected. These suppresses every third clock pulse, so that only two out of three compensated clock pulses are generated at the output C1. Everyone The first and second clock pulses are suppressed, so that only one of three clock pulses appears at the Q output. The third entrance of the AND gate 330 evaluating the pulse width is connected to the data input 310, so that this gate can only then is switched through when input pulses occur. The third input of the AND gate evaluating the width of the distance 328 is connected to the data input via an inverter 336, so that this element is only switched through when Gaps occur between input pulses.

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Eine Logik-Start-Schaltung 338 ist an ihrem Eingang über eine Leitung 340, eine Verzögerungsschaltung 342 und ein Differenziernetzwerk mit einem Kondensator 344 und einem Widerstand 346 mit dem Dateneingang 310 verbunden. Der Ausgang Q der ersten Stufe dieser logischen Schaltung ist über eine Leitung 348 mit einem Taktgatter 350 verbunden. Die Logik-Start-Schaltung 338 wird von ihrem Ruhezustand "0,0" in einen Zustand "1,0" geschaltet, wenn der erste Eingangsimpuls auftritt. Sie liefert ein Aufsteuersignal über die Leitung 348 an einen Eingang des UND-Gliedes 350, dessen zweiter Eingang mit dem Taktoszillator 14 verbunden ist. Dadurch können Taktimpulse über das Glied 350 dem Kompensationsglied 324 und dem Zählerglied 32 zugeführt werden. Der zweite Dateneingangsimpuls bewirkt über ein weiteres UND-Glied 352 die Erzeugung eines Startimpulses an der Startausgangsklemme 354 am Ausgang des Gliedes, wodurch dem Schieberegister des an dem Datenausgang 322 angeschalteten Rechners angezeigt wird, daß das Datenausgangssignal beginnt. Dies ist erforderlich, weil der erste Eingangsimpuls an der Eingangsklemme 310 ein Vorimpuls ist, der keine Information enthält.A logic start circuit 338 is at its input via a line 340, a delay circuit 342 and a differentiating network comprising a capacitor 344 and a resistor 346 connected to the data input 310. The output Q of the first stage of this logic circuit is via a line 348 connected to a clock gate 350. The logic start circuit 338 goes from its idle state "0,0" to a state "1.0" switched when the first input pulse occurs. It provides an open signal via line 348 to an input of AND gate 350, the second input of which is connected to the clock oscillator 14 is connected. As a result, clock pulses can be sent via element 350 to compensation element 324 and the counter element 32 are fed. The second data input pulse causes The generation of a start pulse via a further AND element 352 at the start output terminal 354 at the output of the element, whereby the shift register of the connected to the data output 322 Computer shows that the data output signal begins. This is necessary because the first input pulse at input terminal 310 is a pre-pulse that does not contain any information contains.

Die Zähler 316 und 318, die Logik-Start-Schaltung 338 und die Zählunterdrückungsschaltung 334 bestehen aus einer Anzahl bistabiler Multivibratoren oder Flip-Flop-Schaltungen, die als integrierte Schaltkreise ausgebildet sind und jeweils die folgenden sechs Anschlüsse aufweisen:Counters 316 and 318, logic start circuit 338 and the Count suppression circuit 334 consist of a number of bistable multivibrators or flip-flop circuits that are designed as integrated circuits and each have the following six connections:

T Triggereingang, der die Schaltung in den Zustand "1" bringt, wenn der R-Eingang niedrigen Pegel führtT Trigger input that brings the circuit to the "1" state when the R input is low

Q Nicht invertierender AusgangQ Non-inverting output

'S Invertierender Ausgang, gegenteiliger Signalwert gegenüber Ausgang Q'S Inverting output, opposite signal value opposite output Q

R Rückstelleingang, der das Flip-Flop auf Null zurückstellt R Reset input that resets the flip-flop to zero

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D Voreinstellbarer Dateneingang S Ansteuereingang, der den Schaltzustand des Flip-Flops entsprechend dem Eingangssignal an D steuert.D Presettable data input S Control input that determines the switching status of the Flip-flops according to the input signal to D controls.

Die Zählunterdrückungsschaltung 334 enthält zwei Flip-Flop-Schaltungen 356 und 358 sowie ein UND-Glied 360, dessen beide Eingänge mit den Ausgängen Q der Flip-Flop-Schaltungen verbunden sind und dessen Ausgang gemeinsam an die Steuereingänge S der beiden Flip-Flops geführt ist. Der Triggereingang T des Flip-Flops 356 ist mit dem Ausgang des Kompensationsgliedes 324 verbunden, so daß dieses Flip-Flop bei Empfang kompensierter Taktimpulse geschaltet wird. Das UND-Glied 360 erzeugt negative Rückkopplung, die unmittelbar die Flip-Flop-Schaltungen 356 und 358 in einen Zustand "0,0" schaltet, wenn ihre Ausgänge Q beide den Zustand "1,1" erreichen. Dadurch wird der Ausgang ü des Flip-Flops 358 bei Jeweils zwei von drei Taktimpulsen auf einen Zustand hoher Spannung geschaltet, so daß das die Impulsbreite auswertende Glied 330 nur zwei von jeweils drei kompensierten Taktimpulsen weiterleitet, die ihm vom Ausgang des Kompensationsgliedes 324 zugeführt werden. Dies bedeutet, daß während der Dateneingangsimpulse der Vergleichszähler 318 mit nur 2/3 der Geschwindigkeit des Zeitbezugszählers 316 arbeitet. Wenn ein schmaler O-Biteingangsimpuls mit einer Zeiteinheit dem Bezugszähler 316 zugeführt wird, hat das davon abgeleitete und dem Vergleichszähler 318 über parallele, an den Ausgängen Q liegende Leitungen 317 zugeführte Bezugssignal einen effektiven Wert von 1,5 Zeiteinheiten, da der · Vergleichszähler 318 mit einer Geshwindigkeit zählt, die nur 2/3 der Geschwindigkeit des Bezugszählers 316 ist.The count suppressing circuit 334 includes two flip-flop circuits 356 and 358 and an AND gate 360, both of which Inputs are connected to the outputs Q of the flip-flop circuits and its output jointly to the control inputs S of the two flip-flops is performed. The trigger input T of the flip-flop 356 is connected to the output of the compensation element 324 connected so that this flip-flop is switched when receiving compensated clock pulses. The AND gate 360 produces negatives Feedback that immediately switches flip-flops 356 and 358 to a "0,0" state when their outputs Q both reach the state "1,1". As a result, the output ü of the flip-flop 358 is set at two out of three clock pulses switched to a high voltage state, so that the pulse width evaluating member 330 only two of each forwards three compensated clock pulses which are fed to it from the output of the compensation element 324. This means, that during the data input pulses the comparison counter 318 is only 2/3 the speed of the time reference counter 316 works. If a narrow O-bit input pulse with a time unit is supplied to the reference counter 316, has the derived therefrom and the comparison counter 318 via parallel, reference signal applied to the lines 317 at the outputs Q has an effective value of 1.5 time units, since the Compare counter 318 counts at a rate that is only 2/3 the speed of the reference counter 316.

Das Kompensationsglied 324 enthält zwei UND-Glieder 362 und 364, deren Ausgänge mit den Eingängen eines ODER-Gliedes 366 verbunden sind. Jedes der beiden UND-Glieder 362 und 364 hatThe compensation gate 324 includes two AND gates 362 and 362 364, the outputs of which are connected to the inputs of an OR gate 366. Each of the two AND gates 362 and 364 has

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Eingänge, vop denen einer jnit dem Oszillator 314 für die Taktimpulse, der andere über eine Leitung 326 mit dem Ausgang &e§ jSpeicheps 32° für das jeweils letzte Bit verbunden ist. Ein FrequenzteilerrrFlip-Flop 368 ist zwischen den Ausgang des Taktgliedes 350 und den gemeinsamen Eingang des UND-Gliedes 364 ujid des Zäh^ergliedes 312 geschaltet, so daß ihm Taktijnpulse mit einer Frequenz f_Q/2, der halben Oszillatorfrequenz ^geführt werden, Die Taktimpulse mit der Frequenz f_Q des Takt-Qgzillators 314 werden jedoch vom Ausgang des Taktgliedes 350 direkt defli Eingang des UND-Gliedes 362 zugeführt, Ein Inverter 370 ist zwischen der Leitung 326 und dem zweiten Eingang" dep iPD^Gliedes 364 vorgesehen. Abhängig davon, welches der UND^Öl-ieder 362 un"d 364 durch das Signal am Ausgang Q des Speicherβ 320 für das jeweils letzte Bit über die Leitung 326 auf{|esteuert yfira_t haben die kompensierten Taktimpulse am Ausgang des OiaER^Gatters 366 eine Frequenz, die gleich derjenigen 4es Taktoszillators 314 ist oder den halben Wert hat. Der Ausgang Q des Speichers 320 für das jeweils letzte Bit hat einen iüstarid holier Spannung, wenn ein 1-Bit in dem Speicher gespeichert ist, wodurch das UND-Glied 362 geöffnet und das ÜJJEkölied 364 gesperrt wird. Dadurch zählt der Vergleichs<Eähler 318 doppelt so schnell, denn die über das UND-Glied 36g übertragenen kompensierten Taktimpulse haben eine Frequenz f , die den doppelten Wert der Frequenz f_Q/2 derjenigen Impulse hat, die zuvor über das Glied 364 geleitet wurden, da der Speicher für das jeweils letzte Bit zuvor ein O-Bit speicherte, das einem vorhergehenden Anfangsimpuls mit geringer Breite ent*-Inputs, one of which is connected to the oscillator 314 for the clock pulses, the other via a line 326 to the output & e§ jSpeicheps 32 ° for the last bit in each case. A frequency divider flip-flop 368 is connected between the output of the clock element 350 and the common input of the AND element 364 and the counter 312, so that clock pulses with a frequency f _Q / 2, half the oscillator frequency, are fed into the clock pulses with the frequency f _{Q of} the clock oscillator 314, however, the output of the clock element 350 is fed directly to the input of the AND element 362. An inverter 370 is provided between the line 326 and the second input "dep iPD element 364. which of the AND ^ oil ieder 362 un "d 364 by the signal at the output Q of the memory β 320 for the most recent bit on the line 326 to {| esteuert yfira _t have the compensated clock pulses at the output of OiaER ^ gate 366, a frequency , which is equal to that of the 4th clock oscillator 314 or has half the value. The output Q of the memory 320 for the respective last bit has an iüstarid holier voltage if a 1-bit is stored in the memory, whereby the AND gate 362 is opened and the ÜJJEkölied 364 is blocked. As a result, the comparison counter 318 counts twice as fast, because the compensated clock pulses transmitted via the AND element 36g have a frequency f which has twice the value of the frequency f _Q / 2 of the pulses that were previously passed via the element 364, because the memory previously stored an O-bit for the last bit in each case, which corresponds to a previous start pulse with a small width.

Die Funktionsweise der in Fig. 5 gezeigten Demodulatorschaltung kann am besten anhand der in Fig. 6 gezeigten Signalverläufe verstanden werden, die durch die Buchstaben bezeichnet sind, welphe auch in der Schaltung gemäß Fig. 5 an den entsprechenden gtellen vorgesehen sind. Das binäre Dateneingangssignal A ent-The mode of operation of the demodulator circuit shown in FIG. 5 can best be seen on the basis of the signal profiles shown in FIG. 6 are understood, which are denoted by the letters, welphe also in the circuit of FIG. 5 to the corresponding are provided. The binary data input signal A is

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hält einen Anfangsimpuls 372 schmaler Art, dessen hauptsächliche Funktion darin besteht, daß ein Bezugssignal zum Vergleich mit dem zweiten Lingangsimpuls 374 erzeugt wird, der der erste Informationsimpuls ist. Daraus kann bestimmt werden, ob es sich um ein 1-Bit oder ein O-Bit handelt. Bei dem dar-* gestellten Beispiel ist der zweite Eingangsimpuls 374 ein 1-Bitimpuls breiter Art, der dritte Eingangs impuls 376 gleich.-' falls ein 1-Bitimpuls, während der vierte Eingangsimpuls 577 ein Q-Bitimpuls schmaler Art ist. Der letzte Impuls 378 der Gruppe ist ein Nachimpuls, der wie der Anfangsimpuls 372 schmal sein kann und eine Breite von einer Zeiteinheit hat und dessen, hauptsächliche Funktion darin besteht, das Ende des Wortes in noch zu beschreibender Vieise zu kennzeichnen. Die positive Vorderflanke des ersten Eingangsimpulses 372 wird von der Eingangsklemme 310 über das Differenziernetzwerk 344 und 346 als Startimpuls 379 geleitet, der dem Ausgang der Verzögerungsschaltung 342 als verzögerter Ruckstellimpuls zugeführt wird. Dieser verzögerte Rückstellimpulß 380 wird dem Steuereingang der fünf Zählerstufen 382, 384, 386, 388 und 390 des Zeitbezugszählers 316 zugeführt, so daß diese Zählerstufen auf Null zurückgestellt werden, da der Daten-* eingang D einer jeden Stufe mit Erde verbunden ist. Es sei bemerkt, daß zuvor jedes vorher im Zähler 316 vorhandene J3e^ zugssignal von dessen Ausgang "Q über Leitungen 317 <ien Ein= gangen D der ersten vier Stufen 392, 394, 396 und 398 des Ver-r gleichszählers 318 zugeführt wurde, während die letzte Stufeholds an initial pulse 372 of a narrow type, the primary function of which is to generate a reference signal for comparison with the second input pulse 374 which is the first information pulse. This can be used to determine whether it is a 1-bit or an O-bit. In the example shown, the second input pulse 374 is a 1-bit pulse of the broad type, the third input pulse 376 is the same if a 1-bit pulse, while the fourth input pulse 577 is a Q-bit pulse of the narrow type. The last pulse 378 of the group is a post-pulse which, like the starting pulse 372, can be narrow and has a width of one time unit and whose main function is to mark the end of the word in a manner to be described later. The positive leading edge of the first input pulse 372 is passed from the input terminal 310 via the differentiating network 344 and 346 as a start pulse 379, which is fed to the output of the delay circuit 342 as a delayed reset pulse. This delayed reset pulse 380 is applied to the control input of the five counter stages 382, 384, 386, 388 and 390 of the time reference counter 316 so that these counter stages are reset to zero since the data input D of each stage is connected to ground. It should be noted that previously each J3e ^ train signal previously present in the counter 316 was fed from its output "Q via lines 317 <ien inputs D of the first four stages 392, 394, 396 and 398 of the comparison counter 318 while the last stage

399 mit ihrem Eingang D geerdet ist. Die Steuereingänge der Stufen 392, 394, 396 und 398 sind über eine gemeinsame Leitung399 is grounded with its input D. The control inputs of stages 392, 394, 396 and 398 are via a common line

400 mit dem Ausgang eines ODER-Gliedes 402 verbunden, mit dem ein Übertragungsimpuls 404 durch den Eingangsstartimpuls 379 erzeugt wird. Der verzögerte Rückstellimpuls 380 wird ferner den Steuereingängen der Flip-Flop-Schaltungen 406 und 408 zugeführt, die die Logik-Start-Schaltung 338 bilden. Der Dateneingang D des Flip-Flops 460 ist mit einer Hochspannungsquelle 400 connected to the output of an OR gate 402, with which a transmission pulse 404 by the input start pulse 379 is produced. The delayed reset pulse 380 is also fed to the control inputs of the flip-flop circuits 406 and 408, which form the logic start circuit 338. The data input D of the flip-flop 460 is connected to a high voltage source

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verbunden, so daß es ein Ausgangssignal mit dem Zustand 1 an seinem Ausgang Q bei Empfang eines solchen Ansteuerimpulses erzeugt. Dieses Ausgangssignal mit dem Zustand 1 wird als Taktsteuersignal 410 über die Leitung 348 dem Taktglied 350 zugeführt, so daß dieses aufgesteuert wird und die Taktimpulse 412 mit der Frequenz f weiterleitet, die wiederum vom Frequenzteiler 368 als Taktimpulse 414 mit der Frequenz f_o/2 weitergegeben werden. Die so gesteuerten Taktimpulse 414 werden über das UND-Glied 312 fern Zeitbezugszähler 316 zugeführt, der sie zur Erzeugung eines ansteigenden Bezugszählersignals 416 zählt und dabei mit dem Spannungspegel O entsprechend der Rückstellung eines Zählers durch das verzögerte Rückst.ellsignal 380 beginnt und am Ende des ersten Eingangsimpulses 372 mit dem Zählen endet.connected so that it generates an output signal with the state 1 at its output Q upon receipt of such a control pulse. This output signal with state 1 is fed as clock control signal 410 via line 348 to clock element 350, so that it is turned on and forwards clock pulses 412 with frequency f, which in turn are passed on from frequency divider 368 as clock pulses 414 with frequency f _o / 2 will. The clock pulses 414 controlled in this way are supplied via the AND gate 312 remote time reference counter 316, which counts them to generate an increasing reference counter signal 416 and begins with the voltage level O corresponding to the resetting of a counter by the delayed reset signal 380 and at the end of the first Input pulse 372 ends with counting.

Der Speicher 320 für das jeweils letzte Bit ist mit seinem Ausgang Q auch einem Zustand geringer Spannung entsprechend einem O-Bit, nachdem er am Ende des vorherigen "Wortes" zurückgestellt wurde, welches als negatives Steuersignal über die Leitung 326 dem Kompensationsglied 324 zugeführt wird. Das UND-Glied 362 wird gesperrt, während das UND-Glied 364 über den Inverter 370 geöffnet wird. Dadurch haben die kompensierten Taktimpulse .418 am Ausgang des ODER-Gliedes 366 die Frequenz f_Q/2. Diese kompensierten Taktimpulse werden dem Eingang der Zählunterdrückungsschaltung 334 am Triggereingang des Flip-Flops 356 zugeführt, und die Zählunterdrückungsschaltung 334 erzeugt ein Ausgangssignal 420 mit der Drittelfrequenz oder f_o/6 am Ausgang Q des Flip-Flops 358 und führt, dieses Signal dem die Breite einer Lücke auswertenden Glied 328 zu. Ein ähnliches Signal, jedoch invertiert, mit Zweidrittelfrequenz oder f_Q/3 wird am Ausgang Q des Flip-Flops 358 erzeugt und dem die Impulsbreite auswertenden Glied 330 zugeführt. Dadurch besteht das von dem Glied 330 am Vergleichszähler 318 erzeugte Eingangssignal 422 aus zwei von jeweils drei kompen-The output Q of the memory 320 for the last bit in each case is also in a low voltage state corresponding to an O bit after it has been reset at the end of the previous "word", which is fed as a negative control signal via the line 326 to the compensation element 324. The AND gate 362 is blocked, while the AND gate 364 is opened via the inverter 370. As a result, the compensated clock pulses .418 at the output of the OR gate 366 have the frequency f _Q / 2. These compensated clock pulses are fed to the input of the counting suppression circuit 334 at the trigger input of the flip-flop 356, and the counting suppression circuit 334 generates an output signal 420 with the third frequency or f _o / 6 at the output Q of the flip-flop 358 and carries this signal to the width a gap evaluating member 328 to. A similar signal, but inverted, with two-thirds frequency or f _Q / 3 is generated at output Q of flip-flop 358 and fed to element 330 which evaluates the pulse width. As a result, the input signal 422 generated by the element 330 at the comparison counter 318 consists of two of three compensated

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sierten Taktimpulsen, die dem Eingang des Gliedes zugeführt werden, so daß das ansteigende Vergleichszählersignal 424 eine Steigung oder Zählgeschwindigkeit £_Q/3 hat.ized clock pulses which are fed to the input of the member, so that the increasing comparison counter signal 424 has a slope or counting speed £ _Q / 3 .

Am Ende des Anfangsimpulses 372 wird der Zeitbezugszähler 316 stillgesetzt, da das UND-Glied 312 gesperrt ist und eine Bezugsspannung 426 mit einem Wert +X₁ proportional der Breite des Anfangsimpulses in dem Zähler gespeichert ist. Das Komplement -X₁ dieser Bezugsspannung wird dem Vergleichszähler 318 über Leitungen 317 zugeführt, wenn ein Übertragungsimpuls 428 am Ausgang 400 des ODER-Gliedes 402 durch die negative Rückflanke des Anfangsimpulses 372 erzeugt wird, welcher über einen Inverter 430 und ein Differenziernetzwerk mit dem Kondensator 432 und einem Widerstand 434 übertragen wird. Gleichzeitig wird das negative Eingangssignal, das während des Zwischenraumes zwischen dem Anfangsimpuls 372 und dem 1-Bitimpuls 374 erzeugt wird, im Inverter 336 invertiert, um das die Breite der Lücke auswertende Glied 328 aufzusteuern und kompensierte Taktimpulse mit der Frequenz f_Q/6 dem Vergleichszähler während dieser Lücke zuzuführen. Dadurch erzeugt der Vergleichszähler 318 ein weiteres ansteigendes Zählersignal 436, welches bei einer Bezugsspannung -X₁ beginnt und endet, bevor es den 0 Volt-Pegel durchläuft, so daß kein Ausgangsimpuls am Ausgang Q der letzten Stufe 399 des Zählers erzeugt wird.At the end of the initial pulse 372, the time reference counter 316 is stopped because the AND gate 312 is blocked and a reference voltage 426 with a value + X ₁ proportional to the width of the initial pulse is stored in the counter. The complement -X _{1 of} this reference voltage is fed to the comparison counter 318 via lines 317 when a transmission pulse 428 is generated at the output 400 of the OR gate 402 by the negative trailing edge of the initial pulse 372, which is transmitted via an inverter 430 and a differentiating network with the capacitor 432 and a resistor 434. At the same time, the negative input signal, which is generated during the gap between the initial pulse 372 and the 1-bit pulse 374, is inverted in the inverter 336 in order to control the element 328 evaluating the width of the gap and compensated clock pulses with the frequency f _Q / 6 to the comparison counter feed during this void. As a result, the comparison counter 318 generates a further increasing counter signal 436, which _{begins at a reference voltage -X 1} and ends before it passes through the 0 volt level, so that no output pulse is generated at the output Q of the last stage 399 of the counter.

Wenn, die positiv verlaufende Vorderflanke des zweiten Eingangsimpulses 374 empfangen wird und einen dritten Übertragungsimpuls 438 am Ausgang des ODER-Gliedes 402 erzeugt, wird das Komplement -X₁ oder das Bezugssignal +X₁, das im Zeitbezugszähler 316 gespeichert ist, nochmals von diesem Zähler zum Vergleichszähler übertragen. Eine kurze Zeit danach wird ein verzögerter Rückstellimpuls 440 den Steuereingängen des Zeitbezugszählers zugeführt, so daß dessen Signal auf Null zurückgestellt wird. Dann beginnt ein weiteres ansteigendes Zeitbe-If the positive leading edge of the second input pulse 374 is received and a third transmission pulse 438 is generated at the output of the OR gate 402, the complement -X ₁ or the reference signal + X ₁ , which is stored in the time reference counter 316, is again used by this counter transferred to the comparison counter. A short time thereafter, a delayed reset pulse 440 is applied to the control inputs of the time reference counter so that its signal is reset to zero. Then another increasing time begins

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zugssignal 442 mit einer Steigung oder Zählgeschwindigkeit f_Q/2, und zusätzlich beginnt ein weiteres ansteigendes Signal 444 des Vergleichszählers mit einer Steigung f_Q/3. Dieses ansteigende Signal 444 durchläuft den Nullpegel und zeigt damit an, daß der Eingangsimpuls 374 ein 1-Bit ist, da die Dauer des Eingangsimpulses 374 ungefähr das Doppelte beträgt und langer als der Zeitbezug von 1,5 Zeiteinheiten ist» Am Kreuzungspunkt 446 wird ein positiv verlaufender Ausgangsimpuls 448 des Vergleichszählers am Ausgang Q.der letzten Stufe 399 des Vergleichszählers 318 erzeugt und dem Dateneingang D des Speichers 320 für das jeweils letzte Bit zugeführt. Ein Speicheransteuerimpuls 450 wird durch die negative Rückflanke des Eingangsimpulses 374 erzeugt, der über den Inverter 430, das Differenziernetzwerk 432 und 434 und die Leitung 452 dem Steuereingang des Speichers 320 für das jeweils letzte Bit zugeführt wird. Dadurch wird ein Ausgangsimpuls, d.h. ein 1-Bit, am Ausgang Q des Speichers 320 erzeugt, der als positiv verlaufender binärer Ausgangsimpuls 454 der Datenausgangsklemme 322 zugeführt wird. Kurze Zeit später wird ein Schiebeirapuls 456 am Ausgang 458 eines UND-Gliedes 460 zu einer Zeit erzeugt, die der positiven Vorderflanke des dritten Eingangssignals 376 entspricht, da zu dieser Zeit die Logik-Start-Schaltung noch ein Ausgangssignal hohen Pegels am Ausgang Q des Flip-Flops 4Ö8 führt. Dieser Schiebeimpuls 456 bewirkt, daß das an der Datenausgangsklemme 322 liegende Schieberegister das Datenausgangssignal 454 aufnimmt. Es sei bemerkt, daß ein "Prozess"-Signal 462 vom Ausgang Q des Flip-Flops 408 der Logik-Start-Schaltung einer Ausgangsklemme 464 bei Empfang des zweiten verzögerten Rückstellimpulses 440 an den Steuereingängen der Flip-Flops 406 und 408 zugeführt wird. Der erste Rückstellimpuls 380 steuert das Flip-Flop 406 in seinen Zustand "1" am Ausgang Q, da die Hochspannung an seinem Dateneingang liegt, während der Ausgang Q des Flip-Flops 408 im Zustand "O" bleibt, da dessen Dateneingang zum Zeitpunkt destrain signal 442 with a slope or counting speed f _Q / 2, and in addition, a further increasing signal 444 of the comparison _{counter begins with a slope f Q} / 3. This rising signal 444 passes through the zero level and thus indicates that the input pulse 374 is a 1-bit, since the duration of the input pulse 374 is approximately double and is longer than the time reference of 1.5 time units running output pulse 448 of the comparison counter is generated at the output Q. of the last stage 399 of the comparison counter 318 and fed to the data input D of the memory 320 for the last bit in each case. A memory control pulse 450 is generated by the negative trailing edge of the input pulse 374, which is fed via the inverter 430, the differentiating network 432 and 434 and the line 452 to the control input of the memory 320 for the respective last bit. As a result, an output pulse, ie a 1-bit, is generated at the output Q of the memory 320, which is fed to the data output terminal 322 as a positive binary output pulse 454. A short time later, a shift pulse 456 is generated at the output 458 of an AND gate 460 at a time which corresponds to the positive leading edge of the third input signal 376, since at this time the logic start circuit still has a high level output signal at the output Q of the flip -Flops 4Ö8 leads. This shift pulse 456 causes the shift register located at the data output terminal 322 to receive the data output signal 454. It should be noted that a "process" signal 462 from the Q output of flip-flop 408 of the logic start circuit is applied to an output terminal 464 upon receipt of the second delayed reset pulse 440 at the control inputs of flip-flops 406 and 408. The first reset pulse 380 controls the flip-flop 406 in its state "1" at the output Q, since the high voltage is at its data input, while the output Q of the flip-flop 408 remains in the state "O", since its data input at the time of

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ersten Rückstellimpulses den Pegel O hatte. Das Zuführen des zweiten verzögerten Rückstellimpulses 440 an die Steuereingänge der Flip-Flops 406 und 408, den Ausgang Q des Flip-Flops 406 und den Eingang D des Flip-Flops 408 erfolgt im Zustand "1", so daß der Ausgang Q des Flip-Flops 408 zum Zustand "1" schaltet und das "Prozess"-Signal 462 am Ausgang 464 erzeugt. Dieses Signal zeigt an, daß gerade eine Datensignalübertragung erfolgt.first reset pulse had the level O. Feeding the second delayed reset pulse 440 to the control inputs of the flip-flops 406 and 408, the output Q of the flip-flop 406 and the input D of the flip-flop 408 takes place in the state "1", so that the output Q of the flip-flop 408 in the state "1" switches and the "process" signal 462 is generated at output 464. This signal indicates that a data signal transmission is currently taking place.

Ein Ausgangsstartimpuls 466 wird an der Ausgangsklemme 354 des UND-Gliedes 352 bei der Vorderflanke des Eingangsimpulses 374 erzeugt, um den Beginn der Informationsimpulse 374, 376 und 377 anzuzeigen. Es sei bemerkt, daß der Ausgangsstartimpuls etwas vor dem Prozessignal 462 erzeugt wird, da die Verzögerungsschaltung 342 die Schaltung des Flip-Flops 408 der Logik-Start-Schaltung verzögert. Der Ausgang Έ. des Flip-Flops 408 befindet sich noch im Zustand "1", wenn der unverzögerte Startimpuls 468 über die Differenzierschaltung 344, 346 dem Eingang des UND-Gliedes 352 zur Erzeugung des Ausgangsstartimpulses zugeführt wird. Gleichzeitig wird kein Schiebeimpuls erzeugt, da der Ausgang Q des Flip-Flops 408 noch den Pegel "0" führt.An output start pulse 466 is generated at the output terminal 354 of the AND gate 352 on the leading edge of the input pulse 374 to indicate the beginning of the information pulses 374, 376 and 377. It should be noted that the output start pulse is generated slightly before the process signal 462 because the delay circuit 342 delays the switching of the flip-flop 408 of the logic start circuit. The exit Έ. of the flip-flop 408 is still in the "1" state when the undelayed start pulse 468 is fed via the differentiating circuit 344, 346 to the input of the AND gate 352 for generating the output start pulse. At the same time, no shift pulse is generated since the output Q of the flip-flop 408 is still at the "0" level.

Dieselbe Betriebsweise ergibt sich für den dritten Eingangsimpuls 376 mit dem Unterschied, daß das ansteigende Signal 470 des Vergleichszählers, das diesem Impuls entspricht, eine größere Steigung von 2/3 f_Q hat und mit einer zweiten Bezugsspannung -X₂ verglichen wird, die den doppelten Betrag der ersten Bezugs spannung -X^ hat. Diese zweite Bezugsspannung ist das Komplement der maximalen Spannung 472, die durch das ansteigende Signal 442 des Zeitbezugszählers während des vorherigen Eingangsimpulses 374 erreicht wird. Da der vorherige Eingangsimpuls 374 doppelt so breit wie der Anfangsimpuls oder der O-Bitimpuls 377 ist, erreicht das Signal 442 eineThe same mode of operation results for the third input pulse 376 with the difference that the rising signal 470 of the comparison _{counter, which corresponds to this pulse, has a greater slope of 2/3 f Q} and is compared with a second reference voltage -X ₂ which is twice that Amount of the first reference voltage -X ^ has. This second reference voltage is the complement of the maximum voltage 472 reached by the increasing signal 442 of the time reference counter during the previous input pulse 374. Since the previous input pulse 374 is twice as wide as the initial pulse or the O-bit pulse 377, the signal 442 reaches a

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maximale Spannung 472, die den doppelten Wert der maximalen Spannung 426 des ansteigenden Signals 416 hat. Wie "bereits ausgeführt, wird das Komplement -X^ dieser maximalen Spannung von den Ausgängen ü des Zählers 316 den Dateneingängen des Zählers 318 zugeführt und dient als Bezugssignal, das mit dem ansteigenden Signal 470 des Vergleichszählers vergleichen wird. Da das ansteigende Signal 470 des VergleichsZählers eine größere Steigung von 2/3f_Q hat, durchläuft es den 0-Bezugspegel am Punkt 474 bei einer Zeit T₂ gegenüber dem Beginn, die gleich der Zeit T₁ ist, während der das ansteigende Signal 444 des Vergleichszählers den Kreuzungspunkt 446 erreicht, auch wenn die Bezugs spannung -Xp den doppelten Wert der vorherigen Bezugsspannung -X^ hat. Diese Zunahme des Anstiegs des Signals 470 erfolgt durch die Wirkung des Kompensationsgliedes 324, welches automatisch die Frequenz der kompensierten Taktimpulse 418 von f_Q/2 auf f_Q erhöht, da der mit der Hochspannung verbundene 1-Ausgangszustand des Speichers 320 für das jeweils letzte Bit über die Leitung 326 geführt wird, um das UND-Glied 362 zu öffnen und das UND-Glied.364 zu sperren, dies erfolgt am Beginn des Ausgangsdatensignals 454.maximum voltage 472, which is twice the value of the maximum voltage 426 of the rising signal 416. As "already stated, the complement -X ^ of this maximum voltage is fed from the outputs ü of the counter 316 to the data inputs of the counter 318 and serves as a reference signal which is compared with the rising signal 470 of the comparison counter. Since the rising signal 470 of the comparison counter has a greater slope of 2 / 3f _Q , it also passes through the 0 reference level at point 474 at a time T ₂ from the beginning which is equal to time T ₁ during which the rising signal 444 of the comparison counter reaches the crossing point 446 when the reference voltage -Xp has twice the value of the previous reference voltage -X ^. This increase in the rise of the signal 470 takes place through the action of the compensation element 324, which automatically increases the frequency of the compensated clock pulses 418 from f _Q / 2 to f _Q , since the 1 output state of the memory 320, which is connected to the high voltage, for the last bit in each case is carried via the line 326 to the AND element 36 2 to open and the AND gate 364 to block, this takes place at the beginning of the output data signal 454.

Ein zweiter Ausgangsimpuls 478 des Vergleichszählers wird am Ausgang der letzten Sufe 399 des Vergleichszählers 318 zum Zeitpunkt des Durchlaufs des Punktes 474 erzeugt, dieser Impuls hält den Ausgang Q des Speichers 320 für das jeweils letzte Bit auf einem 1-Zustand hoher Spannung, so daß das Ausgangsdatensighal 454 positiv bleibt. Dadurch wird ein weiteres 1-Bit im Ausgangsdatensignal zu dem Zeitpunkt angezeigt, zu dem der zweite Schiebeimpuls 480 auftritt. Während des O-Bit-Eingangsimpulses 377 wird ein ansteigendes Signal 482 des Vergleichszählers erzeugt, welches den O-Bezugspegel nicht durohläuft und keinen Ausgangsimpuls des Vergleichszählers zur Folge hat. Dadurch wird der Dateneingang für den Speicher 320 des jeweils letzten Bits den Pegel "0" erhalten, wenn der Steuer-A second output pulse 478 of the comparison counter is at the output of the last stage 399 of the comparison counter 318 to Time of passage through the point 474 generated, this pulse holds the output Q of the memory 320 for the last one Bit at a high voltage 1 state so that the output data signal 454 remains positive. This indicates another 1-bit in the output data signal at the time, too which the second shift pulse 480 occurs. During the O-bit input pulse 377, a rising signal 482 of the comparison counter is generated, which does not run through the 0 reference level and does not result in an output pulse from the comparison counter Has. As a result, the data input for the memory 320 of the last bit in each case is given the level "0" when the control

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" ⁴⁰ " 223ΠΠ67" ⁴⁰ " 223ΠΠ67

impuls 484 für diesen Speicher 320 auftritt. Dabei wird der Ausgang Q dieses Speichers in den Zustand niedriger Spannung übergeführt und erzeugt ein O-Bit im Ausgangsdatensignal 454, welches dem Schieberegister zugeführt wird, wenn der nächste Schiebeimpuls 486 erzeugt wird.pulse 484 for this memory 320 occurs. The output Q of this memory is in the low voltage state and generates an O-bit in the output data signal 454, which is fed to the shift register when the next Shift pulse 486 is generated.

Nach dem Ende des Nachimpulses 378 tritt eine lange Endelücke auf, die das Ende des Dateneingangssignals anzeigt. Ein ansteigendes Signal 488 des VergleichsZählers, das während dieser Lücke erzeugt wird, erreicht den O-Bezugspegel am Punkt 490, wordurch der Zähler 318 einen Ausgangsimpuls 492 erzeugt. Dieser positiv verlaufende Schrittimpuls 492 wird durch den Kondensator 494 und den Widerstand 496 differenziert und als positiver Nadelimpuls einem Eingang eines UND-Gliedes 498 zugeführt. Der andere Eingang des UND-Gliedes 498 ist über eine Leitung 502 mit dem Ausgang des Inverters 430 verbunden, so daß das UND-Glied 498 während der Lücke zwischen den Eingangsimpulsen aufgesteuert wird. Das UND-Glied 498 erzeugt keinen Ausgangsimpuls zu den Zeiten entsprechend den Ansteuerimpulsen 450 und 504 für den Speicher während der Lücken zwischen den Impulsen, auch wenn die Ausgangsimpulse 448 und 478 des Vergleichszählers dann erzeugt werden. Dies liegt daran, daß die Ausgangsimpulse durch den Kondensator 494 differenziert werden und als positive und negative Nadelimpulse dem UND-Glied zugeführt werden. Das UND-Glied 498 erzeugt also nur einen Stopimpuls 506 an seinem Ausgang am Kreuzungspunkt 490. Dieser Stopimpuls 506 wird den Eingängen zweier UND-Glieder 508 und 510 zugeführt, deren andere Eingänge jeweils mit dem Ausgang Q bzw. (5 des Speichers 320 für das jeweils letzte Bit verbunden sind. Die Ausgänge der Glieder 508 und 510 sind mit einer "Wortende" Ausgangsklemme 512 und einer "Zeichenende" Ausgangsklemme 514 verbunden. Das Zeichenende-Glied 510 ist aufgesteuert, um den Stopimpuls weiterzuleiten, wenn der Nachimpuls 378 die dargestellte geringe Breite von einer Zeiteinheit hat.After the end of the post pulse 378, there is a long end gap indicating the end of the data input signal. A rising one Signal 488 of the comparison counter, which during this Gap is generated, reaches the O reference level at point 490, whereby the counter 318 generates an output pulse 492. This positive going step pulse 492 is passed through the capacitor 494 and the resistor 496 differentiated and fed to an input of an AND gate 498 as a positive needle pulse. The other input of the AND element 498 is connected to the output of the inverter 430 via a line 502, see above that the AND gate 498 is turned on during the gap between the input pulses. AND gate 498 does not produce one Output pulse at the times corresponding to the drive pulses 450 and 504 for the memory during the gaps between the Pulses, even if the output pulses 448 and 478 of the comparison counter then be generated. This is because the output pulses are differentiated by capacitor 494 and fed as positive and negative needle pulses to the AND gate will. The AND gate 498 thus only generates a stop pulse 506 at its output at the crossing point 490. This Stop pulse 506 is the inputs of two AND gates 508 and 510, the other inputs of which are each connected to the output Q or (5 of the memory 320 for the last bit in each case are. The outputs of the gates 508 and 510 have an "end of word" output terminal 512 and a "end of character" output terminal 514 connected. The end-of-character element 510 is switched on to forward the stop pulse when the post-pulse 378 has the illustrated narrow width of one time unit.

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Das Wortende-Glied 508 ist aufgesteurt, um den Stop-impuls nur dann weiterzuleiten, wenn der Nachimpuls breit ist und eine Länge von 2 Zeiteinheiten hat, da sein ansteigendes Vergleichszählersignal den 0-Bezugspegel durchläuft und den Speicher für das jeweils letzte Bit an seinem Ausgang Q in einen 1-Zustand steuert.The end-of-word element 508 is raised to the stop impulse only to be forwarded if the post-pulse is wide and has a length of 2 time units, since its increasing comparison counter signal passes through the 0 reference level and the memory for the last bit at its output Q in controls a 1 state.

Der Ausgang des UND-Gliedes 498 ist ferner über ein ODER-Glied 516 mit den Rückstelleingängen der Flip-Flops 406 und 408 der Logik-Start-Schaltung verbunden, um diese Schaltung 338 in einen Zustand "0,0" zurückzustellen. Dadurch wird das Taktsteuersignal.410 beendet, so daß das UND-Glied 350 gespent wird und alle Taktimpulse 412, 414 und 418 unterbrochen werden. Gleichzeitig wird das "Prozess"-Signal 462 durch die Rückstellung des Flip-Flops 408 in den Zustand "0" beendet, und der Speicher für das jeweils letzte Bit wird gleichfalls in den Zustand "0" zurückgestellt, wenn er zuvor durch einen breiten Nachimpuls angesteuert wurde. Dadurch wird ein Operationszyklus der Demodulatorschaltung nach der Erfindung beendet. The output of the AND gate 498 is also via an OR gate 516 are connected to the reset inputs of the flip-flops 406 and 408 of the logic start circuit to produce this circuit 338 to a state "0,0". This terminates the clock control signal 410, so that the AND gate 350 is spinning and all clock pulses 412, 414 and 418 are interrupted will. At the same time, the "process" signal 462 is terminated by resetting the flip-flop 408 to the "0" state, and the memory for the last bit in each case is also reset to the "0" state if it was previously activated by a wide post-pulse was triggered. This ends an operating cycle of the demodulator circuit according to the invention.

Es sei darauf hingewiesen, daß das ODER-Glied 516 an seinem anderen Eingang über eine Differenzierschaltung mit einem Kondensator 518 und einem Widerstand 520 mit dem Ausgang Q der letzten Stufe 390 des Zeitbezugszählers 316 verbunden ist. Wenn aus irgendeinem Grunde die letzte Stufe 390 auf den Pegel "1" getriggert-wird, so wird dadurch die Logik-Start-Schaltung 338 zurückgestellt, um jedes weitere Zählen zu verhindern. Das entsprechende Bezugssignal würde dann nämlich nicht genau auf die Breite des Eingangsimpulses bezogen, der dann an dem UND-Glied 312 anliegt.It should be noted that the OR gate 516 at its other input via a differentiating circuit with a Capacitor 518 and a resistor 520 is connected to the output Q of the last stage 390 of the time reference counter 316. If for any reason the last stage 390 is triggered to the "1" level, this will activate the logic start circuit 338 deferred to prevent further counting. The corresponding reference signal would then not be accurate based on the width of the input pulse, which is then sent to the AND gate 312 is present.

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Im Rahmen des Fachwissens können zahlreiche Abänderungen der vorstehend beschriebenen Ausfuhrungsbeispiele der Erfindung ohne Abweichung von deren Grundgedanken durchgeführt werden. Beispielsweise können andere logische Elemente als die dargestellten vorgesehen sein. Eine separate Vergleichszählerstufe kann zusätzlich zur Zählerstufe 318 (Fig. 5) vorgesehen sein, um die während der Lücken zwischen den Impulsen übertragenen Taktimpulse zu zählen. Ferner können andersartig
kodierte binäre Eingangssignale demoduliert werden.Within the scope of expert knowledge, numerous modifications of the exemplary embodiments of the invention described above can be carried out without deviating from the basic concept thereof. For example, logic elements other than those shown can be provided. A separate comparison counter stage can be provided in addition to counter stage 318 (FIG. 5) in order to count the clock pulses transmitted during the gaps between the pulses. Furthermore can be different
encoded binary input signals are demodulated.

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Claims (23)

22303672230367 PatentansprücheClaims [ Iy Schaltungsanordnung zur asynchronen Demodulation eines binären asynchronen Signalverlauf veränderlicher Frequenz, dadurch gekennzeichnet, daß eine Zeitbezugsschaltung zur Bestimmung der Breite aufeinanderfolgender Bits und zur Erzeugung eines die Breite eines jeden zugeführten Bits kennzeichnenden Zeitbezugssignals vorgesehen ist, dessen Wert sich bei Änderungen der Bitbreite infolge Frequenzänderungen automatisch ändert, und daß eine Vergleicherschaltung zum Vergleich eines jeden zugeführten Bits mit dem den jeweils vorhergehend zugeführten Bit entsprechenden Bezugssignal vorgesehen ist, die den Binärwert eines jeden zugeführten Bits bestimmt und einen dem Eingangssignalverlauf entsprechenden, jedoch andersartig kodierten Ausgangssignalverlauf erzeugt.[Iy circuit arrangement for asynchronous demodulation of a binary asynchronous waveform of variable frequency, characterized in that a time reference circuit for Determination of the width of successive bits and for generating one of the width of each supplied bit characteristic time reference signal is provided, its Value changes automatically when the bit width changes as a result of frequency changes, and that a comparator circuit to compare each supplied bit with the bit corresponding to the previously supplied bit Reference signal is provided, which determines the binary value of each supplied bit and one of the input signal curve corresponding, but differently coded output signal curve generated. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der binäre asynchrone Signalverlauf aus pulsdauermodulierten Signalen besteht, bei denen die Binärwerte durch Impulse unterschiedlicher Länge gekennzeichnet sind.2. Circuit arrangement according to claim 1, characterized in that that the binary asynchronous signal course consists of pulse duration modulated signals, in which the binary values through Pulses of different lengths are marked. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine Kompensationsschaltung vorgesehen ist, die einen Vergleich des durch binäre Eingangsimpulse des einen Binärwertes erzeugten Bezugssignals mit binären Eingangsimpulsen anderer Länge bzw. des anderen Binärwertes sowie mit den Binärimpulsen des einen Binärwertes ermöglicht.3. Circuit arrangement according to claim 2, characterized in that a compensation circuit is provided which one Comparison of the reference signal generated by binary input pulses of a binary value with binary input pulses different length or the other binary value as well as with the binary pulses of one binary value. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die breiteren Impulse zumindest die doppelte Breite der schmaleren Impulse aufweisen.4. Circuit arrangement according to claim 3, characterized in that that the wider pulses are at least twice the width of the narrower pulses. 209882/1029209882/1029 5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zugeführten Binärimpulse gruppenweise zusammengefaßte Binärinformationen darstellen, wobei jeder Gruppe Anfangsbits zugeordnet sind.5. Circuit arrangement according to claim 1, characterized in that that the supplied binary pulses represent binary information combined in groups, with each group Start bits are assigned. 6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitbezugsschaltung einen ersten Digitalzähler, einen Taktimpulsgenerator und eine erste logische Verknüpfungsschaltung zur Zuführung der Taktimpulse vorbestimmter Frequenz von einem Taktgenerator auf den Eingang des ersten Zählers bei durch die Eingangsimpulse aufgesteuerter Verknüpfungsschaltung umfaßt.6. Circuit arrangement according to claim 1, characterized in that the time reference circuit has a first digital counter, a clock pulse generator and a first logic combination circuit for supplying the clock pulses predetermined Frequency from a clock generator to the input of the first counter with a logic circuit controlled by the input pulses includes. 7. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Vergleicherschaltung einen zweiten Digitalzähler aufweist, dessen Eingang über die Kompensationsschaltung und eine zweite logische Verknüpfungsschaltung mit dem Taktgenerator verbunden ist, daß die zweite logische Verknüpfungsschaltung durch die Eingangsimpulse aufgesteuert wird und daß die Kompensationsschaltung die Zählgeschwindigkeit des zweiten Zählers zur Kompensation unterschiedlich breiter Eingangsimpulse ändert.7. Circuit arrangement according to claim 3, characterized in that the comparator circuit has a second digital counter has, the input of which via the compensation circuit and a second logic combination circuit with the clock generator is connected that the second logic combination circuit is opened by the input pulses and that the compensation circuit broader the counting speed of the second counter for compensation of different widths Input pulses changes. 8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Kompensationsschaltung einen Speicher zur Speicherung des Binärwertes des jeweils letzten Eingangs-Binärimpulses und zur Aufsteuerung der zweiten Verknüpfungsschaltung umfaßt, um die Frequenz der dem zweiten Zähler während eines dem jeweils letzten Eingangsimpuls großer Breite folgenden Eingangsimpulses zugeführten kompensierten Taktimpulse zu erhöhen und die Frequenz der während eines auf einen jeweils letzten Eingangsimpuls geringer Breite folgenden Eingangsimpulses zugeführten kompensierten Taktimpulse zu verringern.8. Circuit arrangement according to claim 7, characterized in that the compensation circuit has a memory for storage the binary value of the respective last input binary pulse and to control the second logic circuit includes to the frequency of the second counter during one of the last input pulse of large width following Input pulse to increase the compensated clock pulses and the frequency of the during one to one in each case following the last input pulse of small width To reduce the input pulse supplied compensated clock pulses. 209802/ 1029209802/1029 9. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß eine Schaltungsanordnung zur Übertragung des Komplements der Ausgangsspannung des ersten Zählers in Paralleldarstellung vom ersten Zähler auf einen zweiten Zähler innerhalb der Vergleicherschaltung vorgesehen ist und daß der Eingang dieser Schaltung zur Erzeugung des Bezugssignals mit dem Taktgenerator verbunden ist.9. Circuit arrangement according to claim 6, characterized in that a circuit arrangement for transmitting the complement the output voltage of the first counter in parallel from the first counter to a second counter within the comparator circuit is provided and that the input this circuit for generating the reference signal is connected to the clock generator. 10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Vergleicherschaltung ferner einen Vergleicher zum Vergleich des Bezugssignals mit einem die Pausenlänge zwischen aufeinander folgenden Eingangsimpulsen kennzeichnenden Signal vorgesehen ist und daß ein Stopimpuls erzeugt wird, wenn das die Pausenlänge kennzeichnende Signal eine höhere Amplitude als das Bezugssignal hat und somit das Ende eines Eingangssignals angezeigt wird.10. Circuit arrangement according to claim 9, characterized in that the comparator circuit also has a comparator for Comparison of the reference signal with one that characterizes the length of the pause between successive input pulses Signal is provided and that a stop pulse is generated when the signal characterizing the pause length a has a higher amplitude than the reference signal and thus the end of an input signal is indicated. 11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß der Vergleicher für die Pausenlänge ferner den zweiten Zähler und eine dritte Verknüpfungsschaltung enthält, die zwischen den Eingang des zweiten Zählers und den Ausgang der Kompensationsschaltung geschaltet ist und zur Übertragung kompensierter Taktimpulse nur während einer Pause zwischen den Eingangsimpulsen aufsteuerbar ist.11. Circuit arrangement according to claim 10, characterized in that that the comparator for the length of the pause also contains the second counter and a third logic circuit, which is connected between the input of the second counter and the output of the compensation circuit and for Transmission of compensated clock pulses can only be opened during a pause between the input pulses. 12. Schaltungsanordnung nach einem,der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Schaltung zur Erzeugung von Schiebeimpulsen sytichron mit den Informationsbits des demodulierten Ausgangssignals vorgesehen ist.12. Circuit arrangement according to one of the preceding claims, characterized in that a circuit for generating shift pulses sytichron with the information bits of the demodulated output signal is provided. 209882/1029209882/1029 13. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, für zweiphasige binäre Eingangssignale, dadurch gekennzeichnet, daß die Vergleicherschaltung eine Diskriminatorschaltung umfaßt, die das der Breite des jeweils letzten Eingangsbits entsprechende Bezugssignal mit dem Zeitintervall des binären zweiphasigen Informationsteils des jeweils nächstfolgenden Eingangsbits vergleicht und damit den Binärwert des jeweils nächstfolgenden Eingangsbits auswertet.13. Circuit arrangement according to one of the preceding claims, for two-phase binary input signals, characterized in that that the comparator circuit is a discriminator circuit includes the reference signal corresponding to the width of the last input bit with the time interval of the binary two-phase information part of the next following Compares input bits and thus evaluates the binary value of the next following input bit. 14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Diskriminatorschaltung zwischen regulären und irregulären Signalübergängen des zweiphasigen binären Eingangssignals unterscheidet und Zeitbezugsimpulse der Zeitbezugsschaltung zuführt, die nur eine Erzeugung eines den regulären Signalübergängen entsprechenden Zeitbezugssignals steuern, und daß die Diskriminatorschaltung Informationsimpulse auf den Demodulataausgang leitet, die nur die irregulären Signalübergänge kennzeichnen und die Erzeugung eines entsprechenden Ausgangssignals steuern.14. Circuit arrangement according to claim 13, characterized in that the discriminator circuit between regular and distinguishes between irregular signal transitions of the two-phase binary input signal and time reference pulses of the time reference circuit which only generates a time reference signal corresponding to the regular signal transitions control, and that the discriminator circuit conducts information pulses on the demodulata output, which only the irregular Identify signal transitions and control the generation of a corresponding output signal. 15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß ein Ausgangsspeicher mit zumindest einem bistabilen Multivibrator vorgesehen ist, der durch die Informationsimpulse entsprechend den irregulären Signalübergängen getriggert wird.15. Circuit arrangement according to claim 14, characterized in that an output memory with at least one bistable Multivibrator is provided, which is triggered by the information pulses in accordance with the irregular signal transitions will. 16. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß die Zeitbezugsschaltung einen ersten Digitalzähler und die Vergleicherschaltung einen zweiten Digitalzähler enthält und daß eine Impulssteuerschaltung vorgesehen ist, die den Eingängen der beiden Zähler Normalimpulse vorbestimmter Frequenz zuführt, wobei die Frequenz der dem ersten Zähler zugeführten Impulse niedriger als die der dem zweiten Zähler zugeführten Impulse ist.16. Circuit arrangement according to claim 14, characterized in that the time reference circuit has a first digital counter and the comparator circuit has a second digital counter contains and that a pulse control circuit is provided which the inputs of the two counters normal pulses predetermined Frequency supplies, the frequency of the pulses supplied to the first counter being lower than that of the pulses fed to the second counter. 209882/1029209882/1029 2230G672230G67 17. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, daß eine Übertragungsschaltung zur Übertragung des Bezugssignals vom ersten Zähler auf den zweiten Zähler bei Empfang eines jeweiligen Eingangsbits vorgesehen ist, um den zweiten Zähler auf den Komplementwert der Spannung des Bezugssignals voreinzustellen, so daß er nur nach Zählung einer Anzahl von Normalimpulsen ein Ausgangssignal abgibt, die den Komplementwert des zuvor im ersten Zähler gezählten Bezugssignals übersteigt, und daß eine Vorrichtung zur Rückstellung des ersten Zählers auf Null nach einer vorbestimmten Zeitverzögerung gegenüber der Signalübertragung vorgesehen ist.17. Circuit arrangement according to claim 16, characterized in that a transmission circuit for transmitting the Reference signal from the first counter to the second counter upon receipt of a respective input bit is provided to preset the second counter to the complement of the voltage of the reference signal so that it is only after Counting a number of normal pulses emits an output signal that is the complement of the previous one in the first counter counted reference signal exceeds, and that a device for resetting the first counter to zero after a predetermined time delay with respect to the signal transmission is provided. 18. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß eine Folgesteuerschaltung vorgesehen ist, die bei Empfang eines Eingangsimpulses entsprechend einem regulären Signalübergang des Eingangssignals betätigbar ist, den ersten Zähler sperrt und die Übertragungsschaltung betätigt, so daß der erste Zähler nach einer ersten Verzögerungszeit auf Null zurückgestellt wird und die Diskriminatorschaltung nach einer zweiten Zeitverzögerung gemäß der Folgesteuerung angesteuert wird.18. Circuit arrangement according to claim 17, characterized in that a sequence control circuit is provided which at Receipt of an input pulse can be actuated according to a regular signal transition of the input signal locks the first counter and actuates the transmission circuit, so that the first counter after a first delay time is reset to zero and the discriminator circuit is controlled after a second time delay according to the sequence control. 19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Folgesteuerschaltung einen ersten monostabilen Multivibrator auf v/eist, der zwischen ihren Eingang und die Rückstelleingänge des ersten Zählers geschaltet ist, und daß ferner ein zweiter monostabiler Multivibrator zwischen dem Ausgang des ersten Multivibrators und der Diskriminatorschaltung angeordnet ist.19. Circuit arrangement according to claim 18, characterized in that the sequence control circuit has a first monostable Multivibrator on v / eist between its input and the Reset inputs of the first counter is connected, and that a second monostable multivibrator between the output of the first multivibrator and the discriminator circuit is arranged. 209882/ 1029209882/1029 20. Schaltungsanordnung nach Anspruch 19, dadurch gekennzeichnet, daß ein Eingangsspeicher mit zwei untereinander verbundenen bistabilen Multivibratoren vorgesehen ist, die mit einer ersten logischen Verknüpfungsschaltung verbunden ist, welche Eingangsimpulse entsprechend dem Beginn und dem Ende eines Anfangsbits direkt auf die Folgesteuerschaltung überträgt und Eingangsimpulse entsprechend anderen regulären Signalübergängen des Eingangssignals über eine zweite logische Verknüpfungsschaltung auf die Folgesteuer-20. Circuit arrangement according to claim 19, characterized in that an input memory with two interconnected bistable multivibrators are provided, which are connected to a first logic circuit is which input pulses corresponding to the beginning and the end of a start bit directly to the sequence control circuit transmits and input pulses according to others regular signal transitions of the input signal via a second logic logic circuit to the sequence control . schaltung überträgt, wenn die zweite logische Verknüpfungsschaltung durch die Diskriminatorschaltung aufgesteuert wird.. circuit transmits when the second logic combination circuit is controlled by the discriminator circuit. 21. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, daß die Diskriminatorschaltung einen bistabilen Multivibrator aufweist, der durch das Ausgangssignal des zweiten Zählers getriggert und nach dem jeweils nächsten regulären Signalübergang des Eingangssignals zurückgestellt wird, so daß er ein Sperrsignal an einem Eingang eines UND-Gliedes erzeugt, dessen zweiter Eingang die Eingangsimpulse entsprechend den regulären und irregulären Signalübergängen des Eingangssignals empfängt, wodurch nur die irregulären Signalübergangsimpulse, die vor dem Ausgangssignal des zweiten Zählers auftreten, über das UND-Glied zum Ausgang der Diskriminatorschaltung übertragen werden und Informationsimpulse bilden. 21. Circuit arrangement according to claim 16, characterized in that the discriminator circuit is a bistable multivibrator has, by the output of the second Counter is triggered and reset after the next regular signal transition of the input signal, see above that it generates a blocking signal at one input of an AND element, the second input of which corresponds to the input pulses receives the regular and irregular signal transitions of the input signal, eliminating only the irregular ones Signal transition pulses that precede the output of the second Counter occur, are transmitted via the AND gate to the output of the discriminator circuit and form information pulses. 22. Schaltungsanordnung nach Anspruch 21, dadurch gekennzeichnet, daß die Vergleicherschaltung ferner einen dritten Digitalzähler enthält, der mit dem Ausgang der die Standardimpulse niedrigerer Frequenz liefernden Impulssteuerschaltung verbunden ist und ferner an den Ausgang der Übertragungsschaltung angeschaltet ist und einen Endeimpuls am Ende einer jeden Eingangsbitgruppe erzeugt, die einem Wort22. Circuit arrangement according to claim 21, characterized in that the comparator circuit also has a third Contains digital counter connected to the output of the standard pulses lower frequency supplying pulse control circuit is connected and further to the output of the transmission circuit is switched on and generates an end pulse at the end of each input bit group that corresponds to a word 2096 8 2/10292096 8 2/1029 oder einem Zeichen entspricht, wenn das Intervall zwischen aufeinanderfolgenden Signalübergängen des Eingangssignals um einen vorbestimmten Betrag ansteigt, der proportional der Breite des letzten Bits der jeweiligen Bitgruppe ist,or corresponds to a character if the interval between successive signal transitions of the input signal increases by a predetermined amount which is proportional to the width of the last bit of the respective bit group, 23. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bits des Eingangssignals in separaten Bitgruppen angeordnet sind, die jeweils ein Anfangsbit, eine Anzahl Informationsbits und eine das Gruppenende kennzeichnende Pause aufweisen, daß das Anfangsbit eine Breite hat, die mit derjenigen des ersten Informationsbits übereinstimmt, und daß die das Gruppenende kennzeichnende Pause ein Intervall mit der mindestens 1,5-fachen Breite des letzten Informationsbits der Gruppe aufweist.23. Circuit arrangement according to one of the preceding claims, characterized in that the bits of the input signal are arranged in separate bit groups, each having a start bit, a number of information bits and a das The pause characterizing the end of the group has that the start bit has a width which is the same as that of the first information bit matches, and that the pause characterizing the end of the group is an interval with the at least 1.5 times the width of the last information bit of the group. 209882/ 1029209882/1029