DE2224066B2 - Verfahren und Einrichtung zur Übertragung der in schwarzweißen graphischen Vorlagen enthaltenen Bildinformationen - Google Patents

Verfahren und Einrichtung zur Übertragung der in schwarzweißen graphischen Vorlagen enthaltenen Bildinformationen

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DE2224066B2 DE19722224066 DE2224066A DE2224066B2 DE 2224066 B2 DE2224066 B2 DE 2224066B2 DE 19722224066 DE19722224066 DE 19722224066 DE 2224066 A DE2224066 A DE 2224066A DE 2224066 B2 DE2224066 B2 DE 2224066B2
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Description

ao Die Erfindung betrifft ein Verfahren und eine Einrichtung zur übertragung der in schwarzweißen graphischen Vorlagen, insbesondere Schriftbildern, enthaltenen Bildinformation, bei dem sendeseitig die Vorlage in einem Hauptraster Rasterzeile nach Rasterzeile punktweise abgetastet wird, bei dem die optischen Schwarzweiß-Binärzustände in elektrische Binärsignale umgesetzt werden und bei dem die elektrischen Binärsignale zur Empfangsseite übertragen und dort wieder in optische Binärsignale umgesetzt werden.
Aus der Zeitschrift IEEE Transactions on Aerospace and Electronic Systems, Vol. AES-6, Nr. 6, November 1970, S. 811 bis 814, ist bereits ein derartiges Verfahren bekannt, bei dem zur Reduzierung des Bitflusses bzw. der Übertragungszeit nur jeder zweite Bildpunkt übertragen wird. Empfangsseitig wird der jeweils fehlende Bildpunkt ergänzt, wobei sein Binärzustand nach gewissen Regeln aus den Binärzuständen benachbarter übertragender BiIdpunkte abgeleitet wird.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren und eine Einrichtung anzuzugeben, die eine weitere Reduzierung des Bitflusses bzw. der Übertragungszeit ermöglicht. Dabei sollen Feinstrukturen der zu übertragenden Bildinformation nicht unterdrückt werden.
Ausgehend von einem Verfahren der einleitend geschilderten Art, wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß nur die den Rasterpunkten eines unter Weglassung jeder zweiten Rasterzeile und -spalte des Hauptrasters gebildeten Unterrasters zugeordneten elektrischen Binärsignale übertragen werden, deren Binärzustand sich — abgesehen von dei ersten Rasterzeile und -spalte des Unterrasters — jeweils nach dem Binärzustand wenigstens eines vorher entstandenen und dem Hauptraster zugeordneter elektrischen Binärsignals bestimmt, und daß die übertragenen elektrischen Binäreignale empfangsseitig ver zögert und sowohl an den ihnen zugeordneten Raster punkten als auch jeweils unmittelbar links, schräg links oben und oberhalb von diesen Rasterpunkter im Hauptraster in jeweils gleiche optische Binär signale umgesetzt werden.
Bei der Faksimile-Übertragung eines schwarz weißen graphischen Vorlage ist erfahrungsgemäß ein( Autlösung von wenigstens fünf Punkten je mm Läng< in horizontaler und vertikaler Richtung erforderlich Diese Auflösung garantiert die Wiedergabe von Dc
teils, deren lineare Ausdehnung 0,2 mm beträgt. Oftmals treten solche feinsten Details innerhalb einer Vorlage nur sporadisch auf, während der größte Teil in der Vorlage weniger feine Details enthält, die eine Reduzierung der Auflösung in horizontaler und vertikaler Richtung um den Faktor 2 ohne Beeinträchtigung des Informationsinhaltes vertragen würden. Würde man in diesem Falle zum Zwecke der Kompression des Signals eine generelle Reduktion der Auflösung in beiden Richtungen um den Faktor 2 vornehmen, so würden die sporadisch auftretenden feinsten Details vollständig unterdrückt, beispielsweise dann, wenn es sich um einen Haarstrich von 0,2 mrn Dicke handelt, der mit einer unterdrückten Zeile oder Spalte des Hauptrasters zusammenfällt.
im folgenden sind Kompressionsalgorithmen angegeben, die den Vorteil einer Auflösungsverminderung
um den Faktor 2 in beiden Richtungen voll ausnützen, d. h. eine Reduktion des ursprünglichen Bitflusses um den Faktor 4 erlauben, ohne jedoch den Nachteil zu haben, daß sporadisch auftretende Feinstrukturen der genannten Art vollständig unterdrückt werden. Sporadische lokale Feinstrukturen werden hierbei nur vergröbert und mehr oder weniger verzerrt, was häufig durchaus zulässig ist.
Diese Vergröberung und Verzerrung kleinster
ίο Strukturen bedeuten, wenn sie zulässig sind, eine Irrelevanzreduktion, die bei der Übertragung von Schreibmaschinenschrift mit 2,5 mm Höhe der kleinen Buchstaben noch statthaft ist, ohne die Leserlichkeit der Buchstaben übermäßig zu beeinträchtigen.
Eine generelle Reduktion der Auflösung um den Faktor 2 in beiden Richtungen würde jedoch die Kenntlichkeit mancher Buchstaben fast völlig zerstören.
Als besonders vorteilhaft wurden empirisch die folgenden Kompressionsalgorithmen ermittelt.
al Q1, I & Λ (P.i ν Ρ,Ι] ν (& λ P11I ν (P1 λ P,) ν [Q2 λ P1 λ (J4). b) Ü, --■ IP, λ Pn) ν (P1 λ ς>4 λ P, λ P11I.
Cl Q11 - (P, Λ PnI V [Q, Λ P1 Λ Q4 Λ P,) V (P, Λ P1 Λ PnI.
dl Qu = :/'„ * UQ, /· P1) ν (Q1 · P1I]: « :/'„ Λ [(ζλ a P1) ν ιρ4
el Q11 = :p„ λ [<(λ ^ Ρ,ΐνΐρ4
ι\)}\ ν ιρ,,λ |(ζλ, λ ρ,)νΐρ4Λ Ρ,ΐνίρ,,
Hierbei bedeutet? den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte. Die Indizes geben Hauptrasterpunkte an, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt, 4 den unmittelbar über dem Rastearpunkt 3 liegenden Rasterpunkt, 5 den unmittelbar links neben dem Rasterpunkt 3 liegenden Rasterpunkt und 6 den links im Unterraster neben dem Rasteirpunkt 4 liegenden Rasterpunkt. Die Verteilung dieser Rasterpunkte ist in den Fig. 1 und 2 dargestellt.
Di« Auswertung dieser Gleichung erfolgt nach den Regeln der Boolschen Algebra.
Die sendeseitige Einrichtung zur Durchführung des Verfahrens ist vorteilhafterweise so aufgebaut, daß ein Faksimile-Abtaster vorgesehen ist, dessen Ausgang einmal direkt mit dem ersten Eingang, zum anderen über ein erstes Verzögerungsglied mit dem tweiten Eingang, ferner über ein zweites Verzögerungsglied mit dem dritten Eingang und schließlich über dieses zweite Verzögerungsglied und ein drittes Verzögerungsglied mit dem vierten Eingang einer logischen Schaltung verbunden ist. deren Ausgang einerseits über einen ersten Pufferspeicher mit dem Übertragungskanal und andererseits einmal über ein viertes Verzögerungsglied mit dem fünften Eingang, ferner über ein fünftes Verzögerungsglied mit dem sechsten Eingang und schließlich über dieses fünfte Verzögerungsglied und ein sechstes Verzögerungsglied mit dem siebenten Eingang der logischen Schaltung verbunden ist.
Die empfangsseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens ist vorteilhafterweise derart ausgebildet, daß an den Übertragungskanal ein zweiter Pufferspeicher angeschlossen ist, dessen Ausgang einerseits mit einem Einhalb-Faksimile-Zeilentakt-Generator und einem Einhalb-Faksimile-Bittakt-Generator und andererseits einmal über ein siebentes Verzögerungsglied mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Zeilentakt-Generator gesteuerten ersten Umschalter verbunden ist, dessen Ausgang einmal direkt und einmal über ein achtes Verzögerungsglied mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Bittakt-Generatoren gesteuerten zweiten Umschalters verbunden ist, an dessen Ausgang ein Faksimile-Empfänger angeschlossen ist.
Der Einhalb-Faksimile-Zeilentakt-Generator liefert einen Steuertakt für den ersten Umschalter, dessen Frequenz halb so groß ist wie die Abtastzeilenfrequenz des sendeseitigen Faksimile-Abtasters. Der Einhalb-Faksimile-Bittakt-Generator liefert einen Steuertakt für den zweiten Umschalter, dessen Frequenz halb so groß ist wie Abtastpunktfrequenz, d. h. die Bitfrequenz des sendeseitigen Faksimile-Abtasters.
Für die Gesamteinrichtung ist es vorteilhaft, wenn die Verzögerungszeiten des ersten, dritten und achten Verzögerungsgliedes einer und die Verzögerungszeiten des vierten und sechsten Verzögerungsgliedes zwei Hauptraster-Spaltenabstands-Durchlaufzeiten entsprechen und daß die Verzögerungszeiten des zweiten und siebenten Verzögerungsgliedes einer und die Verzögerungszeit des fünften Verzögerungsgliedcs zwei Raster zeilcn-Durchlaufzeiten entsprechen.
Die logische Schaltung in der sendeseitigen Ein
509531/22!
richtung ist jeweils entsprechend dem gewählten Kompressionsalgorithmus auszubilden.
An Hand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert:
Fi g. 3 zeigt eine sendeseitige Einrichtung;
Fi g. 4 zeigt eine empfangsseitige Einrichtung;
F i g. 5 zeigt eine logische Schaltung für den Kompressionsalgorithmus a;
Fig. 6 zeigt eine logische Schaltung für den Kompressionsalgorithmus b;
F i g. 7 zeigt eine logische Schaltung für den Kompressionsalgorithmus c;
F i g. 8 zeigt eine logische Schaltung für den Kompressionsalgorithmus d, und
F i g. 9 zeigt eine logische Schaltung für den Kompressionsalgorithmus e.
Die Fig. 3 zeigt eine sendeseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens. Sie enthält einen Faksimile-Abtaster/vl, Verzögerungsglieder Vl bis V 6, eine logische Schaltung L mit Eingängen El bis £7 und einem Ausgang A sowie einen Pufferspeicher Sp 1 und einen Übertragungskanal K.
Die Wirkungsweise dieser sendeseitigen Einrichtung ist folgende: Der Faksimile-Abtaster FA tastet eine schwarzweiße Vorlage entsprechend dem Hauptraster nach F i g. 1 ab, und zwar Punkt für Punkt von links nach rechts und Zeile für Zeile von oben nach unten.
Um beispielsweise das Binärsignal Q0 im Unterraster nach F i g. 2, rechts unten, zu bilden, müssen gleichzeitig die Binärsignale P0, P1, Ps und P5 des Hauptrasters nach Fig. 1 in der logischen Schaltung L verwertet werden. Mit Hilfe der Verzögerungsglieder V1, V.,, Vs werden diese vier Binärsignale gleichzeitig an die Eingänge E1 bis EA angelegt. Gleichzeitig liegen Binärsignale Qs, Qi und Q6, die im Unterraster nach F i g. 2 dargestellt sind, an den Eingängen £5 bis El der logischen Schaltung an. Diese Binärsignale stammen aus vorhergegangenen Rechenoperationen und wurden über Verzögerungsglieder V 4 bis V 6 an die logische Schaltung L angelegt.
Je nach der verwendeten logischen Schaltung für eine der Kompressionsalgorithmen α bis e wird ein Binärsignal Q0 am Ausgang A erzeugt, welches dem Pufferspeicher Sp 1 und anschließend dem Übertragungskanal K zugeführt wird. Der Bittakt im Übertragungskanal K beträgt nur noch ein Viertel des Bittaktes am Ausgang des Faksimile-Abtasters FA.
Die F i g. 4 zeigt die empfangsseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens mit dem Übertragangskanal K, einem Pufferspeicher 5p 2, Verzögerungsgliedern V 7 und V 8, Umschaltern 51 und 52, einem Einhalb-Faksimile-Zeilentakt-GeneratorGl, einem Einhalb-Faksimile-Bittakt-GeneratorG2 und einem Faksimile-Empfänger FE.
Die Wirkungsweise dieser empfangsseitigen Einrichtung ist folgende: Erscheint am Ausgang des Pufferspeichers 5p 2 das Binärsignal Q0, so gelangt dieses unmittelbar über die Kontaktstellung jIl des Umschalters 51 und die Kontaktstellung s21 des Umschalters 52 auf den Faksimile-Empfänger FE an die
ίο StelleO5 im Raster nach der Fig. 2. Nach einem halben Faksimile-Bittakt wird der Umschalter 52 durch den Generator Gl umgeschaltet, und das Binärsignal Q0 gelangt aus dem Verzögerungsglied V8 über die Schaltstellung ί22 des Umschalters 52 auf den Faksimile-Empfänger FE an die Stelle Q3 im Raster nach der F i g. 2. Nach einem halben Faksimile-Zeilentakt wird der Umschalter 51 durch den Generator Gl umgeschaltet, gleichzeitig wird der Schalter52 durch den Generator G2 umgeschaltet,
und das Binärsignal Q0 gelangt aus dem Verzögerungsglied V 7 über die Schaltstellung j 12 des Umschalters 51 und die Schaltstellung s21 des Umschalters 52 zum Faksimile-Empfänger FE an den Rasterpunkt Q1 im Raster nach der Fig. 2. Wird jetzt durch
den Generator Gl der Umschalter 52 erneut in die Schaltstellung sll umgeschaltet, so gelangt das Binärsignal Q0 über den Umschalter 52 zum Faksimile-Empfänger FE in den Rasterpunkt Q0 im Raster nach der Fig. 2. Das übertragene Unterraster wird somit wieder zu einem Hauptraster ergänzt.
Die F i g. 5 zeigt eine logische Schaltung L1 mit NOR-Gattern 01 bis Ol und Invertern/1 bis /6. Die Funktion dieser logischen Schaltung ist derart, daß sie den Kompressionsalgorithmus α realisiert.
Die Fig. 6 zeigt eine logische SchaltungL1 mit NOR-Gattern O8 bis 010 und Invertern/7 und /8. Diese logische Schaltung wirkt derart, daß sie den Kompressionsalgorithmus b verwirklicht.
Die Fig. 7 zeigt eine logische SchaltungL3 mit
NOR-Gattern Oll bis 014 und einem Inverter/9. Diese logischen Bausteine sind derart zusammengeschaltet, daß sie den Kompressionsalgorithmus c realisieren.
Die Fig. 8 zeigt eine logische Schaltung L4 mit
NOR-Gattern 015 bis 017, UND-Gattern UX bis U6 und Invertern/10 bis /16. Diese logische Schaltung erfüllt die Funktion des Komprcssionsalgorithmus d.
Die Fig. 9 zeigt schließlich eine logische SchaltungL5 mit NOR-Gattern 015', 016' und 017, UND-Gattern i/l bis i/8 und Invertern /10 bis /18. Diese logische Schaltung realisiert die Funktion des Kompressionsalgorithmus e.
Hierzu 4 Blatt Zeichnungen

Claims (14)

22 Patentansprüche:
1. Verfahren zur Übertragung der in schwarzweißen graphischen Vorlagen, insbesondere Schriftbildern, enthaltenen Bildinformation, bei dem sendeseitig die Vorlage in einem Hauptraster Rasterzeile nach Rasterzeile punktwehe abgetastet wird, bei dem die optischen Schwarzweiß-Binärzustände in elektrische Binärsignale umge- to setzt werden und bei dem die elektrischen Binärsignale zur Empfangsseite übertragen und dort wieder in optische Binärsignale umgesetzt werden, dadurch gekennzeichnet, daß nur die den Rasterpunkten eines unter Weglasiung jeder zweiten Rasterzeile und -spalte des Hauptrasters (Fig. 1) gebildeten Unterrasters (Fig. 2) züge-
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ordneten elektrischen Binärsignale übertragen werden, deren Binärzustand sich — abgesehen von der ersten Rasterzeile und -spalte des Unterrasters — jeweils nach dem Binärzustand wenigstens eines vorher entstandenen und dem Hauptraster zugeordneten elektrischen Binärsignals bestimmt, und daß die übertragenen elektrischen Binärsignale empfangsseitig verzögert und sowohl an den ihnen zugeordneten Rasterpunkten als auch jeweils unmittelbar links, schräg links oben und oberhalb von diesen Rasterpunkten im Hauptraster in jeweils gleiche optische Binärsignale umgesetzt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung
Qn I & A (/'„ V P1) I
P11) V Ι/', Λ /\t V I (λ Λ /',
bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig. 1,2).
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung
Q1, (P, λ P11Iv(P1 ^ ρ4Λ P, λ P„)
45
bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und so oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeutet und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt Hegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig. 1, 2).
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung
Q1, IP, « P„ι ν IQ. a P, · Q1 « P.) ν (P1 * P1 *
bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechend elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehende Buchstaben invertierte Werte bedeutet und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (F i g. 1, 2).
5. Verfahren nach Anspruch I5 dadurch gekennzeichnet, daß sich der Binärzustand der zx. übertragenden elektrischen Binärsignale nach dei Beziehung
HQ2
■ P1Ii; ν !P1, λ Ιιρ,Λ ρ,ι νΐρ4Λ ρ,)]:
bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeutet und die Indizes Hauptrasterpunkt angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binär signals, 1 den unmittelbar links vom Bezugsraster punkt liegenden Rasterpunkt, 2 den unmittelba links vom Rasterpunkt 1 liegenden Rasterpunkt 3 dem unmittelbar über dem Rasterpunkt 0 liegen den Rasterpunkt und 4 den unmittelbar über den Rasterpunkt 3 liegenden Rasterpunkt (Fig. 1, 2)
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung
0, - :p«
ν :/>,λ |<ρ,Λ ρ,»
bestimmt, wobei P den optischen Binärzuständen ίο der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeutet und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragende^ elektrischen Binärsignals, i den immittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbai links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt, 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt, 5 den unmittelbar links neben dem Rasterpunkt 3 liegenden Rasterpunkt und 6 den links im Unterraster neben dem Rasterpunkt 4 liegenden Rasterpunkt (F ig. 1,2).
7. Sendeseitige Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß ein Faksimile-Abtaster (FA) vorgesehen ist, dessen Ausgang einmal direkt mit dem ersten Eingang (El), zum anderen über ein erstes Verzögerungsglied (Kl) mit dem zweiten Eingang (£2), ferner über ein zweites Verzögerungsglied (V2) mit dem dritten Eingang (£3) und schließlich über dieses zweite Verzögerungsglied (F2) und ein diittes Verzögerungsglied (V 3) mit dem vierten Eingang (£4) einer logischen Schaltung (L) verbunden ist, deren Ausgang (A) einerseits über einen ersten Pufferspeicher (Sp 1) mit dem Übertragungskanal (K) und andererseits einmal über ein viertes Verzögerungsglied (V4) mit dem fünften Lingang (£5), ferner über ein fünftes Verzögerungsglied (VS) mit dem sechsten Eingang (£6) und schließlich über dieses fünfte Verzögerungsglied (k5) und ein sechstes Verzögerungsglied (V6) mit dem siebenten Eingang (E 7) der logischen Schaltung (L) verbunden ist (F i g. 3).
8. Empfangsseitige Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß an den Übertragungskanal (K) ein zweiter Pufferspeicher (Sp 2) angeschlossen ist, dessen Ausgang einerseits mit einem Einhalb-Faksimile-Zeilentakt-Generator (Gl) und einem Eiiihalb-Faksimile-Bittakt-Generator (G 2) und andererseits einmal direkt und einmal über ein siebentes Verzögerungsglied (V7) mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Zeilentakt-Generator (Gl) gesteuerten ersten Umschalters (Sl) verbunden ist, dessen Ausgang einmal direkt und einmal über ein achtes Verzögerungsglied (V8) mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Bittakt-Generator (G2) gesteuerten zweiten Umschalters (S 2) verbunden ist, an dessen Ausgang ein Faksimile-Empfänger (FE) angeschlossen ist (F i g. 4).
9. Einrichtung nach Anspruch 7 und 8, dadurch gekennzeichnet, daß die Verzögerungszeiten des ersten (Fl), dritten (F 3) und achten (F 8) Verzögerungsgliedes einer (rp) und die Verzögerungszeiten des vierten (F 4) und sechsten (F6) Verzögerungsgliedes zwei (2tp) Hauptraster-Spaltenabstands-Durchlaufzeiten entsprechen und daß die Verzögerungszeiten des zweiten (V2) und siebenten Verzögerungsgliedes (V7) einer (τζ) und die Verzögerungszeit des fünften Verzögerungsgliedes (F 5) zwei (2τζ) Ritsterzeilen-Durchlaufzeiten entsprechen (F i g. 3, 4).
10. Logische Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß der erste Eingang (£1) über einen ersten Inverter (/1) mit je einem ersten Eingang eines ersten (01) und eines dritten (O 3) NOR-Gatters verbunden ist, daß der zweite (Eingang (£2) über einen zweiten Inverter (/2) mit je einem ersten Eingang eines vierten (O 4) und eines fünften (O 5) NOR-Gatters verbunden ist, daß der dritte Eingang (£3) über einen dritten Inverter (/3) mit je einem zweiten Eingang des zweiten (O 2) und vierten (O 4) NOR-Gatters verbunden ist, daß der fünfte Eingang (£5) mit dem zweiten Eingang des fünften NOR-Gatters (O 5) verbunden ist, daß der sechste Eingang (£6) einmal über einen vierten Inverter (/4) mit einem zweiten Eingang des dritten NOR-Gatters (O 3) und zum anderen mit dem zweiten Eingang des ersten NOR-Gatters (Öl), mit dem ersten Eingang des zweiten NOR-Gatters (O 2) und mit dem dritten Eingang des fünften NOR-Gatters (O 5) verbunden ist, daß die Ausgänge des ersten (01), zweiten (O 2), dritten (O 3) und vierten (O 4) NOR-Gatters mit den Eingängen eines sechsten NOR-Gatters (O 6) verbunden sind, daß der Ausgang des sechsten NOR-Gatters (O 6) über einen fünften Inverter (/5) und der Ausgang des fünften NOR-Gatters (O 5) je mit einem Eingang eines siebenten NOR-Gatters (O 7) verbunden sind, dessen Ausgang über einen sechsten Inverter (/ 6) mit dem Ausgang (A) verbunden ist (F i g. 5).
11. Logische Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 3, dadurch gekennzeichnet, daß der erste Eingang (El) mit je einem ersten Eingang eines achten (O 8) und eines neunten (O 9) NOR-Gatters verbunden ist, daß der zweite Eingang (E 2) mit dem zweiten Eingang des neunten NOR-Gatters (O 9) verbunden ist, daß der dritte Eingang (£3) mil dem zweiten Eingang des achten NOR-Gatters (O 8) und über einen siebenten Inverter (/ 7) -mil einem dritten Eingang des neunten NOR-Gatter: (O 9) verbunden ist, daß der sechste Eingang (E 6' über einen achten Inverter (/8) mit einem vierter Eingang des neunten NOR-Gatters (O 9) ver bunden ist, daß die Ausgänge des achten (O 8' und neunten (O 9) NOR-Gatters je mit einen
Eingang eines zehnten NOR-Gatters (O10) verbunden sind, dessen Ausgang mit dem Ausgang (A) verbunden ist (F i g. 6).
12. Logische Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 4, dadurch gekennzeichnet, daß der erste Eingang (El) mit je einem ersten Eingang eines elften
(011) und dreizehnten (013) NOR-Gatters verbunden ist, daß der zweite Eingang (E 2) mit einem ersten Eingang eines zwölften NOR-Gatters (012) und einem zweiten Eingang des dreizehnten NOR-Gatters (013) verbunden ist. daß der dritte Eingang (E 3) mit je einem zweiten Eingang des elften (Oll) und zwölften (012) NOR-Gatters und über einen neunten Inverter (/9) mit einem dritten Eingang des dreizehnten NOR-Gatters (013) verbunden ist, daß der fünfte Eingang (E 5) mit dem dritten und der sechste Eingang (E 6) mit dem vierten Eingang des zwölften NOR-Gatters (012) verbunden ist, daß die Ausgänge des elften (Oll), des zwölften
(012) und des dreizehnten (013) NOR-Gatters je mit einem Eingang eines vierzehnten NOR-Gatters (014) verbunden sind, dessen Ausgang mit dem Ausgang (A) verbunden ist (Fi g. 7).
13. Logische Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 5, dadurch gekennzeichnet, daß der erste Eingang (£1) mit einem ersten Eingang eines fünften UND-Gatters (U S) und über einen vierzehnten Inverter (/14) mit einem ersten Eingang eines sechsten UND-Gatters (U6) verbunden ist, daß der zweite Eingang (E 2) mit einem ersten Eingang eines dritten UND-Gatters (U 3) und über einen zehnten Inverter (/1O) mit einem ersten Eingang eines ersten UND-Gatters (U1) verbunden ist, daß der dritte Eingang (E 3) mit einem ersten Eingang eines vierten UND-Gatters (U4) und über einen elften Inverter (/1I) mit einem ersten Eingang eines zweiten UND-Gatters (Ul) verbunden ist, daß der fünfte Eingang (ES) mit einem zweiten Eingang des ersten UND-Gatters (Ul) und über einen zwölften Inverter (/12) mit einem zweiten Eingang des dritten UND-Gatters (U3) verbunden ist, daß der sechste Eingang (E6) mit einem zweiten Eingang des zweiten UND-Gatters (U) und über einen dreizehnten Inverter (/13) mit einem zweiten Eingang des vierten UND-Gatters (1/4) verbunden ist, daß die Ausgänge des ersten (Ul) und zweiten (Ul) UND-Gatters mit je einem Eingang eines fünfzehnten NOR-Gatters (015) verbunden sind, dessen Ausgang mit einem zweiten Eingang des fünften UND-Gatters (US) verbunden ist, daß die Ausgänge des dritten (1/3) und vierten (1/4) UND-Gatters mit je einem Eingang eines sechzehnten NOR-Gatters (016) verbunden sind, dessen Ausgang über einen fünfzehnten Inverter (/15) mit einem zweiten Eingang des sechsten UND-Gatters (U6) verbunden sind, daß die Ausgänge des fünften (US) und sechsten (U6) UND-Gatters je mit einem Eingang eines siebzehnten NOR-Gatters (017) verbunden sind, dessen Ausgang über einen sechzehnten Inverter (/16) mit dem Ausgang (A) verbunden ist (F i g. 8).
14. Logische Schaltung nach Anspruch 13 /ur Durchführung des Verfahrens nach Anspruch 6, dadurch gekennzeichnet, daß der vierte Eingang (E 4) mit einem ersten Eingang eines achten UND-Gatters (US) und über einen siebzehnten Inverter (/17) mit einem ersten Eingang eines siebenten UND-Gatters (Ul) verbunden ist, daß der siebente Eingang (E7) mit einem zweiten Eingang des siebenten UND-Gatters und über einen achtzehnten Inverter (/18) mit einem zweiten Eingang des achten UND-Gatters (US) verbunden ist, und daß der Ausgang des siebenten UND-Gatters (U7) mit einem dritten Eingang des fünfzehnten NOR-Gatters (015') sowie der Ausgang des achten UND-Gatters (US) mit einem dritten Eingang des sechzehnten NOR-Gatters (O16') verbunden sind (F i g. 9).
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