DE2133962B2 - Informationspufferanordnung - Google Patents
InformationspufferanordnungInfo
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- DE2133962B2 DE2133962B2 DE19712133962 DE2133962A DE2133962B2 DE 2133962 B2 DE2133962 B2 DE 2133962B2 DE 19712133962 DE19712133962 DE 19712133962 DE 2133962 A DE2133962 A DE 2133962A DE 2133962 B2 DE2133962 B2 DE 2133962B2
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Description
Jj
Fig.4 ein Ausführungsbeispiel eines Lescintervallselektors.
In Fig. 1 bezeichnet 100 eine Quelle von Informationszeichen
und 101 die zur Quelle gehörige Taktanordnung. In vielen Anwendungen wird die Quelle 100
durch die Endanordnung eines Übertragungssystems zur Übertragung von Informationszeichen über eine
Multiplexleitung gebildet. Dementsprechend werden die Ausdrücke Quelle und Leitung durcheinander
verwendet, um die Quelle von Informationszeichen zu m bezeichnen. Die Taktanordnung 101 wird im folgend' η
als Leitungstaktgeber bezeichnet.
Die Leitung führt eine Folge von Informationszeichen herbei. Jedes Zeichen liegt in einem bestimmten
Leitungszeitintervall. Die Reihe aller Leitungszeitintervalle bildet die Leitungszeitskala. Der Leitungstaktgeber
liefert eine nominal äquidistante Folge von Leitungstaktimpulsen, deren Perioden die Leitungszeitintervalle
bestimmen. Der Leitungstaktgeber synchronisiert die Quelle 100 derart, daß diese die Informationszeichen
in den Leitungstaktimpulsperioden abgibt. Die Leitungstaktimpulse können von einem Taktsignal, das
zugleich mit den Informationszeichen über das Übertragungssystem übertragen wird, oder von den Informationszeichen
selbst abgeleitet werden.
Vorläufig wird angenommen, daß jedes Informationszeichen aus nur einem Bit besteht, wie es beispielsweise
bei der Anwendung der Delta-Modulation der Fall ist.
Die Informationspufferanordnung enthält einen Lokaltaktgeber 102 mit einem Umlauf nur eines lokalen
Zeitintervalls, das dieselbe nominale Dauer hat wie ein Leitungszeitintervall. Die Reihe aller lokalen Zeitintervalle
bildet die lokale Zeitskala. Jedes lokale Zeitintervall ist in 16 gleiche Subzeitintervalle so, s\, .... S|5
eingeteilt, wie in F i g. 2a dargestellt ist. Der Lokaltaktgeber erzeugt eine Reihe von Taktsignalen, deren
Verlauf mit der Zeit in nur einem lokalen Taktumlauf in den F i g. 2b bis 2n dargestellt ist. Alle diese Signale
haben einen binären Charakter. Der niedrige Pegel wird als logischer Pegel 0 und der hohe Pegel wird als
logischer Pegel 1 bezeichnet.
Der Lokaltaktgeber 102 ist unabhängig vom Leitungstaktgeber
101. Die beiden Taktgeber haben nur nominal dieselbe Umlaufdauer. Um Phasenunterschiede
zwischen den beiden Taktgebern auszugleichen, werden die Informationszeichen zunächst über eine Gruppe von
Speicherstellen einer Speicheranordnung verteilt und danach unter Ansteuerung des Lokaltaktgebers in
derselben Folge wie beim Empfang von den Speicher stellen aus zu einem Ausgang übertragen. Bei den
Pufferanordnungen nach dem Stand der Technik wird das Verteilen der Informationszeichen über die
Speicherstellen, d. h. das Schreiben, vom Leitungstakt
geber gesteuert. Das Übertragen der Informationszei chen von den Speicherstellen zum Ausgang, d. h. das
Lesen, findet unter Ansteuerung des Lokaltaktgebers statt. Zum Schreiben und Lesen von Informationszeichen müssen dann getrennte Adressendekodieranordnungen zur Auswahl der Speicherstellen verwendet
werden.
In der Informationspufferanordnung nach F i g. 1 wird
ein an sich bekannter, beliebig zugänglicher Speicher 103 angewendet, der mit nur einem Adresseneingang A
versehen ist. Bei der Zufuhr einer binär kodierten Adresse zum Adresseneingang A wird im Speicher eine
Speicherstelle ausgewählt. In diese Speicherstelle kann ein informationsbtt geschrieben werden, indem dem
Eingang D 1 ein Impuls zugeführt wird für den Fall, daß das Informationsbit den Wert 1 hat, oder indem dem
Eingang D2 ein Impuls zugeführt wird für den Fall, daß
das Informationsbit den Wert 0 hat. Eine ausgewählte Speicherstelle präsentiert ihre Information am Ausgang
OT, so daß die gespeicherte Information gelesen werden kann.
Das Schreiben und Lesen von Information im Speicher 103 findet in verschiedenen Subzeitintervallen
des lokalen Taktumlauf statt. Ein Leitungstaktimpuls hat eine beliebige Position im lokalen Taktumlauf. In jedem
Taktumlauf sind zwei Subzeitinterval'e als mögliche Schreibintervalle angewiesen. Ein Schreibintervallselektor
104 selektiert ein geeignetes Schreibintervall für jedes empfangene Zeichen.
Das Auswählen eines Schreibintervalls wird anhand der Fi g. 2 und 3 näher erläutert. Dem Schreibintervallselektor
104, dessen detaillierte Ausführung in Fig. 3
dargestellt ist, werden die Leitungstaktimpulse des Leitungstaktgebers 101 und die Signale P, Q, Ss, Sb, Su
und Sm des Lokaltaktgebers zugeführt. Die Leitungstaktimpulse
werden dem Eingang 300 und die Signale des Lokaltakts werden den entsprechend bezeichneten
Eingängen zugeführt. Die Signale Pund Q(F i g. 2m und n) sind Vergleichssignalc. Das Signal Phat den logischen
Pegel 1 in den Subzeitintervallen S4, S5, S6 und S7- Das
Signal Q hat den logischen Pegel 1 in den Subzeitintervallen S12, Su, Sm und S15. Die Leitungstaktimpulse und
das Signal P werden dem UND-Tor 301 zugeführt. Die Leitungstaktimpulse und das Signal Q werden dem
UND-Tor 302 zugeführt. Im folgenden wird angenommen, daß die Leitungstaktimpulse maximal eine
Impulsdauer nur eines Subzeitintervalls haben. Wenn im Moment des Auftretens eines Leitungstaktimpulses das
Signal P den logischen Pegel 1 aufweist, liefert das UND-Tor 301 einen Impuls. Dieser Impuls wird dem
Setzeingang des Flipflops 303 zugeführt und setzt dieses in den Zustand 1. Im Fall, daß der Leitungstaktimpuls
dann auftritt, wenn das Signal Q den logischen Pegel 1
hat, liefert das UND-Tor 302 einen Impuls. Dieser Impuls wird dem Löscheingang des Flipflops 303
zugeführt und schaltet dieses in den Zustand 0.
Die Signale S5, S6 und fwerden den UND-Toren 304,
305 bzw. 306 zugeführt, die an den 0-Ausgang des Flipflops 303 angeschlossen sind. Die Signale Su. Sm und
Q werden den UND-Toren 307,308 bzw. 309 zugeführt,
die an den 1-Ausgang des Flipflops 303 angeschlossen sind. Im Zustand 0 des Flipflops 303 lassen die
UND-Tore 304, 305 und 306 die ihnen zugeführten Signale hindurch, und im Zustand 1 des Flipflops 303
lassen die UND-Tore 307, 308 und 309 die ihnen zugeführten Signale hindurch.
Wenn ein veränderlicher Phasenrnterschied zwischen dem Leitungstaktgeber und dem Lokaltaktgebei
besteht, verschiebt sich die Position des Leitungstaktim pulses der Position des lokalen Zeitintervalls gegenüber
Zur Veranschaulichung sind in den F i g. 2q und 2r viel
Beispiele einer Reihe von Positionen in vier aufeinan derfolgenden lokalen Zeitintervallen dargestellt. Hier
bei deuten a\, &2,33, at; />i, bi, tu, fet; Q, es, cj, o, und d\, d,
di, d» vier Reihen von mit dem Wert 1 ansteigende
lokaler Zeitintervallnummern an. Im ersten Beispiel ha dei Leitungstaktgeber eine höhere Geschwindigkeit al
der Lokaltaktgeber und im zweiten Beispiel hat de Leitungstaktgeber eine niedrigere Geschwindigkeit al
der Lokaltaktgeber. Im Zeitintervall Nummer a\ un< Zeitintervall Nummer b\ fällt der Leitungstaktimpul
mit dem Impuls des Signals P, Fig.2m zusammer
Flipflop 303 hat dann auf jeden Fall nach Beendiguni
des Leitungstaktimpulses den Zustand 1. Der Schreibintervallselektor
104 selektiert dann die Signale Sn, Sn
und Q, von denen das Signal Sn als Schreibsteuersignal
fungiert. Das Signal Su steuert das Schreiben eines Informationsbits im Schreibintervall so. In den lokalen
Zeitintervallen ai, aj, ß4 und fa, fo, 64 ändert sich die
Stellung des Flipflops 303 nicht, so daß in diesen lokalen Zeitintervallen das Schreiben auch im Subzeitintervall
Si3 stattfindet. Dies bleibt der Fall, solange die
Taktimpulse innerhalb des in Fig.2o schraffiert dargestellten Gebiets bleiben. Innerhalb dieses Gebiets
hat das Signal Q den logischen Pegel 0, wodurch das Tor 302 gesperrt ist und das Flipflop 303 nicht in den
Zustand 0 geschaltet werden kann. Im dritten und vierten Beispiel fällt der Leitungstaktimpuls in dem
lokalen Zeitintervall Nr. C\ und dem lokalen Zeitintervall Nr. d] mit dem Impuls des Signals Q zusammen. Das
Flipflop 303 hat dann in jedem Fall nach Beendigung des Leitungstaktimpulses den Zustand 0. Der Schreibintervallselektor
104 wählt dann die Signale Ss, S* und Paus,
wobei das Signal Ss als Schreibsteuerungssignal wirksam ist. Das Signal Ss steuert das Schreiben eines
Informationsbits im Subzeitintervall S5. Im dritten Beispiel hat der Leitungstaktgeber eine höhere
Geschwindigkeit als der Lokaltaktgeber, und im vierten Beispiel hat der Leitungstaktgeber eine niedrigere
Geschwindigkeit als der Lokaltaktgeber. In den lokalen Zeitintervallen C^, C3, C4 und dz, <6 und dt ändert sich die
Stellung des Flipflops 303 nicht, so daß in diesen lokalen
Zeitintervallen das Schreiben auch im Subzeitintervall 55
erfolgt. Dies bleibt der Fall, solange die Leitungstaktimpulse innerhalb des in Fig.2p schraffiert dargestellten
Gebiets bleiben. Innerhalb dieses Gebietes hat das Signal P den logischen Pegel 0, wodurch das Tor 301
gesperrt ist und das Flipflop 303 nicht in den Zustand 1 geschaltet werden kann. Eine Umschaltung des
Flipflops 303 findet erst statt, wenn der Leitungstaktimpuls mit dem Impuls des Signals P zusammenfällt und
das Flipflop im Zustand 0 stand (Umschaltung von 0 nach 1), oder wenn der Leitungstaktimpuls mit dem
Impuls des Signals ζ) zusammenfällt und das Flipflop im
Zustand 1 stand (Umschaltung von 1 nach 0). In den Gebieten zwischen den Impulsen der Signale fund Q
finden keine Umschaltungen statt. Der Zustand, den das Flipflop 303 beim Auftreten der Leitungstaktimpulse in
diesen Zwischengebieten hat, ist abhängig von der Tatsache, ob der Leitungstaktimpuls vor dem Eintreten
des Zwischengebiets mit dem Impuls des Signals P zusammenfiel oder mit dem Impuls des Signals Q. Der
Zustand des Flipflops 303 als Funktion der Phase des Leitungstaktgebers dem lokalen Taktumlauf gegenüber
weist dadurch eine Hysterese auf. Diese Hysterese gewährt eine stabile Auswahl des Schreibintervalls beim
Vorhandensein kleiner Schwankungen in den Zeitpunkten des Auftretens der Leitungstaktimpulsc.
Der Schreibintervallselektor 104 wählt für jedes von der Quelle 100 herrührende Bit ein Schreibintervall aus.
Beim Vorhandensein eines sich mit der Zeit ändernden Phasenunterschieds zwischen dem Lcilungstaktgeber
und dem Lokaltaktgeber bewirkt der Schreibintervallselektor 104 solche Umschaltungen, daß
die Folge von Taktimpulsen am Ausgang S5/S1.1 (Schreibsteuersignal) synchron ist zur Bitfolgc. Diese
Folge von Taktimpulsen weist infolge der Umschaltungen Phasensprünge eines halben lokalen Zcilintcrvalls
auf, d. h. 180° in positiver und/oder negativer Richtung. Der Phasenunterschied zwischen der Folge von
Taktimpulsen am Ausgang S>JS\ 1 und den Lcitungstnktimpulsen
bewegt sich zwischen zwei Grenzwerten, die ein halbes lokales Zeitintervall auseinander liegen, d. h.
180°, so daß die Taktimpulse am Ausgang S5/S13 und die Leitungstaktimpulse synchron zueinander sind.
Die Ausgänge der Tore 304 und 307,305 und 308, und 306 und 309 sind paarweise zu drei Ausgängen zusammengeschaltet. Der Ausgang S5/S13 des Schreibintervallselektors 104, F i g. 1, ist an einen Eingang eines jeden der Abtasttore 105 und 106 angeschlossen, deren Ausgänge an die Ziffereingänge Di und D 2 des Speichers 103 angeschlossen sind. Der Ausgang der Quelle 100 ist an einen Eingang des UND-Tors 105 angeschlossen und über ein Nicht-Element 107 an einen Eingang des UND-Tors 106. Die Quelle liefert auf diese Weise Signale mit entgegengesetzten Pegeln zu den beiden UND-Toren 105 und 106. Die UND-Tore 105 und 106 tasten im ausgewählten Schreibintervall den Wert des von der Quelle gelieferten Bits ab. Hierbei wird angenommen, daß am Ausgang der Quelle der logische Signalpegel, der den Wert des Bits darstellt, während des ganzen Leitungszeitintervalls vorhanden ist. Das Ergebnis der Abtastung ist ein Impuls am Ziffereingang D1, wenn das Bit den Wert 1 hat, und ein Impuls am Ziffereingang D 2, wenn das Bit den Wert 0 hat.
Die Ausgänge der Tore 304 und 307,305 und 308, und 306 und 309 sind paarweise zu drei Ausgängen zusammengeschaltet. Der Ausgang S5/S13 des Schreibintervallselektors 104, F i g. 1, ist an einen Eingang eines jeden der Abtasttore 105 und 106 angeschlossen, deren Ausgänge an die Ziffereingänge Di und D 2 des Speichers 103 angeschlossen sind. Der Ausgang der Quelle 100 ist an einen Eingang des UND-Tors 105 angeschlossen und über ein Nicht-Element 107 an einen Eingang des UND-Tors 106. Die Quelle liefert auf diese Weise Signale mit entgegengesetzten Pegeln zu den beiden UND-Toren 105 und 106. Die UND-Tore 105 und 106 tasten im ausgewählten Schreibintervall den Wert des von der Quelle gelieferten Bits ab. Hierbei wird angenommen, daß am Ausgang der Quelle der logische Signalpegel, der den Wert des Bits darstellt, während des ganzen Leitungszeitintervalls vorhanden ist. Das Ergebnis der Abtastung ist ein Impuls am Ziffereingang D1, wenn das Bit den Wert 1 hat, und ein Impuls am Ziffereingang D 2, wenn das Bit den Wert 0 hat.
Der Ausgang SJS» des Schreibintervallselektors 104
ist an den Zähleingang eines Modulo-n-Adressenzählers
108 angeschlossen, in dem η die Anzahl der Speicherstellen
des Speichers 103 darstellt. Jeder dem Zählein-
.10 gang zugeführte Impuls setzt den Adressenzähler in die folgende Stellung, wobei der Zähler zyklisch eine Reihe
von η Stellungen durchläuft. Die Stellung des Zählers wird in einem binären Code in Parallelform am Ausgang
109 angegeben. Der Ausgang 109 ist an den mehrfachen
Eingang eines mehrfachen UND-Tors 110 angeschlossen, dessen einfacher Eingang an den Ausgang P/Q des
Schreibintervallselektors 104 angeschlossen ist. Der Ausgang des UND-Tors 110 ist an den Adresseneingang
A des Speichers 103 angeschlossen. Das Signal P oder Q
setzt das UND-Tor 110 in Betrieb, wenn das Signal den
logischen Pegel 1 hat, so daß das UND-Tor 110 die Adresse des Adressenzählers 108 in einem Zeitintervall
hindurchläßt (Fig.2m und n), welche das ausgewählte Schreibintervall umfaßt. Das Ergebnis ist, daß das durch
die UND-Tore 105 und 106 abgetastete Bit in die Speicherstelle geschrieben wird, deren Adresse der
Stellung des Adressenzählers 108 entspricht. Der Adressenzähler 108 wird nach dem Schreiben des Bits
im Speicher 103 durch den Impuls des Signals S6 oder Su
in die folgende Stellung gesetzt. Auf diese Weise werden die Speicherstellen des Speichers 103 zyklisch und in
einer festen Folge zum Speichern eines Bits der Quelle 100 ausgewählt.
Die Informationspufferanordnung nach Fig. 1 entss hält zum Lesen der in dem Speicher 103 gespeicherten
Bits einen Leseintervallselektor 111 und einen Modulofl-Adressenzähler
112. Der Lokaltaktgeber 102 führt dem Leseintervallselektor die Taktsignalc S\, S2, .£>
und Sio zu und der Leseintervallsektor wühlt in Abhängigen
keit von bestimmten Bedingungen die Signale Si und S2
oder die Signale Sq und Sm aus. Der Ausgang Si/Sq des
Lescintervallselektors 111 ist an einen Eingang eines
jeden der UND-Tore 113 und 114 angeschlossen, deren
Ausgänge an den Selzcingang und Löscheingung eines ''S Flipflops 115 angeschlossen sind. Der Ausgang OTdci
Speichers 103 ist an einen Eingang des UND-Tors 113
angeschlossen und über ein Nicht-Element 116 nn einen
Eingang des UND-Tors 114. Der Ausgang OT führl
dann den UND-Toren 113 und 114 Signale mit
entgegengesetzten Pegeln zu. Diese UN D-Tore tasten im ausgewählten Leseintervall s\ oder 59 den Wert des
vom Speicher 103 gelieferten Bits ab. Das Ergebnis der Abtastung ist ein Impuls am Stelleingang des Flipflops
115, wenn das Bit den Wert 1 hat, und ein Impuls am Rückstelleingang des Flipflops 115, wenn das Bit den
Wert 0 hat. Das Flipflop 115 regeneriert das abgetastete Bit und präsentiert es am Ausgang 117 der Informationspufferanordnung.
Der Ausgang S2/S10 des Leseintervallselektors 111 ist
an den Zähleingang des Adressenzählers 112 angeschlossen. Jeder Impuls des Signals 52 oder 5|0 setzt den
Zähler in die folgende Stellung, wobei der Zähler zyklisch eine Reihe von η Stellungen durchläuft. Die
Stellung des Adressenzählers wird im binären Kode und in Parallelforrh am mehrfachen Ausgang 119 präsentiert.
Dieser Ausgang ist an den mehrfachen Eingang eines mehrfachen UND-Tors 118 angeschlossen, dessen
einfacher Eingang an den Ausgang 5i/5q des Leseintervallselektors
111 angeschlossen ist. Der Ausgang des UND-Tors 118 ist an den Adresseneingang des
Speichers 103 angeschlossen. Das Signal S\ oder 5? setzt
das UND-Tor 118 im ausgewählten Leseintervall in Betrieb. Das Ergebnis ist, daß eine Speicherstelle
ausgewählt wird, deren Adresse der Stellung des Adressenzählers 112 entspricht. Der Adressenzähler
112 wird nach dem Lesen des Bits aus der ausgewählten
Speicherstelle durch den Impuls des Signals 52 oder 5]0
in die folgende Siellung gesetzt. Auf diese Weise werden die Speicherstellen zyklisch und in einer festen Folge
nacheinander ausgewählt zum Übertragen eines Bits zum Ausgang 117. Der Adressenzähler 112 durchläuft
die η Stellungen in derselben Folge wie der Adressenzähler 108, wodurch die Folge der Bits beim
Hindurchgehen durcridie Informationspufferanordnung
beibehalten bleibt»—^
Wenn der Leitungstaktgeber eine höhere Geschwindigkeit hat als der Lokaltaktgeber und der Speicher 103
in einem festen Schreibintervall, beispielsweise dem Subzeitintervall s\, gelesen wird, wird der Speicher 103
stets voller. Der entgegengesetzte Fall liegt vor, wenn der Leitungstaktgeber eine niedrigere Geschwindigkeit
hat als der Lokaltaktgeber. Der Speicher 103 wird dann stets leerer werden. Schwierigkeiten können auftreten,
wenn der Speicher voll bzw. leer ist. Ist der Speicher voll und überholt der Adressenzähler 108 den Adressenzähler
112, dann werden die η noch nicht gelesenen Bits durch neue Bits überschrieben. Hierdurch gehen diese π
Bits verloren. Ist der Speicher leer und überholt der Adressenzähler 112 den Adressenzähler 108, dann
werden η bereits einmal gelesene Bits noch einmal gelesen. Hierbei entsteht am Ausgang 117 eine
Verdopplung einer Reihe von η Bits. Voraussetzung ist,
daß das Lesen nicht zerstörend stattfindet. Ist dies nämlich der Fall, wie beispielsweise bei einem
Magnetkernspeicher, wird im letzteren Fall einer Reihe von η Bits mit dem Wert 0 gelesen.
Wenn der Umlauf des Adresscnzählers 112 in einem
bestimmten Moment dem Umlauf des Adresscnzählers 108 gegenüber um 180" in Phase verschoben ist, kann
die Informationspufferanordnung relative positive und negative Phasenunterschiede zwischen dem Lcitungstuktgcbcr
und dem Lokultaktgcbcr von höchstens η · 180° vollständig ausgleichen. Bei einem Phascnuntcrschicd
von 180" zwischen dem Umlauf des Adressenzühlcrs 112 und dem Umlauf des Adressen/.ahlcrs
108 enthüll der Speicher 103 n/2 noch nicht gelesene
Bits. Der Speicher kann dann noch n/2 Bits aufnehmen bzw. abgeben, bevor der Speicher voll bzw. leer ist.
Diese n/2 Bits stellen einen relativen Phasenunterschied von n/2 ■ 360° zwischen dem Leitungstaktgeber und
dem Lokaltaktgeber dar, so daß ein Phasenunterschied von höchstens π · 180° vollständig ausgeglichen wird.
Wenn die Pufferanordnung in Betrieb gesetzt wird, kann man dafür sorgen, daß der Adressenzähler 112
dem Adressenzähler 108 gegenüber um 180° in Phase verschoben gestartet wird. Dies bietet die Gewähr, daß
nach dem Inbetriebsetzen keine Bits verlorengehen oder zweimal gelesen werden, wenn zumindest der
Phasenunterschied zwischen den beiden Taktgebern unter den η ■ 180° bleibt. In Fernmeldenetzen vom Typ,
der »asynchron« genannt wird, sind die Taktgeber der Fernmeldevermittlungsanlagen völlig unabhängig voneinander
und ist es praktisch unmöglich, den ganzen Phasenunterschied in einer Pufferanordnung auszugleichen.
Es ist auf jeden Fall vorteilhaft, wenn die mittlere Phase des Adressenzählers 112 dem Adressenzähler 108
gegenüber um 180° verschoben ist. Dies kann dadurch erreicht werden, daß der Adressenzähler 112 dann,
wenn der Speicher beinahe voll ist, einen zusätzlichen Schritt ausführt, und dann, wenn der Speicher beinahe
leer ist, einen Schritt auf der Stelle ausführt. Im ersten Fall wird beim Lesen ein Bit übergeschlagen und im
zweiten Fall wir ein Bit zweimal gelesen. Durch eine geeignete Wahl des Zeitpunkts, in dem der Adressenzähler
einen zusätzlichen Schritt ausführt, kann erreicht werden, daß nur vorherbestimmte Bits überschlagen
werden. Indem man dafür sorgt, daß diese Bits nur redundante Information übertragen, kann man erreichen,
daß in der Pufferanordnung kein Informationsverlust auftritt. Bei diesem Verfahren ist eine Rastersynchronisation
erforderlich, um die Bits eindeutig identifizieren zu können.
Die zusätzlichen Schritte und/oder die Schritte auf der Stelle des Adressenzählers 112 bewirken, daß die
Phase des Adressenzählers 112 dem Adressenzähler 108
gegenüber immer im Gebiet zwischen 0° und 360° liegt und durchschnittlich über längere Zeit 180° beträgt.
Dieses Ergebnis kann auch auf andere Weise erzielt werden. Hierzu werden in jedem lokalen Zeitinterval
zwei Subzeitintervaüe als mögliche Leseintervalle angewiesen, in diesem Fall die Subzeitintervalle si und
S9. Ferner werden die Signale V und L erzeugt, wöbe
das Signal V den logischen Pegel 1 hat, wenn der Speicher beinahe voll ist, und wobei das Signal L den
logischen Pegel 1 hat, wenn der Speicher beinahe leer
so ist. Die Art und Weise, in der die Signale V und l\
erzeugt werden, wird im folgenden noch näher erläutert Zunächst wird anhand von F i g. 4 eine Detailausführung
des Leseintervallselektors 111 und seiner Wirkungswci se unter Ansteuerung der Signale V und L und dci
ss Taktsignale beschrieben.
Die Signale 5t und Si, F i g. 4, werden einem Eingang
der UND-Tore 440 bzw. 401 zugeführt, die je mit einen Eingang an den 0-Ausgang eines als Teiler gcschaltetei
Flipflops 404 angeschlossen sind. Die Signale & und S\
do werden einem Eingang der UND-Tore 402 bzw. 40;
zugeführt, die je mit einem Eingang an den 1-Ausgang des Flipflops 404 angeschlossen sind. Im Zustand 1 de;
Flipflops 404 sind die UND-Tore 402 und 403 im Bclricl
und werden die Signale & und 5m hindurchgdnssen. Ii
ds Zustand 0 des Flipflops 404 sind die UND-Tore 400 un
401 im Betrieb und werden die Signale 5| und i
hindurchgclasscn. Die Ausgange der UND-Tore 40
und 402 sind zusammengcschaltcl zum Ausgang S\/S
(Ausgang für das Lesesteuersignal) und die Ausgänge der UND-Tore 401 und 403 sind zum Ausgang S2/S|0
zusammengeschaltet.
Das Signal L wird den U N D-Toren 405 und 406 und
das Signal V den UND-Toren 407 und 408 zugeführt. Die Ausgänge dieser UND-Tore sind über ein
ODER-Tor 409 an den Eingang des Flipflops 404 angeschlossen. Da Flipflop 404 als Teiler geschaltet ist,
wird dieser seinen Zustand jedesmal umschalten, wenn das Eingangssignal vom logischen Pegel 0 zum
logischen Pegel 1 umschaltet. Die UND-Tore 405 und 408 sind je mit einem Eingang an den O-Ausg.ang des
Flipflops 404 und die UND-Tore 406 und 407 sind je mit einem Eingang an den 1-Ausgang des Flipflops 404
angeschlossen. Ferner wird einem Eingang eines jeden der UND-Tore 406 und 408 das Signal S7 und jedem
Eingang eines jeden der UND-Tore 405 und 407 das Signal Sis zugeführt.
Die Bedingungen, die zum Erhalten des logischen Pegels 1 an den Ausgängen der UND-Tore 405,406,407
und 408 erfüllt werden müssen, sind in der folgenden Tabelle angegeben. Hierin bezeichnet FF den Zustand
des Flipflops 404, bevor der logische Pegel 1 auftritt, und es bedeutet beispielsweise L=I, daß das Signal L den
logischen Pegel 1 hat.
UND-Tor | Bedingungen | FF=O, | 5l5 = | 1 |
405 | /. = | FF= 1, | 5? = | 1 |
406 | L = | FF= 1, | 5l5 = | 1 |
407 | V = | FF= 0, | 5? = | 1 |
408 | V = | |||
■■ 1, | ||||
= 1, | ||||
= 1, | ||||
= 1, | ||||
Wenn für eines der in der Tabelle erwähnten UND-Tore alle nebenstehenden Bedingungen erfüllt
sind, wird der Zustand des Flipflops 404 umgeschaltet. In den ersten beiden Fällen der Tabelle findet die
Umschaltung des Flipflops derart statt, daß der Abstand zwischen dem vor und nach der Umschaltung
ausgewählten Leseintervall V2 lokale Zeitintervalle beträgt. In den letzten beiden Fällen der Tabelle findet
die Umschaltung derart statt, daß dieser Abstand 1Z2
lokales Zeitintervall beträgt. In den ersten beiden Fällen wird das Lesen zeitweilig über eine halbes lokales
Zeitintervall verzögert, und in den letzten beiden Fällen wird das Lesen zeitweilig über ein halbes lokales
Zeitintervall beschleunigt. Diese Verzögerung bzw. Beschleunigung des Lesens ergibt die gewünschte
Korrektur der Phase des Adressenzählers 112, ohne daß
dabei Information verlorengeht oder verdoppelt wird. Um dem Ausgang der Informationspufferanordnung ein
Taktsignal zur Verfugung zu stellen, das zu der am
Ausgang 117 auftretenden Bitfolge synchron ist, ist der
Ausgang Si/& des Leseintervallselektors mit dem
Taktausgang 118 verbunden.
Die Signale V und L werden auf folgende Weise erzeugt. An den Ausgang 109 des Aclresscnzählcrs 108
ist ein Dekoder 120 für die Nummer 0 angeschlossen. Dieser Dekoder liefert ein Signal, das den logischen
Pegel I hat, wenn der Adressen/.ühlcr 108 in der
Stellung 0 steht. An den Ausgang 119 des Adresscn/ahlers
112 ist ein Dekoder 121 für die Nummern 0, I und 2 angeschlossen und ein Dekoder 122 für die Nummern 30
und 31. Voraussetzung ist, daß der Speicher 103 32
Speicherstcllen hut und daß die Adresscnzithlcr 108 und
112 Moclulo-32-Zilhler sind. Die drei Ausgänge des
Dekoders 121 sind über ein ODER-Tor 123 zu einem Ausgang zusammengefügt. Dieser letzte Ausgang liefet!
ein Signal, das den logischen Pegel 1 hat, wenn dei Adressenzähler 112 in der Stellung 0,1 oder 2 steht. Die
beiden Ausgänge des Dekoders 122 sind über eir
S ODER-Tor 124 zu einem Ausgang zusammengefügt
Dieser letzte Ausgang liefert ein Signal, das den logischen Pegel 1 hat, wenn der Adressenzähler 112 in
der Stellung 30 oder 31 steht. Der Ausgang des Dekoders 120 ist an einen Eingang eines UND-Tors 125
ίο angeschlossen, dessen anderer Eingang an den Ausgang
S5/S13 des Schreibintervallselektors 104 angeschlossen
ist. Hierdurch wird am Ausgang des UND-Tors 125 ein Signal erhalten, das den logischen Pegel 1 im letzten
Subzeitintervall des Zeitintervalls hat, in dem die Stellung 0 des Adressenzählers 108 auftritt. Die Impulse
dieses Signals werden als /\-Impulse bezeichnet. Aul
entsprechende Weise werden die Impulse des Signals am Ausgang des ODER-Tors 123 als Ui-Impulse
bezeichnet, und die Impulse des Signals am Ausgang des ODER-Tors 124 als ^-Impulse.
Der Ausgang des UND-Tors 125 ist an einen Eingang
eines jeden der UND-Tore 126 und 127 angeschlossen deren Ausgänge an die Stelleingänge der Flipflops 12Ϊ
bzw. 129 angeschlossen sind. Die UND-Tore 126 und 127 sind ferner mit einem Eingang an die AuSigänge der
ODER-Tore 123 bzw. 124 angeschlossen. Die !-Ausgänge
der Flipflops 128 und 129 liefern die gewünschten Signale Vbzw. L
Bei der Beschreibung der Wirkungsweise wire vorausgesetzt, daß die Phase des Adressenzählers 112 ir einem gewissen Moment gegenüber der Phase des Adressenzählers 108 um 180° verschoben ist. Eir /4-Impuls liegt dann ungefähr mitten zwischen einem By und einem ß2-Impuls. Hat der Leitungstaktgeber eine
Bei der Beschreibung der Wirkungsweise wire vorausgesetzt, daß die Phase des Adressenzählers 112 ir einem gewissen Moment gegenüber der Phase des Adressenzählers 108 um 180° verschoben ist. Eir /4-Impuls liegt dann ungefähr mitten zwischen einem By und einem ß2-Impuls. Hat der Leitungstaktgeber eine
höhere Geschwindigkeit als der Lokaltaktgeber, verschieben sich die Α-Impulse in Richtung der ß|-lmpulse
und der Speicher 103 wird stets voller. Tritt eine Koinzidenz zwischen einem Α-Impuls und einerr
ßi-Impuls auf, dann wird das UND-Tor 126 in Betrieh
gesetzt und das Flipflop 128 in den Zustand 1 geschaltet Wenn demgegenüber der Leitungstaktgeber eine
niedrigere Geschwindigkeit hat als der Lokallaktgeber dann verschieben sich die Α-Impulse in Richtung der
^-Impulse, und der Speicher 103 wird immer leerer
Tritt eine Koinzidenz zwischen einem Λ-Impuls und
einem ß2-Impuls auf, dann wird das UND-Tor 127 ir
Betrieb gesetzt, und das Flipflop 129 wird in der Zustand 1 geschaltet. Hat das Signal V oder L der
logischen Pegel 1, so wird in dem Leseintervallselektoi 111, Fig.4, eine Umschaltung zwischen den beider
möglichen Lcseintcrvallen durchgeführt. Zugleich wire
dem Ausgang RS über das ODER-Tor 409 eir Löschimpiils zugeführt. Dieser Ausgang, Fig. 1, ist ar
die Löscheingänge der Flipflops 128 und 129 angers schlossen. Nach jeder Umschaltung im Leseintervallselektor
111 wird dann ein Löschimpuls geliefert, welchei das Flipflop 128 oder 129 abhängig davon, welcher siel·
im Zustand I befindet, in den Zustand 0 zurückschaltet
Durch die Korrektur der Phase des Adrcssenzahlers 122
"" wird der Zustand der Koinzidenz zwischen den' /t-lmpuls und dem ß,- oder /fc-lmpuls aufgehoben. Ir
besonderen Fällen, beispielsweise wenn beim Einschal· ten der Apparatur der /t-lmpuls mit dem ersten Teil de;
öi-lmpulses zusammenfallt, können zwei Korrektur-
('.i schritte erforderlich sein, um den Zustand dei
Koinzidenz, zu beenden.
Müssen m-Bit-Zeichen in Parallclform vcrarbcitel
werden, brauch! nur der in F i g. 1 mit einer gestrichelter
Linie dargestellte Block m-fach vorgesehen zu werden. Diese m Blöcke werden dann entsprechend der in den
Zuführungsleitungen für die Steuersignale angegebenen Vielfachzeichen parallelgeschaltet. Hierbei ist es selbstverständlich
vorteilhaft, wenn anstelle von m unabhängigen Speichern 103 ein aus m Speicherflächen
bestehender Speicher mit nur einer gemeinsamen Adressenkodieranordnung angewendet wird.
Hierzu 3 Blatt Zeichnungen
Claims (3)
- Patentansprüche:I. Informationspufferanordnung zum Umwandeln einer empfangenen taktsynchronen Folge von Information.^eichen in eine Folge von Informa- s tionszeichen, die mit einem von einer vom empfangenen Takt unabhängigen Taktanordnung abgeleiteten Steuersignal synchron ist, mit einer Gruppe von Speicherstellen, in denen je ein Iriformationszeichen gespeichert werden kann, mit einer selektiven Eingangsübertragungsanordnung mit einem Adressenzähler zum Auswählen der Speicherstellen in jedem Umlauf in derselben Folge und zum Übertragen der Informationszeichei; der empfangenen Folge von Informationszeichen zu den is ausgewählten Speicherstellen, mit einer selektiven Ausgangsübertragungsanordnung mit einem Adressenzähler zum Auswählen der Speicherstellen in jedem Umlauf gemäß der Eingangsfulge und zum Übertragen der Informationszeichen von den ^o Speicherstellen zu einem Ausgang der Informationspufferanordnung, mit einer ersten Steueranordnung zum Steuern der selektiven Eingangsübertragungsanordnung und einer zweiten Steueranordnung zum Ableiten eines Steuersignals von der unabhängigen Taktanordnung zur Steuerung der selektiven Ausgangsübertragungsanordnung, dadurch gekennzeichnet, daß der als erste Steueranordnung dienende Schreibintervallselektor (104) zum Ableiten eines Steuersignals vom internen Taktgeber (102) der unabhängigen Taktanordnung für die Steuerung der selektiven Eingangsübertragungsanordnung (105 bis 110) eingerichtet und eine Phasenvergleichsanordnung (301, 302) zum Vergleichen der Phase des empfangenen Taktsignals (101) mit der Phase des internen Taktgebers (102) enthält, und daß der Schreibintervallselektor (104) ferner einen Speicher (303) mit einer Steuersignalauswahlanordnung (304 bis 309) enthält zur Auswahl von Schreibsteuersignalen bestimmter Phasenlage des internen Taktgebers (102) in Abhängigkeit von dem durch die Phasenvergleichsanordnung (301, 302) festgestellten Phasenunterschied zwischen dem Steuersignal des internen Taktgebers (102) und dem empfangenen Taktsignal (101) und zum Halten des Phasenunterschiedes innerhalb bestimmter Grenzen.
- 2. Informationspufferanordnung nach Anspruch 1, dadurch gekennzeichnet, daß neben dem als zweite Steueranordnung dienenden Leseintervallselektor (111) eine Adressenzählerstandvergleichsanordnung (126-129) zum Vergleichen der Phase des ersten Adressenzählers (108) mit der Phase des zweiten Adressenzählers (112) vorgesehen ist und daß der Leseintervallselektor (111) eine Steuersignalauswählanordnung (400-409) enthält zur Auswahl von Lesesteuersignalen bestimmter Phasenlage des internen Taktgebers (102) in Abhängigkeit von dem durch die Adressenzählerstandvergleichsanordnung (126-129) festgestellten Phasenunterschied zwisehen den beiden Adressenzählern (108, ti2) und zum Halten des Phasenunterschiedes innerhalb bestimmter Grenzen.
- 3. Informationspufferanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die selektive Eingangs- und Ausgangsübertragungsanordnung eine gemeinsame Adressenkodieranordnung (103-/4 ) zum Auswählen der Speicherstellen haben.Die Erfindung betrifft eine Informationspufferanordnung zum Umwandeln einer empfangenen taktsynchronen Folge von Informationszeichen in eine Folge von Informationszeichen, die mit einem von einer vom empfangenen Takt unabhängigen Taktanordnung abgeleiteten Steuersignal synchron ist, mit einer Gruppe von Speicherstellen, in denen je ein Informationszeichen gespeichert werden kann, mit einer selektiven Eingangsübertragungsanordnung mit einem Adressenzähler zum Auswählen der Speicherstellen in jedem Umlauf in derselben Folge und zum Übertragen der Informationszeichen der empfangenen Folge von Informationszeichen zu den ausgewählten Speicherstellen, mit einer selektiven Ausgangsübertragungsanordnung mit einem Adressenzähler zum Auswählen der Speicherstellen in jedem Umlauf gemäß der Eingangsfolge und zum Übertragen der Informationszeichen von den Speicherstellen zu einem Ausgang der Informationspufferanordnung, mit einer ersten Steueranordnung zum Steuern der selektiven Eingangsübertragungsanordnung und einer zweiten Steueranordnung zum Ableiten eines Steuersignals von der unabhängigen Taktanordnung zur Steuerung der selektiven Ausgangsübertragungsanordnung.Bei den bekannten Informationspufferanordriungen dieses Typs wird das Einführen oder Schreiben von Informationszeichen in die Speicherstellen durch das empfangene Taktsigna! gesteuert. Dieses Signal hat eine unkontrollierte Phase gegenüber der unabhängigen Taktanordnung, so daß zum Schreiben und Lesen von Informationszeichen gesonderte Adressenkodieranordnungen zum Dekodieren der von den Umlauf-Adressengeneratoren erzeugten Adressen verwendet werden müssen.Aufgabe der Erfindung ist es, bei möglichst geringem technischem Aufwand eine Signalfolge, die mit einem Taktsignal synchron ist, in eine Folge umzusetzen, die mit einem vom ersten Taktsignal unabhängigen Taktsignal synchron ist.Die Aufgabe wird dadurch gelöst, daß der als. erste Steueranordnung dienende Schreibintervallselektor zum Ableiten eines Steuersignals vom internen Taktgeber der unabhängigen Taktanordnung für die Steuerung der selektiven Eingangsübertragungsanordnung eingerichtet und eine Phasenvergleichsanordnung zum Vergleichen der Phase des empfangenen Taktsignals mit der Phase des internen Taktgebers enthält, und daß der Schreibintervallselektor ferner einen Speicher mit einer Steuersignalauswahlanordnung enthält zur Auswahl von Schreibsteuersignalen bestimmter Phasenlage des internen Taktgebers in Abhängigkeit von dem durch die Phasenvergleichsanordnung festgestellten Phasenunterschied zwischen dem Steuersignal des internen Taktgebers und dem empfangenen Taktsignal und zum Halten des Phasenunterschiedes innerhalb bestimmter Grenzen.Dies bietet den Vorteil, daß die beiden selektiven Übertragungsanordnungen eine gemeinsame Adressenkodieranordnung verwenden können.Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher erläutert. Es zeigtF i g. 1 das Blockschema eines Ausführungsbeispiels der erfindungsgemäßen Informationspufferanordnung,Fj g. 2 die Form einer Anzahl von in der Anordnung nach F i g. 1 auftretenden lokalen Taktsignalen,F i g. 3 ein Ausführungsbeispiel eines Schreibintervallselektors,
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL7011048A NL7011048A (de) | 1970-07-25 | 1970-07-25 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2133962A1 DE2133962A1 (de) | 1972-02-03 |
DE2133962B2 true DE2133962B2 (de) | 1977-09-29 |
DE2133962C3 DE2133962C3 (de) | 1978-06-01 |
Family
ID=19810659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19712133962 Granted DE2133962B2 (de) | 1970-07-25 | 1971-07-08 | Informationspufferanordnung |
Country Status (7)
Country | Link |
---|---|
US (1) | US3729717A (de) |
JP (1) | JPS5149381B1 (de) |
DE (1) | DE2133962B2 (de) |
FR (1) | FR2104806B1 (de) |
GB (1) | GB1300029A (de) |
NL (1) | NL7011048A (de) |
SE (1) | SE369450B (de) |
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- 1970-07-25 NL NL7011048A patent/NL7011048A/xx unknown
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- 1971-07-08 DE DE19712133962 patent/DE2133962B2/de active Granted
- 1971-07-22 US US00165013A patent/US3729717A/en not_active Expired - Lifetime
- 1971-07-22 GB GB34366/71A patent/GB1300029A/en not_active Expired
- 1971-07-22 FR FR7126875A patent/FR2104806B1/fr not_active Expired
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- 1971-07-24 JP JP46054978A patent/JPS5149381B1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPS5149381B1 (de) | 1976-12-25 |
DE2133962A1 (de) | 1972-02-03 |
GB1300029A (en) | 1972-12-20 |
DE2133962C3 (de) | 1978-06-01 |
FR2104806B1 (de) | 1976-04-16 |
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US3729717A (en) | 1973-04-24 |
SE369450B (de) | 1974-08-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |