DE2131635A1

DE2131635A1 - Digitale Komprimierschaltung

Info

Publication number: DE2131635A1
Application number: DE19712131635
Authority: DE
Inventors: Giampiero Candiani
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1970-09-15
Filing date: 1971-06-25
Publication date: 1972-03-16
Also published as: SE369135B; US3789392A; FR2106523A1

Description

DB 2l6

SOCIETA¹ ITALIANA TELECOMUNICAZIONI SIEMENS s.p.a., Mailand / Italien

Digitale Komprimierschaltung

Die Erfindung betrifft eine digitale Komprimierschaltung insbesondere für einen Kompander eines PCM-Übertragungssystems zur Umwandlung von Digitalinformationen, die in einem symmetrischen Binärkode kodiert sind, in Digitalinformationen in einem anderen (komprimierten) symmetrischen Binärkode.

In der Fernmeldetechnik und besonders bei der Übertragung von Fernsprechsignalen mit einem PCM-System tritt das Problem auf, das Signal/Rausch-Verhältnis in einem großen Dynamikbereich des Signales weitestgehend konstant zu halten, und zwar möglichst weit unter den Toleranzgrenzen· Um das sogenannte Quantisierungsrauschen möglichst günstig zu beeinflussen, hat man nichtlineare Analog/Digital-Umsetzer verwendet, die aus einem linearen Digitalkodierer bestehen, dem ein sogenannter Kodepresser nachgeschaltet ist, dessen Komprimierungsverhalten es gestattet, die Quantisierungsinteiyralle (wie noch erläutert werden wird) mit einer Amplitude zu erhalten,

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die zu derjenigen des im entsprechenden Augenblick kodierten Signales proportional ist. Ein logarithmisches Komprimierungsverhalten hat sich hierbei als besonders günstig erwiesen, da bei keinem anderen Komprimierungsverhalten eine gleichmäßigere Genauigkeit für die verschiedenen Quantisierungspegel möglich ist·

Eine Aufgabe der Erfindung besteht darin, eine Komprimier schaltung (Digitalpresser) zum Realisieren dieses logarithmischen Verhaltens anzugeben, die besonders einfach und irirt schaft lieh ist.

Genauer gesagt, sollen Digitalinformationen, die in einem symmetrischen Binärkode der Form Q , T₁...T ,

m sin

V₁...V für η = η - 1 bzw. der Form Q_gt 1^...T_n,

1, V. ...V , U. ...U. für 0an<2^m- I codiert sind (wobei das erste Bit Q dieser Bits das Vorzeichen

eines abgetasteten Signales angibt, die folgenden η Bits den Wert "0" haben und q und h die Anzahl weiterer Bits ist, mit η + h = konstant und q = konstant), in D ig it a !informationen in einem symmetrischen Binärkode mit (1 + ta + q) Bits mit der Form Q - G₄ ...G , V„.. .V

s 1 m* 1 q

umgewandelt werden (wobei die m Bits G₄...G im Binär-

l m

kode die Zahl η ausdrucken).

Eine Komprimierschaltung gemäß der Erfindung enthält eine erste Schaltung, die einen die Zahl η zählenden Binärzähler aufweist, eine zweite Schaltung mit einer Verknüpfungsschaltung, welche das erste signifikante Bit nach dem Bit Q erkennt und daraufhin durch ein

Befehlssignal den Binärzähler anhält und gleichzeitig

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ein Signal für eine dritte Schaltung erzeugt, die in Abhängigkeit von diesem Signal die q Bits V₁ ... V registriert, sowie eine vierte Schaltung, welche die (1 + m + q) Bits des komprimierten Kodes registriert

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnung beschrieben werden. Es zeigen:

Fig. 1 ein Prinzipschaltbild der digitalen Komprimierschaltung;

Fig. 2 die genauere Schaltungsanordnung der Komprimierschaltung;

Fig. 3 das Zeitdiagramm von Signalen, welche einem bestimmten (dem fünften) Teilbereich des abgetasteten Signales entsprechen;
und

Fig. 4 in einer Tabelle das Kodekomprimierverhalten im Falle einer Komprimierung von 12 auf 8 Bits.

Zunächst sei kurz die Methode erläutert, nach welcher die Komprimierschaltung gemäß der Erfindung arbeitet. Es sei angenommen, ein zu übertragendes analoges Signal sei in einer kartesischen Ebene (y, t) durch eine kontinuierliche Funktion y = f(t) darstellbar. Bei der Abtastung dieser Funktion wird das kontinuierliche Diagramm in einer Anzahl von Segmenten unterteilt, von denen

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meist jedes Segment eine andere Amplitude hat· Die Amplituden der diesen Segmenten entsprechenden abgetasteten Signale y. werden der Reihe nach von einem linearen Kodierer in Digitalsignale umgesetzt, welche die Amplituden der abgetasteten Signale in einem Binärkode ausdrücken. Die digitalen Ausgangssignale des linearen Kodierers werden dann von der Komprimierschaltung komprimiert· Zur Erläuterung sei der Fall der Komprimierung eines 12-Bit-Kodes in einen 8-Bit-Kode untersucht, wie er in der Tabelle der Fig. 4 dargestellt ist»

Ein abgetastetes Signal beispielsweise mit der Amplitude +5 wird vom linearen Kodierer in ein Digitalsignal von 12 Bits übersetzt, beim vorliegenden Beispiel in die Zahl 100000000101, wobei das erste Bit das Vorzeichen des Signales angibt. Die Komprimierschaltung führt nun eine Kodekomprimierung des 12-Bit-Musters durch, durch die dieses Muster in ein 8-Bit-Muster umgewandelt wird, und zwar nach der in den Spalten M„ und M^ der Tabelle der Fig. 4 angegebenen Gesetzmäßigkeit. Beim vorliegenden Beispiel wird das Muster in die Zahl 10000101 umgewandelt. Die den mit X, Y, Z, ¥ bezeichneten Bits folgenden Bits sind in Fig. 4 durch Striche angegeben, da sie bei der Komprimierung außer acht bleiben. Die 8 Teilbereiche des abgetasteten Signals gemäß der Spalte M₁ haben die in der Spalte M« angegebenen Amplitudengrenzen. Die erste Zeile der Spalte M_ enthält ein allgemeines, aus dem linearen Kodierer kommendes Binärmuster, welches die Amplitude der abgetasteten Signale mit einem Wert zwischen 0 und 15 ausdrückt (Teilbereich 1) Die zweite Zeile enthält ein allgemeines Muster, welches

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abgetastete Signale mit einer Amplitude zwischen 16 und 31 ausdrückt (Teilbereich 2), usw., wie den Spalten M₁₁ M₂ und M- zu entnehmen ist · Die Spalten M- und Mg geben die Grenzwerte der Kodemuster von 12 bzw· 8 Bits in den verschiedenen Teilbereichen wieder.

Die Wahl der Quantisierungsintervalle (vgl· die Teilbereiche in Fig. 4) erfolgt nach einem logarithmischen Gesetz, das eine Proportionalität zwischen den Amplituden der Intervallstufen und denjenigen der im jeweiligen Augenblick kodierten Signale herstellt und außerdem gewährleistet, daß im Maße der abgetasteten Signale über den gesamten Pegelbereich der Signale eine fast konstante prozentuale Genauigkeit eingehalten wird·

Die in Fig. 1 dargestellte Schaltungsanordnung enthält einen linearen Kodierer Cod, dessen Aufgabe es ist, den Pegelbereich (Teilbereich) des Analogsignales S in eine bestimmte Anzahl von Quantenintervallen mit gleicher Amplitude aufzuteilen und am Ausgang ein Digitalmuster Q , T₁...T , 1, V₁...V in einem symmetrischen Binärkode zu liefern. Unter einem symmetrischen Binärkode ist ein Kode zu verstehen, bei dem das erste Bit Q das Vorzeichen (+ oder -) des quantisierten Analogsignales angibt und die übrigen Bits, von denen die ersten η Bits den Vert O haben, in einem binären Maßstab die Amplitude des Analogsignales darstellen. Dem Kodierer Cod sind drei Schaltungen R_t, R und L nachgeschaltet. Die Schaltung R^ ist eine Teilbereicheerkennungsschaltung, deren Aufgabe darin besteht, den Pegel- oder Teilbereich festzustellen, zu dem die vom Kodierer Cod kommenden kodierten Signale B gehören.

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Die Schaltung R hat die Aufgabe, die erste "1" nach
dem Bit Q des Digitalmusters der Signale B zu erkennen. Die Schaltung L dient zinn Lesen der Signifikanten (zu wertenden) Bits und hat die Aufgabe, aus dem kodierten Signal B diejenigen Bits IT.. ..V zu isolieren, die bei der Umwandlung unverändert erhalten bleiben. Schließlich ist noch eine Schaltung K vorgesehen, welche die von den Schaltungen R. und 1 sowie vom Kodierer Cod
gelieferten Bits miteinander kombiniert und somit die Muster H des komprimierten Kodes erzeugt·

Der Betrieb der in Fig· I dargestellten Komprimierschaltung sei am.Beispiel der Komprimierung eines 12-Bit-Kodemusters bis zu einem 8-Bit-Kodemuster (vgl. Spalten M_ und Ml in der Tabelle der Pig· 4) erläutert. Das

Signal S ist das zu kodierende Analogsignal· Bs wird a

an den Eingang des Kodierers Cod angelegt und entsprechend dem der Spalte M.- der Tabelle zu entnehmenden
Kodemuster kodiert. Das Bit Q wird abgesondert und di-

rekt an die Kombinierschaltung K angelegt, während gleichzeitig die restlichen elf Bits, die das Signal B bilden, in Serie an die Schaltungen Il und L angelegt werden.

Die Schaltung R. stellt, wie schon erwähnt wurde, den Teilbereich fest, in-dem er die Ansah! der aufeinanderfolgenden Bits "0" bis zum Erscheinen des ersten Bits ¹¹I" zählt. Die Schaltung R erkennt die Position des
ersten Bits "1" im Kodemuster, und mittels eines Signales A verhindert sie, daß die Schaltung R. weiterhin Bits vom Wert "0" zählt. Die Schaltung R_t sendet zur Kombinierschaltung & Binärsigaale a, b_s c, die den Teilbereich identifizieren. Mittels eines Signales P befähigt die

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Schaltung R die Leseschaltung L, die Signifikanten-Bits X, Y, Z, ¥ zu speichern und an die Kombinierschaltung anzulegen. Die Zahlvorgänge der Schaltung R. und die Speichervorgänge der Leseschaltung L werden von einem Taktsignal C sowie von Signalen E und F zeitlich gesteuert,

Anhand der Schaltungsanordnung gemäß Fig. 2 werden einige Beispiele der Komprimierung eines 12-Bit-Kodes zu einem 8-Bit-Kode erläutert, insbesondere die Komprimierung des dem fünften Teilbereich in der Tabelle der Fig. 4 entsprechenden Kodemusters. Das Analogsignal S wird an den linearen Kodierer Cod angelegt, der am Ausgang ein dem Vorzeichen (+ oder -) des Analogsignales S entsprechendes

et

Bit Q und elf das Signal B bildende Bits erzeugt. Das

Signal B besteht aus drei Bits vom Wert "0", gefolgt von einem Bit "1" und von den Bits X, Y, Z, W, die für die Übertragung signifikant sind. Das Bit Q hat keinerlei Einfluß auf die Komprimierungsvorgänge und wird deshalb direkt an die Kombinierschaltung K angelegt, um anschließend übertragen zu werden. Das Signal B wird dagegen an die zum Erkennen der ersten "1" dienende Schaltung R und gleichzeitig an ein Schieberegister R der zum Lesen der Signifikanten-Bits dienenden Schaltung L angelegt.

Das Taktsignal C wird an einen Eingang eines UND-Gliedes 1 (in der Schaltung R^), an einen Eingang eines weiteren UND-Gliedes 5 (in der Schaltung L) und an den Vorschubeingang eines die Schaltung K bildenden 8-Stufen-Registers angelegt. Das schon erwähnte Signal E ist ein weiteres Zeitgebersignal, dessen Ausgabe es ist, dadurch die Komprimierungsvorgänge einzuleiten, daß es das Signal A

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am Ausgang einer bistabilen Kippschaltung B_gl in der Schaltung R auf den Binärwert "1" bringt, die drei Stufen eines Zählers C. der Schaltung R, auf den Binärwert "1" einstellt und das Schieberegister Η_β zurückstellt. Da das Signal A und auch die Binärsignale a,. b, c der drei Zählerstufen den Binärwert "1" haben und somit auch das Ausgangssignal ρ eines ODER-Gliedes 2, dessen Eingangssignale die drei Binärsignale a, b, c darstellen, eine "1" ist, die mit dem Signal A weiteren Eingängen des UND-Gliedes 1 zugeführt ist, wird das Taktsignal C von diesem UND-Glied 1 durchgelassen und veranlaßt den Zähler C. , mit der Zählung zu beginnen. Der Zähler C₊ ist ein Zweirichtungszähler (ein sögenannter "Reverse Counter"). Wenn nach den ersten drei Bits ¹⁵O" des dem fünften Teilbereich entsprechenden Kodemusters das Bit "1" am Eingang der bistabilen Kippschaltung B ₁ erscheint, verursacht dies den Wechsel des Signales A von "1" auf "0", so daß das Taktsignal C nicht mehr vom UND-Glied 1 durchgelassen wird. Der Zähler C. bleibt somit auf der erreichten Zählstufe stehen. Je nach der erreichten Zählstufe sendet der Zähler C. entsprechend binärkodierte Signale a, b und c an entsprechende Stufen der Kombinierschaltung K. Die bei Unterbrechung des Betriebes des Zählers C. jeweils

"C

erzeugten Binärsignale a, b, c geben an, um welchen Teilbereich es sich handelt. Im vorliegenden Beispiel (fünfter Teilbereich) führen die Signale a, b und c zum Kodemuster 100 (vgl. Spalte M^ in. Pig· 4).

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Das Signal B wird zusammen mit dem Signal P an ein ODER-Glied 3 in der Schaltung R angelegt, welches ein Signal ^ für eine wieder aufladbare monostabile Kippschaltung k erzeugt, die nach vorheriger Vorbereitung durch das Zeitgebersignal E von der ersten im Kodemuster enthaltenen "1" erregt wird und einen Impuls P erzeugt· Dieser Impuls wird an das Schieberegister

R angelegt und bewirkt, daß in dessen ersten Stufe s

eine "1" gespeichert wird. Dieses Bit "1" gelangt dann in die anderen Stufen, bis es in der letzten (fünften) Stufe erscheint· Wenn dies der Fall ist, befinden sich, da es sich um ein Schieberegister handelt und das Kodemuster vorsieht, daß auf das erste Bit "1" die vier Signifikanten-Bits X, Y, Z, W folgen, letztere in den vorhergehenden Stufen des Registers·

Zu diesem Zeitpunkt wird vom Schieberegister R ein Signal <=>C mit dem Binärwert "0" an das UND-Glied 5 angelegt, das daher das Taktsignal C nicht mehr durchläßt.

Das Schieberegister R , in welchem nun keine Verschiebung

mehr stattfindet, überträgt das Bit-Muster X, Y, Z, ¥ zur Kombinierschaltung K, welche nun in ihren verschiedenen Stufen alle Bits des komprimierten Kodemusters empfangen hat·

Es seien nun die beiden Grenzfälle des dem ersten Teilbereich entsprechenden Kodemustere (Fehlen des Bits "1" vor den vier Signifikanten-Bits X₁ Y, Z₁ V) und des dem achten Teilbereich entsprechenden Kodemusters (Fehlen der "0" zwischen dem Bit Q und der ersten "1")·

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Im ersten Fall (Kodemusters des ersten Teilbereiches) besteht das Signal B aus mindestens sieben aufeinanderfolgenden Bits "0" und aus den Bits X, Y, Z, W. Der Zahler C. bleibt nach der siebenten "0" stehen, da das Bitmuster an seinen Ausgängen (a = O₅ b =0, c = 0) nun zur Folge hat,, daß das Ausgangs signal ρ des ODER-Gliedes zwei von "1" auf "0" wechselt und folglich das UND-Glied 1 das Taktsignal C nicht mehr durchläßt. Jetzt bewirkt das weitere Zeitgebersignal F₁ welches nur bei Erscheinen des siebenten Bits des Signales B den Binärwert "1" annimmt über das ODER-Glied 3, das die monostabile Kippschaltung 4 anspricht und die Einspeicherung einer "1" in der ersten Stufe des Registers R veranlaßt· Die weiteren Vorgänge im Register wurden

schon beschrieben.

Es sei bemerkt, daß das Signal F nur im Falle der ersten beiden Teilbereiche im Stande ist, die monostabile Kippschaltung 4 asu steuern, da diese von der ersten (vor dem Signal F erscheinenden) "1" erregt wird und bis zum nächstfolgenden Rückstellsignal E blockiert bleibt.

Xm Fall® des dem achten Teilbereich entsprechenden Kodemusters (keine ¹¹O" zwischen Q und der ersten "1") besteht das Signal B aus dem ersten Bit "1" und den Bits X₁ Y, Z, ¥· Der Zähler C_t führt keine Zählung aus, da durch das Fehlen der Bits vom Wert "0" das Signal A immer auf "0" bleibt. Die Auegangssignale a, b, c des Zählers C. bleiben folglich auf "1". Die Betriebsweise der übrigen Schaltungen ist hingegen so, wie es oben am Beispiel des fünften Teilbereiches erläutert wurde.

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Die Schaltungsanordnung der Fig. 2 dient zum Komprimieren von Digitalmustern im 12-Bit-Kode zu Digitalmustern im 8-Bit-Kode. Im Prinzip eignet sie sich jedoch offensichtlich auch für jede andere Art von Komprimierung, beispielsweise eines l4-Bit-Kodes auf 10 Bits oder von 10 auf 6 Bits, oder allgemein für den Fall der Kompression von Digitalinformationen in symmetrischem Binärkode der Form Q , T₄...T , V₄...V für η = 2^m - 1 bzw. der Form Q , T₁ . . .T , 1, V_-1 . . .V , U₁ . . .U- (mit η + h =

S χ 33. X (^ X XX

konstant und q = konstant) für O^n ^-2 - 1 (wobei das

erste Bit Q das Vorzeichen angibt und die η folgenden s

Bits den Wert 0 haben), in Digitalinformationen in symmetrischem Binärkode mit (1 + m + q) Bits mit der Form Q_s, Gj...G_m, Vj...V (wobei die Bits Gj.«.G_m in Binärkode die Zahl m ausdrücken). Hierbei entsprechen den mit X, T, Z, W bezeichneten Bits im beschriebenen Falle der Kompression von 12 auf 8 Bits die Bits V₁... V im Falle einer allgemeinen Kompression.

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Claims

Patentansprüche

Digitale Komprimierschaltung insbesondere für einen Kompander eines PCM-Übertragungssystems zur Umwandlung von Digitalinformationen, die in einem symmetrischen Binärkode der Form

Q_s, ^...T_n, V₁...^- für η = 2^m - 1

bzw.

) Q_s, T₁...^, 1, V₁..^, U₁...^ für 0 ^n <L 2^m - 1 kodiert sind (wobei das erste Bit Q dieser Bits das Vorzeichen eines abgetasteten Signales angibt, die folgenden η Bits den Wert 0 haben, und q und h die Anzahl weiterer Bits ist, mit η + h = konstant sowie q = konstant), in Digitalinformationen in einem symmetrischen Binärkode mit (1 + m + q) Bits der Form

(wobei die m Bits G₁*»»G im Binärkode die Zahl η ausdrücken) , dadurch gekennzeichnet, daß eine 1. Schaltung (R+) vorgesehen ist, die einen die Zahl η zählenden Binärzähler enthält, daß eine ^ 2· Schaltung (R ) mit einer Verknüpfungsschaltung vorgesehen ist, welche das erste signifikante Bit nach dem Q erkennt und·daraufhin durch ein Befehlssignal (A) den Binärzähler anhält und gleichzeitig ein Signal (P) für eine 3. Schaltung (L) erzeugt, die in Abhängigkeit von diesem Signal (P) die q Bits V₁...V registriert, und daß eine k. Schaltung (K) die (l + m + q) Bits des komprimierten Kodes registriert.

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2. Komprimierschaltung nach Anspruch 1, dadurch gekennze lehnet, daß die 1. Schaltung (Rj.) aus folgenden Teilen besteht:

einem UND-Glied (1), das an seinen Eingängen ein Taktsignal (C), ein Befehlssignal (A) und ein weiteres Signal ((S ) empfängt, einem in zwei Richtungen zählenden Binärzähler (C.), der an seinen Eingängen das Ausgangssignai des UND-Gliedes als Zählsignal und ein Vorbereitungssignal (E) empfängt und am Ausgang seiner Stufen die die Zahl η ausdrückenden Binärsignale G₁...G (a, b, c) liefert, sowie einem ODER-Glied (2), das an seinen Eingängen die m Signale G₁...G empfängt und am Ausgang das weitere Eingangssignal ( /> ) des UND-Gliedes liefert.

3· Kompriraierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die 2. Schaltung (R ) aus folgenden Teilen besteht: einer bistabilen Schaltung (B ₁), die an ihren Eingängen ein Vorbereitungssignal (E) und ein aus dem auf das Bit Q folgenden Kodemuster bestehendes Signal (B) empfängt und am Ausgang ein Befehlssignal

(A) für die erste Schaltung (R+) liefert, einem ODER-Glied (3)« das an den Eingängen dieses Kodesignal

(B) und ein Zeitgebersignal (F) empfängt, sowie einem monostabilen, wieder auflandbaren Multivibrator (4), der an seinem Erregungseingang das Ausgangssignal ( % ) des ODER-Gliedes (3) der 2. Schaltung (R ) und an seinem Steuereingang das Vorbereitungssignal (E) empfängt und am Ausgang ein Befehlssignal (P) liefert.

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k. Komprimierschaltung nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß die 3· Schaltung (L) aus folgenden Teilen besteht: einem UND-Glied (5)j das an seinen Eingängen das gleiche Taktsignal (C) wie die erste Schaltung (R+) und ein ■weiteres Signal (©6) empfängt, sowie einem Schieberegister (R )j das am Eingang das Ausgangssignal dieses UND-Gliedes (5)» ®in aus dem auf das Bit Q folgenden Kodemuster bestehendes Signal (B), ein Befehlssignal (P) der zweiten Schaltung und ein Rückstellsignal (E) empfängt und am Ausgang die Binärsignale V.·. ·

V und das weitere Eingangssignal (oC ) des UND-Gliedes (5) der 3. Schaltung (L) liefert.

5· Komprimierschaltung nach einem der Ansprüche 1 bis k_t d a du rch gekennzeichnet, daß die 4. Schaltung (K) aus einem Register besteht, das an den Eingängen das gleiche Taktsignal (C) wie die erste und 3· Schaltung sowie die Bits Q , G....G und V^...

V parallel empfängt und am Ausgang ein aus dem Impulszug der Bits Q , G₁...G , V..·.V bestehendes Signal (H) liefert.

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