DE2000683A1

DE2000683A1 - Festwertspeicher

Info

Publication number: DE2000683A1
Application number: DE19702000683
Authority: DE
Inventors: Rubinstein Richard B; Varadi Andrew G
Original assignee: Arris Technology Inc
Current assignee: Arris Technology Inc
Priority date: 1969-01-16
Filing date: 1970-01-08
Publication date: 1970-07-23
Also published as: GB1297525A; FR2030154B1; US3611437A; FR2030154A1; JPS518300B1

Description

Anmelder: General Instrument Corporation, 65 Gouverneur Street, Newark 4, New Jersey, USA

Festwertspeicher

Die Erfindung betrifft einen permanenten oder Festwertspeicher, in dem logische Informationen in Binärform permanent in vorbestimmter Weise während der Fertigung des Speichers gespeichert werden und aus dem die gespeicherten Daten durch einen wahlfreien Zugriff des Speichers abgelesen werden können.

Eine der Grundbaueinheiten von Systemen zur Verarbeitung von Digitaldaten ist der Festwertspeicher. Ein derartiger Speicher wird sowohl in einem Spezial- als auch Universalrechner verwendet sowie für Anwendungen benutzt, die einen festen Programmablauf eines Abschnitts des Rechners erfordern, in dem eine Quelle von gleichbleibenden Daten notwendig ist. Für derartige Speicher ist es üblich, die Daten an einer Anzahl von mit Adressen versehenen Speicherplätzen im Speicher mit einem von zwei diskreten Signalpegeln zu speichern, die entweder einer logischen Eins oder einer logischen Null entsprechen. In einem Festwertspeicher sind die Logikpegel der Speicherplätze ständig in einer gewünschten Verteilung angeordnet, wie sie bei der Fertigung des Speichers erzeugt worden ist. Der Logikpegel an einem gegebenen Speicherplatz kann dann durch eine geeignete Abfrageschaltung abgelesen werden, die üblicherweise die Form einer Adressenansteuerschal tung hat, durch die ein Ausgangswort oder-bit entsprechend dem dauergespeicherten Logikpegel am angesteuerten Speicherplatz oder den angesteuerten Speicherplätzen erzeugt wird. Da keine neuen Daten in die Speicherplätze eingeschrieben werden können, wird ein derartiger Speicher im Englischen mit "read-only memory" bezeichnet.

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Für eine optimale Leistung eines Festwertspeichers wie auch anderer Speicherarten gehören zu den wichtigsten Speicherkennwerten eine hohe Speicherkapazität von logischer Information, eine hohe Geschwindigkeit von Zugriff und Ablesen, eine geringe Energiedissipation, eine wirtschaftliche Fertigung und Zuverlässigkeit beim Gebrauch. Es ist ferner sehr wünschenswert, daß die im Speicher gespeicherte logische Information zerstörungsfrei ist, d.h. ein Lesevorgang an einem angesteuerten Speicherplatz nicht den Zustand des Logikpegels für nachfolgende Lesevorgänge ändert.

Die bekannten Festwertspeicher verwenden verschiedene Arten von Speicherelementen, z.B. wahlweise angeordnete Kondensatoren oder Magnetkerne, die durch geeignet gerichtete Ströme geeignet magnetisiert werden, um einen vorgegebenen Logikzustand an jedem Adressenplatz zu erreichen, der durch die Speicherelemente gebildet ist. Es werden auch übliche Schalttransistoren verwendet, an denen eine geeignete Vorspannung angelegt wird, um den Transistor mehr oder weniger ständig in den einen oder anderen Zustand zu bringen, so daß der gewünschte Logikpegel für jeden speziellen Transistor erzeugt wird.

Diese Speicher haben, obwohl sie grundsätzlich eine Dauerspeicherung von logischer Information an gegebenen Speicherplätzen vornehmen, alle Nachteile in der einen oder anderen Hinsicht, da sie nicht die oben angeführten Endwerte derartiger Speicher optimal liefern. D.h. es treten Schwierigkeiten bei jedem der bekannten Festwertspeicher entweder in Bezug auf deren Zugriffszeit, Speicherdichte, Größe, Leistungsverlust und/oder Wirtschaftlichkeit und Einfachheit der Fertigung auf.

In jüngerer Zeit ist eine neue Technologie in der Halbleitertechnik entwickelt worden, gemäß der eine Anzahl von Schalteinrichtungen so hergestellt werden kann, daß sie eine integrierte Schaltung auf einem Chip aus Halbleitermaterial bilden. Bei der Herstellung dieser Schaltungschips hat es sich als besonders vorteilhaft herausgestellt, Feldeffekttransistoren (FET's) zu verwenden, die besonders schnell arbeitende Schalteinrichtungen sind. Diese Feldeffekttransistoren werden auf dem Halbleitermaterialchip durch Vornahme geeigneter Verfahrensschritte in geeignet

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dotierten Bereichen dieses Halbleitermaterials erzeugt, um die Grundelemente oder -bereiche zu bilden, die die einzelnen Feldeffekttransistoren bilden. Zu diesen Elementen gehören ein Steueranschluß, im allgemeinen Gatter genannt, und zwei Ausgangsanschlüsse, im allgemeinen Quelle bzw. Senke genannt. Wenn das Signal am Gatter negativ ist, ist der Ausgangskreis zwischen der Quelle und Senke geschlossen, und wenn das Signal auf Erd- oder positiven Potential sich befindet, ist der Ausgangskreis offen. Daher arbeitet der Feldeffekttransistor als eine Hochgeschwindigkeits-Schalteinrichtung, die durch den Signalpegel steuerbar ist/ der an ihrem Gatteranschluß anliegt. Keine äußeren Vorspannungssignale sind erforderlich, um den Feldeffekttransistor als Schalteinrichtung zu betreiben. f

Es ist festgestellt worden, daß in logischen Schaltungen, die Feldeffekttransistoren verwenden, ein optimaler Betrieb durch die Verwendung von 4-Phasen-Logik-Zeitsteuersignalen gewährleistet wird, wobei die zeitliche Steuerung der verschiedenen Logikschaltungen durch das Auftreten von vier sequentiellen

die oder aufeinanderfolgenden Taktsignalen bestimmt wird,/jeweils eine bestimmte Zeit- und Phasenbeziehung zueinander aufweisen. Die Verwendung von einer derartigen 4-Phasen-Logik-Steuerung ermöglicht eine höhere Konzentration von Schalteinrichtungen in einem gegebenen Chipbereich und verringert auch den Leistungsverlust dieser Schaltung bis um die Hälfte im Vergleich zu den üblichen 2-Phasen-Logik-Schaltungen. Infolgedessen hat sich der j Gebrauch von 4-Phasen-Logik-Schaltungen, die Feldeffekttransistoren als Schalteinrichtungen verwenden, als sehr vorteilhaft zur Erzeuguno einer hohen Arbeitsgeschwindigkeit, erhöhter Schaltkapazität und verringerter. Leistungsverlust herausgestellt.

Frühere Versuche, praktisch und komr.erniell zufriedenstellende Festwertspeicher mit Feldeffekttransistoren herzustellen, sind aus einer Reihe von Gründen nicht erfolgreich gewesen,insbesondere wegen der Schwierigkeit der Fertigung derartiger Speicher in Mengen und bei Kosten, die deren weite Verbreitung erlauben.

Es ist daher Aufgabe der Erfindung, einen Festwertspeicher mit Feldeffekttransistoren als den Logikpegel bestimmenden

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Einrichtungen herzustellen. Ferner soll ein Festwertspeicher angegeben werden, bei dem 4-Phasen-Logiksignale verwendet werden, um Daten aus einem oder mehreren Speicherplätzen in diesem Speicher abzulesen. Auf diese Weise soll ein Festwertspeicher geschaffen werden, der eine erhöhte Speicherdichte, einen geringeren Leistungsverlust sowie eine hohe Geschwindigkeit von Zugriff und Ablesen der gespeicherten Daten zeigt. Ein derartiger Speicher soll auch leicht in kommerziellen Mengen bei verringerten Kosten gefertigt werden können. Schließlich soll ein derartiger Festwertspeicher im Zeitpunkt seiner Fertigung abgewandelt werden können, um ein Ausgangswort zu liefern, das eine vorbestimmte Anzahl von logischen Bits aufweist, wobei diese Anzahl der Bits aus dem Speicher durch wahlfreien Zugriff abgelesen werden soll.

Eine Festwertspeichereinheit mit einem Körper, der eine Anzahl von mit Adressen versehenen Speicherplätzen hat, in denen eine Anzahl von Informationsbits in vorbestimmter Weise speicherbar sind, wobei die Bits entweder einen ersten oder einen zweiten Arbeitslogikpegel darstellen, ist gemäß der Erfindung dadurch gekennzeichnet, daß jeder Speicherplatz entweder durch das Vorhandensein oder Fehlen einer Arbeitsdateneinrichtung charakterisiert ist, daß das Vorhandensein einer der Arbeitsdateneinrichtungen an einem Speicherplatz die Speicherung des ersten Logikpegels an diesem Speicherplatz und das Fehlen

^ einer Arbeitsdateneinrichtung an einem Speicherplatz die Speicherung des zweiten Logikpegels an letzterem Speicherplatz darstellt.

Genauer gesagt, die Erfindung gibt eine Festwertspeichereinheit an, die einen Körper aufweist, auf dem eine Anzahl von Informationsbits mit dem Pegel entweder einer logischen Null oder einer logischen Eins in vorbestimmter Weise an einer Anzahl von jeweils mit einer Adresse versehenen Speicherplätzen gespeichert werden, die auf diesem Körper abgegrenzt sind. Das Vorhandensein einer potentiell arbeitenden Dateneinrichtung an einem Speicherplatz ist charakteristisch für die Speicherung eines Logikpegels an diesem Speicherplatz, während das Fehlen einer potentiell

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arbeitenden Dateneinrichtung an einem Speicherplatz den anderen Logikpegel an letzterem Speicherplatz darstellt. Diese Dateneinrichtungen, die bei der Erläuterung eines Ausführungsbeispiels der Erfindung noch genauer beschrieben werden, sind Feldeffekttransistoren, die auf dem Körper an vorbestimmten Speicherplätzen gefertigt werden, wenn der Speicher als Ganzes hergestellt wird. Zur Speicherung des einen Logikpegels an einem gegebenen Speicherplatz wird ein arbeitender Feldeffekttransistor an diesem Speicherplatz durch geeignete Bearbeitung des Körpers an dieser Stelle gebildet, während an einem Speicherplatz, an dem der zweite Logikpegel zu definieren ist, der Körper nicht so bearbeitet wird, so daß an diesem Speicherplatz im Gegensatz zu d vorher ein unwirksamer Feldeffekttransistor entsteht, d.h. ein Feldeffekttransistor, der keinen Schaltvorgang vornehmen kann, selbst wenn ein negatives Betätigungssignal an seinen Eingangsanschluß angelegt wird.

Ob ein wirksamer Daten-Feldeffekttransistor an einem gegebenen Speicherplatz angeordnet werden soll oder nicht, wird während der Herstellung des Speichers durch Steuerung der Dicke von Teilen einer Isolierschicht bestimmt, die auf der Oberfläche einer Scheibe aus Halbleitermaterial gebildet wird, in der der Quellen- Senken- und Gatterbereich des Transistors bereits vorhanden ist. Die Isolierschicht wird an Stellen dünner gemacht, die auf den Gatterbereichen dieser konzipierten Transistoren liegen, die wirksam zu machen sind. Die übrigen konzipierten Transistoren, % deren Gatterbereiche sich unterhalb der Isolierschicht an Stellen befinden, an denen keine Dickenreduzierung stattfindet, bleiben unwirksam. Durch wahlweise Vornahme dieses wahlweisen Dickenreduzierens an Speicherplätzen im gesamten Datenspeicherabschnitt des Speichers wird eine vorbestimmte Verteilung der Datenspeicherung gewonnen.

Jeder Speicherplatz des Datenabschnitts des Speichers hat einen Eingang und einen Ausgang, und die Dateneinrichtungen, egal ob wirksam oder unwirksam, sind wirkungsmäßig zwischen den Eingang und den Ausgang jedes Speicherplatzes geschaltet. Ein

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wirksamer Datentransistor nimmt, wenn er ein geeignetes Signal von der Adressenansteuerschaltung erhält, eine Verbindung des Ausgangs mit dem Eingang vor, während eine unwirksame Einrichtung an diesem Speicherplatz nicht den Ausgang mit dem Eingang in dieser Weise verbinden kann, wobei die Art des Signals, das sie von der Speicherplatzansteuerschaltung empfängt, keine Rolle spielt.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung sind die Speicherplätze in Zeilen und Spalten angeordnet, wobei der Schnittpunkt einer Zeile und einer Spalte einen einzelnen Speicherplatz mit einer bestimmten Adresse definiert. (Hier werden die Bezeichnungen "Zeile" und "Spalte" ganz allgemein verstanden» Gewöhnlich kann eine Zeile eine horizontale Anordnung und eine Spalte eine vertikale Anordnung bedeuten, was für die weiter unten angegebenen Ausführungsbeispiele zutrifft. Es ist jedoch ersichtlich, daß diese Terminologie auf andere Koordinatensysteme übertragen werden kann, z.B. auf polar- anstatt cartesische Koordinaten.) Die Adressenansteuerschaltung hat eine Zeilen- und Spaltenansteuerschaltung. Die Spaltenansteuerschaltung gemäß der Erfindung kann wirkungsmäßig mit den Dateneinrichtungen in jeder der Spalten verknüpft werden, was einen beträchtlichen Vorteil der erfindungsgemäßen Speichereinheit bedeutet. Die durch die Dateneinrichtungen empfangenen Signale werden durch die Ausgangssignale der Zeilenansteuerschaltung identifiziert. Diese Zeilenansteuersignale haben einen ganz bestimmten ersten Pegel nur für die angesteuerte Zeile und einen zweiten Pegel für. alle nicht angesteuerten Zeilen, wobei das Ansteuersignal mit dem ersten Pegel allein wirksam ist, um eine Dateneinrichtung in einer angesteuerten Zeile einzuschalten, sofern diese Dateneinrichtung eine wirksame Einrichtung ist.

Für jeden Lesezyklus ist eine Einrichtung vorhanden, um / die Ausgänge aller Spalten auf ^einen ersten Signalpegel aufzuladen. Die Spaltenansteuerschaltung bewirkt das Entladen der Ausgänge aller nicht angesteuerten Spalten auf einen zweiten Signalpegel und die Aufrechterhaltung des Ausgangs der ange steuerten Spalte auf dem ersten Signalpegel. Wenn eine wirksame

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Dateneinrichtung am Schnittpunkt der angesteuerten Spalte und der angesteuerten Zeile vorhanden ist, (d.h. dem angesteuerten Speicherplatz mit bestimmter Adresse),wird diese Dateneinrichtung leitend und veranlaßt das Entladen des Ausgangs der angesteuerten Spalte auf den zweiten Signalpegel. Wenn andererseits die Dateneinrichtung am angesteuerten Speicherplatz eine unwirksame Einrichtung ist, bleibt der Stromkreis unterbrochen, selbst wenn die Einrichtung ein Zeilenansteuersignal mit dem ganz bestimmten Pegel empfängt, so daß sie nicht den Ausgang der angesteuerten Spalte mit der Quelle des zweiten Signals verbinden kann. Daher bleibt der Ausgang auf dem ersten Signalpegel.

Die einzelnen Ausgänge aller Spalten (d.h. angesteuerten und _> nicht angesteuerten) sind alle wirkungsmäßig mit einer Endaus- f gangsschaltung verbunden, die diese einzelnen Ausgangssignale verarbeitet, um ein Endausgangswort zu erzeugen, das das Signal am Ausgang der angesteuerten Spalte wiedergibt, das wie bereits erläutert durch die Wirksamkeit oder Unwirksamkeit der Dateneinrichtung am Speicherplatz bestimmt ist.

In dem erfindungsgemäßen Festwertspeicher, in dem Feldeffekttransistoren in der Daten- , der Adressenansteuer- und Ausgangssignalschaltung verwendet werden, können größere Schwierigkeiten auftreten, wenn Bereiche benachbarter Einrichtungen von ähnlichem Leitfähigkeitstyp dazu neigen, einen wirksamen Transistor mit dem Substratmaterial zu bilden, das einen zweiten Leitfähigkeitstyp aufweist. Dadurch kann ein unerwünschter Strom λ von Ladungsträgern von einem Feldeffekttransistor-Bereich zum anderen entstehen, so daß ein unrichtiger Signalpegel in einem dieser Bereiche auftritt. Beispielsweise kann der Bereich des Speichers, der das Zeilenansteuersignal erzeugt, sich in der Nähe des Bereichs des Speichers befinden, der die Dateneinrichtungen und die Spaltendecodierschaltung enthält. Wenn die nicht angesteuerten Spalten auf einen positiven Signalpegel (d.h. den oben beschriebenen zweiten Signalpegel) entladen werden, führt das zur Entsteh ung eines positiveren Potentials an den Decodierausgängen der nicht angesteuerten Zeilen relativ zum Substratpotential. Dadurch wird veranlaßt, daß positive Ladungsträger (Löcher) die

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Spaltendecodierausgangsknotenpunkte verlassen, die, wenn sie nicht aufgefangen werden, am benachbarten Spaltenknotenpunkt gesammelt werden. Wenn letzterer zur angesteuerten Spalte gehört, wird er negativ aufgeladen, so daß die Kombination der positiven Ladungsträger praktisch die gewünschte negative Ladung an der angesteuerten Spalte aufhebt. Um diese unerwünschte Kombination zu verhindern, ist ein Abblockbereich aus Halbleitermaterial mit dem gleichen Leitfähigkeitstyp wie die beiden benachbarten Feldeffekttransistoren-Bereiche zwischen dem Zeilendecodier- und dem Spaltenknotenpunktbereich vorhanden. Dieser Abblockbereich verhindert das Auftreten der unerwünschten Transistorwirkung zwischen diesen Bereichen durch Bildung eines wirksamen Transistors mit einem dieser Bereiche. Die unerwünschten Ladungsträger fließen dann also vom positiv geladenen Zeilendecodierbereich zum Abblockbereich, wobei sie den anderen (negativ aufgeladenen) Bereich im wesentlichen unbeeinflußt lassen, wie es gewünscht ist.

Die Erfindung wird anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine Aufsicht auf ein Ausführungsbeispiel des Festwertspeichers gemäß der Erfindung, woraus die Daten- und Spaltendecodiermatrix ersichtlich ist, ferner in schematischer Form der Ort der zugehörigen Adressier- und Ausgangsschaltung des Speichers;

Fig. 2 einen Querschnitt durch den Speicher entlang Linie 2-2 von Fig. 1;

Fig. 3 ein Logikdiagramm, das die wirksamen Leitungswege zwischen dem Spaltenausgang und den Bezugsknotenpunkten über die Daten- und Spaltendecodiereinrichtungen des Speichers von Fig. 1 darstellt;

Fig. 4 ein Logikdiagramm, aus dem ersichtlich ist, wie die Spaltenausgangsknotenpunkte mit der Ausgangsschaltung verbunden sind;

Fig. 5 das Schaltbild der Decodier-, Daten- und Ausgangsschaltung, die zu einer Spalte des Speichers von Fig. 1 gehört; und

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Fig. 6 ein Impuls-Zeit-Diagramm, das die Phasenbeziehung zwischen den 4-Phasen-Taktsignalen angibt, die zum Betrieb der Daten-, Adressier- und Ausgangsschaltung von Fig. 5 des erfindungsgemäßen Speichers verwendet werden.

Durch die Erfindung wird ein Festwertspeicher angegeben, bei dem Daten in Binärform dauernd in vorbestimmter Weise an jeweils mit einer Adresse versehenen Speicherplätzen gespeichert werden. Die Dateneinrichtungen (d.h. die Einrichtungen, die den Logikpegel an einem bestimmten Speicherplatz bestimmen) sind durch das Vorhandensein oder Fehlen einer potentiell wirksamen Dateneinrichtung an einem Speicherplatz definiert. Die Dateneinrichtungen haben die Form von Feldeffekttransistoren (FET), die während der Fertigung des erfindungsgemäßen Festwertspeichers entweder in g wirksamen oder unwirksamen Zustand entsprechend dem am Speicherplatz zu speichernden Logikpegel versetzt werden. So kann z.B. das Vorhandensein eines wirksamen Feldeffekttransistors an einem Speicherplatz dem Pegel einer logischen Eins und das einer unwirksamen Einrichtung an diesem Speicherplatz dem Pegel einer logischen Null entsprechen, obwohl diese Logikpegel auch leicht ausgetauscht werden können.

Die Speicherplätze werden durch die Schnittstellen einer Anzahl von Zeilen und Spalten gebildet, wobei die Ansteuerung eines bestimmten Speicherplatzes bzw. bestimmter Adresse durch die Ansteuerung einer bestimmten Zeile und einer bestimmten Spalte vorgenommen wird. Zu diesem Zweck ist eine Einrichtung vorhanden, um ein ganz bestimmtes Zeilenansteuersignal zu ge- % winnen und die Spalteneingangansteuersignale in einer Weise zu verarbeiten, daß die entsprechende Spalte und Zeile des ausgewählten Speicherplatzes zum Ablesen angesteuert wird. Gemäß der Erfindung sind die Spaltendecodiereinrichtungen, die die verarbeiteten Spaltenansteuersignale empfangen, mit den Dateneinrichtungen in jeder Spalte des Speichers kombiniert. Daher braucht keine besondere Schaltung vorgesehen zu sein, um ein Spaltenansteuersignal mit ganz bestimmtem Pegel zu erzeugen, wie es für die Zeilenansteuerung erforderlich ist, so daß die Anzahl der zur Adressierung benötigten Feldeffekttransistoren ebenso wie der

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im Speicher auftretende Leistungsverlust verringert werden.

Es ist auch eine Einrichtung vorhanden, um jede der Spalten auf einen ersten Signalpegel zu/ginn jedes Lesezyklus aufzuladen und dann alle nicht angesteuerten Spalten auf einen zweiten Signalpegel über die Spaltendecodierschaltung der nicht angesteuerten Spalten zu entladen. Ein zweiter Potentialentladungsweg ist für den Ausgang der angesteuerten Spalte über die Dateneinrichtung vorhanden, die sich in der angesteuerten Zeile befindet, wo sie sich mit der angesteuerten Spalte schneidet (d.h. am angesteuerten Speicherplatz). Wenn also eine wirksame Dateneinrichtung sich in dieser angesteuerten Zeile befindet, entlädt sich der Spaltenausgang über diese Einrichtung auf den zweiten Signalpegel, und umgekehrt, wenn die Dateneinrichtung in dieser Zeile unwirksam ist, bleibt der Spaltenentladungsweg offen, und der Spaltenausgang bleibt auf seinem ursprünglich aufgeladenen, ersten Signalpegel. Das Ausgangssignal der angesteuerten Spalte entspricht daher dem gespeicherten Logiksignal am angesteuerten Speicherplatz. Dieses Ausgangssignal wird in eine Ausgangsschaltung eingespeist, die am Speicherausgang ein Bit oder Wort entsprechend dem Logikpegel am angesteuerten Speicherplatz erzeugt, wie es durch die Art der dort vorhandenen Dateneinrichtung bestimmt ist.

Chip-Anordnung

Fig. 1 und 2 zeigen, wie der Festwertspeicher gemäß der Erfindung aus einer Waffel oder einem Chip 10 aus Halbleitermaterial aufgebaut ist. Das Chip 10 ist in verschiedene Schaltungsbereiche unterteilt, die jeweils eine Funktion beim Betrieb des Festwertspeichers erfüllen. Der eigentliche Speicher ist eine Dateneinrichtungsmatrix 12, in der eine Anzahl von logischen Bits in vorbestimmter Weise gespeichert ist. Die Matrix 12 ist durch eine Anzahl von Speicherplätzen mit jeweils einer Adresse definiert, wobei an jedem Speicherplatz eine potentiell wirksame Dateneinrichtung in Form eines Feldeffekttransistors (FET) entweder vorhanden ist oder fehlt, je nachdem, welcher Logikpegel an dem betreffenden Speicherplatz gespeichert werden soll. Die Dateneinrichtungen wie hier beschrieben , können in einer Anzahl von sich schneidenden Zeilen und Spalten angeordnet sein, wobei

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der Schnittpunkt einer Zeile und einer Spalte einen Speicherplatz definiert. Das Chip empfängt von außen Zeilen- und Spalteneingangssignale, die durch eine Zeilen- und Spaltendecodier-Echaltung verarbeitet werden, um den gewünschten Speicherplatz anzusteuern, der durch eine angesteuerte Zeile und eine angesteuerte Spalte definiert ist. Das Chip 10 hat also einen Bereich 13, in dem sich eine Spaltendecodierschaltung 14 befindet, und einen Bereich 15, in welchem eine Zeilendecodierschaltung 16 vorhanden ist. Um die Zeilen- und Spaltendecodierung vorzunehmen, müssen die Komplementärwerte ebenso wie die wahren Werte der Zeilen- und Spalteneingangssignale in die Zeilen- bzw. Spaltendecodierschaltung eingespeist werden. Zu diesem Zweck ist ^j eine Zeilensignalnegatorschaltung 18 in einem Bereich 19 und eine Spaltensignalnegatorschaltung 20 in einem Bereich 21.auf dem Chip 10 vorhanden. Eine Ausgangssignalformschaltung 22 befindet sich in einem Bereich 23 des Chips.

Fig. 2 zeigt, wie eine wirksame oder unwirksame Dateneinrichtung in vorbestimmter Weise an acht typischen Speicherplätzen innerhalb der Datenmatrix 12 gebildet wird, die in einer einzelnen Zeile angeordnet sind. Das Chip 10 hat ein Substrat 24 aus n-Halbleitermaterial, in dem eine Anzahl paralleler, längsverlaufender p-Bereiche 26 - 48 in der Datenir.atrix 12 und ein Bereich 13 durch bekannte Verfahren wie Diffusion hergestellt werden. Eine Siliziumdioxydmasse 50 wird auf der Oberseite des ^ Substrats 24 erzeugt und steht r.it der Oberseite der p-Bereiche ™ 26 - 48 in Verbindung. Zwei benachbarte p-Bereiche, 'z.B. die Bereiche 26 und 28, können so angeordnet sein, daß sie den Quellen- und Senkenbereich eines embryonalen oder potentiellen Feldeffekttransistors bilden, wobei der Abschnitt des Substrats 24 zwischen dem Quellen- und Senkenbereich den Gatterbereich dieses Feldeffekttransistors bildet. Durch wahlweise Dickenreduzierung der Siliziumdioxydmaske 50 an vorbestimmten Stellen, die auf den Gatterbereichen von bestimmten potentiellen Feldeffekttransistoren liegen und sich mit diesen decken, z.B. durch ein Photowiderstandsätzen, wird ein wirksamer Feldeffekt-

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transistor erzeugt, d.h. ein Feldeffekttransistor, dessen Ausgangskreis zwischen seiner Quelle und Senke leitend ist, wenn ein geeignetes negatives Signal an seinem Gatter angelegt wird. Umgekehrt ist ein unwirksamer Feldeffekttransistor dann gegeben, wenn er keinen Schaltvorgang durchführen kann, selbst wenn ein geeignetes Steuersignal an seinem Gatter anliegt. Ein derartiger unwirksamer Feldeffekttransistor ist in den Bereichen der Matrix 12 gebildet, in denen die Dicke der Siliziumdioxydmaske 50 nicht verringert ist. Die wahlweise Dickenreduzierung der Maske 50 kann vorzugsweise durch ein Programm gesteuert werden, das der gewünschten Anordnung der Logikbits innerhalb der Speicherplätze der Datenmatrix 12 entspricht. Dieses Verfahren mittels wahlweiser Maskendickenreduzierung ist an sich in der Technik der Fertigung von Halbleitereinrichtungen bekannt, weshalb es hier nicht näher erläutert werden soll. Die Maske 50 ist also über dem η-Substrat zwischen den p-Bereichen 26 und 28 wesentlich dünner im Vergleich zu ihrer Ausgangsdicke, so daß ein wirksamer Feldeffekttransistor an dieser Stelle erzeugt ist. (In Fig. 1 sind die Bereiche, in denen die Siliziumdioxydschicht 50 dickenreduziert ist, um einen wirksamen Feldeffekttransistor in der Datenmatrix 12 zu ergeben, durch dunklere Stellen dieser Matrix angedeutet). Die Maske 50 ist auch zwischen den p-Bereichen 34 und 36, 38 und 40 sowie 40 und 42 dickenreduziert. Um einen derartigen potentiellen Transistor wirksam zu machen, wenn die Siliziumdioxydschicht über seinem Gatterbereich dickenreduziert ist, ist einer der p-Bereiche, die die Quelle oder Senke dieser Einrichtung bilden, an eine Bezugsleitung angesch]ossen. Entsprechend sind vier potentielle Feldeffekttransistoren durch eine Gruppe von sechs p-Bereichen gebildet, von denen zwei mit der Bezugsleitung verbunden sind. In Fig. 2 sind die p-Bereiche 28,34,40 und 46 diejenigen p-Bereiche, die mit der Bezugsleitung verbunden sind, so daß die zwölf p-Bereiche von Fig. 2 acht potentielle Dateneinrichtungen bilden und damit acht der Spalten der Datenmatrix 12 darstellen. Das Lesen erfolgt von rechts nach links in Fig. 2, wobei die potentiellen Dateneinrichtungen und damit acht Spalten der Datenmatrix 12 durch

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die p-Bereiche 46 und 48 (Spalte 1), 44 und 46 (Spalte 2), 40 und 42 (Spalte 3), 38 und 40 (Spalte 4), 34 und 36 (Spalte 5), 32 und 34 (Spalte 6), 28 und 30 (Spalte 7) bzw. 26 und 28 (Spalte 8) gebildet sind.

Beim in Fig. 2 abgebildeten Ausführungsbeispiel ist eine wirksame Dateneinrichtung oder ein wirksamer Feldeffekttransistor nur in den Spalten 3,4,5 und 8 vorhanden, während unwirksame Dateneinrichtungen in den anderen Spalten, d.h. in Spalten 1, 2, 6 und 7 zu finden sind. Wie noch beschrieben werden wirdf^hält eine Dateneinrichtung (egal ob wirksam oder unwirksam) während eines Lesezyklus ein negatives Signal in seinem Gatterbereich nur dann, wenn es sich in der angesteuerten Zeile befindet, wobei das negative Gatter_signal ein Zeilenansteuersignal mit ganz bestimmtem Pegel darstellt.Der p-Bereich 52 stellt den Ausgangsknotenpunkt der Zeilenansteuerschaltung 16 dar, an dem das Zeilenansteuersignal abgenommen wird, und die Oxydmaske 50 ist an jeder Zeile der Matrix 12 dickenreduziert, die über dem p-Bereich 52 liegt (Fig. 1). Ein Leiterstreifen 54 aus Aluminium oder dergleichen wird beispielsweise durch Aufdampfen auf der Oberseite der Maske 50 aufgebracht, um ohmisch den Zeilenansteuer-p-Bereich 52 für jede Zeile mit den Gatterbereichen jeder Dateneinrichtung in dieser Zeile zu verbinden. Aus der Zeichnung ist ersichtlich, daß der Leiterstreifen 54 dem Verlauf der dickenreduzierten Maske 50 folgt und im wesentlichen eine konstante Dicke über dem nicht dickenreduzierten Abschnitt der Maske 50 ebenso wie in den Vertiefungen der Maske 50 an den Stellen der wirksamen Dateneinrichtungen oder Feldeffekttransistoren hat.

Bei der hier wiedergegebenen speziellen Matrix 12 sind die Dateneinrichtungen in einer Matrix angeordnet, die 32 Zeilen hat, die sich mit 64 Spalten überkreuzen. Daher hat das Chip 10 insgesamt 96 parallele p-Bereiche, die in Gruppen von 6 Auftreten, wobei jede Gruppe wie oben erläutert vier Spalten entspricht, und 3 2 Leiterstreifen 54 sind parallel über die Datenmatrix entsprechend dem Ort jeder der 32 Zeilen angeordnet. Diesesich überkreuzenden Zeilen und Spalten bilden also 2048 Speicherplätze mit je einer Adresse innerhalb der Matrix 12, an denen eine wirksame

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Dateneinrichtung entweder fehlen oder vorhanden sein kann, was von der Verteilung der wahlweisen Dickenreduzierung der Siliziumdioxydmasse 50 während der Fertigung des Speichers abhängt. Wie noch genauer angegeben wird, erzeugt der Speicher bei Abfragen eine Ausgangssignalinformation, deren Wert davon abhängt, ob am angesteuerten oder abgefragten Speicherplatz eine wirksame Einrichtung vorhanden ist oder nicht, so daß das Vorhandensein oder Fehlen einer derartigen Einrichtung an einem gegebenen Speicherplatz mit gegebener Adresse einen gespeicherten Logikpegel von einer von zwei diskreten Arten an diesem Speicherplatz erzeugt.

Die 96 p-Bereiche erstrecken sich über die Datenmatrix 12 hinaus in den Bereich 13, indem sich die Spaltendecodierschaltung 14 befindet. Diese Schaltung, die genauer in Fig. 5 abgebildet ist, hat ein NOR-Gatter für jede Spalte, wobei die NOR-Gatter Feldeffekttransistoren aufweisen, die durch weitere wahlweise Dickenreduzierung der Oxydmaske 50 im Bereich 13 erzeugt sind. Fig. 1 zeigt eine Anzahl dieser Einrichtungen für die Spalten 1-16 (gesehen von links nach rechts).

^E^eitsweise_des_Speichers

Die Arbeitsweise des in Fig. 1 und 2 abgebildeten Speichers ist schematisch in Fig. 3 und 4 dargestellt. Wie oben angegeben wurde, sind die Speicherplätze der Matrix 12 in einer Anzahl von sich kreuzenden Zeilen und Spalten angeordnet. Jede der Spalten hat einen Ausgangsknotenpunkt In bis 64 η und einen Bezugsknotenpunkt 1 r - 64 r. Jeder der Spaltenausgangsknotenpunkte wird anfangs, während ein Signal 0 (Fig. 6) negativ ist, aufgeladen, d.h. während der 0_ -Zeit, während welcher Zeit die entsprechenden Ausgangskreise der Feldeffekttransistoren QnI - Qn64 leitend werden, um alle Spaltenausgangsknotenpunkte auf ein negatives Potential mit einem Pegel von -V Volt aufzuladen. Jeder der Spaltenausgangsknotenpunkte ist wirkungsmäßig mit seinem entsprechenden Bezugsknotenpunkt über zwei potentiell leitende parrallele Wege verbunden, von denen der eine Weg ein Spalten-NOR-Gatter Cl - C 64 hat, das durch Spalteneingangssignale gesteuert ist, während der andere, der alle in dieser speziellen Spalte

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enthaltenen Dateneinrichtungen aufweist, durch die Zeilenansteuersignale steuerbar ist. Für alle nicht angesteuerten Spalten bei einer gegebenen Adressenansteuerung sind die Eingangssignale in die Spalten-NOR-Gatter für diese nicht angesteuerten Spalten so geschaffen, daß mindestens eines dieser Eingangssignale negativ wird, so daß dieses Gatter leitend wird. Während der 0₃~Zeit, während der die Ausgangskreise der Feldeffekttransistoren QrI - Qr64 leitend werden, werden die Ausgangsknotenpunkte der nicht angesteuerten Spalten über ihre entsprechenden NOR-Gatter und über den leitenden Ausgangskreis der Feldeffekttransistoren Qr auf ein positives Signal entladen, das einer Spannungsquelle mit der Spannung +V Volt entspricht. Für die angesteuerte Spalte sind jedoch alle Eingänge des zugehörigen NOR-Gatters positiv, so daß das NOR-Gatter gesperrt bleibt und der Ausgangsknotenpunkt der angesteuerten Spalte nicht wirkungsmäßig mit der Quelle der positiven Spannung während der 0,-Zeit über dieses Spalten-NOR-Gatter verbunden wird.Dieser nicht angesteuerte Spaltenausgangsknotenpunkt bleibt daher auf seinem ursprünglichen negativen Pegel aufgeladen.

Daher werden von den 64 Spalten der Matrix 12 die Ausgangsknotenpunkte von 63 von ihnen (d.h. der nicht angesteuerten) während der 0_-Zeit auf ein positives Signal entladen, während der Ausgangsknotenpunkt der angesteuerten Spalte auf seinem vorher aufgeladenen negativen Pegel bleibt. Die Dateneinrichtungen Dl - D32 in dieser Spalte können als ein 32-Eingang-Zeilen-NOR-Gatter Rl - R64, das jeder Spalte zugeordnet ist, angesehen ^ werden, wobei nur eine der Einrichtungen, d.h. die Einrichtung in der angesteuerten Zeile, ein potentiell betätigendes negatives Zeilenansteuersignal empfängt.Wenn eine wirksame Dateneinrichtung in der angesteuerten Zeile (dargestellt durch einen schwarzen Kreis in Fig. 3, z.B. D3) vorhanden ist, wird diese Einrichtung leitend gemacht, und wenn eine unwirksame Einrichtung in der angesteuerten Zeile sich befindet (abgebildet in Fig. 3 durch einen hellen Kreis, z.B. D31), bleibt diese Einrichtung gesperrt, selbst wenn das negative Zeilenansteuersignal an seinem Gatter angelegt wird. Wenn also eine wirksame DaHeneinrichtung sich in der angesteuerten Zeile in der angesteuerten Spalte befindet (d.h. der

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angesteuerten Adresse des Speicherplatzes), entsteht ein wirksamer Leitungsweg über diese Einrichtung (und damit über dieses Zeilen-NOR-Gattier) für die angesteuerte Spalte, was den Spaltenausgangsknotenpunkt dieser angesteuerten Spalte zur Entladung über seinen zugehörigen Feldeffekttransistor Qr auf den positiven Pegel von +V Volt veranlasst. Wenn andererseits die Dateneinrichtung am angesteuerten Speicherplatz unwirksam ist, bleibt der Ausgangsknotenpunkt der angesteuerten Spalte elektrisch isoliert von seinem Bezugsknotenpunkt, da dort kein wirksamer Leitungsweg dazwischen über die Dateneinrichtung am angesteuerten Speicherplatz ausgebildet wird. Der Ausgangsknotenpunkt der angesteuerten Spalte bleibt daher auf seinem ursprünglichen negativen Pegel.

Gemäß Fig. 4 sind die Ausgangsknotenpunkte In - 64n aller Spalten jeweils in Gruppen von 8 zu 1 von 8 Ausgangs-NOR-Gattern Ol bis 08 verbunden, die zur Ausgangsschaltung 22 gehören. Wie hier gezeigt ist, sind die Ausgänge der Gatter Ol bis 08 zusammengeschaltet, um einen Ausgang 55 für ein einzelnes Speicherwort zu bilden. Es ist bereits erläutert worden, daß für jede der nicht angesteuerton Spalten die Signale an ihren Ausgangsknotenpunkten, die die Eingangssignale der Ausgangsgatter Ol - 08 darstellen, positiv sind, und daß das Ausgangsknotenpunktsignal in der angesteuerten Spalte entweder positiv oder negativ ist, was vom Vorhandensein oder Fehlen einer wirksamen Dateneinrichtung am nicht angesteuerten Speicherplatz abhängt. Das Ausgangssignal der Ausgangsschaltung bei 55 entspricht den Eingangssignalen in die Ausgangsgatter 01 - 08 und damit dem ständig im angesteuerten Speicherplatz gespeicherten Logikpegel. Das Ausgangssignal bei 5 5 hat also den einen Pegel, wenn der Logikpegel dem Vorhandensein einer wirksamen Dateneinrichtung entspricht, und den anderen Pegel, wenn eine wirksame Dateneinrichtung fehlt.

Ein typisches Ausführungsbeispiel der Daten- und Speicherplatzansteuerschaltung für eine Spalte der Datenmatrix 12 ist in Fig. 5 gezeigt. Fig. 6 zeigt die taktmäßige Beziehung zwischen den verschiedenen Taktsignalen, die zum Betrieb dieser Schaltung

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verwendet werden. In der hier beschriebenen Matrix sind diese Daten in 35 Zeilen und 64 Spalten gespeichert, so daß zum Ansteuern einer Zeile und einer Spalte (d.h. eines- Speicherplatzes mit bestimmter Adresse) 5 Zeilenansteuersignale A1-A5 und 6 Spaltenansteuersignale Bl - B6 am Chip 10 angelegt werden, sowie eine Einrichtung vorhanden ist, um die Komplemente dieser Signale zu gewinnen. Die Komplemente der Signale der Zeile A werden in Zeilennegatoren 18 gebildet, und die 32 möglichen Permutationen dieser Signale werden in die Zeilendecodierschaltung 16 eingespeist. Die Spalten- oder B-Eingangssignale werden in die Spalteneingangsnegatoren 20 eingespeist, die ein richtiges Spaltensignal über eine doppelte Negation und ein Komplement dieses Signals durch eine einfache Negation erzeugen. Die verschiedenen Permutationen der wirklichen Werte ™

und Komplemente der B-Signale werden in die Eingänge der Spalten-NOR-Gatter in der Spaltendecodierschaltung 14 eingespeist, die für jede der 64 Spalten der Datenmatrix 12 vorgesehen ist. Die wirklichen Werte und Komplemente der Zeilenansteuersignale werden benutzt, um in der Zeilendecodierschaltung 16 ein Zeilenansteuersignal al - a32 zu erzeugen, das allein negativ für nur eine der 32 Zeilen ist, während die Ansteuersignale der anderen 31 Zeilen positiv sind. Die Zeilenansteuersignale (negative und positive) werden entsprechend in alle der 64 Dateneinrichtungen jeder Zeile eingespeist. Das wird erreicht, indem das Zeilenansteuersignal dem Leiterstreifen 54 zugeführt wird, die sich jeweils über jede Zeile der Datenmatrix 12 erstrecken. Die Schal- ύ tung in Fig. 5 zeigt eine Einrichtung zur Gewinnung der wahren Werte und Komplemente nur für die Signale der Zeile Al und der Spalte Bl, es ist jedoch ersichtlich, daß eine ähnliche Schaltung in den Bereichen 15, 19 und 21 zur Erzeugung der richtigen oder wirklichen Werte und der Komplemente der anderen Adressiersignale vorhanden ist, die den anderen Zeilen- und Spalteneingangssignalen entsprechen.

a) Datenmatrixlogik

Die der Schaltung von Fig. 5 zugeordnete Spalte hat einen Ausgangsknotenpunkt η und einen Bezugsknotenpunkt r. Der Ausgangsknotenpunkt wird wirksam während der 0_2x~Zeit über den Transistor Qn wie oben beschrieben aufgeladen, und dieser Ausgangs-

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knotenpunkt ist auch mit einem Eingang eines acht Eingänge aufweisenden Ausgangs-NOR-Gatters On verbunden. Der Spaltenbezugsknotenpunkt r ist wirkungsmäßig über den Ausgangskreis des Transistors Qr mit einer positiven Quelle des Potentials +V verbunden. Wie bereits anhand von Fig. 3 erläutert, sind die Ausgangs- und Bezugsknotenpunkte wirkungsmäßig untereinander durch zwei getrennte parallele Gatter verbunden, wobei das eine Gatter Cn 6 Feldeffekttransistoren QCl - QC6 aufweist, die eine der 64 möglichen Permutationen der Spalteneingangssignale Bl B6 empfangen, während das andere Gatter Rn 32 Dateneinrichtungen Dl - D32 hat, die durch die Feldeffekttransistoren QRl - QR32 dargestellt sind, die entweder wirksam oder unwirksam sein können, was vom Logikzustand abhängt, der in dieser Zeile gespeichert ist, wo sie sich mit dieser Spalte schneidet. In der abgebildeten Spalte von Fig. 5 empfangen die Feldeffekttransistoren QCl - QC6 des Spaltendecodiergatters Cn jeweils eine Permutation der wahren Werte und Komplemente der Spalteneingangssignale Bl - B6. Wenn angenommen wird, daß die Spalte von Fig. 5 diejenige Spalte ist, in der sich der angesteuerte Speicherplatz befindet, sind alle diese Eingangssignale positiv, so daß jeder der Ausgangskreise der Einrichtungen QCl - QC6, die dieses Gatter bilden, gesperrt und daher unfähig ist, den Ausgangsknotenpunkt η mit dem Bezugsknotenpunkt r zu verbinden. Der Ausgangsknotenpunkt η bleibt daher auf seinem vorher aufgeladenen negativen Wert während der 0₃~Zeit. (Es soll daran erinnert werden, daß die Spalten-NOR-Gatter der anderen 63 nicht angesteuerten Spalten leitend werden, um einen Leitungsweg zwischen jeweils ihrem Ausgangs- und Bezugsknotenpunkt herzustellen, um diese Bezugsknotenpunkte auf einen positiven Pegel während der 0_-Zeit zu entladen). /

Jede der 3 2 Dateneinrichtungen Dl - D3 2 (QRl - QR32) , die das Zeilen-NOR-Gatter Rn bilden, empfängt eines der Zeilenansteuersignale al - a3 2 an ihrem Gatter. Wenn angenommen wird, daß der angesteuerte Speicherplatz sich in der Zeile 1 befindet, ist das in die Einrichtung Dl eingespeicherte Zeilenansteuersignal allein negativ, während alle anderen Einrichtungen(D2-D32)

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ein positives Signal an ihren Gattern empfangen. Die Einrichtungen in den nicht angesteuerten Zeilen bleiben daher gesperrt, wobei es egal ist, ob sie wirksam oder unwirksam sind, und es gibt also nur einen möglichen Leitungsweg im Gatter Rn zwischen dem angesteuerten Spaltenausgangsknotenpunkt η und seinem Bezugsknotenpunkt r, d.h. über die Einrichtung Dl in der angesteuerten Zeile. Diese Einrichtung wird durch das an ihrem Gatter angelegte negative Zeilenansteuersignal nur dann leitend gemacht, wenn diese Einrichtung eine wirksame Einrichtung ist, die der Speicherung einer logischen 1 am angesteuerten Speicherplatz entspricht. Eine wirksame Dateneinrichtung FET in der angesteuerten Zeile entlädt also den angesteuerten Spaltenausgangsknotenpunkt η auf einen positiven Signalpegel während der ™ 0₃~Zeit über ihren Ausgangskreis, der in Serie mit dem Ausgangskreis des Feldeffekttransistors Qr und der Quelle positiver Spannung +V geschaltet ist. Wenn jedoch die Dateneinrichtung in der angesteuerten Zeile unwirksam ist, vermag das an ihrem Gatter vorhandene allein negative Zeilenansteuersignal nicht diese Einrichtung leitend zu machen, so daß kein Leitungsweg über irgendeine der 32 Dateneinrichtungen erzeugt wird, die zwischen die Spaltenausgangs- und Bezugsknotenpunkte in der angesteuerten Spalte geschaltet sind (d.h. die Einrichtungen im Zeilen-NOR-Gatter Rn.) Für diesen Zustand, der einer im angesteuerten Speicherplatz gespeicherten logischen O entspricht, bleibt der Spaltenausgangsknotenpunkt η auf seinem negativen Λ vorher aufgeladenen Pegel.

Der Signalpegel am Ausgangsknotenpunkt der Spalte des angesteuerten Speicherplatzes spiegelt also das gespeicherte Logiksignal an diesem Speicherplatz wider, was andererseits in der oben beschriebenen Weise durch das vorbestimmte Vorhandensein an diesem Speicherplatz einer wirksamen oder unwirksamen Dateneinrichtung bestimmt ist.

b) Zeilen- und Spaltendecodierung

Der Zeilennegator 18 hat einen Knotenpunkt 100, der negativ während der 0^-Zeit über den Ausgangskreis des Feldeffekttransistors QlO vorher aufgeladen wird, der während der 0 -Zeit leitend gemacht wird. Ein Zeileneingangssignal wie Al wird in das Gatter des Feldef fektbransistor« Q3 > eingespeist, dessen

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Ausgangskreis in Serie mit dem Ausgangskreis des Feldeffekttransistors Q14 und der Quelle positiver Spannung liegt. Wenn das Zeileneingangssignal Al negativ ist, wird der Feldeffekttransistor Q12 leitend, und während der 0.-Zeit, wenn der Feldeffekttransistor Q14 leitend ist, wird der Signalknotenpunkt 100 positiv geladen. Entsprechend ist der Signalpegel am Knotenpunkt 100 die gewünschte Negation oder das Komplement des
Zeileneingangssignals in das Gatter des Feldeffekttransistors Q12. Dieses Signal Al wird in einen Eingang eines NOR-Gatters 102 des Zeilendecodierers 16 eingespeist. Dieses Gatter weist 5 Feldeffekttransistoren QAl - QA5 auf, die jeweils den wirklichen Wert oder das Komplement von einem der Zeileneingangssignale Al - A5 empfangen. Das Gatter 102 hat einen Ausgangsknotenpunkt 104 und einen Eingangsknotenpunkt 1O6, dem die Taktphase 0, zugeführt wird. Ein Ausgangsknotenpunkt 108 der
Zeilendecodierschaltung 16 wird vorher negativ während der
0,-Zeit über den Ausgangskreis des Feldeffekttransistors Q16
aufgeladen. Der Knotenpunkt 108 ist wirkungsmäßig über den Ausgangskreis des Feldeffekttransistors Q18, der während der 0„-Zeit leitend ist, mit dem Ausgangsknotenpunkt 104 des Gatters 102 verbunden. Für die angesteuerte Zeile sind alle Eingangssignale für das NOR-Gatter 102 positiv, und die 5 Feldeffekttransistoren QAl - QA5, die dieses Gatter aufweisen, sind alle gesperrt, der Leitungsweg zwischen dem Knotenpunkt 108 und dem
Knotenpunkt lOG ist offen, und schließlich bleibt der Knotenpunkt 108 auf seinem negativen vorher aufgeladenen Pegel. Für die
nicht angesteuerten Zeilen ist eines oder mehrere der Eingangssignale des Gatters 102 negativ, um dieses Gatter leitend zu
machen, und der Knotenpunkt 108 ist während der 0 -Zeit über
das Gatter 102 und den Ausgangskreis des Feldeffekttransistors Ql8 mit dem Knotenpunkt 106 verbunden. Während der 0_o-Zeit
empfängt der Knotenpunkt 106 den positiven Teil der 0,-Phase, und dieses positive Signal wird in den Knotenpunkt 108 eingespeist, um ein positives Signal am Zeilendecodierausgangsknotenpunkt für die nicht angesteuerten Zeilen zu erzeugen. Alle
Zeilenansteuersignale, sowohl das allein vorhandene (negative),

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als auch die übrigen (positiven), sind am Ausgangsknotenpunkt 108 am Ende der 0₂~Zeit stabil und damit zu Beginn der 0 -Seit, wenn die Entladung der nicht angesteuerten Spaltenknotenpunkte wie oben beschrieben vorgenommen wird.

Die Spalteneingangssignale Bl - B6 werden den Spaitennegatoren 20 zugeführt, die die wirklichen Werte und Komplemente dieser Signale gewinnen. In Fig. 5 sind Schaltungen gezeigt, die diese Signale aus nur einem Eingangssignal Bl erzeugen, es ist jedoch ersichtlich, daß 6 derartige Schaltungen vorhanden sind, die jeweils eines der 6 Spalteneingangssignale Bl - B6 empfangen. Daher wird das Spalteneingangssignal Bl den Gattern der Feldeffekttransistoren Q2O und Q22 zugeführt. Der Feldeffekttransi- ä stör Q22 ist Teil eines einzelnen Negators, der auch einen Feldeffekttransistor Q24 aufweist, dessen Gatter die TaktphasejZL zugeführt wird, sowie einen Feldeffekttransistor 26, dessen Gatter die Taktphase 0, zugeführt wird und der den Knotenpunkt 110 während der 0, -Zeit negativ auflädt. Wenn das Spalteneingangssignal Bl negativ ist, ist der Feldeffekttransistor Q22 leitend, um die Taktphase 0, während der letzten Hälfte der 0_-Zeit zu übertragen, wenn der Feldeffekttransistor Q24 leitend ist, um den Knotenpunkt 110 positiv aufzuladen, da die Taktphase 0,, die in den Knotenpunkt 110 eingespeist wird, zu diesem Zeitpunkt positiv ist. Das erzeugt das Komplement oder bl-Signal im Knotenpunkt 110 gewünschtenfalls. Wenn das Signal Bl positiv ist, ist der Feldeffekttransistor Q22 gesperrt, und der Knotenpunkt 110 % bleibt auf seinem vorher aufgeladenen negativen Pegel. Das am Knotenpunkt 112 erzeugte Signal ist ähnlich das Komplement des Eingangssignals Bl und wird im wesentlichen in der gleichen Weise wie das Signal am Knotenpunkt 110 gewonnen. Der Knotenpunkt 112 wird über den Feldeffekttransistor Q28 während der 0 -Zeit vorher aufgeladen, und die Taktphase 0_ wird über den Ausgangskreis des Feldeffekttransistors Q30 während der 0,-Zeit dem Ausgangskreis des Feldeffekttransistors Q20 zugeführt. Wenn das Eingangsspaltensignal Bl positiv ist, bleibt der Feldeffekttransistor Q2O gesperrt und der Ausgangsknotenpunkt 112 bleibt auf seinem negativen Pegel. Wenn das Eingangssignal Bl negativ ist,

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leitet der Feldeffekttransistor Q2O, und der Knotenpunkt 112 wird auf einen positiven Pegel aufgeladen. Das Signal bT vom Knotenpunkt 112 wird dem Gatter des Feldeffekttransistors Q32 zugeführt, dessen Ausgangskreis in Serie mit dem Ausgangskreis des Feldeffekttransistors Q34 liegt, dessen Gatter die Taktphase 0₂ zugeführt wird. Ein Knotenpunkt 114 wird negativ während der 0,-Zeit über den Ausgangskreis des Feldeffekttransistors Q36 voraufgeladen. Während der 0„-Zeit , also der Ausgangskreis des Feldeffekttransistors Q34 leitend ist, wird das doppelte Komplement oder das Signal bl des Eingangssignals Bl am Knotenpunkt 114 gewonnen. Wenn das Bl-Signal negativ ist, wird der Feldeffekttransistor Q32 leitend, und das positive 0,-Signal wird über die Feldeffekttransistoren Q32 und Q34 dem Knotenpunkt 114 zugeführt, um diesen Knotenpunkt positiv zu machen. Wenn das Signal Bl positiv ist, ist der Feldeffekttransistor Q32 gesperrt, und das Signal am Knotenpunkt 114 bleibt auf seinem negativen Pegel, der dem wirklichen Pegel des Eingangssignals Bl entspricht. Das wirkliche Signal bl vom Knotenpunkt 114 wird der einen Hälfte der 64 Spalten-NOR-Gatter in der Spaltendecodierschaltung 14 (z.B. dem Gatter Cn in Fig. 5) zugeführt. Das Komplement-Signal bl vom Knotenpunkt 114 wird der anderen Hälfte der Spalten-NOR-Gatter in der Spaltenregulierschaltung 14 zugeführt.

c) Endausgangsschaltung

Der Signalpegel am Ausgangsknotenpunkt η der angesteuerten Spalte, der dem Logikpegel entspricht, der im angesteuerten Speicherplatz gespeichert ist, wird in einen Eingang eines 8 Eingänge aufweisenden Ausgangs-NOR-Gatters On eingespeist, der Eingangssignale von den Ausgangsknotenpunkten der 8 Spalten empfängt. Das Ausgangs-NOR-Gatter hat 8 Feldeffekttransistoren QOl - Q-08, die die Signale el - c8 von einem Spaltenausgangs-* knotenpunkt an ihrem Gatteranschluß entsprechend empfangen. Es ' soll daran erinnert werden, daß die Signale an den Ausgangsknotenpunkten aller nicht angesteuerten Spalten positiv sind, so daß nur die Einrichtung im Gatter On, die ein Eingangssignal vom Ausgangsknotenpunkt der angesteuerten Spalte empfängt, beim Betrieb des NOR-Gatters On betrachtet zu werden braucht. Wenn dieses Signal negativ ist (logische O), wird das Gatter On leitend. Die Taktphase

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0₃ wird dem Knotenpunkt 116 zugeführt und über das leitende NOR-Gatter On zum Knotenpunkt 118 sowie über den Ausgangskreis des Feldeffekttransistors Q38, der während der 0₄~Zeit leitend ist, einem Knotenpunkt 120 zugeführt, der negativ während der 0 -Zeit über den Ausgangskreis des Feldeffekttransistors Q4O voraufgeladen wird. Der Knotenpunkt 120 wird dann positiv während der zweiten Hälfte der 0--Zeit aufgeladen, da die Taktphase 0 zu diesem Zeitpunkt positiv ist. Wenn umgekehrt das Ausgangsknotenpunkt signal der angesteuerten Spalte positiv ist, wird das NOR-Gatter On gesperrt, und der Knotenpunkt 120 bleibt auf seinem negativen, vorher aufgeladenen Pegel. Das Signal am Knotenpunkt 120 wird dem Gatter des Feldeffekttransistors Q42 zugeführt,in dessen Ausgangskreis ein Signal positiver Spannung +V einge- ™ speist wird. Der Knotenpunkt 122 wird negativ während der 0 Zeit über den Ausgangskreis des Feldeffekttransistors Q46 voraufgeladen. Wenn das Signal am Knotenpunkt 120 negativ ist, wird der Ausgangskreis des Feldeffekttransistors Q42 geschlossen, und er dient dazu, den Ausgangskreis des Feldeffekttransistors Q44 mit der Quelle positiver Spannung +V zu verbinden und dadurch den Knotenpunkt 122 während der 0,-Zeit positiv aufzuladen, während der der Feldeffekttransistor Q44 leitet. Das Signal am Knotenpunkt 122 entspricht einer doppelten Negation und damit dem wirklichen Pegel des Signals am Ausgangsknotenpunkt der angesteuerten Spalte. Dieses Signal am Knotenpunkt 122 wird dem Gatter des Feldeffekttransistors Q48 zugeführt und macht, wenn M es negativ ist, den Feldeffekttransistor Q48 leitend, so daß ein negatives Signal in den Speicherausgangsknotenpunkt 124 eingespeist wird. Wenn dieses Signal an: Knotenpunkt 122 positiv ist, ist der Feldeffekttransistor Q48 gesperrt, und eine hohe Impedanz oder ein unterbrochener Stromkreis tritt am Ausgangsknotenpunkt 124 auf. Der Pegel am Knotenpunkt 124 entspricht so dem Signal am Ausgangsknotenpunkt der angesteuerten Spalte und damit dem Logikpegel am angesteuerten Speicherplatz mit der bestirnten Adresse, wobei der Logikpegel durch die Art der Dateneinrichtung an diesem Speicherplatz bestimmt ist.

Abblockende p-Bereiche

Es soll daran erinnert werden, daß während der Spaltenansteuerung 63 der ursprünglich 64 negativ voraufgeladenen Spalten-

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ausgangsknotenpunkte In - 64n plötzlich und gleichzeitig auf einen positiven Pegel entladen werden. Das Entladen der Spaltenausgangsknotenpunkte auf einen positiven Pegel erzeugt eine positive Ladung in denjenigen p-Bereichen, die zu den Dateneinrichtungen für die nicht angesteuerten Spalten gehören. Die 32 Zeilendecodierausgangspunkte, die an p-Bereichen 52 (Fig. 1 und 2) ausgebildet sind, befinden sich parallel und benachbart zu den p-Bereichen in der Datenmatrix 12 und den Spaltendecodierbereichen 13. Diese benachbarten p-Bereiche, z.B. 52 und 48, sind durch das n-Halbleitermaterial des Substrats 24 getrennt, so daß im Ersatzschaltbild ein pnp-Transistor entsteht. Wenn die positive Aufladung der Dateneinrichtungs-p-Bereiche (z.B. 48) groß genug wird, besteht die Gefahr, daß ein positives Potential zum Zeilendecodierer-p-Bereich 52 übertragen wird, der seinerseits einen Strom positiver Ladungsträger (Löcher) vom Zeilende codierbereich zur angesteuerten Spalte fließen läßt,die allein negativ geladen ist. Die resultierende Transistorwirkung bringt die Gefahr mit sich, daß der negative Pegel geändert wird, also ein fehlerhafter positiver Pegel an der angesteuerten Spalte auftritt. Ähnliche, aber nicht so gravierende Schwierigkeiten treten als Ergebnis dieser Transistorwirkung zwischen benachbarten p-Bereichen zwischen dem Zeilennegatorbereich 10 und dem Zeilendecodiererbereich 15, den Zeilennegatorbereichen 21 und dem Spaltendecodierbereich 13 sowie zwischen den Ausgangs-NOR-Gattern Ol - 08 und den Knotenpunkten 120 für diese Gatter auf. Für jeden dieser benachbarten p-Bereiche zeigt sich das gleiche Problem: Ein Strom positiver Ladungsträger wird zwischen einem positiv geladenen p-Bereich und einem benachbarten negativ geladenen p-Bereich erzeugt, so daß der erwünschte negative Pegel am letzteren p-Bereich durch einen unerwünschten fehlerhaften positiven Pegel ersetzt wird.

Erfindungsgemäß v/ird diese Schwierigkeit überwunden, indem eine Anzahl von AI-IjI ock-p-Bereichen wie 126 in Fig. 2 vorgesehen wird, die im n-Substrat 24 zwischen den p-Bereichen der oben beschriebenen benachbarten Schaltungsbereiche ausgebildet sind. Diese Abblock-p-Beroiche sind mit der Leitung negativer Spannung -V verbunden und begrenzen mit dem benachbarten positiv geladenen

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p-Bereich einen zusätzlichen pnp-Transistor, der die positiven Ladungsträger sammelt, die den positiv geladenen p-Bereich verlassen (z.B. den Zeilendecodierer), so daß diese Ladungsträger nicht einen benachbarten negativ geladenen p-Bereich (die angesteuerte Spalte) erreichen können. Andere derartige Abblock-p-Bereiche sind in Fig. 1 bei 128 zwischen dem Zeilendecodiererbereich 15 und dem Zeileneingangsnegatorbereich 19, bei 130 und 132 zwischen den Spalteneingangsnegatorbereichen 21 und dem Spaltendecodiermatrixbereich 13 (der Bereich 130 kann eine Verlängerung des Abblock-p-Bereichs 126 sein), sowie bei 134 im Bereich 22 der Ausgangssignalformschaltung zwischen den Ausgangsspalten-NOR-Gattern Ol - 08 und der Doppelnegatorschaltung für g das Ausgangssignal gezeigt. Diese Abblock-p-Bereiche sind auch in den gestrichelt in Fig. 5 zu sehenden Blöcken dargestellt.

Die schnelle, gleichzeitige und positive Aufladung der 63 nicht angesteuerten Spalten bedeutet eine weitere mögliche Ursache für die Änderung des allein negativen Zeilendecodiersignals infolge des Durchgriffs der positiven Signale von den Spaltenausgangsknotenpunkten zu dem Zeilendecodiererausgang über die Zwischenelektrodenkapazität der 64 Dateneinrichtungen in der angesteuerten Zeile, deren Gatteranschlüsse mit dem Zeilendecodiererausgangspunkt verbunden sind. Anders ausgedrückt, es besteht die Möglichkeit eines fehlerhaften positiven Signals am Ausgangsknotenpunkt 108 des Zeilendecodierers, an dem das allein negative Zeilenansteuersignal gewonnen wird. Diese Schwierigkeit % wird im wesentlichen dadurch überwunden, daß anfangs die Spaltenausgang skno tenpunk te über die Einrichtungen QnI - Qn64 während der 0~ -Zeit voraufgeladen werden. Aus Fig. 6 ist ersichtlich, daß der negative Anteil von 0_ -12 Volt im Vergleich zu -8 Volt der vergleichbaren Taktphasen 0 und 0. beträgt. Der größere negative Wert von 0 am Gatter dieser Einrichtungen bewirkt, daß ein größeres negatives Potential an den Spaltenausgangsknotenpunkten angelegt wird, wobei dieses negative Potential über die Zwischenelektrodenkapazität der Dateneinrichtungen in dieser Zeile rückgekoppelt wird, so daß der Decodiererausgangsknotenpunkt noch negativer aufgeladen wird, da dieser Knotenpunkt bereits während

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der 0^-Zeit negativ voraufgeladen wurde. Diese zusätzliche negative Voraufladung am Zeilendecodiererausgangsknotenpunkt während der 0₂ -Zeit dient also dazu, den Effekt des positiven Durchgriffs durch die Dateneinrichtungen zu diesem Ausgangsknotenpunkt während der 0 -Zeit infolge der Spaltenentladung zu kompensieren. Dadurch bleibt der Zeilendecodiererausgangsknotenpunkt 108 für die angesteuerte Zeile im wesentlichen negativ.

Änderung des Ausgangsworts

Der hier beschriebene erfindungsgemäße Speicher liefert ein Ausgangswort 55 am Knotenpunkt 124, das aus einem einzigen Bit besteht. Gewünschtenfalls kann der Speicher im Zeitpunkt seiner Herstellung abgewandelt werden, um ein Ausgangswort mit zwei, vier oder acht Bits zu erzeugen. Zur Gewinnung eines Ausgangsworts mit 2 Bits werden nur 5 der 6 Spaltenansteuereingangssignale Bl B6 verwendet, und einer der Feldeffekttransistoren in jedem der Spalten-NOR-Gatter Cl - C64 wird unwirksam gemacht. Auf diese Weise werden 2 Speicherplätze mit je einer Adresse, die durch 2 Spalten und eine Zeile definiert sind, bei jedem Ablesen angesteuert. Eine weitere notwendige Abwandlung für ein Ausgangswort mit 2 Bits besteht darin, daß anstatt einer Verbindung der Ausgänge aller 8 Ausgangsgatter Ol - 08 zur Bildung eines einzigen Ausgangsanschlusses die Ausgänge der Gatter 01-04 bzw. 05 - 08 verbunden werden, um 2 Ausgangsanschlüsse zu ergeben, wobei ein Bit des Ausgangsworts von jeweils einem dieser Anschlüsse geliefert wird. Das Signal oder Bit am Anschluß von jedem derartigen aus 4 Abschnitten bestehenden Ausgangs-NOR-Gatter entspricht dem gespeicherten Logikpegel an einem der angesteuerten Speicherplätze , und das kombinierte Ausgangswort aus 2 Bits ist die Kombination dieser Logikpegel. Für ein Ausgangswort mit 4 Bits bleiben 2 der Spalteneingangssignale unbenutzt, und 2 der Feldeffekttransistoren in jedem Spalten-NOR-Gatter werden unwirksam gemacht und die Ausgang scatter in Gruppen von jeweils 2 verbunden, um 4 Ausgangsanschlüsse zu schaffen. Wenn ein Ausgangswort mit 8 Bits gewünscht ist, werden ähnlich 3 der Spaltenein-

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gangssignale nicht verwendet, 3 der Einrichtungen in jeder der Spalten-NOR-Gatter unwirksam, und die Ausgänge der 8 Ausgangs-NOR-Gatter werden nicht verbunden, so daß 8 Ausgangsanschlüsse auftreten, von denen jeweils ein Bit gewonnen wird, um ein Ausgangswort mit 8 Bits zu ergeben.

Gewünschtenfalls kann eine Anzahl von Festwertspeicherchips wie oben beschrieben in einem Modul zusammengefasst werden, um die Speicherkapazität des Speichers zu erhöhen. Die unbenutzten Speichereingangssignale können als Chipansteuerbits verwendet werden, um eines der Chips im Modul anzusteuern. Auf diese Weise können für einen 2-Bit-Betrieb, d.h. 2 Ausgangssignale von jedem Speicherchip, 2 derartiger Chips durch die verfügbaren Eingangseignale gesteuert werden, so daß jedes Chip eine Kapazität von 1024 Worten aus jeweils 2 Bits hat, was insgesamt eine " Speicherung von 4096 Bits im kombinierten Speichermodul ergibt. Ähnlich können für einen 4-Bit-Betrieb 2 Signale für die Chipansteuerung verfügbar gemacht werden, so daß die Verwendung von 4 Chips in jedem Speichermodul ermöglicht wird. Jedes Speicherchip kann 512 4-Bit-Worte erzeugen, die Gesamtzahl der verfügbaren Bits für den Modul ist also auf 8192 erhöht. Durch Verwendung dreier der unbenutzten Spaltenansteuersignale zur Chip ansteuerung können 8 Chips im Modul verwendet werden, so daß der Modul eine Kapazität von 16384 Bits aufweist. Die Bestimmung der Anzahl der Bits pro Wort wird im Zeitpunkt der Fertigung der Chips vorgenommen, zu welchem Zeitpunkt die Spaltendecodier- einrichtungen im Spaltendecodierbereich 13 hergestellt und die A Ausgänge der Ausgangs-NOR-Gatter in vorbestimmter Weise wie oben beschrieben verbunden werden.

Zusammenfassung

Durch die Erfindung wird also ein Festwertspeicher angegeben, in den¹, logische Daten in vorbestirrLT.ter Weise an einer Anzahl von Speicherplätzen mit jeweils einer Adresse gespeichert werden. Die Wahl des Logikpegels an einem bestimmten Speicherplatz wird im Zeitpunkt der Speicherfertigung durch wahlweise Herstellung einer wirksamen oder unwirksamen Feldeffekttransistor-Dateneinrichtung an jedem Speicherplatz vorgenommen. Sobald der

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Speicher fertiggestellt worden ist, bleiben die an den Speicherplätzen definierten Logikpegel durch das Speicherablesen unverändert und unbeeinflusst.Die Herstellung des Speichers ist verhältnismäßig billig bei Vorliegen großer Serien, weshalb der erfindungsgemäße Speicher für eine kommerzielle Verwendung in großem Umfang sehr geeignet ist. Der Speicher kann bei niedrigem Leistungsverbrauch betrieben'werden, da von der 4-Phasen-Logik Gebrauch gemacht wird, gemäß der eine Ruhe-Gleichstromleistung weder im Speicherbetrieb noch bei der Unterhaltung der Dateneinrichtungen in ihrem gewünschten logischen Speicherzustand verwendet wird. Der erfindungsgemäße Festwertspeicher kann durch Zeilen- und Spaltenansteuerung abgefragt werden, wobei die Spaltenansteuerung durch Verknüpfung der Spaltendecodiereinrichtungen für jede Datenspalte mit den Dateneinrichtungen in dieser Spalte vorgenommen wird, was zu einer Verringerung der Anzahl derartiger Einrichtungen führt, die für die Spaltenansteuerung erforderlich sind, sowie zu einer weiteren Verringerung des Leistungsverbrauchs während der Speicherplatzansteuerung. Der Festwertspeicher ist ferner zuverlässig im Betrieb und kann abgefragt werden, um eine Ablesung mit wahlfreiem Zugriff sowohl schnell als auch genau vorzunehmen; er ist deshalb für im wesentlichen alle Anwendungszwecke vorteilhaft, bei denen derartige Festwertspeicher in Systeme-zur Verarbeitung von Digitaldaten verwendet werden.

Patentansprüche

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Claims

-29 - 7. Januar 1970 Ε/ΑΧ Meine Akte: G-2481

Patentansprüche

Festwertspeichereinheit mit einem Körper, der eine Anzahl von jeweils mit einer bestimmten Adresse versehenen Speicherplätzen hat, in denen eine Anzahl von Informationsbits in vorbestimmter Weise speicherbar sind, wobei die Bits einen ersten oder zweiten Arbeitslogikpegel darstellen, dadurch gekennzeichnet, daß jeder Speicherplatz entweder durch das Vorhandensein oder durch das Fehlen einer wirksamen Dateneinrichtung (D) im Speicherplatz selbst charakterisiert ist, daß das Vorhandensein einer der wirksamen Dateneinrichtungen (D) in einem Speicherplatz die Speicherung desjersten Logikpegels (-V) im Speicherplatz und das Fehlen einer wirksamen Dateneinrichtung (D) im Speicherplatz die Speicherung des zweiten Logikpegels (+V) in diesem Speicher platz darstellt.

Speichereinheit nach Anspruch 1, dadurch gekenn zeichnet , daß jeder Speicherplatz einen Eingang (r) und einen Ausgang (η) hat, daß eine Einrichtung (Qr) zur Einspeisung eines vorbestimmten Signals (+V) in die Eingänge (r) vorgesehen ist, daß die Dateneinrichtungen (D), wenn sie an den Speicherplätzen vorhanden sind, wirkungsmäßig zwischen die Eingänge (r) und Ausgänge (η) geschaltet sind, und daß die Eingänge (r) und die Ausgänge (η) an denjenigen Speicherplätzen, in denen die Dateneinrichtungen fehlen, wirkungsmäßig an diesen Speicherplätzen voneinander getrennt sind.

Speichereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Dateneinrichtungen (D) eine steuerbare Schalteinrichtung aufweisen, die Steuer eingänge (a) hat und arbeitsmäßig offene oder geschlossene Stromkreise in Abhängigkeit von in den Steuereingang (a) eingespeisten Steuersignalen bilden kann.

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Speichereinheit nach Anspruch 1, gekennzeichnet durch ein Chip aus Halbleitermaterial (10), das ein Substrat (24) eines ersten Leitfähigkeitstyps aufweist, durch einen auf dem Chip (10) ausgebildeten ersten Stromkreis (12), durch Halbleitermaterial (26-48) eines zweiten Ieitfähigkeitstyps, durch einen auf dem Chip (10) ausgebildeten zweiten Stromkreis (16) , der Halbleitermaterial (52) des zweiten Leitfähigkeitstyps aufweist und wirkungsmäßig mit dem ersten Stromkreis (12) verbunden ist, und durch einen Bereich (126) aus Halbleitermaterial des zweiten Leitfähigkeitstyps, der auf dem Chip zwischen dem ersten und zweiten Stromkreis angeordnet ist und das Auftreten einer Transistorwirkung zwischen dem ersten und zweiten Stromkreis verhindert.

Speichereinheit nach Anspruch 1, 3 oder 4, dadurch gekennzeichnet , daß Dateneinrichtungen mit einem Halbleiterelement, das Ausgangselektroden (26-48) und eine Steuerelektrode (24) hat, an jedem Speicherplatz vorhanden sind, daß der Wirkzusammenhang zwischen den Elektroden derjenigen Elemente, die wirksame Dateneinrichtungen bilden, so ist, daß eine Transistorwirkung zwischen den Ausgangselektroden (26-48) erzeugt wird, während die Wirkbeziehung zwischen den Elektroden derjenigen Elemente, die keine wirksamen Dateneinrichtungen bilden, so ist, daß keine Transistorwirkung zwischen den Ausgangselektroden (26-48) erzeugt wird.

Speichereinheit nach Anspruch 5, dadurch gekennzeichnet , daß die Halbleiterelemente einen Quellen- und einen Senkenbereich (26-48) und einen Gatterbereich (24) sowie einen Isolierbereich (50) haben, der mit dem Gatterbereich (24) verbunden ist und sich zwischen dem Quellen- und Senkenbereich (26-48) erstreckt, und daß die Wirksamkeit oder Unwirksamkeit des HaIbleiterelemonts als Dateneinrichtung durch die relative Dicke des Isolierbereichs (50) bestimmt ist, wo dieser mit dem Gatterbereich (24) verbunden ist.

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7. Speichereinheit nach Anspruch 1 oder 6, dadurch gekennzeichnet , daß jeder Speicherplatz einen Ausgangsknotenpunkt (n), eine Einrichtung (Qh) zum Aufladen des Ausgangsknotenpunkts aus einem ersten Arbeitspegel (-V) entsprechend dem ersten Logikpegel (1), eine Einrichtung (COL NOR, ROW NOR) zur Ansteuerung eines vorbestimmten der Speicherplätze, eine Einrichtung (COL NOR, Qr) zum Entladen der Ausgangsknotenpunkte aller nicht angesteuerten Speicherplätze auf einen zweiten Arbeitspegel •(+V) entsprechend dem zweiten Logikpegel (0) und eine Schalteinrichtung (12,14) einschließlich der Datenein- ~

richtungen (D) hat, die wirkungsmäßig mit der Speicher- ™ platzansteuereinrichtung (COL NOR, ROW NOR) verbunden ist und den Ausgangsknotenpunkt (n) des angesteuerten Speicherplatzes auf den zweiten Arbeitspegel (+V) entlädt, wenn eine wirksame Dateneinrichtung (D) am angesteuerten Speicherplatz vorhanden ist, oder den Ausgangsknotenpunkt (n) auf dem ersten Arbeitspegel (-V) hält, wenn keine wirksame Dateneinrichtung (D) am angesteuerten Speicherplatz vorhanden ist.

8. Speichereinheit nach Anspruch 7,dadurch gekennzeichnet, daß die Speicherplätze in einer Anzahl von sich schneidenden Zeilen und Spaltenangeordnet sind, daß ein Speicherplatz jeweils als ein Schnittpunkt % einer der Zeilen und einer der Spalten definiert ist, daß die Speicherplatzansteuereinrichtung eine Zeilen (ROW NOR)- und eine Spalten (COL NOR)-Ansteuereinrichtung hat, und daß die Spaltenansteuereinrichtung (COL NOR) die Entladeeinrichtung für die nicht angesteuerten Speicherplätze bildet.

9. Speichereinheit nach Anspruch 8,dadurch gekennzeichnet , daß die Spaltenansteuereinrichtung eine Signalquelle mit dem zweiten Arbeitspegel (+V) und eine Gattereinrichtung (Qr) hat, die wirkungsgemäßig zwischen den Ausgangsknotenpunkt (n) jedes der Speicherplätze

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und die Signalquelle (+V) geschaltet ist und im Leitungszustand die Ausgangsknotenpunkte (n) an den nicht angesteuerten Speicherplätzen auf dem zweiten Arbeitspegel (+V) entlädt.

10. Speichereinheit nach Anspruch 9, dadurch gekennzeichnet, daß die Dateneinrichtungen eine Schalteinrichtung (QR) haben, die falls vorhanden wirkungsmäßig zwischen den Ausgangsknotenpunkt (n) und die Quelle (+V) geschaltet ist, und daß die Schalteinrichtung (QR) durch den Empfang eines Betätigungssignals (a) von der Zeilenansteuereinrichtung (16) betätigbar ist und bei Betätigung den Ausgangsknotenpunkt (n) eines angesteuerten Speicherplatzes auf den zweiten Arbeitspegel (+V) entlädt.

11. Speichereinheit nach Anspruch 1 oder 9, dadurch gekennzeichnet , daß eine Anzahl von sich schneidend en Zeilen und Spalten vorgesehen ist, daß der Schnittpunkt einer Spalte und einer Zeile jeweils einen Speicherplatz bildet, daß die Ansteuereinrichtung eine Einrichtung (ROW NOR) zur Ansteuerung einer der Zeilen und eine Einrichtung (COL NOR) zur Ansteuerung einer der Spalten hat, um einen der Speicherplätze anzusteuern, daß die Spalten jeweils einen Ausyangsknotenpunkt (n) und einen Bezugsknotenpunkt (r), Quollen mit einem ersten (-V) und einem zweiten (+V)Signalpegcl , eine Einrichtung (Qn) zur wirkungsmäßigen Verbindung der />.usgangsknotenpunkte aller Spalten mit der Quelle des ersten Signalpegels (-V) und normalerweise zum Aufladen der /lusgangsknotenpunkte (n) auf den ersten Pegel (-V) sowie eine Einrichtung (Qr) zum wirkungsmäßigen Verbinden des Lezugsknotenpunkts (r) mit der Quelle des zweiten Signalpegels (+V) haben, und daß die Spaltenansteuereinrichtung (COL iJOR) eine Gattereinrichtung (QC₁-QC,) für jede

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Spalte und eine Einrichtung (20) zur Betätigung der jeder nicht angesteuerten Spalte zugeordneten Gattereinrichtung zum wirkungsmc'ißi gon Verbinden der /\usgangsknotenpunkte (n) dieser Spalter, mit den Bezugsknotenpunkten (r) dieser Spalten

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hat, damit die Ausgangsknotenpunkte (η) auf den zweiten Pegel (+V) aufgeladen werden.

12.Speichereinheit nach Anspruch 11, d a du r c h gekennzeichnet , daß die wirksamen Schalteinrichtungen (QR) wirkungsmäßig zwischen den Spaltenausgangsknotenpunkt (n) und den Spaltenbezugspunkt (r) geschaltet sind, betätigbar mit der Zeilenansteuereinrichtung (16) verbunden sind, und, falls an einem gegebenen Speicherplatz vorhanden und durch ein Signal (a) von der Zeilenansteuereinrichtung (16) betätigt, wirkungsmäßig den Spaltenausgangsknotenpunkt (n) und den Spaltenbezugspunkt (r) verbinden, um den Ausgangsknotenpunkt (n) auf den zweiten Pegel (+V) aufzuladen. ύ

13. Speichereinheit nach Anspruch 1, gekennzeich net durch eine Einrichtung zur Ansteuerung entweder eines einzigen Speicherplatzes oder einer vorbestimmten Anzahl der Speicherplätze, durch eine Ausgangsschaltung mit einer Anzahl von Eingängen und Ausgängen, durch eine Einrichtung zum wahlweisen wirkungsmäßigen Verbinden jedes Eingangs der Ausgangsschaltung mit einem anderen der angesteuerten Speicherplätze, und durch eine Einrichtung zum wahlweisen Verbinden der Ausgänge der Ausgangsschaltung in vorbestimmter Anordnung, um eine Anzahl von Ausgangssignalen gleich der vorbestimmten Anzahl der angesteuerten Speicherplätze zu bilden, wobei jedes der Ausgangssignale den Logikpegel des an- ύ gesteuerten Speicherplatzes oder der angesteuerten Speicherplätze entspricht, um dadurch ein einzelnes Ausgangswort zu bilden, das eine vorbestimmte Anzahl von Bits gleich der vorbestimmten Anzahl der angesteuerten Speicherplätze hat.

14.Speichereinrichtung nach Anspruch 1, d a d u r c h gekennzeichnet , daß die Speicherplätze eine Anzahl von sich schneidenden Zeilen und Spalten haben, daß jede Spalte einen Ausgangsknotenpunkt (n), einen Bezugsknotenpunkt (r), eine Schalteinrichtung (QC), die wirkungsmäßig zwischen den Ausgangsknotenpunkt und den Bezugsknoten-

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punkt jeder Spalte geschaltet sind, eine erste und zweite Quelle mit dem ersten (-V) bzw. zweiten (+V)Potentialpegel, eine Einrichtung (Qn) zum wirkungsmäßigen Verbinden der Ausgangsknotenpunkte (n) mit der ersten Potentialquelle, um die Ausgangsknotenpunkte (n) auf den ersten Pegel (-V) aufzuladen, und eine Einrichtung (Qr) zum wirkungsmäßigen Verbinden der Bezugsknotenpunkte (r) mit der zweiten Potentialquelle (+V) hat, daß die Schalteinrichtung (QC) eine Steuereinrichtung zum Empfang von Eingangsspaltendaten (b) hat, daß die Eingangsdaten (b) an allen nicht angesteuerten Spalten die zugehörige Schalteinrichtung (QC) leitend machen, daß die Eingangsdaten (b), die in die Schalteinrichtung (QC) an der angesteuerten Spalte eingespeist sind, diese sperren, und daß die Schalteinrichtung (QC) in den nicht angesteuerten Spalten dadurch wirkungsmäßiy die Ausgangsknotenpunkte (n) mit den Bezugsknotenpunkten (r) verbindet, damit die Ausgangsknotenpunkte (n) in den nicht angesteuerten Spalten auf den zweiten Pegel (+V) aufgeladen werden.

15. Speichereinheit nach Anspruch 1, dadurch gekennzeichnet , daß jeder Speicherplatz einen Eingang (r) und einen Ausgang (n) , eine Quelle mit einem ersten (-V) und einem zweiten (+V) Signalpegel entsprechend dem ersten (O) bzw. zweiten (1) Logikpegel, eine Einrichtung (Qn) , die normalerweise die Ausgänge (n) auf den ersten Signalpegel (-V) auflädt, eine Einrichtung (Qr,Cn) zum Einspeisen des zweiten Signals (+V) in die Ausgänge (n) aller nicht angesteuerten Speicherplätze, eine Einrichtung (Qo), die wirkungsmäßig zwischen den Eingang und Ausgang des angesteuerten Speicherplatzes zum Erfassen von dessen Logikpegel und zur Bestimmung, ob der erste (-V) oder der zweite (+V) Signalpegel am Ausgang (n) des angesteuerten Speicherplatzes erzeugt wird, und eine Ausgangseinrichtung (22) hat, die wirkungsmäßig zwischen die Ausgänge der Speicherplätze geschaltet ist und ein Ausgangssignal (55) in Übereinstimmung mit demjenigen des ersten (-V) und zweiten (+V) Signalpegels erfolgt, das durch die erfassende Einrichtung (Qo) am Ausgang des angesteuerten

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Speicherplatzes gewonnen wird, um dadurch eine Anzeige des dort gespeicherten Logikpegels vorzunehmen.

16. Speichereinheit nach Anspruch 15, dadurch gekennzeichnet, daß die Speicherplätze in einer Anzahl von sich schneidenden Zeilen und Spalten angeordnet sind, daß die Spalten jeweils einen Ausgangsknotenpunkt (η) haben, der den Speicherplatzausgang bildet, daß die signaleinspeisende Einrichtung (Qr,Cn) eine Einrichtung (Cn) zum Entladen der Ausgangsknotenpunkte (η) aller nicht angesteuerten Spalten auf den zweiten Signalpegel (+V) hat, daß die erfassende •Einrichtung (Qo) eine Einrichtung zum Entladen des Ausgangsknotenpunkts der angesteuerten Zeile und dem ersten Signalpegel (-V), wenn der erste Logikpegel (o) am angesteuerten " Speicherplatz erfasst wird, und zum Halten des Ausgangs (n) der angesteuerten Zeile auf dem zweiten Signalpegel hat, wenn der zweite Logikpegel (1) am angesteuerten Speicherplatz erfaßt wird.

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