DE19943385B4 - Verfahren zur Herstellung einer elektrischen Verbindung zwischen der Vorder- und Rückseite von Halbleiterchips - Google Patents

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Abstract

Verfahren zur Herstellung einer elektrischen Verbindung zwischen der Vorder- und Rückseite von Halbleiterchips im Waferprozess, welches die Schritte aufweist:
– Zerteilen eines Wafers (12) entlang Trennlinien (15) in die mit der Rückseite auf eine Folie (13) aufgeklebten Halbleiterchips (16),
– Aufbringen einer Metall-Keimbildnerschicht (17) im Bereich der Trennlinien (15) mindestens abschnittsweise auf die Vorderseite sowie einen damit zusammenhängenden Kantenbereich der Halbleiterchips (16),
– Bestrahlung der Metall-Keimbildnerschicht (17) zur Erzeugung von Metallkeimen an der Schichtoberfläche und
– Ausbildung mindestens einer auf der Vorderseite und dem Kantenbereich oder den Kantenbereichen zusammenhängenden und bis an die Rückseite der Halbleiterchips (16) reichenden Leiterbahn (19) durch chemische Metallisierung auf den bestrahlten Abschnitten der Schichtoberflächen.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer elektrischen Verbindung der Vorder- und Rückseite von Halbleiterchips.
  • Bei bestimmten integrierten Schaltungen bzw. Halbleiterchips muß das Substrat für die Funktionsfähigkeit der Schaltung mit einem vorgegebenen Bezugspotential (z. B. Erde) verbunden werden. Dies erfolgt üblicherweise durch Verbinden der Chiprückseite, d.h. Substratseite, mit dem Bezugspotential.
  • Bei der Häusung von Halbleiterchips kann dies durch Kontaktieren der Chiprückseite mittels eines dafür vorgesehenen Bausteinanschlusses erfolgen. Beim Aufbringen des Halbleiterchips auf eine Spinne wird die Rückseite des Halbleiterchips direkt mit einer Metallfläche der Spinne verbunden. Die Metallfläche kann wiederum mit einem Bausteinanschluß, der im Betrieb der Schaltung mit dem vorgegebenen Bezugspotential verbunden ist, oder gehäuseintern mit einem mit dem vorgegebenen Bezugspotential verbundenen Anschluß oder Pad kontaktiert sein. Wesentlich ist hierbei, daß die Kontaktierung der Chiprückseite im Prozeß der Gehäusung des Halbleiterchips erfolgt.
  • Bei einer gehäuselosen Montage des Halbleiterchips, beispielsweise durch Aufkleben auf eine gedruckte Leiterplatte, sind allerdings andere Verfahren zur Kontaktierung der Chiprückseite erforderlich.
  • Insbesondere bei der sogenannten Flip-Chip-Technologie sind auf der Chipvorderseite, d.h. der Chip-Oberfläche, lediglich Umverdrahtungen und ein Lotkugelaufbau vorgesehen. Der Halbleiterchips wird hierbei mit der Chipvorderseite nach unten (daher der Ausdruck „Flip-Chip") auf einem Substrat, das ähnlich einer Leiterplatte einen Verdrahtungsaufbau zum Verbinden der auf dem Substrat anzubringenden Halbleiterchips aufweist, plaziert und durch Erhitzen der Lotkugeln elektrisch mit dem Substrat verbunden. Die Chiprückseite, die jetzt freiliegt, muß gesondert mit dem Bezugspotential verbunden werden. Dies kann beispielsweise durch eine Umkontaktierung von der Chiprückseite auf die Chipvorderseite erfolgen.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Erzeugung einer solchen Umkontaktierung anzugeben, das auf einfache Art und Weise eine sichere elektrische Verbindung von Vorder- und Rückseite von Halbleiterchips ermöglicht.
  • Diese Aufgabe wird durch ein Verfahren mit den Merkmalen von Patentanspruch 1 gelöst. Bevorzugte Weiterbildungen des Verfahrens sind den abhängigen Patentansprüchen entnehmbar.
  • Aus der DE 197 313 46 A1 ist ein Verfahren zur Herstellung von Leiterbahnstrukturen auf einem nichtleitenden Trägermaterial, bekannt. Bei diesem Verfahren wird eine Metall-Keimbildnerschicht, die Schwermetallkomplexe enthält, auf ein nichtleitendes Trägermaterial aufgebracht. Das Schichtmaterial enthält hierzu mikroporöse oder mikrorauhe Trägerpartikel, an welche organische, nichtleitende Schwermetallkomplexe angebunden sind. Im Bereich von zu erzeugenden Leiterbahnstrukturen wird die Metall-Keimbildnerschicht mit elektromagnetischer Strahlung im UV-Bereich bestrahlt, wodurch Schwermetallkeime freigesetzt werden. Die Trägerpartikel werden durch Ablation freigelegt und die Schwermetallkeime durch ein Aufbrechen des angebundenen Schwermetallkomplexes freigesetzt. Anschließend wird der bestrahlte Bereich zur Ausbildung von Leiterbahnstrukturen chemisch-reduktiv metallisiert.
  • Ein wesentlicher Gedanke der Erfindung ist die Adaption des aus der DE 197 313 46 A1 bekannten Verfahrens zur Chip- Rückseiten- und Vorderseiten-Verbindung noch während des Wafer-Prozesses.
  • Hierbei wird insbesondere nach einem Zersägen eines Wafers in Halbleiterchips, die sich noch auf der Sägefolie befinden, eine Metall-Keimbildnerschicht, insbesondere ein fotosensitiver Lack, zumindest abschnittsweise auf die Vorderseite sowie die Ränder der Halbleiterchips aufgebracht.
  • Im Bereich von zu erzeugenden Leiterbahnen für die Vorder-/Rückseiten-Umkontaktierung der Halbleiterchips werden durch Bestrahlung Schwermetall-Keime in der schwermetallhaltigen Schicht gebildet. Durch eine chemische Metallisierung werden dann auf den Schwermetall-Keimschichten elektrisch leitende Bereiche gebildet, die sich zumindest teilweise von der Vorderseite über die Ränder bis zur Rückseite der Halbleiterchips erstrecken. Die Bereiche stoßen an eine metallisierte Rückseite und bilden elektrische Verbindungen von der Vorder- zur Rückseite der Halbleiterchips.
  • Ein Vorteil dieses Verfahrens ist darin zu sehen, daß auf einfache und sichere Art und Weise gut haftende Leiterbahnen zur Kontaktierung der Vorder- und Rückseite eines Halbleiterchips während des Herstellungsprozesses der Halbleiterchips ausgebildet werden können. Dadurch ist die Rückseite, d.h. die Substratseite, der Halbleiterchips elektrisch mit der Vorderseite verbunden, und eine gesonderte Kontaktierung der Rückseite in einem nachfolgenden Herstellungsschritt, beispielsweise beim Gehäusen, entfällt. Für eine gehäuselose Montage der Halbleiterchips oder für die „Flip-Chip"-Technologie eignet sich dieses Verfahren deshalb besonders.
  • Um eine besonders sichere elektrische Verbindung zwischen Vorder- und Rückseite der Halbleiterchips zu erhalten, wird vorzugsweise auch die Rückseite zumindest teilweise mit der Metall-Keimbildnerschicht bedeckt und die weiteren Verfahrensschritte werden auch auf diese Rückseitenbereiche angewandt. Dadurch werden Umverdrahtungen zwischen Vorder- und Rückseite der Halbleiterchips geschaffen, die sowohl Teile der Vorderseite als auch der Rückseite der Halbleiterchips überdecken und diese sicher kontaktieren.
  • Vorzugsweise wird die Metall-Keimbildnerschicht im wesentlichen im Bereich der Trennlinien (Sägelinien) des Wafers zwischen den Halbleiterchips aufgebracht. Besonders bevorzugt bedeckt die Metall-Keimbildnerschicht im wesentlichen die Ecken der Halbleiterchips. Insbesondere bei Anwendung der Wafer-Scale-Drucktechnologie zum Aufbringen der schwermetallhaltigen Schicht ist es vorteilhaft, die Metall-Keimbildnerschicht nur in den oben genannten Bereichen aufzubringen, um einerseits Material zu sparen und andererseits zusätzliche Schritte zur Entfernung von nicht zur Umkontaktierung erforderlichen Schichtabschnitten zu vermeiden.
  • Das Aufbringen der Metall-Keimbildungsschicht auf der Rückseite des Wafers bzw. der Halbleiterchips wird allerdings durch die Sägefolie erschwert, so daß diese vorzugsweise auf der Rückseite der Halbleiterchips perforiert ist. Eine Perforation der Sägefolie ist insbesondere im Bereich der Sägelinien und der Ecken der Halbleiterchips vorgesehen. Speziell wird die Metall-Keimbildnerschicht in Form kreisförmiger Bereiche auf die Schnittpunkte der Sägelinie aufgebracht, beispielsweise aufgedruckt oder aufgespritzt. Ein kreisförmiger Bereich der Metall-Keimbildnerschicht in einem Schnittpunkt zweier Sägelinien bedeckt vorteilhafterweise vier Halbleiterchips, d.h. die Ecken vier unterschiedlicher Halbleiterchips, so daß hierdurch auf einfache Art und Weise lediglich mittels relativ weniger Perforationen bzw. Bereiche der schwermetallhaltigen Schicht eine Rückseitenverbindung für die Halbleiterchips eines Wafers geschaffen werden kann.
  • Die Metall-Keimbildnerschicht weist vorzugsweise Palladium oder Palladium-Verbindungen in Komplex-Form auf. Diese benötigen zur Einleitung strukturierender Spaltungsreaktionen eine Bestrahlung mit wesentlich geringerer Energiedichte als andere Schwermetallverbindungen.
  • Die gezielte Bestrahlung erfolgt vorzugsweise mittels eines Mask-Aligners oder Steppers. Der Mask-Aligner bzw. Stepper arbeitet mit einer UV-Strahlung, die Palladium oder Palladium-Verbindungen an der Oberfläche der Schicht zur Bildung von Palladium-Keimschichten freisetzt. Mask-Aligner bzw. Stepper werden in der Halbleiter-Technologie zur Belichtung der Wafer mit den durch Belichtungsmasken vorgegebenen Strukturen benutzt. Dies ermöglicht einen einfachen Einbau des erfindungsgemäßen Verfahrens in den Verfahrensablauf bzw. die Prozeßabfolge zur Herstellung integrierter Schaltungen, indem beispielsweise eine besondere Maske zum Belichten der schwermetallhaltigen Schichten vorgesehen wird.
  • Vorzugsweise kann die Lichtstrahlung durch einen Laser (speziell einen KrF-Excimerlaser mit λ = 248 nm) erzeugt werden, der aufgrund seines geringen Strahldurchmessers die Ausbildung von besonders feinen Leiterbahnen bzw. elektrischen Verbindungen ermöglicht. Ferner bringt die hohe Strahlungsintensität des Lasers den Vorteil, daß die Schwermetallschicht zur Bildung von Schwermetall-Keimschichten nur sehr kurz bestrahlt werden muß.
  • Im Chip-Verbund, d.h. wenn die Halbleiterchips noch auf der Sägefolie aufgeklebt sind, kann bei der gezielten Bestrahlung mittels eines Lasers durch Erhöhen der Strahlungsintensität (Fokussierung) desselben gezielt in die Schicht gebohrt werden. Da die zur Oberflächenaktivierung eingesetzte unfokussierte Laserstrahlung nur in die Schichtoberfläche eindringt, ist dies zur Bildung vertikaler Schwermetall-Keimschichten an den Rändern der Halbleiterchips, notwendig. Im Bereich der Sägelinien wird dadurch die vertikale Bekeimung, d.h. Bildung von Schwermetall-Keimschichten längs der Chipränder ermöglicht. Infolge der Fokussierung dringt die Laserstrahlung an der Bohrstelle tief in die Schicht ein und bekeimt die Ränder des Bohrlochs. Somit kann bei der anschließenden Metallisierung die Leiterbahn in das Bohrloch „hineinwachsen".
  • Das erfindungsgemäße Verfahren ermöglicht auch die Herstellung von Umverdrahtungen einzelner Leiterbahnen von den Pads auf die Chiprückseite; dies ist insbesondere zum Stapeln der Halbleiterchips zu Multichip-Modulen oder zum Speicherstapeln (Chip-Stacking) vorteilhaft.
  • Weitere Vorteile und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung. In der Zeichnung zeigt:
  • 1 ein Ausführungsbeispiel einer elektrischen Verbindung der Vorder- und Rückseite eines Halbleiterchips, nach der Wafer-Scale-Drucktechnologie,
  • 2 die Verfahrensschritte zur Verbindung der Vorder- und Rückseite von Halbleiterchips eines Wafers mittels Wafer-Scale-Drucktechnologie, und
  • 3 die Verfahrensschritte zur Erzeugung einer Fine-Pitch-Umverdrahtung von der Vorderseite auf die Rückseite von Halbleiterchips für das Chip-Stacking.
    •
  • In 1 ist ein Ausführungsbeispiel eines Halbleiterchips 10 mit einer elektrischen Verbindung 11 zwischen Vorder- und Rückseite des Halbleiterchips 10 dargestellt. Die elektrische Verbindung 11 ist dabei in Form einer die Ecken des Halbleiterchips umhüllenden Abdeckung ausgebildet. Die Form dieser Abdeckung entsteht durch ein Verfahren, das die Wafer- Scale-Drucktechnologie verwendet und im folgenden beschrieben wird.
  • Die Schritte zur Durchführung dieses Verfahrens sind in 2 dargestellt. Im ersten Schritt S1 wird die Rückseite eines Wafers 12 vollflächig, beispielsweise durch Sputtermetallisierung oder durch einen Maskendruck, mit Palladium-dotiertem Lack beschichtet und anschließend durch chemische Metallisierung metallisiert. Diese Metallisierung ist zur Verbindung der Chiprückseiten, also zur Bildung von Substratanschlüssen der einzelnen Halbleiterchips, mit einem vorgegebenen Bezugspotential erforderlich.
  • Nach der Metallisierung der Rückseite des Wafers wird in einem zweiten Schritt S2 der Wafer 12 auf eine perforierte Sägefolie 13 derart aufgeklebt, daß die metallisierte Rückseite des Wafers mit der Folie klebend verbunden ist. Die Perforierungen 14 der Sägefolie geben dabei die Druckpositionen für die in 1 dargestellten elektrischen Verbindung, welche die Chipecken überdecken, zwischen Chip-Rückseite und -Vorderseite vor. Die Perforierungen 14 liegen dazu insbesondere über den Sägelinien 15 des Wafers und sind als Öffnungen so groß ausgebildet, daß damit der Wafer mit Lack beschichtbar ist.
  • Im dritten Schritt S3 des Verfahrens wird der Wafer in Halbleiterchips 16 gesägt und gegebenenfalls gereckt.
  • In einem vierten Schritt S4 wird ein Palladium-dotierter Lack mittels der Wafer-Scale-Drucktechnologie sowohl auf der Vorderseite als auch auf der Rückseite des gesägten Wafers aufgebracht. Der Lack wird auf der Vorderseite und auf der Rückseite des Wafers insbesondere in Form kreisförmiger Bereiche 17 derart aufgebracht, daß er die Schnittpunkte der Sägelinien 15 und damit jeweils die Ecken von vier Halbleiterchips bedeckt. Für eine elektrisch gute Verbindung zwischen der Vorderseite und der Rückseite eines Halbleiterchips ist es vorteilhaft, die elektrische Verbindung bzw. Umverdrahtung von der Vorderseite auf die Rückseite des Halbleiterchips an den vier Ecken desselben vorzunehmen. Dafür ist das oben geschilderte Verfahren mit einem geringen Aufwand besonders gut geeignet. Für eine elektrisch noch bessere Verbindung können aber auch beispielsweise die gesamten Sägelinien 15 des gesägten Wafers 16 mit Lack überdeckt werden. In diesem Fall sind nach dem Verfahren die Kanten jedes Halbleiterchips von einer elektrisch leitenden Verbindung zwischen Vorderseite und Rückseite desselben bedeckt.
  • In einem fünften Schritt S5 wird nun der Lack, der im vierten Schritt S4 aufgebracht wurde, sowohl auf der Vorderseite als auch auf der Rückseite des Wafers mittels eines (nicht dargestellten) UV-Lasers belichtet. Der Laser bewirkt ein Bekeimen, d.h. die Ausbildung von Palladium-Keimschichten, im Lack, die in einem darauffolgenden Schritt zur Metallisierung und insbesondere Bildung von Leiterbahnen dienen. Je nach gewünschter Umkontaktierung kann der Laser entweder alle Lackbereiche des Wafers vollflächig belichten oder in die Lackbereiche des Wafers Leiterbahnen „schreiben".
  • Durch das „Schreiben" der Leiterbahnen in die Lackschichten können besonders feine Leiterbahnen erzeugt werden. Dies bietet sich beispielsweise bei der Stapelung von Halbleiterchips (Chip-Stacking) an. Hierbei werden von mehreren Punkten der Vorderseite des Halbleiterchips ausgehende feine Leiterbahnen auf die Rückseite des Halbleiterchips (die hierzu nicht vollständig metallisiert sein darf) umverdrahtet, um dort beispielsweise über Lotkugeln mit Metallisierungsflecken auf der Vorderseite eines auf den Halbleiterchip gestapelten weiteren Halbleiterchips elektrisch verbunden zu werden.
  • Anstelle der Laserstrahlung ist auch eine Belichtung des Lacks mittels Belichtungsmasken, die aus der Halbleiter fertigung bekannt sind, möglich. Diese Methode erfordert eine kürzere Gesamtbelichtungszeit als eine Belichtung mit einem Laser, der zeitlich hintereinander die einzelnen Lackbereiche belichtet. Mittels der Maskentechnik kann flächenmäßig ein sehr großer Bereich, insbesondere der gesamte Wafer, gleichzeitig belichtet werden. Die Methode eignet sich insbesondere für die rationelle und schnelle Massenfertigung von Umverdrahtungen zwischen der Vorder- und Rückseite der Halbleiterchips.
  • In einem sechsten Schritt S6 wird der belichtete Lack 18 chemisch-reduktiv durch die Abscheidung von beispielsweise Cu oder Ni oder Au auf den belichteten Bereichen metallisiert. Die belichteten Bereiche 18 sind damit zu metallisierten Bereichen 19 geworden. Hierbei wirkt sich besonders vorteilhaft die starke Bindungswirkung der Palladium-Keimschichten aus, die eine große Haftfähigkeit der Umverdrahtung bzw. elektrischen Verbindung trotz der unebenen Chipkanten, die eine Haftung von Leiterbahnen zusätzlich erschweren, bewirken. Zudem bewirken die Palladium-Keimschichten bei der chemischen Metallisierung, daß sich besonders dicke Leiterbahnen bzw. elektrische Verbindungen auf dem belichteten Lack ausbilden. Dies hat eine Herabsetzung des Widerstandes der Umverdrahtung und damit eine hohe Stromleitfähigkeit der Umverdrahtung zur Folge.
  • In 3 ist die Anwendung des Verfahrens zur Erzeugung einer Fine-Pitch-Umverdrahtung, d.h. einer Umverdrahtung mit sehr feinen Leiterbahnen, von der Vorderseite auf die Rückseite von Halbleiterchips für das Chip-Stacking oder die Bildung von Multichip-Modulen dargestellt.
  • Vorbereitend für die Umverdrahtung werden Aluminium-Pads 20–23 der Halbleiterchips 24–25 mittels eines Zinkatprozesses abgedeckt.
  • In einem ersten Schritt S10 des Verfahrens wird der bereits gesägte Wafer mit einer schwermetallhaltigen Schicht, insbesondere einem Palladium-dotierten Lack, vollständig im Bereich des Sägespannrings bedeckt. Es werden sowohl die Ränder und insbesondere Pads der Halbleiterchips 25–25 als auch die Sägelinien 26 zwischen den Halbleiterchips des Wafers bedeckt.
  • In einem zweiten Schritt S11 werden, ausgehend von jedem Pad 20–23, leiterbahnförmige Strukturen 27 bis 30 in dem Bereich der Sägelinie 26 vorzugsweise mit einem Laser belichtet. Die Belichtung bekeimt, d.h. bildet Schwermetall-Keimschichten an der Oberfläche der schwermetallhaltigen Schicht aus (laterale Bekeimung).
  • In einem dritten Schritt S12 wird mittels fokussierter Laserstrahlung in der Sägelinie und auf dem Pad jeweils an den Enden der im zweiten Schritt belichteten leiterbahnförmigen Strukturen 27–30 in den Lack gebohrt. Durch das Bohren mittels des Lasers wird zugleich die Metall-Keimbildnerschicht in den Laserbohrungen 31–35 vertikal bekeimt, d.h. es werden an der Wandung des in die Schicht gebohrten Lochs Schwermetall-Keimschichten gebildet.
  • In einem vierten Schritt S13 werden die unbelichteten Lackabschnitte 39 durch Entwickeln chemisch herausgelöst. Es bleiben nur die belichteten Bereiche des Lacks übrig. In den Figuren ist nur der lackfreie Bereich 24 in der Sägelinie 26 des Wafers dargestellt.
  • Schließlich wird in einem fünften Schritt S14 eine chemisch reduktive Metallisierung, insbesondere mit Cu oder Ni oder Au, der bekeimten Schichten zur Ausbildung von Leiterbahnen auf die Strukturen 27–30 durchgeführt. In diesem Schritt werden die durch die laterale und vertikale Bekeimung erzeugten Schwermetall-Keimschichten dadurch metallisiert, daß sich auf den leiterbahnförmigen Strukturen Cu oder Ni oder Au selektiv abscheidet. Dabei bilden sich ausreichend dicke metallisierte Leiterbahnen 40–43 aus, die sehr haftfest sind.
  • Das Material für die Metall-Keimbildnerschicht enthält bevorzugt mikroporöse oder mikrorauhe Trägerpartikel, deren Oberfläche eine Haftvermittlerwirkung bzgl. der aus dem Schwermetallkomplex herausgelösten Schwermetallkeime ausübt. Bei der auf die Bestrahlung zur Oberflächeaktivierung folgenden Metallisierung wächst das eingesetzte Metall in die Poren der Trägerpartikel hinein, wodurch eine ausgezeichnete Haftung der Metallisierungsschicht auch an den Kanten zwischen Vorderseite und Randbereich bzw. zwischen Randbereich und Rückseite der Chips erreicht wird. Die Bestrahlung bewirkt neben dem Aufbrechen des bevorzugt eingesetzten organischen, nichtleitenden Schwermetallkomplexes ein Freilegen der Mikroporen auf der Partikeloberfläche. Die Trägerpartikel sollten bevorzugt gegenüber der Aktivierungsstrahlung beständig sein, so daß bevorzugt anorganischmineralische Trägerpartikel eingesetzt werden. Besonders eignen sich Trägerpartikel aus pyrogener Kieselsäure mit einer BET-Oberfläche von über 100 m2/g oder Aerogele. Der Metall-Keimbildner und die Trägerpartikel sind in einer an sich bekannten Polymer- bzw. Lackmatrix eingebettet, die sich mittels bekannter Lackbeschichtungsverfahren der Halbleitertechnologie leicht auf die Chipoberfläche aufbringen läßt und dort eine gute Haftfestigkeit aufweist.
  • Die sich an die Oberflächenaktivierung anschließende Metallisierung erfolgt mit einem an sich bekannten chemischreduktiven Metallisierungsverfahren, beispielsweise in einem außenstromlosen Kupferbad.
  • Die Ausführung der Erfindung ist nicht auf die oben beschriebenen Beispiele beschränkt, sondern auch in einer Vielzahl von Abwandlungen möglich, die im Rahmen fachmännischen Handels liegen.
  • Die Bestrahlung der Metall-Keimbildnerschicht erfolgt mit elektromagnetischer Strahlung, deren Wellenlänge spezifisch auf das Schichtmaterial, insbesondere auf die Aktivierungseigenschaften der eingesetzten Metallverbindung, abgestimmt ist. Während, wie oben erwähnt, bei Pd-Komplexverbindungen UV-Licht, speziell mit einer Wellenlänge um 250 nm, vorteilhaft eingesetzt wird, kann für andere Verbindungen Strahlung aus dem Bereich vom sichtbaren Licht bis hinein in den Röntgenstrahlungsbereich zweckmäßig sein. Auch für den letztgenannten Bereich stehen zur Realisierung des Verfahrens grundsätzlich bekannte Anlagen bereit, wie sie bei der Röntgen- bzw. Elektronenstrahllithographie in der Halbleitertechnologie seit längerem genutzt werden.
  • Die Bestrahlung kann, je nach Notwendigkeit des konkreten Einsatzfalles, mit einer thermischen Behandlung kombiniert sein – bevorzugt wird aber im Interesse einer hohen Begrenzungsschärfe der aktivierten Oberflächenbereiche und damit einer vorteilhaften Kantenschärfe der letztlich erhaltenen Leiterbahnen ohne eine zusätzliche Erwärmung gearbeitet.
    • 10
    Halbleiterchip
    11
    elektrische Verbindung
    12
    Wafer
    13
    perforierte Sägefolie
    14
    Perforierung
    15
    Sägelinie
    16
    Halbleiterchips
    17
    kreisförmiger Bereich (Pd-dotierter Lack)
    18
    kreisförmiger belichteter Bereich
    19
    kreisförmiger metallisierter Bereich
    20–23
    Aluminium-Pad
    24–25
    Halbleiterchip
    26
    Sägelinie
    27–30
    leiterbahnförmige Struktur
    31–38
    Laserbohrungen
    39
    unbelichteter Lack
    40–43
    metallisierte Leiterbahn

Claims (10)

  1. Verfahren zur Herstellung einer elektrischen Verbindung zwischen der Vorder- und Rückseite von Halbleiterchips im Waferprozess, welches die Schritte aufweist: – Zerteilen eines Wafers (12) entlang Trennlinien (15) in die mit der Rückseite auf eine Folie (13) aufgeklebten Halbleiterchips (16), – Aufbringen einer Metall-Keimbildnerschicht (17) im Bereich der Trennlinien (15) mindestens abschnittsweise auf die Vorderseite sowie einen damit zusammenhängenden Kantenbereich der Halbleiterchips (16), – Bestrahlung der Metall-Keimbildnerschicht (17) zur Erzeugung von Metallkeimen an der Schichtoberfläche und – Ausbildung mindestens einer auf der Vorderseite und dem Kantenbereich oder den Kantenbereichen zusammenhängenden und bis an die Rückseite der Halbleiterchips (16) reichenden Leiterbahn (19) durch chemische Metallisierung auf den bestrahlten Abschnitten der Schichtoberflächen.
  2. Verfahren nach Anspruch 1, bei dem die Folie (13) zum Aufbringen der Metall-Keimbildnerschicht auf der Rückseite der Halbleiterchips im Bereich der Trennlinien (15) perforiert (14) ist und auch die Rückseite der Halbleiterchips (16) zumindest abschnittsweise mit der Metall-Keimbildnerschicht (17) bedeckt wird.
  3. verfahren nach Anspruch 1 oder 2, bei dem die Metall-Keimbildnerschicht (17) im Wesentlichen kreisförmig auf Schnittpunkte der Trennlinien (15) aufgebracht wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Metall-Keimbildnerschicht (17) so aufgebracht wird, dass sie im Wesentlichen die Eckbereiche der Halbleiterchips bedeckt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Metall-Keimbildnerschicht (17) in gleichmäßiger Verteilung mikroporöse oder mikroraue Trägerpartikel aufweist, an deren Oberfläche sich im Bestrahlungsschritt die Metallkeime ausbilden.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Metall-Keimbildnerschicht (17) mittels der Wafer-Scale-Drucktechnologie aufgebracht wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem eine Metall-Keimbildnerschicht (17) mit einem organischen nicht-leitenden Schwermetallkomplex aufgebracht wird.
  8. Verfahren nach Anspruch 7, bei dem eine Metall-Keimbildnerschicht (17) mit einem Pd-Komplex oder einem Pd-haltigen Komplex aufgebracht wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem im Bestrahlungsschritt eine gezielte Bestrahlung von vorbestimmten Bereichen der Metall-Keimbildnerschicht (17) mittels eines Mask-Aligners oder Steppers zur gezielten Erzeugung von Metallkeimen ausgeführt wird.
  10. Verfahren nach einem der vorangehenden Ansprüche, bei dem der Bestrahlungsschritt mittels eines UV-Lasers ausgeführt wird, leiterbahnförmige Strukturen (27, 28, 29, 30) belichtet werden und die Strahlung des UV-Lasers so auf Enden der Strukturen fokussiert wird, dass in die Metall-Keimbildnerschicht Löcher gebohrt werden, an deren Wandung Metallkeime erzeugt werden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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