DE60205877T2

DE60205877T2 - Verfahren zur synchronisation der auslesezeit eines hochgeschwindigkeitsspeichers

Info

Publication number: DE60205877T2
Application number: DE60205877T
Authority: DE
Inventors: W. Jeffery JANZEN; A. Troy MANNING; G. Chris MARTIN; Brent Keeth
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2001-02-23
Filing date: 2002-02-01
Publication date: 2006-06-29
Anticipated expiration: 2022-02-02
Also published as: JP4030875B2; US20030002355A1; US6724666B2; US20040160832A1; CN100385570C; US6847583B2; WO2002069341A2; DE60205877D1; ATE303649T1; KR100626506B1; JP2007299522A; CN1503974A; EP1374244A2; WO2002069341A3; US6445624B1; EP1374244B1; US20020118578A1; JP2004525453A; JP5415677B2; KR20040005877A

Description

Die vorliegende Erfindung bezieht sich allgemein auf synchrone Hochgeschwindigkeitsspeichersysteme und insbesondere auf die Steuerung der Leselatenz von Speichereinrichtungen in der Weise, dass Lesedaten von irgendeiner Speichereinrichtung gleichzeitig bei dem Speichercontroller ankommen.
HINTERGRUND DER ERFINDUNG
In 1 ist ein beispielhaftes Computersystem veranschaulicht. Das Computersystem enthält einen Prozessor 500, ein Speicherteilsystem 100p und einen Erweiterungsbuscontroller 510. Das Speicherteilsystem 100p und der Erweiterungsbuscontroller 510 sind über einen lokalen Bus 520 mit dem Prozessor 500 gekoppelt. Außerdem ist der Erweiterungsbuscontroller 510 mit wenigstens einem Erweiterungsbus 530 gekoppelt, an den verschiedene Peripheriegeräte 540-542 wie etwa Massenspeichereinrichtungen, Tastatur, Maus, Graphikadapter und Multimediaadapter angeschlossen werden können.
Das Speicherteilsystem 100p enthält einen Speichercontroller 400p und eine Vielzahl von Speichermodulen 301p-302p, die jeweils eine Vielzahl von Speichereinrichtungen, z. B. für das Modul 302p den DRAM-1 101p und den DRAM-2 102p, enthalten. Jede Speichereinrichtung 101p-104p ist eine synchrone Hochgeschwindigkeitsspeichereinrichtung. Obgleich in 1 nur zwei Speichermodule 301p, 302p und assoziierte Signalleitungen 401ap, 401bp, 402ap, 402bp, 403p, 406p, 407p gezeigt sind, wird angemerkt, dass irgendeine Anzahl von Speichermodulen verwendet werden können. Obgleich jedes Speichermodul so veranschaulicht ist, dass es nur zwei Speichereinrichtungen 101p-102p, 103p-104p hat, können die Speichermodule 301p-302p ähnlich mehr oder weniger Speichereinrichtungen 101p-104p haben, wobei eine typische Konfiguration aber acht oder neun Speichereinrichtungen in jedem Speichermodul haben kann. Die Signalleitungen 401ap, 401bp, 402ap, 402bp und 403p sind als der Datenbus 150p bekannt, während die Signalleitungen 406p und 407p als der Befehls-/Adressenbus 151p bekannt sind.
Der Datenbus 150p enthält eine Vielzahl von Datensignalleitungen 401ap, 401bp, die zum Austausch von Daten DATA zwischen dem Speichercontroller 400p und den Speichereinrichtungen 101p-104p verwendet werden. Von den Speichermodulen 301p, 302p werden Lesedaten ausgegeben und seriell mit einem freilaufenden Lesetaktsignal RCLK auf der Lesetakt-Signalleitung 402ap, 402bp synchronisiert. Das Lesetaktsignal RCLK wird durch den Speichercontroller 400p erzeugt und zunächst zu dem am weitesten von dem Speichercontroller 400p entfernten Speichermodul 302p angesteuert, bevor es über das verbleibende Speichermodul bzw. die verbleibenden Speichermodule 301p angesteuert wird, um zu dem Speichercontroller 400p zurückzukehren. Von dem Speichercontroller 400p werden Schreibdaten ausgegeben und seriell mit einem freilaufenden Schreibtaktsignal WCLK auf der Schreibtaktsignalleitung 403p synchronisiert. Der Schreibtakt wird durch den Speichercontroller 400p erzeugt und zunächst zu dem nächstgelegenen Speichermodul 301p angesteuert, bevor er über das verbleibende Speichermodul bzw. die verbleibenden Speichermodule 302p angesteuert wird. Von dem Speichercontroller 400p werden eine Vielzahl von Befehlssignalleitungen 406 verwendet, um Befehle CMD an die Steuermodule 301p, 302p zu senden. Ähnlich werden von dem Speichercontroller eine Vielzahl von Adressensignalleitungen 407p verwendet, um Adressen ADDR an die Speichermodule 301p, 302p zu senden. Der Datenbus 150p oder der Befehls-/Adressenbus 151p können im Fachgebiet gut bekannte zusätzliche Signalleitungen, z. B. Chipauswahlleitungen, haben, die der Einfachheit halber nicht veranschaulicht sind. Außerdem können die Befehle CMD und die Adressen ADDR durch ein (nicht gezeigtes) Register in den Speichermodulen 301p, 302p gepuffert werden, bevor sie an die Speichereinrichtungen 101p-104p eines jeweiligen Moduls verteilt werden. Jede der Vielzahl von Schreibtaktsignalleitungen 404p, der Vielzahl von Datensignalleitungen 401a, 401b, der Vielzahl von Befehlssignalleitungen 406 und der Vielzahl von Adressensignalleitungen 407 ist durch einen Abschlusswiderstand 450 abgeschlossen, der ein Widerstand sein kann.
Wenn eine Speichereinrichtung 101p-104p einen Lesebefehl akzeptiert, werden die mit diesem Lesebefehl assoziierten Daten erst an den Datenbus 150p ausgegeben, wenn eine bestimmte Zeitdauer abgelaufen ist. Diese Zeit ist als Einrichtungsleselatenz bekannt. Jede Speichereinrichtung 101p-104p besitzt eine assoziierte Einrichtungs-Minimalleselatenz, wobei sie aber auch mit einer Vielzahl größerer Leselatenzen betrieben werden kann. Die Zeitdauer, die zwischen dem Zeitpunkt, zu dem der Speichercontroller 400p einen Lesebefehl abgibt, und dem Zeitpunkt, zu dem die Lesedaten bei dem Speichercontroller 400p ankommen, abläuft, ist als Systemleselatenz bekannt. Die Systemleselatenz ist gleich der Summe der Einrichtungsleselatenz der Speichereinrichtung 101p-104p und der Signalfortpflanzungszeit zwischen der Speichereinrichtung 101p-104p und dem Speichercontroller 400p. Da die Speichermodule 301p näher zu dem Speichercontroller 400p als das Speichermodul 302p liegen, haben die Speichereinrichtungen 101p, 102p, die sich im Speichermodul 301p befinden, kürzere Signalfortpflanzungszeiten als die Speichereinrichtungen 103p, 104p, die sich im Speichermodul 302p befinden. Bei hohen Taktfrequenzen (z. B. 300 MHz bis wenigstens 533 MHz) kann diese Differenz der Signalfortpflanzungszeit erheblich werden.
Wegen der Differenzen der Minimalleselatenz in jeder Speichereinrichtung 101p-104p sowie der Differenzen der Signalfortpflanzungszeit des Lesetakts RCLK entlang der Lesetakt-Signalleitungen 402ap, 402bp (z. B. brauchen Daten, die vom DRAM-3 103p ausgegeben werden, länger, um den Speichercontroller 400p zu erreichen, als Daten, die vom DRAM-1 101p ausgegeben werden, da der DRAM-3 103 weiter vom Speichercontroller 400p entfernt liegt als der DRAM-1 101p) können die mit derselben Lesetakt-Signalleitung gekoppelten Speichereinrichtungen (z. B. der DRAM-1 101p und der DRAM-3 103p) unterschiedliche Systemleselatenzen haben. Würde der Speichercontroller 400p gezwungen, Lesetransaktionen für jede Speichereinrichtung 101p-104p mit einer unterschiedlichen Systemleselatenz zu verarbeiten, würde dies den Speichercontroller 400p unnötig kompliziert machen.
Ferner beschreibt US 5.917.760A eine integrierte Speichercontrollerschaltung für DRAMs.
Dementsprechend besteht ein Bedarf an einer Einrichtung und an einem Verfahren zum Ausgleichen der Systemleselatenz der Speichereinrichtungen, um die Kompliziertheit des Speichercontrollers zu verringern.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft eine Vorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 37 zum Ausgleichen der Systemleselatenz von Speichereinrichtungen in einem Hochgeschwindigkeitsspeicherteilsystem.
Die Verwendung einer Vielzahl von Flagsignalen steuert die Einrichtungsleselatenz jeder Speichereinrichtung. Die Flagsignale werden so geleitet, dass sie äquivalente Signalfortpflanzungszeiten wie das Lesetaktsignal haben. Eine Speichereinrichtung beginnt bei einer vorgegebenen Anzahl von Lesetaktzyklen, nachdem sie das Flagsignal empfängt, Daten auszugeben, die mit einem früher akzeptierten Lesebefehl assoziiert sind. Somit bestimmt das Timing des Flagsignals die Einrichtungsleselatenz der Speichereinrichtung. Während der Initialisierung führt ein Speichercontroller eine Kalibrierungsroutine aus. Die Kalibrierungsroutine wird verwendet, um den minimalen zwischen dem Lesebefehl und dem Flagsignal erforderlichen Timingversatz zu bestimmen, der ermöglicht, dass jede mit derselben Lesetakt-Signalleitung gekoppelte Speichereinrichtung zuverlässig Lesedaten ausgibt, d. h., um die Einrichtungs-Minimalleselatenz jeder Einrichtung zu erfüllen. Alternativ kann der minimale Timingversatz vorgegeben sein und in einem Speicher (z. B. in einem Serial-Presence-Detect- oder SPD-EEP-ROM) gespeichert sein, wodurch ermöglicht wird, dass der Controller einen Timingversatz einstellt, ohne eine Kalibrierung ausführen zu müssen. Der Timingversatz wird während des normalen Betriebs verwendet, um zu steuern, wann jede Speichereinrichtung Lesedaten ausgibt. Da das Flagsignal wegen einer ähnlichen Pfadlänge und ähnlicher Signalfortpflanzungseigenschaften ein äquivalentes Signalfortpflanzungstiming wie der Lesetaktpfad hat, kompensiert die Signalfortpflanzungszeit des Flagsignals automatisch die Differenzen der Signalfortpflanzungszeiten zwischen den Speichereinrichtungen, wodurch sichergestellt wird, dass der Speichercontroller für jede mit dem Flagsignal gekoppelte Speichereinrichtung die gleiche Systemleselatenz sieht. In einer alternativen Ausführungsform sind die Flagsignale für jedes Speichermodul lokal und werden durch eine Flagerzeugungslogik erzeugt, die sich ebenfalls auf dem Speichermodul befindet. Gemäß diesem System sind die Flagsignale mit dem Speichermodul assoziiert und dienen zum Ausgleichen der Latenz der Speichereinrichtungen jedes Speichermoduls.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorstehenden und weitere Vorteile und Merkmale der Erfindung werden deutlicher verständlich aus der folgenden ausführlichen Beschreibung der Erfindung, die in Verbindung mit den beigefügten Zeichnungen gegeben wird.
1 ist ein Blockschaltplan, der ein Computersystem mit einem Hochgeschwindigkeitsspeicherteilsystem veranschaulicht;
2 ist ein Blockschaltplan eines Hochgeschwindigkeitsspeichersystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
3 ist ein Blockschaltplan, der eine Speichereinrichtung des in 2 gezeigten Hochgeschwindigkeitsspeichersystems veranschaulicht;
4 ist ein Ablaufplan, der veranschaulicht, wie eine Speichereinrichtung auf ein Flagsignal reagiert;
5 ist ein Blockschaltplan, der ein Hochgeschwindigkeitsspeichersystem gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
6 ist ein Blockschaltplan, der ein Hochgeschwindigkeitsspeichersystem gemäß einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht;
7 ist ein Blockschaltplan, der ein Hochgeschwindigkeitsspeichersystem gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulicht; und
8 ist ein Blockschaltplan, der ein Hochgeschwindigkeitsspeichersystem gemäß der sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
Nunmehr in den Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, ist in 2 eine Veranschaulichung eines beispielhaften Speicherteilsystems 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung gezeigt. Das Speicherteilsystem 100 enthält einen Speichercontroller 400, der eine Vielzahl von Signalen über den Datenbus 150 und über einen Befehls-/Adressenbus 151 überträgt. Der Datenbus 150 enthält eine Vielzahl von Flagsignalen FL1, FL2, die unter Verwendung einer entsprechenden Vielzahl von Flagsignalleitungen 404, 405 übertragen werden. Jede Flagsignalleitung ist mit einer entsprechenden Lesetakt-Signalleitung assoziiert, wobei die Speichereinrichtungen mit dieser Lesetakt-Signalleitung gekoppelt sind. Zum Beispiel wird das Flagsignal FL1 auf der Flagsignalleitung 404 übertragen, wobei es mit dem Lesetakt RCLK, der auf der Lesetakt-Signalleitung 402a übertragen wird, und mit den Speichereinrichtungen DRAM-1 101 und DRAM-3 103 assoziiert ist. Jedes Speichermodul 301, 302 ist über den Datenbus 150, der die Vielzahl von Flagsignalleitungen 404, 405 enthält, mit dem Speichercontroller 400 gekoppelt. Obgleich 2 (sowie die 5-8, die auf alternative Ausführungsformen gerichtet sind) ein spezifisches Leitungsschema für die Befehlssignalleitungen 406 und für die Adressensignalleitungen 407 veranschaulicht, wird angemerkt, dass die Prinzipien der vorliegenden Erfindung ebenfalls auf alternative Leitungsanordnungen anwendbar sind. Zum Beispiel können die Befehlssignalleitungen 406 und die Adressensignalleitungen 407 parallel zu jeder der Speichereinrichtungen 101-104 geleitet und/oder durch ein (nicht gezeigtes) Register gepuffert sein.
3 ist ein ausführlicheres Diagramm eines der in 2 gezeigten Speichermodule 101. In der beispielhaften Ausführungsform sind die Speichereinrichtungen 101-104 Advance-DRAM-Technologie-(ADT-)Einrichtungen. Allerdings können die Prinzipien der vorliegenden Erfindung in irgendeinen Typ einer synchronen Speichereinrichtung integriert werden. Eine ADT-Speichereinrichtung 101 enthält eine Steuerschaltung 2000 (einschließlich Adressendecodierern), die mit der Lesetakt-Signalleitung 402a, mit der Schreibtaktsignalleitung 403, mit der Flagsignalleitung 404, mit der Vielzahl von Befehlssignalleitungen 406 und mit der Vielzahl von Adressensignalleitungen 407 gekoppelt ist. Die Steuerschaltung 2000 kann mit zusätzlichen herkömmlichen Signalleitungen gekoppelt sein, die nicht veranschaulicht sind, um die Figur zu vereinfachen. Außerdem enthält die ADT-Speichereinrichtung 101 einen Schreibdatenpfad 2002 und einen Lesedatenpfad 2004, die beide mit der Datensignalleitung 401a und (über die E/A-Torsteuerschaltung 2006) mit einer Vielzahl von Speicherfeldern 2001 gekoppelt sind. Der Lesedatenpfad 2004, der ebenfalls mit der Lesetakt-Signalleitung 402a gekoppelt ist, enthält einen Parallel-Seriell-Umsetzer (serializer) 2005, der die von der Vielzahl der Speicherfelder 2001 gelesenen parallelen Daten synchron zum Lesetaktsignal RCLK in die auf der Datensignalleitung 401a ausgegebenen seriellen Daten umsetzt. Ähnlich enthält der Schreibdatenpfad 2002, der ebenfalls mit der Schreibtaktsignalleitung 403 gekoppelt ist, einen Seriell-Parallel-Umsetzer (parallelizer) 2003, der serielle Schreibdaten von der Datensignalleitung 401a in parallele Daten umsetzt.
Die Speichereinrichtung 101 verwendet das Flagsignal FL1 als eine Bereitmeldung, um zu bestimmen, wann mit der Ausgabe der mit einem früher akzeptierten Lesebefehl assoziierten Daten zu beginnen ist. Dabei wird die Leselatenz der Speichereinrichtung durch das Timing des Flagsignals FL1 auf der Flagsignalleitung 404 bestimmt. Genauer veranlasst die Steuerschaltung 2000 der Speichereinrichtung 101, dass der Lesedatenpfad 2003 zu einer vorgegebenen Anzahl von Lesetaktzyklen, nachdem das Flag FL1 auf der Flagsignalleitung 404 bereitgestellt worden ist, mit dem Ausgeben von Daten beginnt, die mit einem früher akzeptierten Lesebefehl assoziiert sind.
Das Verfahren ist in 4 veranschaulicht und beginnt mit Schritt 1001, wenn die Speichereinrichtung einen über die Vielzahl von Befehlssignalleitungen 406 übertragenen Lesebefehl akzeptiert. In Schritt 1002 wartet die Steuerschaltung, bis das Flagsignal FL1 empfangen worden ist. Nachdem das Flagsignal empfangen worden ist, wartet die Speichereinrichtung in den Schritten 1003-1004 eine vorgegebene Anzahl von Lesetaktzyklen, bevor sie Daten ausgibt. In der beispielhaften Ausführungsform beginnt die Speichereinrichtung 101 vier Taktzyklen, nachdem sie das Flagsignal FL1 empfangen hat, Lesedaten auszugeben. Allerdings kann eine andere Anzahl abgelaufener Lesetaktzyklen verwendet werden, solange die Anzahl für jede Speichereinrichtung 101-104 die gleiche ist und ausreichend Zeit enthält, damit die Speichereinrichtung 101-104 die angeforderten Daten ausgibt.
Das über die Flagsignale FL1, FL2 eingestellte Steuertiming für die Einrichtungsleselatenz einer Speichereinrichtung 101-104 wird in einer Kalibrierungsprozedur bestimmt, die durch den Speichercontroller z. B. bei der Systeminitialisierung ausgeführt wird. Zu dieser Zeit bestimmt der Speichercontroller 400 einen Timingversatz zwischen, wann er für jede Speichereinrichtung einen Lesebefehl abgibt und wann er für sie ein Flagsignal abgibt. Der Timingversatz gleicht die Systemleselatenzen der mit derselben Flagsignalleitung (z. B. mit der Flagsignalleitung 404) gekoppelten Speichereinrichtungen (z. B. DRAM-1 101 und DRAM-3 103) aus. Der Kalibrierungsprozess wird auf einer Flagsignalleitungsgrundlage ausgeführt.
Der Kalibrierungsprozess beginnt, wenn der Speichercontroller 400 an diejenige Speichereinrichtung (z. B. DRAM-3 103), die von den mit der Flagsignalleitung, die kalibriert wird (z. B. mit der Flagsignalleitung 404), gekoppelten Speichereinrichtungen am weitesten von dem Speichercontroller 400 entfernt ist, einen Kalibrierungsbefehl sendet. Der Kalibrierungsbefehl ist ein spezieller Lesebefehl, der veranlasst, dass die Speichereinrichtung 103 ein Referenzkalibrierungsmuster ausgibt. Das Referenzkalibrierungsmuster ist so formatiert, dass es ermöglicht, dass der Speichercontroller leicht identifiziert, wann erstmals Daten bei dem Speichercontroller ankommen. In der beispielhaften Ausführungsform gibt die Speichereinrichtung 103 8 Bits Daten pro Lesebefehl zurück. Die Speichereinrichtung 103 steuert die Daten seriell über die Datensignalleitungen 401a zu dem Speichercontroller 400 an. Ein gutes Kalibrierungsmuster würde ermöglichen, dass der Speichercontroller leicht erkennt, wann das erste Datenbit bei dem Speichercontroller ankommt. In der beispielhaften Ausführungsform ist das bevorzugte Referenzkalibrierungsmuster ein Byte, in dem das erste Bit, das bei dem Speichercontroller ankommt, auf einen Zustand eingestellt ist, während die verbleibenden Bits auf einen anderen Zustand eingestellt sind. Somit sind (binär) 01111111 oder (binär) 10000000 gute Kalibrierungsmuster. Die Wahl zwischen diesen zwei Mustern kann durch die Busarchitektur beeinflusst werden. Zum Beispiel ist der Speicherbus 150 in der beispielhaften Ausführungsform ein "Pull-up"-Bus, der einen natürlichen Logikzustand von "1" hat. Somit ist das Muster (binär) 01111111 ideal, da das einzige Mal, dass auf dem Bus eine "0" erscheint, dann ist, wenn sie auf dem Bus angesteuert wird. Wenn der Datenbus 150 dagegen so konstruiert wäre, dass sein natürlicher Logikzustand eine "0" ist, wäre das bevorzugte Muster stattdessen (binär) 10000000.
Während der Speichercontroller 400 den Kalibrierungsbefehl abgibt, stellt er außerdem gleichzeitig das Flagsignal FL1 auf der Flagsignalleitung 404 bereit. Wenn der DRAM-3 103 das Flagsignal empfängt, beginnt er, das Kalibrierungsmuster auszugeben, nachdem die vorgegebene Anzahl von Lesetaktzyklen abgelaufen sind.
Die Flagsignalleitung 404 ist so geleitet, dass das Flagsignal FL1 zu dem Speichercontroller 400 zurückkehrt, nachdem es jede der Speichereinrichtungen 103, 101, die mit der mit dem Flagsignal FL1 assoziierten Flagsignalleitung 404 gekoppelt sind, durchlaufen hat. Wenn der Speichercontroller 400 das zurückkehrende Flagsignal FL1 empfängt, versucht er, das Kalibrierungsmuster von der Datensignalleitung 401a auszulesen, nachdem die vorgegebene Anzahl von Lesetaktzyklen abgelaufen ist. Falls das Referenzkalibrierungsmuster erfasst wird, erlegt die vorgegebene Anzahl von Lesetaktzyklen der Speichereinrichtung 103 eine ausreichende Einrichtungsleselatenz auf, damit sie richtig arbeitet. Falls das Referenzkalibrierungsmuster nicht erfasst worden ist, schließt der Speichercontroller, dass das Flagsignal FL1 zu früh gesendet wurde, was zu einem Versuch führt, die Speichereinrichtung 103 mit einer schnelleren Einrichtungsleselatenz als ihrer Einrichtungs-Minimalleselatenz zu betreiben. In diesem Fall wiederholt der Speichercontroller 400 somit die oben beschriebene Prozedur mit zunehmender Anzahl von Lesetaktzyklen zwischen dem Senden des Kalibrierungsbefehls und dem Senden des Flagsignals FL1, bis das Referenzkalibrierungsmuster richtig empfangen wird.
Daraufhin wiederholt der Speichercontroller 400 die obige Prozedur an jeder der verbleibenden mit derselben Flagsignalleitung gekoppelten Speichereinrichtungen. Der Speichercontroller setzt das Verfahren mit der nächstnäheren mit der Flagsignalleitung 404 gekoppelten Speichereinrichtung (z. B. dem DRAM-1 101) fort, bis die Kalibrierungsprozedur an der nächstgelegenen mit dieser selben Flagsignalleitung (z. B. der Flagsignalleitung 404) gekoppelten Speichereinrichtung ausgeführt worden ist. Der Speichercontroller 400 nimmt für jede Iteration den letzten Timingversatz, der in der vorangehenden Iteration verwendet wurde, als die Anfangstimingdifferenz. Nachdem die nächstgelegene Speichereinrichtung (z. B. der DRAM-1 101) durch diese Prozedur kalibriert worden ist, wird durch den Speichercontroller 400 der letzte Timingversatz angenommen, um an den mit dieser Flagsignalleitung (z. B. mit der Flagsignalleitung 404) gekoppelten Speichereinrichtungen Lesetransaktionen durchzuführen. Dieser Timingversatz veranlasst, dass jede mit derselben Flagsignalleitung gekoppelte Speichereinrichtung (z. B. die Flagsignalleitung 404 und die Speichereinrichtungen DRAM-1 101, DRAM-3 103) mit der Einrichtungs-Minimalleselatenz der langsamsten Speichereinrichtung dieses Satzes von Speichereinrichtungen betrieben wird. Da sich das Flagsignal wegen einer ähnlichen Pfadlänge und ähnlicher Signalfortpflanzungseigenschaften mit äquivalenten Signalfortpflanzungseigenschaften wie der Lesetaktpfad fortpflanzt, kompensiert die Signalfortpflanzungsverzögerung des Flagsignals automatisch die Differenz der Signalfortpflanzungszeiten zwischen den mit derselben Flagsignalleitung (z. B. mit der Flagsignalleitung 404) gekoppelten Speichereinrichtungen (z. B. dem DRAM-1 101 und dem DRAM-3 103).
Zum Beispiel kalibriert der Controller des Speichers 400 in dem in 2 veranschaulichten System zuerst den DRAM-3 103, da der DRAM-1 101 und der DRAM-3 103 beide mit derselben Flagsignalleitung (d. h. 404) gekoppelt sind, wobei der DRAM-3 103 die am weitesten von dem Speichercontroller 400 entfernte Speichereinrichtung ist. Während des ersten Schritts sendet der Speichercontroller gleichzeitig den Kalibrierungsbefehl und das Flagsignal FL1. Die Steuerschaltung 2000 der Speichereinrichtung 103 veranlasst, dass die Speichereinrichtung Daten zu einer vorgegebenen Anzahl von Lesetaktzyklen nach dem Flagsignal ausgibt. In der beispielhaften Ausführungsform sind die vorgegebene Anzahl 4 Lesetaktzyklen. Falls das Kalibrierungsmuster durch den Speichercontroller 400 nicht vier Zyklen, nachdem die Rückkehr des Flagsignals FL1 in dem Speichercontroller 400 erfasst worden ist, richtig empfangen worden ist, heißt das, dass die Speichereinrichtung 103 zu der angegebenen Zeit nicht zum Ausgeben von Lesedaten bereit war, d. h., dass die Einrichtungs-Minimalleselatenz der Speichereinrichtung 103 nicht erfüllt worden ist. Somit sendet der Speichercontroller 400 einen weiteren Kalibrierungsbefehl, wobei er das Flagsignal FL1 aber unter Verwendung eines modifizierten Timing überträgt, das gleich der Erhöhung der Verzögerung zwischen dem Lesebefehl und dem Flagsignal FL1 um einen Lesetaktzyklus ist. Der Prozess wird wiederholt, bis in dem Speichercontroller 400 vier Taktzyklen, nachdem der Speichercontroller das rückkehrende Flagsignal FL1 empfangen hat, das Kalibrierungsmuster erfasst wird. Dieses Timing ist gleich dem Betrieb der Speichereinrichtung 103 bei ihrer Einrichtungs-Minimalleselatenz.
Daraufhin fährt der Speichercontroller 400 mit der Kalibrierung der verbleibenden mit der Flagsignalleitung 404 gekoppelten Speichereinrichtungen fort. Die Kalibrierung wird mit der nächstnäheren Speichereinrichtung fortgesetzt und abgeschlossen, wenn die nächstgelegene Speichereinrichtung kalibriert worden ist. In diesem Beispiel ist die nächstnähere Speichereinrichtung der DRAM-1 101. Für jede verbleibende Speichereinrichtung, die kalibriert wird, wird die Anfangsverzögerung zwischen dem Lesebefehl und dem Flagsignal auf den letzten Timingversatz eingestellt, der für die früher kalibrierte Speichereinrichtung verwendet worden ist. In dem Beispiel setzt der Speichercontroller 400 den Kalibrierungsprozess durch Kalibrieren des DRAM-1 101 fort. Der Speichercontroller 400 sendet einen Kalibrierungsbefehl an den DRAM-1 101 und wartet einen Lesetaktzyklus, bevor er das Flagsignal FL1 sendet, da eine Lesetakttimingdifferenz eins die Anfangstimingdifferenz war, die für die früher kalibrierte Speichereinrichtung (d. h. für den DRAM-3 103) verwendet worden ist. Falls das Referenzkalibrierungsmuster nicht richtig durch den Speichercontroller 400 empfangen wird, setzt der Speichercontroller 400 das Senden von Kalibrierungsbefehlen an den DRAM-1 101 unter Verwendung zunehmender Lesetaktzyklusversätze zwischen dem Lesebefehl und dem Flagsignal FL1 für jeden Kalibrierungsbefehl fort. Es wird angenommen, dass der Speichercontroller 400 drei Kalibrierungsbefehle an den DRAM-3 103 gesendet hat, bevor das Referenzkalibrierungsmuster richtig in dem Speichercontroller empfangen wurde. Dies entspricht einem Timingversatz von 3 Lesetaktzyklen zwischen dem Kalibrierungsbefehl und dem Flagsignal (da der erste Kalibrierungsbefehl das Timing von dem vorangehenden Speichermodul anwendet, das gleich einer Lesetaktzyklusverzögerung 1 ist, erhöht der zweite Kalibrierungsbefehl das Timing um 1 Lesetaktzyklus auf 2 Lesetaktzyklen, während schließlich der dritte Kalibrierungsbefehl das Timing um einen weiteren Lesetaktzyklus auf 3 Lesetaktzyklen erhöht). Da der DRAM-1 101 die nächstgelegene Speichereinrichtung ist, die mit der Flagsignalleitung 404 gekoppelt ist, ist der Kalibrierungsprozess für die mit dieser Flagsignalleitung 404 gekoppelten Speichereinrichtungen abgeschlossen worden. Im normalen Betrieb stellt der Speichercontroller 400 das Flagsignal FL1 3 Lesetaktzyklen, nachdem er den Lesebefehl gesendet hat, bereit, wobei die Daten, die durch jede mit der Flagsignalleitung 404 gekoppelte Speichereinrichtung DRAM-1 101, DRAM-3 103 zurückgegeben werden, die gleiche System-Latenz haben.
Die oben beschriebene Prozedur wird für jede Flagsignalleitung (z. B. für die Flagsignalleitung 405) ausgeführt. Zum Beispiel wird in dem System aus 1 für die Speichereinrichtungen DRAM-4 104 und DRAM-2 102 das Flagsignal FL2 verwendet. Vorzugsweise kalibriert der Speichercontroller jede Flagleitung gleichzeitig. Außerdem kann der Speichercontroller das Maximum der letzten Timingversätze für die Flagleitungen als einen gemeinsamen Timingversatz zur Verwendung auf jeder Flagleitung anwenden, wodurch ermöglicht wird, dass der Speichercontroller das gesamte Speichersystem mit der gleichen System-Latenz betreibt.
Ein Aspekt der Erfindung ist, dass die Vielzahl der Flagsignale FL1, FL2 äquivalente Signalfortpflanzungszeiten wie die Vielzahl der Lesetakte RCLK haben. Da die Flagsignale FL1, FL2 die äquivalenten Fortpflanzungszeiten wie die zum Synchronisieren der Datenausgabe von den Speichereinrichtungen 101-104 verwendeten Lesetaktsignale RCLK haben, kompensieren die Flagsignale FL1, FL2 automatisch die Differenz der Signalfortpflanzungszeiten zwischen den Speichermodulen 301, 302 des Speicherteilsystems. In der in 2 veranschaulichten Ausführungsform sind die Vielzahl der Flagsignalleitungen 404, 405 parallel zu den Lesetakt-Signalleitungen 402a, 402b geleitet, um sicherzustellen, dass die Vielzahl der Flagsignalleitungen 404, 405 und der Lesetakt-Signalleitungen 402a, 402b äquivalente Fortpflanzungszeiten haben.
5 zeigt eine zweite Ausführungsform des Speicherteilsystems 100' der Erfindung. Das Speicherteilsystem 100' leitet ein einzelnes abgehendes Lesetaktsignal RCLK' auf der abgehenden Lesetakt-Signalleitung 402' von dem Speichercontroller 400 zu einem Taktpuffer 401. Der Taktpuffer 401 ist eine Einrichtung mit niedriger Verzögerung, die auf der Vielzahl der Lesetakt-Signalleitungen 402a, 402b eine Vielzahl von Lesetaktsignalen RCLK mit praktisch gleicher Phasenlage wie das einzelne abgehende Lesetaktsignal RCLK' erzeugt. Die Vielzahl der Flagsignalleitungen 404, 405 sind anfangs von dem Speichercontroller 400 parallel zu der einzelnen abgehenden Lesetakt-Signalleitung 402' zu einem Bereich in der Nähe des Taktpuffers 401 geleitet. Daraufhin sind die Vielzahl der Flagsignalleitungen 404, 405 parallel zu der Vielzahl der Lesetakt-Signalleitungen 402a, 402b geleitet. Diese Anordnung hält die äquivalenten Fortpflanzungszeiten zwischen den Flagsignalen FL1, FL2 und den Lesetaktsignalen RCLK, RCLK aufrecht.
In 6 ist nun eine dritte Ausführungsform der Erfindung veranschaulicht. Das Speicherteilsystem 100'' der dritten Ausführungsform verwendet einen Taktpuffer mit einem Flagzwischenverstärker 401'. Somit werden das abgehende Lesetaktsignal RCLK' sowie die Vielzahl der abgehenden Flagsignale FL1', FL2' anfangs parallel zueinander von dem Speichercontroller 400 zu dem Taktpuffer mit dem Flagzwischenverstärker 401' geleitet. Der Taktpuffer mit dem Flagzwischenverstärker 401' sendet diese Signale daraufhin erneut als die Vielzahl von Lesetaktsignalen RCLK und die Vielzahl von Flagsignalen FL1, FL2. Der Taktpuffer mit dem Flagzwischenverstärker erhält die äquivalente Signalfortpflanzungstimingbeziehung zwischen den Lesetaktsignalen und den Flagsignalen.
In 7 ist nun ein Speicherteilsystem 100''' gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt, in dem die Flagsignale FL1, FL2 durch eine interne Logik 410 auf dem Speichermodul anstatt durch den Speichercontroller 400 erzeugt werden. Die Flagsignalleitungen 404, 405 in jedem Speichermodul (z. B. im Speichermodul 301) sind unabhängig von den entsprechenden Flagsignalen in anderen Speichermodulen (z. B. im Speichermodul 302) und somit nicht mit den Flagsignalleitungen 404, 405 anderer Speichermodule gekoppelt. Das in 7 gezeigte Speicherteilsystem 100''' ist typisch bei einem kleineren Speichersystem. Da ein kleineres Speichersystem eine kleinere Timinglaufzeitdifferenz hat, ist es möglich, auf einer Taktsignalleitung 402'' einen einzelnen Takt CLK" zu verwenden. Allerdings ist diese Ausführungsform nicht auf kleine Speichersysteme beschränkt. In einem größeren Speichersystem kann das einzelne Taktsignal CLK" auf der Taktsignalleitung 402'' durch unabhängige Lese- und Schreibtakte ersetzt werden.
Die Funktion der internen Logik 410 jedes Speichermoduls ist es, interne Flagsignale FL1, FL2 zu erzeugen, die zum Angleichen der Einrichtungsleselatenz der Speichereinrichtungen (z. B. des DRAM-1 101 und des DRAM-2 102) in einem Speichermodul (z. B. in dem Speichermodul 301) verwendet werden können. Der Kalibrierungsprozess wird abgewandelt, so dass er zwischen den Speichereinrichtungen auf dem gleichen Speichermodul bewegt. Zum Beispiel kann der Kalibrierungsprozess im Speichermodul 301 mit der "obersten" Speichereinrichtung (z. B. mit dem DRAM-1 101) beginnen und fortsetzen, bis die "unterste" Speichereinrichtung (z. B. der DRAM-2 102) kalibriert worden ist. Somit stellt diese Prozedur sicher, dass jede Speichereinrichtung (z. B. der DRAM-1 101 und der DRAM-2 102) eines Speichermoduls (z. B. des Speichermoduls 301) mit der gleichen Einrichtungsleselatenz betrieben wird. Somit könnte ein Speichercontroller 400 nach der Kalibrierung irgendeine Speichereinrichtung aus demselben Speichermodul mit der gleichen Systemleselatenz lesen.
Falls das Speichersystem 100''' auf größere Speichersysteme mit erhöhten Timinglaufzeitdifferenzen zwischen den Modulen angewendet werden soll, kann außer dem Ersetzen des einzelnen Takts CLK" auf der Signalleitung 402'' durch unabhängige Lese- und Schreibtakte auch die Kalibrierungstechnik zwischen den Modulen der anderen Ausführungsformen angewendet werden. Die Kalibrierungsprozeduren der anderen Ausführungsformen sind auf eine Implementierung der vorliegenden Ausführungsform in großen Speichersystemen anwendbar. Da es keine Flagsignalleitungen gibt, die von dem Speichercontroller 400 durch jedes Speichermodul 301, 302 laufen, bestimmt der Speichercontroller allerdings lediglich, ob das Kalibrierungsmuster richtig empfangen worden ist, wobei er dann, wenn das nicht der Fall ist, die interne Logik 410 des Speichermoduls, das kalibriert wird, anweist, ihren Flagsignaltimingversatz (für jeden der modulinternen Flags FL1, FL2) zu erhöhen. Der Speichercontroller 400 kann die interne Logik 410 eines Speichermoduls (z. B. des Speichermoduls 302) durch eine Vielzahl von Mechanismen einschließlich z. B. des Sendens von Sonderbefehlen an eine Vielzahl von Befehlsleitungen 406 oder über dedizierte Signalleitungen (nicht gezeigt) anweisen, sein Flagtiming zu erhöhen.
In 8 ist nun ein Speicherteilsystem 100'''' gemäß einer weiteren Ausführungsform der vorliegenden Erfindung gezeigt. Das Speicherteilsystem 100'''' ist ähnlich dem Speichersystem 100 aus 2. Allerdings enthalten die Speichermodule 301, 302 des Speichersystems 100'''' jeweils einen Konfigurationsspeicher 105, 106 und wenigstens eine assoziierte Signalleitung 410. Die Konfigurationsspeicher 105, 106 können irgendein Speicher sein, der vorgegebene Konfigurationsinformationen hinsichtlich der Speichereinrichtungen DRAM-1 101 – DRAM-4 104 in einem Speichermodul 301, 302 speichert. Zum Beispiel können die Konfigurationsspeicher 105, 106 Serial-Presence-Detect- oder SPD-EEPROMs sein.
Die vorgegebenen Konfigurationsdaten SPDDC können durch den Speichercontroller 400 unter Verwendung der wenigstens einen Signalleitung 410 gelesen werden. Die Konfigurationsdaten SPDDC enthalten für jede Flagsignalleitung vorgegebene Flagtimingverzögerungen. Die vorgegebenen Flagtimingverzögerungen können als eine Reihe einzelner Werte für jede Flagsignalleitung (d. h. die tatsächliche Verzögerung, die ein Speichercontroller verwenden sollte) spezifiziert werden oder können eine Kombination von Werten sein, die, wenn sie zusammengenommen werden, ermöglichen, dass der Speichercontroller für jede Flagsignalleitung den geforderten Verzögerungswert berechnet. Zum Beispiel kann der Konfigurationsspeicher einen einzelnen Wert, der die System-Latenz repräsentiert, die allen Speichereinrichtungen auf dem Speichermodul gemeinsam ist, sowie eine Einrichtungs-Minimalleselatenz für jede Speichereinrichtung speichern. Der Speichercontroller summiert die System-Latenz mit der richtigen Einrichtungs-Minimalleselatenz, um die vorgeschlagene Flagtimingverzögerung für den mit dieser Speichereinrichtung assoziierten Flag zu berechnen. Somit braucht der Speichercontroller 400 während der Systeminitialisierung keine Kalibrierungsroutine auszuführen. Stattdessen können die geforderten Flagtimingverzögerungen aus den in den Konfigurationsspeichern 105, 106 gespeicherten Daten gelesen oder berechnet werden. Falls die Konfigurationsspeicher 105, 106 für dasselbe Flagsignal verschiedene Flagtimingverzögerungen spezifizieren, wendet der Speichercontroller 400 für dieses Flag die größte dieser Flagtimingverzögerungen an. Dies ermöglicht, dass der Speichercontroller die Speichermodule 301, 302 mit einem Timing betreibt, das an die Timinganforderungen jedes Speichermoduls angepasst ist.
Die Prinzipien dieser Ausführungsform sind ebenfalls auf andere früher beschriebene Ausführungsformen anwendbar. Zum Beispiel können die Speichersysteme 100', 100'' und 100''', wie sie in den 5-7 gezeigt sind, ähnlich abgewandelt werden, so dass sie Konfigurationsspeicher und ihre assoziierte Signalleitung bzw. ihre assoziierten Signalleitungen enthalten, um die Notwendigkeit einer Kalibrierung zu vermeiden.
Somit nutzt die vorliegende Erfindung ein oder mehrere Flagsignale, die veranlassen, dass die Speichereinrichtungen Daten, die mit einem früher akzeptierten Lesebefehl assoziiert sind, mit einer vorgegebenen Anzahl von Lesetaktzyklen nach der Ankunft des Flagsignals ausgeben. Während der Systeminitialisierung wird eine Kalibrierungsroutine ausgeführt, um eine Timingverzögerung zwischen der Bereitstellung eines Lesebefehls und der Bereitstellung des Flagsignals oder der Flagsignale abzuleiten. Alternativ kann die Timingverzögerung vorgegeben und in einem Konfigurationsspeicher auf dem Speichermodul gespeichert sein. Die Timingverzögerung wird im Wesentlichen verwendet, um das Flagsignal bzw. die Flagsignale während des normalen Betriebs bereitzustellen. Das Flagsignal wird verwendet, um die Systemleselatenz der Speichereinrichtungen anzugleichen. Wenn die Flagsignale extern von dem Speichermodul (z. B. durch einen Speichercontroller) erzeugt werden, können sie verwendet werden, um die Systemleselatenz der mit der Flagsignalleitung gekoppelten Speichereinrichtungen anzugleichen. Alternativ können die Flagsignale auch in jedem Speichermodul durch eine modulinterne Logik erzeugt werden. Falls die modulinternen Flagsignale das Speichermodul nie verlassen, können sie nicht zum Angleichen der Systemleselatenz von Speichereinrichtungen anderer Speichermodule verwendet werden. Allerdings können sie verwendet werden, um die Systemleselatenzen der Speichereinrichtungen des Speichermoduls anzugleichen.

Claims

Speichereinrichtung (101), umfassend: ein Speicherfeld (2001); wenigstens eine Datensignalleitung (401a), die mit dem Speicherfeld (2001) gekoppelt ist; eine Steuerschaltung (2000); eine Lesetakt-Signalleitung (402), die mit der Steuerschaltung (2000) zum Empfangen eines Lesetaktssignals (RCLK) gekoppelt ist; eine Flagsignalleitung (404), die mit der Steuerschaltung (2000) gekoppelt ist, zum Empfangen eines Flagsignals (FL1); wenigstens eine Befehlssignalleitung (406), die mit der Steuerschaltung (2000) gekoppelt ist, zum Empfangen von Befehlen; und wobei die Steuerschaltung (2000) betreibbar ist, um die Speichereinrichtung (101) zu veranlassen Daten von dem Feld (2001), die mit einem früher akzeptierten Befehl auf der wenigstens einen Datensignalleitung (401a) assoziiert sind, beginnend bei einer vorgegebenen Anzahl von Lesetaktzyklen, nachdem die Steuerschaltung (2000) das Flagsignal empfängt, auszugeben; dadurch gekennzeichnet, dass sich das Flagsignal von dem früher akzeptierten Befehl unterscheidet.
Speichereinrichtung (101) nach Anspruch 1, wobei der früher akzeptierte Befehl ein Lesebefehl ist.
Speichereinrichtung (101) nach Anspruch 1, wobei der früher akzeptierte Befehl ein Kalibrierungsbefehl ist.
Speichereinrichtung (101) nach Anspruch 3, wobei die Daten ein Kalibrierungsmuster sind.
Speichereinrichtung (101) nach Anspruch 4, wobei das Kalibrierungsmuster wenigstens zwei sukzessive Bits einschließt, die einen unterschiedlichen Logikzustand aufweisen.
Speichereinrichtung (101) nach Anspruch 5, wobei das Kalibrierungsmuster sein erstes Bit auf eine binäre 0 gesetzt und sämtliche nachfolgende Bits auf eine binäre 1 gesetzt hat.
Speichereinrichtung (101) nach Anspruch 5, wobei das Kalibrierungsmuster sein erstes Bit auf eine binäre 1 gesetzt und sämtliche nachfolgende Bits auf eine binäre 0 gesetzt hat.
Speichereinrichtung (101) nach Anspruch 1, wobei die Speichereinrichtung (101) mit wenigstens einer anderen Speichereinrichtung (102) angeordnet ist, wobei die Speichereinrichtung (101) und jede der wenigstens einen anderen Speichereinrichtung (102) ihr Flagsignalleitungen (404, 405) gekoppelt und ihre Befehlssignalleitungen gekoppelt (406) haben, und wobei jede Speichereinrichtung (101, 102) das Flagsignal über ihre jeweiligen Flagsignalleitungen (404, 405) bei der gleichen Anzahl von Lesetaktzyklen, nachdem jede Speichereinrichtung (404, 405) des Rangs einen Lesebefehl empfängt, empfängt.
Speichereinrichtung (101) nach Anspruch 1, wobei die Speichereinrichtung (101) mit wenigstens einer anderen Speichereinrichtung (102) auf einem Speichermodul (100''') angeordnet ist, wobei das Speichermodul (100''') und jede der wenigstens einen anderen Speichereinrichtung (102) ihre Flagsignalleitungen (404, 405) mit einer Flagerzeugungslogik (410) gekoppelt haben, die auf dem Speichermodul (100''') angeordnet ist.
Speichermodul (301), umfassend: eine Vielzahl von Speichereinrichtungen (101, 102) nach Anspruch 1.
Speichermodul (301) nach Anspruch 10, wobei der früher akzeptierte Befehl eine Lesebefehl ist.
Speichermodul (301) nach Anspruch 10, wobei der früher akzeptierte Befehl ein Kalibrierungsbefehl ist.
Speichermodul (301) nach Anspruch 12, wobei die Daten als ein Kalibrierungsmuster ausgegeben werden.
Speichermodul (301) nach Anspruch 13, wobei das Kalibrierungsmuster wenigstens zwei sukzessive Bits einschließt, die einen unterschiedlichen Logikzustand aufweisen.
Speichermodul (301) nach Anspruch 14, wobei das Kalibrierungsmuster für ein erstes Bit auf eine binäre 0 gesetzt und sämtliche nachfolgenden Bits auf eine binäre 1 gesetzt hat.
Speichermodul (301) nach Anspruch 14, wobei das Kalibrierungsmuster für ein erstes Bit auf eine binäre 1 gesetzt und sämtliche nachfolgenden Bits auf eine binäre 0 gesetzt hat.
Speichermodul (301) nach Anspruch 10, ferner umfassend: eine Flagerzeugungslogik, die mit jeder der Vielzahl von Speichereinrichtungen über deren jeweilige Flagsignalleitungen gekoppelt ist.
Speichermodul (301) nach Anspruch 17, wobei die Flagerzeugungslogik das Flagsignal an jede der Vielzahl von Speichereinrichtungen bei der gleichen Anzahl von Lesetaktzyklen sendet, nachdem ein Lesebefehl an jede der Vielzahl von Speichereinrichtungen (101, 102) gesendet ist.
Speichermodul (301) nach Anspruch 18, wobei jede der Vielzahl von Speichereinrichtungen (101, 102) Lesedaten bei der gleichen vorgegebenen Anzahl von Lesetaktzyklen nach Empfangen des Flagsignals ausgibt.
Speichermodul (301) nach Anspruch 10, wobei das Speichermodul (301) mit wenigstens einem anderen Speichermodul (302) so gekoppelt ist, dass jede der Vielzahl von Speichereinrichtungen (101, 102) auf dem Speichermodul (301) ihre Flagsignalleitung mit den Flagsignalleitungen von jeder entsprechenden Speichereinrichtung (103, 104) von dem wenigstens einen anderen Speichermodul (302) gekoppelt hat.
Speichermodul (301) nach Anspruch 10, ferner umfassend: einen Konfigurationsspeicher, wobei der Konfigurationsspeicher eine vorgeschlagene Verzögerung speichert, die ein externer Speichercontroller (400) zwischen der Bereitstellung eines Lesebefehls und eines Flagsignals warten sollte.
Speichermodul (301) nach Anspruch 21, wobei die vorgeschlagene Verzögerung aus einer Einrichtungs-Minimalleselatenzverzögerung und einer System-Latenz besteht.
Computersystem, umfassend: einen Prozessor; einen Speichercontroller (400), der mit dem Prozessor gekoppelt ist; wenigstens ein Speichermodul (301), das mit dem Speichercontroller (400) gekoppelt ist, wobei jedes des wenigstens einen Speichermoduls (301) eine Vielzahl von Speichereinrichtungen (101, 102) nach Anspruch 1, organisiert in wenigstens einen Satz, aufweist; wobei die Lesetaktsignalleitung (RCLK) mit Lesetaktsignalleitungen (402a, 402b) von entsprechenden Speichereinrichtungen (103, 104) in den anderen Speichermodulen (302) des wenigstens einen Speichermoduls gekoppelt ist; wobei die Flagsignalleitungen (404, 405) mit Flagsignalleitungen (404, 445) von anderen entsprechenden Speichereinrichtungen (103, 104) in den anderen Speichermodulen (302) des wenigstens einen Speichermoduls gekoppelt sind; und wobei das Flagsignal die Speichereinrichtung (101) veranlasst Daten entsprechend zu einen früher akzeptierten Befehl, der auf der Befehlssignalleitung (406) empfangen wird, beginnend bei einer vorgegebenen Anzahl von Lesetaktzyklen nach einem Empfang des Flagsignals auszugeben.
Computersystem nach Anspruch 23, wobei der früher akzeptierte Befehl ein Lesebefehl ist.
Computersystem nach Anspruch 23, wobei der früher akzeptierte Befehl ein Kalibrierungsbefehl ist.
Computersystem nach Anspruch 25, wobei die Daten als ein Kalibrierungsmuster ausgegeben werden.
Computersystem nach Anspruch 26, wobei das Kalibrierungsmuster wenigstens zwei sukzessive Bits einschließt, die einen unterschiedlichen Logikzustand aufweisen.
Computersystem nach Anspruch 21, wobei das Kalibrierungsmuster sein erstes Bit auf eine binäre 0 gesetzt und sämtliche nachfolgenden Bits auf eine binäre 1 gesetzt hat.
Computersystem nach Anspruch 23, wobei das Kalibrierungsmuster sein erstes Bit auf eine binäre 1 gesetzt und sämtliche nachfolgenden Bits auf eine binäre 0 gesetzt hat.
Computersystem nach Anspruch 23, ferner umfassend: einen Taktpuffer, der mit dem Speichercontroller (400) durch eine Masterlesetaktsignalleitung und mit jedem des wenigstens einen Speichermoduls durch die Lesetaktsignalleitungen des nächsten einen Speichermoduls gekoppelt ist, wobei der Taktpuffer betreibbar ist, um ein Masterlesetaktsignal, das auf der Masterlesetaktsignalleitung empfangen wird, auf der Lesetaktsignalleitung jedes Rangs mit einer minimalen Verzögerung erneut zu übertragen.
Computersystem nach Anspruch 23, ferner umfassend: einen Taktpuffer, der mit dem Speichercontroller (400) durch eine Masterlesetaktsignalleitung und eine Vielzahl von Masterflagsignalleitungen gekoppelt ist, wobei der Taktpuffer auch mit jedem des wenigstens einen Speichermoduls (301, 302) durch die Lesetaktsignalleitungen (402a, 402b) und die Flagsignalleitungen (404, 405) des wenigstens einen Speichermoduls (301, 302) gekoppelt ist, wobei der Taktpuffer betreibbar ist, um ein Masterlesetaktsignal, das auf der Masterlesetaktsignalleitung empfangen wird, auf jeder Lesetaktsignalleitung (402a, 402b) erneut zu übertragen und auch betreibbar ist, um die Vielzahl von Masterflagsignalen, die auf der Vielzahl von Flagsignalleitungen empfangen werden, auf jeder Flagsignalleitung (404, 405) erneut zu übertragen, wobei der Taktpuffer betreibbar ist, um das Masterlesetaktsignal und die Masterflagsignale mit der gleichen Verzögerung erneut zu übertragen.
Computersystem nach Anspruch 23, wobei jedes der wenigstens einen Speichermodule (301, 302) ferner einen Konfigurationsspeicher umfasst, wobei der Konfigurationsspeicher eine vorgeschlagene Verzögerung speichert, die der Speichercontroller (400) zwischen der Bereitstellung eines Lesebefehls und eines Flagsignals warten sollte.
Computersystem nach Anspruch 23, wobei die vorgeschlagene Verzögerung aus einer Einrichtungs-Minimalleselatenzverzögerung und einer System-Latenz gebildet ist.
Computersystem, umfassend: einen Prozessor; einen Speichercontroller, der mit dem Prozessor gekoppelt ist; wenigstens ein Speichermodul (100'''), das mit dem Speichercontroller (400) gekoppelt ist, wobei jedes des wenigstens einen Speichermoduls (100''') wenigstens einen Satz von Speichereinrichtungen nach Anspruch 1 (101, 102) aufweist, wobei jede des wenigstens einen Satzes von Speichereinrichtungen ferner umfasst: eine Flagerzeugungslogik (410), und eine Vielzahl von Speichereinrichtungen (101, 102), wobei die Lesetaktsignalleitung (402''') mit Lesetaktsignalleitungen von anderen entsprechenden Speichereinrichtungen auf anderen des wenigstens einen Speichermoduls gekoppelt ist; wobei die Flagsignalleitung (404, 405) mit der Flagerzeugungslogik (410) zum Empfangen eines Flagsignals gekoppelt ist, wobei das Flagsignal die Speichereinrichtung (101, 102) veranlasst Daten auf der Datensignalleitung (401a) entsprechend zu einem früher akzeptierten Befehl, der auf der Befehlssignalleitung (406) empfangen wird, beginnend bei einer vorgegebenen Anzahl von Lesetaktzyklen nach Empfang des Flagsignals auszugeben.
Computersystem nach Anspruch 34, wobei die Flagerzeugungslogik (410) das Flagsignal an jede gekoppelte Speichereinrichtung (101, 102) unter Verwendung der gleichen Anzahl von Lesetaktzyklen, nachdem die gekoppelten Speichereinrichtungen (101,102) einen Lesebefehl empfangen, überträgt.
Computersystem nach Anspruch 34, wobei jedes des wenigstens einen Speichermoduls (301, 302) ferner einen Konfigurationsspeicher umfasst, wobei der Konfigurationsspeicher eine vorgeschlagene Verzögerung speichert, die durch die Flagerzeugungslogik verwendet werden soll, um zu bestimmen, wann die Vielzahl von Flagsignalen zu erzeugen sind.
Verfahren zum Betreiben einer Speichereinrichtung (101, 102), die mit einem Speichercontroller (400), einer Lesetaktsignalquelle und einer Flagsignalquelle gekoppelt ist, umfassend: Empfangen eines Befehls von dem Speichercontroller (400); Empfangen eines Flagsignals (FL1, FL2) von der Flagsignalquelle; Empfangen eines Lesetaktsignals (RCLK) von der Lesetaktsignalquelle; Ausgeben eines Datenwerts, der mit dem Befehl assoziiert ist, der zu dem Lesetaktsignal (RCLK) synchronisiert ist, und beginnend bei einer vorgegebenen Anzahl von Lesetaktzyklen nach Empfangen des Flagsignals (FL1, FL2), dadurch gekennzeichnet, dass sich das Flagsignal von dem früher akzeptierten Befehl unterscheidet.
Verfahren nach Anspruch 37, wobei der Befehl eine Lesebefehl ist.
Verfahren nach Anspruch 37, wobei der Befehl ein Kalibrierungsbefehl ist.
Verfahren nach Anspruch 39, wobei die Daten ein Kalibrierungsmuster sind.
Verfahren nach Anspruch 40, wobei das Kalibrierungsmuster wenigstens zwei sukzessive Bits einschließt, die einen unterschiedlichen Logikzustand aufweisen.
Verfahren nach Anspruch 41, wobei das Kalibrierungsmuster ein erstes Bit auf eine binäre 0 gesetzt und alle nachfolgenden Bits auf eine binäre 1 gesetzt hat.
Verfahren nach Anspruch 42, wobei das Kalibrierungsmuster sein erstes Bit auf eine binäre 1 gesetzt und sämtliche nachfolgenden Bits auf eine binäre 0 gesetzt hat.
Verfahren nach Anspruch 37, wobei die Lesetaktquelle der Speichercontroller ist und die Flagsignalquelle der Speichercontroller ist.
Verfahren nach Anspruch 37, wobei die Speichereinrichtung auf einem Speichermodul (301, 302) angeordnet ist und die Flagsignalquelle eine Flagerzeugungslogik ist, die auf den Speichermodul angeordnet ist.
Verfahren nach Anspruch 37, geeignet zur Verwendung in einem Speichersystem mit einem Speichercontroller (400), der mit einer Vielzahl von Speichereinrichtungen (101, 102, 103, 104) gekoppelt ist, wobei die Speichereinrichtungen eine gemeinsame Flagsignalleitung (FL1, FL2) und eine gemeinsame Lesetaktsignalleitung (RCLK) aufweisen, die beide auch mit dem Speichercontroller (400) gekoppelt sind, wobei das Verfahren auf das Ausgleichen der System-Leselatenz für die Speichereinrichtungen gerichtet ist, ferner umfassend die folgenden Schritte: Senden, durch den Speichercontroller (400), eines Lesebefehls an eine Zielspeichereinrichtung (101), die auf einer der Vielzahl von Speichereinrichtungen (101, 102, 103, 104) gewählt ist; Senden, durch den Speichercontroller, eines Flagsignals auf der gemeinsamen Flagsignalleitung (FL1) an die Zielspeichereinrichtung (101) bei einer Anzahl von Lesetaktzyklen, nachdem der Lesebefehl gesendet worden ist; Ausgeben von Daten, die mit dem Lesebefehl assoziiert sind, durch die Zielspeichereinrichtung (101), beginnend bei einer vorgegebenen Anzahl von Lesetaktzyklen, nachdem die Zielspeichereinrichtung (101) das Flagsignal empfangen hat; wobei die Anzahl die gleich ist unabhängig davon, welche Speichereinrichtung (101) als die Zielspeichereinrichtung (101) gewählt worden ist.
Verfahren nach Anspruch 46, wobei die Anzahl einem vorgeschlagenen Verzögerungswert entspricht, der in einem Konfigurationsspeicher gespeichert ist, der mit wenigstens einer der Vielzahl von Speichereinrichtungen (101, 102, 103, 104) assoziiert ist.
Verfahren nach Anspruch 47, wobei die vorgeschlagene Verzögerung aus einer Einrichtungs-Minimalleselatenzverzögerung und einer System-Latenzverzögerung besteht.
Verfahren nach Anspruch 37, geeignet zur Verwendung in einem Speichersystem mit einem Speichercontroller (400) und wenigstens einem Speichermodul, wobei jedes der Speichermodule eine Vielzahl von Speichereinrichtungen aufweist, die mit einer Flagerzeugungslogik und einem Takt gekoppelt sind, wobei das Verfahren zum Ausgleichen der Leselatenz der Vielzahl von Speichereinrichtungen auf jeden Speichermodul ferner die folgenden Schritte umfasst: Senden eines Lesebefehls an eine Zielspeichereinrichtung (101), gewählt aus der Vielzahl von Speichereinrichtungen (101, 102, 103, 104), angeordnet auf einem Zielspeichermodul (301, 302), gewählt aus dem wenigstens einen Speichermodul; Senden eines Flagsignals nach einer Anzahl eines Taktzyklus an die Zielspeichereinrichtung; Ausgeben, durch die Zielspeichereinrichtung, von Daten, die mit dem Lesebefehl assoziiert sind, beginnend bei einer vorgegebenen Anzahl von Taktzyklen, nachdem die Zielspeichereinrichtung das Flagsignal empfangen hat; wobei die Anzahl die gleiche ist unabhängig davon, welche Speichereinrichtung der Zielspeichereinrichtung als die Zielspeichereinrichtung gewählt worden ist.
Verfahren nach Anspruch 49, wobei die Anzahl dem Maximum der vorgeschlagenen Verzögerungswerten entspricht, die in einem Konfigurationsspeicher jedes Speichermoduls (301, 302) gespeichert sind.
Verfahren nach Anspruch 50, wobei jeder der vorgeschlagenen Verzögerungswerte aus einer Minimalleselatenzverzögerung und einer System-Latenzverzögerung gebildet ist.
Verfahren nach Anspruch 37, geeignet zur Verwendung in einem Verfahren zum Kalibrieren eines Speichersystems, mit wenigstens einer Speichereinrichtung (101, 102, 103, 104), wobei jede der wenigstens einen Speichereinrichtung (101, 102, 103, 104) mit einem Speichercontroller (400), einer Flagquelle, und einer Lesetaktquelle über wenigstens eine Lesetaktleitung, wenigstens eine Befehlleitung, wenigstens eine Flagleitung und wenigstens eine Datenleitung gekoppelt ist, wobei das Verfahren ferner die folgenden Schritte umfasst: (a) Einstellen eines Timingversatzes auf Null-Lesetaktzyklen; (b) Senden eines Kalibrierungsbefehls über die wenigstens eine Befehlsleitung von dem Speichercontroller an eine gewählte Speichereinrichtung (101) von der wenigstens einen Speichereinrichtung (101); (c) Senden eines Flagsignals von dem Speichercontroller (400) auf der wenigstens einen Flagleitung, wobei das Flagsignal nach einer Verzögerung gesendet wird, die gleich zu dem Timingversatz in Lesetaktzyklen relativ dazu, wann der Kalibrierungsbefehl gesendet wurde, ist; (d) Empfang des Flagsignals an der gewählten Speichereinrichtung (101) und Ausgeben eines Referenzkalibrierungsmusters, nachdem eine vorgegebene Anzahl von Lesetaktzyklen relativ dazu, wann das Flagsignal an der gewählten Speichereinrichtung (101) empfangen wurde, abgelaufen ist; (e) Empfangen des Flagsignals auf der Flagleitung an dem Speichercontroller (400) und Lesen eines Datenwerts von der Datenleitung beginnend, nachdem die vorgegebene Anzahl von Lesetaktzyklen von der Zeit, zu der das Flagsignal an dem Speichercontroller (400) empfangen wurde, abläuft; (f) Schließen, dass der Timingversatz ausreichend ist, wenn der Datenwert dem Referenzkalibrierungsmuster entspricht; (g) Schließen, dass der Timingversatz unzureichend ist, wenn der Datenwert nicht dem Referenzkalibrierungsmuster entspricht; (h) Erhöhen des Timingversatzes um einen Lesetaktzyklus und Wiederholen der Schritte (b), (c), (d), (e), (f) und (g), wenn der Timingversatz unzureichend ist.
Verfahren nach Anspruch 52, wobei die gewählte Speichereinrichtung (104) eine ist, die von dem Speichercontroller (400) am weitesten entfernt ist.
Verfahren nach Anspruch 53, wobei das Speichersystem eine Vielzahl von Speichereinrichtungen (101, 102, 103, 104) aufweist, die von einer am weitesten entfernten zu einer nächsten Speichereinrichtung (104), zu dem Speichercontroller (400), geordnet sind, ferner umfassend die folgenden Schritte: (i) Wiederholen der Schritte (b), (c), (d), (e), (f), (g) und (h) für jede verbleibende Speichereinrichtung (101, 102, 103) in der Ordnung.
Verfahren nach Anspruch 37 zum Steuern einer Leselatenz für eine Vielzahl an Speichereinrichtungen (101, 102, 103, 104), wobei das Verfahren ferner die folgenden Schritte umfasst: Bereitstellen eines Lesetaktsignals in der Sequenz an der Vielzahl von Speichereinrichtungen (101, 102,103, 104); Abgeben eines Lesebefehls an eine der Speichereinrichtungen (101, 102, 103, 104); Abgeben eines Flagsignals an die eine Speichereinrichtung (101) bei einer ersten vorgegebenen Anzahl Lesetaktperioden, nachdem der Lesebefehl abgegeben wird; und Ausgeben, durch die Speichereinrichtung (101, 102, 103, 104); von Daten, die mit dem Lesebefehl assoziiert sind, bei einer zweiten vorgegebenen Anzahl von Lesetaktperioden, nachdem das Flagsignal an der Speichereinrichtung (101) empfangen worden ist.
Verfahren nach Anspruch 55, wobei die erste vorgegebene Anzahl von Lesetaktperioden plus die zweite vorgegebene Anzahl von Lesetaktperioden größer als oder gleich wie ein Maximum von minimalen Einrichtungs-Leselatenzen entsprechend zu der Vielzahl von Speichereinrichtungen (101, 102, 103, 104) ist.
Verfahren nach Anspruch 55, wobei die zweite vorgegeben Anzahl von Lesetaktzyklusperioden vier ist.