DE19927873C2 - Verfahren zum Prüfen von Chip-Scale-Gehäusen für integrierte Schaltungen - Google Patents
Verfahren zum Prüfen von Chip-Scale-Gehäusen für integrierte SchaltungenInfo
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Description
Die Erfindung betrifft ein Verfahren zum Prüfen von integrierten Schaltungen (ICs)
in Chip-Scale-Gehäusen.
In der Industrie, die mit dem Einsetzen von ICs in Gehäuse oder der IC-
Einkapselung befaßt ist, herrscht ein ständiger Druck zur Reduzierung der Kosten
der Einkapselung von ICs. Hierzu sind viele verschiedene Gehäuseentwürfe sowie
Verfahren zum elektrischen Testen dieser Entwürfe entwickelt worden. Eine der
derzeit verwendeten Techniken zur Herstellung von ICs wird als Chip-Scale-
Einkapselung oder CSP (= Chip Scale Packaging) bezeichnet.
Chip-Scale-Gehäuse werden typischerweise auf Platten herge
stellt, die mehrere Gehäuse enthalten, die auf einer einzi
gen Platte hergestellt sind. Die Fig. 2A bis 2E zeigen die
Hauptverarbeitungsschritte, die bei der Herstellung typi
scher Chip-Scale-Gehäuse ausgeführt werden.
In Fig. 2A, in der der erste Schritt der Herstellung mehre
rer Chip-Scale-Gehäuse 10 gezeigt ist, ist eine Platte 12
vorgesehen, die eine Matrix aus elektrischen Verbindungsmu
stern 14 enthält, die für die Herstellung von Chip-Scale-
Gehäusen 10 verwendet werden. Jedes der elektrischen Verbin
dungsmuster 14 ist einem der hergestellten Chip-Scale-Ge
häuse 10 zugeordnet. Jedes der elektrischen Verbindungsmu
ster enthält mehrere elektrisch leitende Bahnen, die auf
und/oder in der Platte 12 ausgebildet sind. Wie in Fig. 2A
gezeigt ist, sind die elektrischen Verbindungsmuster typi
scherweise miteinander durch Bahnen verbunden, die sich
zwischen benachbarten elektrischen Verbindungsmustern er
strecken. Diese Bahnen, die benachbarte Muster miteinander
verbinden, werden in einem späteren Prozeßschritt, in dem
die Platte in einzelne Chip-Scale-Gehäuse zersägt wird,
unterbrochen, um die einzelnen Muster elektrisch voneinander
zu isolieren.
Wie in Fig. 2B gezeigt ist, sind an der oberen Oberfläche
der Platte 12 unter Verwendung eines geeigneten Chip-Befe
stigungsprozesses mehrere integrierte Schaltungschips 16
befestigt. Jeder Chip 16 entspricht einem der elektrischen
Verbindungsmuster 14 und ist über diesem zugeordneten Muster
positioniert. Wie in Fig. 2C gezeigt ist, ist eine Matrix
aus Bond-Drähten 18 ausgebildet, um jeden Chip 16 mit seinem
zugeordneten elektrischen Verbindungsmuster 14 (das in
Fig. 2C nicht gezeigt ist) elektrisch zu verbinden. Typi
scherweise erstrecken sich elektrische Verbindungsmuster 14
durch die Platte 12, so daß Abschnitte des Musters sowohl
auf der oberen als auch auf der unteren Oberfläche der
Platte 12 freiliegen. Die Bond-Drähte sind an den Abschnit
ten des Musters, die an der oberen Oberfläche der Platte
freiliegen, unter Verwendung herkömmlicher Draht-Bond-Pro
zesse befestigt. Die Abschnitte der Muster 14, die auf der
Unterseite der Platte 12 freiliegen, werden für die elektri
sche Verbindung ihres zugeordneten integrierten Schaltungs
chips 16 mit externen elektrischen Elementen verwendet,
sobald die Gehäuse durch Zersägen der Platte 12 in einzelne
Gehäuse voneinander getrennt sind.
Um den Chip die Matrizen der Bond-Drähte zu schützen,
wird auf die Oberseite der Platte 12 eine Schicht aus Ein
kapselungsmaterial 20 aufgebracht und gehärtet, wie in
Fig. 2D gezeigt ist. In einem optionalen weiteren Schritt
(nicht gezeigt) können Matrizen aus Lötkugeln an den an der
unteren Oberfläche der Platte 12 freiliegenden Abschnitten
jedes der elektrischen Verbindungsmuster 14 befestigt wer
den. Diese Lötkugel-Matrizen können als Kontakte für die
Befestigung des Gehäuses an externen elektrischen Elementen
verwendet werden.
Sobald die Platte 12 mit einer Schicht aus Einkapselungsma
terial beschichtet worden ist, um den Chip und die Bond-
Drähte zu schützen, werden die Gehäuse 10 durch Zersägen der
Platte in einzelne Chip-Scale-Gehäuse, wie durch die gestri
chelten Sägelinien 22 in Fig. 2E gezeigt, geschaffen. Dieser
Schritt des Schaffens der einzelnen Gehäuse bewirkt auch
eine elektrische Isolation jedes der Gehäuse durch Zer
schneiden jeglicher elektrischer Bahnen der elektrischen
Verbindungsmuster 14, die benachbarte Muster miteinander
verbinden. Sobald die Gehäuse voneinander getrennt worden
sind, sind sie für die elektrische Prüfung bereit.
Wie oben beschrieben worden ist, bewirken die elektrischen Verbindungsmuster
der Chip-Scale-Gehäuse auf der Platte typischerweise eine elektrische
Verbindung benachbarter Muster. Dies ist einer der Gründe dafür, daß Gehäuse in
einzelne Gehäuse getrennt werden, bevor sie elektrisch geprüft werden. Da die
Chip-Scale-Gehäuse vor der individuellen elektrischen Prüfung jedes der Chip-
Scale-Gehäuse in einzelne Gehäuse getrennt werden, müssen die einzelnen
Gehäuse für die Prüfung montiert oder in anderer Weise unterstützt werden. Dies
ist wegen der sehr geringen Größe und des Wunsches nach einer hochgradigen
Automatisierung des Prüfprozesses schwierig. Da die einzelnen Gehäuse für die
Prüfung nur schwer genau unterstützt werden können, können die Gehäuse nicht
ohne weiteres in zuverlässiger Weise geprüft werden, wodurch der Prüfprozeß
verlangsamt und kompliziert gemacht wird. Ferner wird wegen der Schwierigkeit
der Handhabung der einzelnen Gehäuse für die Prüfung die Anzahl der Gehäuse,
die den Prozeß der elektrischen Prüfung nicht bestehen, potentiell selbst dann
erhöht, wenn die Gehäuse an sich gute Gehäuse sind. Diese Probleme erhöhen
die Gesamtkosten der Herstellung der Chip-Scale-Gehäuse.
Aus der nachveröffentlichten DE 198 20 319 A1 ist ein Verfahren zum Prüfen von
integrierten Schaltungen in Chip-Scale-Gehäusen bekannt, bei dem eine Platte,
die mehrere Chip-Scale-Gehäuse enthält, die auf der Platte angebracht sind,
vorgesehen wird, die Chip-Scale Gehäuse einzeln elektrisch geprüft werden und
dabei auf der Platte physikalisch miteinander verbunden bleiben.
Aufgabe der Erfindung ist es, ein Verfahren zum Prüfen von Integrierten Schaltungen
in Chip-Scale-Gehäusen zu schaffen, bei dem es nicht nötig ist, die Gehäuse vor dem Prüfen in einzelne
Gehäuse zu trennen, wodurch die Kosten der Herstellung und der Prüfung von
Chip-Scale-Gehäusen reduziert werden.
Diese Aufgabe wird durch das Verfahren nach Anspruch 1
gelöst.
Weitere Ausgestaltungen der Erfindung sind
den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand eines in den beigefüg
ten Abbildungen dargestellten Ausführungsbeispiels näher
erläutert.
Fig. 1A ist eine diagrammartige Draufsicht einer Platte, die
für die Herstellung mehrerer Chip-Scale-Gehäuse verwendet
wird und die mehrere elektrische Verbindungsmuster enthält,
wovon jedes einem der Gehäuse zugeordnet ist.
Fig. 1B ist eine diagrammartige Draufsicht der Platte nach
Fig. 1A, nachdem mehrere integrierte Schaltungschips an der
Platte befestigt worden sind.
Fig. 1C ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 1B, nachdem der integrierte Schaltungschip
mit den elektrischen Verbindungsmustern auf der Platte durch
Draht-Bonden verbunden worden ist.
Fig. 1D ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 1C, nachdem auf den integrierten
Schaltungschip und die Bond-Drähte eine Schicht aus Einkap
selungsmaterial aufgebracht worden ist.
Fig. 1E ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 1D, die die Linien zeigt, längs derer die
Platte teilweise durchgesägt wird, um die zusammengefügten
Chip-Scale-Gehäuse elektrisch zu isolieren.
Fig. 1F ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 1D, die zeigt, wie die Platte unterstützt
wird, so daß die elektrisch isolierten Gehäuse einzeln
geprüft werden können.
Fig. 2A ist eine diagrammartige Draufsicht einer Platte, die
zur Herstellung mehrerer bekannter Chip-Scale-Gehäuse verwendet
wird und die mehrere elektrische Verbindungsmuster
enthält.
Fig. 2B ist eine diagrammartige Draufsicht, die die Platte
nach Fig. 2A zeigt, nachdem an der Platte mehrere inte
grierte Schaltungschips befestigt worden sind.
Fig. 2C ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 2B, nachdem der integrierte Schaltungschip
mit den elektrischen Verbindungsmustern auf der Platte durch
Draht-Bonden verbunden worden ist.
Fig. 2D ist eine diagrammartige Querschnittsansicht der
Platte nach Fig. 2C, nachdem auf den integrierten
Schaltungschip und die Bond-Drähte eine Schicht aus Einkap
selungsmaterial aufgebracht worden ist.
Fig. 2E ist eine diagrammartige Draufsicht der Platte nach
Fig. 2D, die die Linien zeigt, längs derer die Platte zer
sägt wird, um die zusammengefügten Chip-Scale-Gehäuse von
einander zu trennen.
Fig. 1A zeigt einen anfänglichen Schritt der Herstellung
mehrerer Chip-Scale-Gehäuse 100, in denen eine Platte 102
vorgesehen ist. In dieser Ausführung enthält die Platte 102
eine Matrix aus elektrischen Verbindungsmustern 104. Jedem
der elektrischen Verbindungsmuster 104 ist eines der herge
stellten Chip-Scale-Gehäuse 100 zugeordnet. Jedes der elek
trischen Verbindungsmuster 104 enthält mehrere elektrisch
leitende Bahnen, die auf und/oder in der Platte 102 ausge
bildet sind. Die elektrischen Verbindungsmuster 104 werden
für die elektrische Verbindung der Gehäuse der integrierten
Schaltung mit externen elektrischen Elementen verwendet.
Wie in Fig. 1A gezeigt ist, sind wenigstens einige der
elektrischen Verbindungsmuster 104 mit weiteren elektrischen
Verbindungsmustern 104 durch Bahnen 105, die zwischen be
nachbarten elektrischen Verbindungsmustern verlaufen, elek
trisch verbunden.
Die Platte 102 und die elektrischen Verbindungsmuster 104
können viele verschiedene Formen besitzen. In Abhängigkeit
von der Komplexität des hergestellten Gehäuses der inte
grierten Schaltung können die elektrischen Muster 104 sehr
komplex sein. Beispielsweise kann die Platte 102 für ein
Gehäuse einer sehr komplexen integrierten Schaltung eine
Mehrschichtplatte mit mehreren Schichten elektrischer Ver
bindungsmuster, die jeweils einer der Schichten der Platte
zugeordnet sind, sein. Für die Bildung der Platte 102 und
der Muster 104 können irgendwelche herkömmlichen Materialien
und Verfahren verwendet werden.
Wie in Fig. 1B gezeigt ist, sind an der Oberseite der Platte
102 mehrere integrierte Schaltungschips 106 in geeigneter
Weise befestigt. Jeder Chip 106 entspricht einem zugeord
neten elektrischen Verbindungsmuster 104 und befindet sich
über seinem zugeordneten elektrischen Verbindungsmuster 104.
Dann wird, wie in Fig. 1C gezeigt ist, eine Matrix aus Bond-
Drähten 108 gebildet, um jeden Chip 106 mit seinem zugeord
neten elektrischen Verbindungsmuster 104 (in Fig. 1C nicht
gezeigt) elektrisch zu verbinden. Typischerweise verlaufen
elektrische Verbindungsmuster 104 durch die Platte 102, so
daß Abschnitte des Musters sowohl auf der oberen Oberfläche
als auch auf der unteren Oberfläche der Platte 102 freilie
gen. An den Abschnitten der elektrischen Verbindungsmuster
104, die auf der oberen Oberfläche der Platte freiliegen,
werden durch Draht-Bonden Bond-Drähte 108 befestigt. Die
Abschnitte der Muster 104, die an der unteren Oberfläche der
Platte 102 freiliegen, werden für die elektrische Verbindung
ihres zugeordneten integrierten Schaltungschips 106 mit
externen elektrischen Elementen verwendet, sobald die Ge
häuse durch Zersägen der Platte 102 in einzelne Gehäuse
voneinander getrennt worden sind.
Anstelle der Matrizen aus Bond-Drähten 108 können alternativ
andere Verfahren zum elektrischen Verbinden des Chips mit
elektrischen Verbindungsmustern wie etwa Flip-Chip-Verfahren
verwendet werden.
Wie in Fig. 1D gezeigt ist, wird auf der Oberseite der
Platte 102 eine Schicht aus Einkapselungsmaterial 110 aufge
bracht und gehärtet. An den freiliegenden Abschnitten jedes
der elektrischen Verbindungsmuster 104 an der unteren Ober
fläche der Platte 102 können Matrizen aus Lötkugeln befe
stigt werden. Diese Lötkugel-Matrizen bilden Kontakte für
die Befestigung des Gehäuses an externen elektrischen Ele
menten.
Die Gehäuse 100 werden für die Prüfung nicht voneinander
getrennt. Statt dessen wird die Platte 102, wie in Fig. 1E
gezeigt ist, nur soweit eingeschnitten, daß die verschiede
nen elektrischen Verbindungsmuster 104 voneinander elek
trisch isoliert sind, so daß die verschiedenen Gehäuse 100
elektrisch voneinander isoliert sind, ohne die Gehäuse 100
physikalisch voneinander zu trennen. Die Gehäuse 100 können
durch Sägen von Rillen 112 in den Boden der Baueinheit
voneinander elektrisch isoliert werden, so daß irgendwelche
Bahnen 105, die verschiedene Gehäuse miteinander verbinden,
durchgeschnitten sind.
Da die Gehäuse 100 physikalisch miteinander verbunden blei
ben, kann die gesamte Platte, die sämtliche Gehäuse 100
enthält, als eine einzige Einheit zum Prüfen der Gehäuse
unterstützt werden, wie in Fig. 1F gezeigt ist. In Fig. 1F
wird die Platte der zusammengefügten Gehäuse durch einen
Unterstützungsmechanismus 114 unterstützt. Dadurch können
sämtliche Gehäuse, die auf der Platte 102 montiert sind,
durch einen Prüfkopf 116 einfach und genau geprüft werden.
Dadurch wird die Prüfprozedur wesentlich vereinfacht, indem
Probleme in Verbindung mit der Handhabung und der geeigneten
Ausrichtung der einzelnen Gehäuse beseitigt werden. Da
außerdem die gesamte Platte 102 für die Prüfung unterstützt
wird, kann die Handhabungsanlage, die während des Prüfpro
zesses verwendet wird, gleich der Handhabungsanlage sein,
die während der Montage der Gehäuse verwendet wird. Dadurch
wird der Bedarf an einer speziell konfigurierten Handha
bungsanlage für die Handhabung der voneinander getrennten
Gehäuse für die Prüfung beseitigt.
In der in Fig. 1E gezeigten Ausführung sind die einzelnen
Gehäuse 100 durch teilweises Sägen von Rillen 112 in die
Platte 102, jedoch nicht durch Sägen dieser Rillen durch die
Schicht aus Einkapselungsmaterial 110, voneinander elek
trisch isoliert. Das vollständige Durchschneiden des
Substrats der Platte 102 bis zu der Schicht aus Einkapse
lungsmaterial 110 stellt sicher, daß irgendwelche elektri
schen Verbindungen zwischen verschiedenen Gehäusen 100
durchgeschnitten werden. Da jedoch das Einkapselungsmaterial
nicht durchgeschnitten wird, bleiben die Gehäuse physika
lisch miteinander verbunden. Diese Ausführung hat den weite
ren Vorteil, daß irgendwelche internen Spannungen, die sich
in der Platte 102 während der Anbringung der Gehäuse aufge
baut haben könnten, gelöst werden.
Obwohl die in Fig. 1E gezeigte Ausführung Schnittrillen 112
zeigt, die vollständig durch die Platte 102 verlaufen und
nur das Einkapselungsmaterial unbeschädigt lassen, kann die
Gesamteinheit in jeder gewünschten Weise auch teilweise
durchgeschnitten werden, sofern dabei irgendwelche elektri
schen Verbindungen zwischen verschiedenen Gehäusen durchge
schnitten werden und die Gehäuse physikalisch miteinander
verbunden bleiben. Wenn sich beispielsweise die einzigen
elektrischen Verbindungen zwischen verschiedenen Gehäusen an
der unteren Oberfläche der Platte befinden, können lediglich
diese Verbindungen durchgeschnitten werden, ohne daß die
Platte selbst oder die Schicht aus Einkapselungsmaterial
wesentlich zerschnitten wird.
Claims (4)
1. Verfahren zum Prüfen von integrierten Schaltungen in Chip-Scale-Gehäusen,
bei dem eine Platte (102) mit
mehreren Chip-Scale-Gehäusen (100), die auf der Platte (102)
angebracht sind, vorgesehen wird, wobei
sämtliche Chip-Scale-Gehäuse (100) durch Zerschneiden
jeglicher elektrisch leitender Pfade (105), die die Chip-
Scale-Gehäuse (100) auf der Platte (102) elektrisch mitein
ander verbinden, elektrisch voneinander isoliert werden,
ohne daß die Chip-Scale-Gehäuse (100) in einzelne Gehäuse
getrennt werden; und die Chip-Scale-Gehäuse (100) einzeln
elektrisch geprüft werden und dabei auf der Platte (102)
physikalisch miteinander verbunden bleiben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß ein Substrat (102), das mehrere elektrische Verbindungs
muster (104) zum elektrischen Verbinden eines integrierten
Schaltungschips (106) mit externen elektrischen Elementen
enthält und eine obere Oberfläche und eine untere Oberfläche
besitzt, vorgesehen wird; mehrere integrierte Schaltungs
chips (106) an der oberen Oberfläche des Substrats (102)
befestigt werden, wovon jedem ein entsprechendes der elek
trischen Verbindungsmuster (104) zugeordnet ist; Bond-Drähte
(108) ausgebildet werden, um jeden der Chips (106) mit
seinem entsprechenden elektrischen Verbindungsmuster (104)
durch Draht-Bonden elektrisch zu verbinden; und die Bond-
Drähte (108) und die Chips (106) durch Aufbringen einer
Schicht aus Einkapselungsmaterial (110) auf die Bond-Drähte
(108), den Chip (106) und die obere Oberfläche des Substrats
(102) eingekapselt werden, wodurch die Platte gebildet wird,
die mehrere Chip-Scale-Gehäuse (100) enthält.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß die Chip-Scale-Gehäuse (100) durch Sägen von
Rillen (112) in die untere Oberfläche des Substrats (102)
voneinander isoliert werden, wobei die Rillen (112) im
wesentlichen durch das Substrat (102), jedoch nicht durch
die Schicht (110) aus Einkapselungsmaterial verlaufen, so
daß die Chip-Scale-Gehäuse (100) durch die Schicht (110) aus
Einkapselungsmaterial physikalisch miteinander verbunden
bleiben.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß die Chip-Scale-Gehäuse (100) in einzelne
Gehäuse getrennt werden, nachdem die Chip-Scale-Gehäuse
(100) einzeln geprüft worden sind.
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