DE19916879B4

DE19916879B4 - Stromgesteuerter, digital selbst-eichender Digital-Analog-Wandler

Info

Publication number: DE19916879B4
Application number: DE19916879A
Authority: DE
Inventors: Ion E. Cupertino Opris
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-04-16
Filing date: 1999-04-14
Publication date: 2010-11-25
Anticipated expiration: 2019-04-15
Also published as: US6130632A; DE19916879A1

Abstract

Vorrichtung mit einem digital selbst-eichenden, stromgesteuerten Digital-Analog-Wandler mit folgenden Merkmalen:
ein Codierer, der ein Eingangssignal empfängt und abhängig davon ein codiertes Signal erzeugt;
ein Ausgangsanschluß;
ein Ausgangsschalter, der mit dem Ausgangsanschluß verbunden ist;
ein Eichschalter;
ein Bezugssignalschalter, der mit dem Eichschalter und mit dem Ausgangsschalter verbunden ist;
ein Bezugssignalerzeuger, der mit dem Bezugssignalschalter verbunden ist, um ein Bezugssignal zu erzeugen;
eine Eichmaschine, die mit dem Codierer verbunden ist, um mehrere Korrekturkoeffizienten zu erzeugen;
mehrere Stromzellen, die jeweils mit der Eichmaschine verbunden sind, wobei jede der Stromzellen so konfiguriert ist, daß sie die mehreren Korrekturkoeffizienten empfängt und abhängig davon ein erstes und ein zweites Stromzellensignal erzeugt;
ein Vergleicher mit einem ersten Eingangsanschluß, einem zweiten Eingangsanschluß und einem Vergleicherausgangsanschluß, wobei der erste Eingangsanschluß mit dem Eichschalter verbunden ist, der zweite Eingangsanschluß mit den mehreren Stromzellen verbunden ist und der Vergleicherausgangsanschluß mit der Eichmaschine...

Description

Die Erfindung betrifft Digital-Analog-Wandler (D/A-Wandler). Spezieller betrifft die Erfindung ein Verfahren und eine Vorrichtung zum digitalen Eichen von D/A-Wandlern.
Die am häufigsten verwendeten D/A-Wandler sind wegen ihrer Betriebsgeschwindigkeit und Größe Schaltstromwandler oder stromgesteuerte Wandler. Ein stromgesteuerter D/A-Wandler umfaßt N binär skalierte Stromquellen (z. B. Stromzellen) und zugehörige Schalter. 1 zeigt eine herkömmliche Stromzelle eines stromgesteuerten D/A-Wandlers. Wie gezeigt verbindet ein Schalter S₁ einen Strom I mit einem gemeinsamen Summierknoten N_S für ein ent sprechendes Datenbit D_i von „1”, um einen Stromzellen-Ausgangsstrom I_i auf einer Signalausgangsleitung Current_Out vorzusehen, während ein zweiter Schalter S₂ den Strom I an einen Masseknoten GND für ein Datenbit D_i von „0” führt. Bei einer differentiellen D/A-Wandlerzelle ist der Schalter S₂ mit einem komplementären Ausgangsknoten N_c verbunden, wie in 2 gezeigt.
Der gesamte Ausgangsstrom I_OUT des stromgesteuerten D/A-Wandlers wird dann durch eine Summe aller Ausgangsströme I_i der N Stromzellen in dem D/A-Wandler bestimmt, wie durch den folgenden Ausdruck gezeigt.
wobei N die Anzahl der Stromzellen in der stromgesteuerten D/A-Wandlerarchitektur ist, und wobei jede Stromzelle einem Stromzellenausgangsstrom I_i für ein entsprechendes Datenbit D_i entspricht.
Wie man aus Gleichung (1) sehen kann, ist der gesamte Ausgangsstrom I_OUT des stromgesteuerten D/A-Wandlers das genaue analoge Äquivalent des binären Eingangscodes D_i, vorausgesetzt, daß die einzelnen Stromzellen I_i binär skaliert sind und hochgenau arbeiten.
Bei D/A-Wandlern mit einer großen Anzahl Bits kann die erforderliche Genauigkeit durch Trimmen erreicht werden. Die Herstellungskosten für den Trimmvorgang und die damit einhergehende Schaltungs- und/oder Prozeßkomplexität (wie nicht flüchtige Speicher) sind die Hauptverantwortlichen für die Entwicklung von sich selbst eichenden Wandlern. Verfahren für die Selbsteichung mittels dynamischer analoger Eichung werden von D. W. J. Groeneveld et al. in „A self-calibration technique for monolithic high resolution D/A converters”, IEEE Journal of Solid-State Circuits, Band SC-24, Nr. 6, S. 1517-1522, Dezember 1989, erörtert. Zusätzlich wird ein vollständig statischer, selbsteichender Wandler und ein Eichungsverfahren von Miller et al. in „A true 16 b self-calibrating BiCMOS DAC”, Proceeding of IEEE International Solid-State Circuits Conference – ISSCC 1993, S. 58-59, 263, Februar 1993, erörtert.
Das Verfahren von Miller verwendet einen zusätzlichen D/A-Wandler zum Korrigieren der nicht-idealen Kennlinien des Haupt-D/A-Wandlers, der Korrekturbereich ist jedoch durch die Komplexität des Unter-D/A-Wandlers begrenzt, und das Eichungsverfahren kann nicht im gesamten Bereich die Verstärkungsfehler ausgleichen.
US-A-5,646,619 beschreibt einen selbst eichenden Digital-Analog-Wandler mit einem Eichschaltkreis, der einen festen Eichstrom und eine feste Eichspannung während eines Eichmodus vorsieht und mit einem Vorspannungs-Schaltkreis zum Vorspannen des Eichschaltkreises mit einer ersten Bezugsspannung und zum Vorspannen von MSB- und LSB-Speicherzellen mit einer zweiten Bezugsspannung.
Die US-A-5,548,288 beschreibt eine digitale Korrektur von Stromzellen eines stromgesteuerten Digital-Analog-Wandlers mittels Einprägung eines Differenzstroms während einer Kalibrierphase.
Aus der DE 40 41 372 A1 ist bekannt, eine digitale Korrektur von Stromzellen eines stromgesteuerten Digital-Analog-Wandlers vorzunehmen, indem für jede Stromzelle eine Stromabweichung vom Referenzstrom festgestellt und als Korrekturstrom der Stromzelle zugeführt wird.
Ausgehend hiervon schlägt die Erfindung eine selbst eichende Architektur mit einem digitalen Eichungs- und Korrekturalgorithmus vor. Die digitale Korrekturtechnik der Erfindung vermeidet die Notwendigkeit eines sehr genauen Stromspiegels oder eines zusätzlichen Vergleicher-D/A-Wandlers als Standardübertragungselement.
Die Erfindung sieht eine Vorrichtung mit einem digital selbst-eichenden stromgesteuerten Digital-Analog-Wandler gemäß Anspruch 1 oder 14, ein Verfahren zum digitalen Selbst-Eichen eines stromgesteuerten Digital-Analog-Wandlers gemäß Anspruch 5, ein Verfahren zum Ausführen einer digitalen Korrektur eines stromgesteuerten Digital-Analog-Wandlers gemäß Anspruch 9 und eine Vorrichtung zum digitalen Selbst-Eichen eines stromgesteuerten Digital-Analog-Wandlers gemäß Anspruch 12 vor.
Diese sowie weitere Merkmale und Vorteile der Erfindung ergeben sich noch deutlicher aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit der Zeichnung. In den Figuren zeigen:
1 eine Stromzelle eines herkömmlichen D/A-Wandlers;
2 eine Stromzelle eines herkömmlichen differentiellen D/A-Wandlers;
3 eine Stromzelle eines stromgesteuerten D/A-Wandlers gemäß einer Ausführungsform der Erfindung;
4 ein Flußdiagramm für die Eichung eines stromgesteuerten D/A-Wandlers gemäß einer Ausführungsform der Erfindung;
5 ein Blockdiagramm des selbst-eichenden D/A-Wandlers gemäß einer Ausführungsform der Erfindung;
6 ein Flußdiagramm für die digitale Korrektur eines stromgesteuerten D/A-Wandlers gemäß einer Ausführungsform der Erfindung; und
7 einen stromgesteuerten MOS-Vergleicher gemäß einer Ausführungsform der Erfindung.
3 zeigt die Stromzelle eines stromgesteuerten D/A-Wandlers gemäß einer Ausführungsform der Erfindung. Wie gezeigt sind drei Schalter S₁, S₂ und S₃ vorgesehen, die parallel an eine Stromquelle 301 angeschlossen sind. Es gibt auch zwei gemeinsame Leitungen Current_Out, Current_Compare und einen Bezugsanschluß, wie den Masseanschluß GND. Ebenfalls in 3 gezeigt ist eine Steuereinrichtung (Controller) 302, welche das Schalten der drei Schalter S₁, S₂ und S₃ steuert. Die Steuereinrichtung 302 empfängt die codierten digitalen Daten D₁ (für i = 1 bis N) von einem Codierer (5) gestützt auf ein Eingangssignal, das an den Codierer geliefert wird, und erzeugt abhängig davon eines oder mehrere Steuersignale, welche die Schaltlogik der drei Schalter S₁, S₂ und S₃ kontrollieren.
Wie man in 3 sieht, ist der Schalter S₁ so konfiguriert, daß er die Stromquelle 301 mit einem ersten Knoten N₁ verbindet, um einen Strom I von der Stromquelle 301 auf die gemeinsame Leitung Current_Out zu legen, während der Schalter S₃ so konfiguriert ist, daß er die Stromquelle 301 mit einem zweiten Knoten N₂ verbindet, um den Strom I von der Strom quelle 301 an die gemeinsame Leitung Current_Compare zu führen. Ferner ist der Schalter S₂ so konfiguriert, daß er eine Verbindung zu dem Bezugsanschluß GND herstellt. Der Betrieb der drei Schalter S₁, S₂ und S₃ ist in Tabelle 1 unten illustriert. Tabelle 1: Schaltzustände während der Wandlung/Eichung

Betriebszustand/Datenbit D_i Schalter S₁ Schalter S₂ Schalter S₃

Wandlung/D_i = 1 X O O

Wandlung/D_i = 0 O X O

Eichung O O X

wobei „X” anzeigt, daß der Schalter in einer geschlossenen Stellung ist, und „O” zeigt an, daß der Schalter in einer geöffneten Stellung ist.
Wie man aus Tabelle 1 oben erkennen kann, wird während des Digital-Analog-Wandlungsvorgangs der Schalter S₃ abgeschaltet, und die Schalter S₁ und S₂ arbeiten abhängig von dem Wert des jeweiligen Datenbits D_i, um ein analoges Ausgangssignal I_OUT vorzusehen, das dem Datenbit D_i entspricht. Während des Eichvorgangs ist dagegen der dritte Schalter S₃ dazu vorgesehen, den Strom I auf die gemeinsame Leitung Current_Compare zu legen und dadurch ein Eichsignal I_comp an einen stromgesteuerten Vergleicher 501 (5) zu liefern. Wie man erkennen kann, wird der Schalter S₃ nur während der Eichstufe aktiviert. Im folgenden wird der Eich- oder Kalibriervorgang beschrieben.
4 zeigt ein Flußdiagramm des digitalen Eichvorgangs gemäß einer Ausführungsform der Erfindung. Für jede zugeordnete stromgesteuerte D/A-Wandlerzelle k sind Speicherstellen mem(i) (nicht gezeigt) vorgesehen und so konfiguriert, daß sie jeweils einen entsprechenden Korrekturkoeffizienten speichern. Wenn eine der Stromzellen k des stromgesteuerten D/A- Wandlers im Eichbetrieb ist, sind ferner alle verbleibenden Stromzellen k im normalen D/A-Wandlerbetrieb.
Im Schritt 401 werden die Speicherstellen mem(i) auf „1” initialisiert. Nach der Initialisierung wird im Schritt 402 jede der Stromzellen k des stromgesteuerten D/A-Wandlers geeicht, wobei die Gesamtanzahl der Stromzellen k des D/A-Wandlers im Bereich von 2 bis N + p liegt, wobei p die Anzahl der zusätzlichen Stromzellen ist, die für die erforderliche Designgenauigkeit und Redundanz notwendig sind. In dem Eichschritt 402 wird ein Eichschalter eingeschaltet (z. B. der Schalter S₃ in der Stromzelle der 3), der einen Bezugsstrom I (z. B. den Strom I von der Stromquelle 301 aus 3) an die Leitung Current_Compare liefert. Mit einem sukzessiven Näherungsverfahren (das schneller ist als eine lineare Suche) berechnet eine Eichmaschine 502 (5) die Korrekturkoeffizienten zur Speicherung in den jeweiligen Speicherstellen mem(k) gemäß dem folgenden Ausdruck:
wobei max eine Operation mit den eingehenden Datenbits D_i ist, um den maximalen Wert zu ermitteln, so daß der folgende Ausdruck erfüllt ist:
Während Gleichung (3) die Linearität des Systems sicherstellt, da im Schritt 402 angenommen wird, daß der Wert des niedrigstwertigen Bits (LSB) ideal ist, muß eine Eichung bei Vollausschlag (full scale) oder über dem gesamten Bereich vorgenommen werden. Im Schritt 403 wird daher ein externer Bezugsstrom I_REF, der dem Vollausschlagwert entspricht, auf der gemeinsamen Leitung Current_Compare eingeführt, die mit dem stromgesteuerten Verglei cher 501 gekoppelt ist (siehe 5). Unter Verwendung derselben sukzessiven Näherung wie im Schritt 402 wird ein entsprechender Ausgangscode Coderef gemäß dem folgenden Ausdruck erhalten:
wobei wiederum die max-Operation mit den eingehenden Datenbits D_i den maximalen Wert ermittelt, so daß der folgende Ausdruck erfüllt ist:
Schließlich werden im Schritt 404 alle Korrekturkoeffizienten, die in den jeweiligen Speicherstellen mem(k) gespeichert sind und im Schritt 402 erhalten wurden, gemäß dem folgenden Ausdruck normiert:
Durch das Normieren wird sichergestellt, daß der aus Gleichung (4) erhaltene Ausgangscode Coderef der vollwertigen digitalen Darstellung von 2^N entspricht. Um große Fehler durch Runden oder Abschneiden zu vermeiden werden alle arithmetischen Operationen mit einer Genauigkeit von wenigstens 2 Bit mehr als die interne Darstellung durchgeführt.
Wie oben beschrieben, wird bei der vorliegenden Erfindung jede Stromzellenstrom I_i beginnend mit dem LSB (von dem angenommen wird, daß es ideal ist) im Verhältnis zu dem vorher geeichten Stromzellenstrom I_i-1 aus jeder entsprechenden Stromzelle k geeicht. Die Eichung wird für den D/A-Wandlerkern in LSB-Einheiten ausgeführt, die gleich einem Bruchteil des LSB des D/A-Wandlers sind (üblicherweise ¼ LSB).
Bei der vorliegenden Erfindung korrigiert der Eichalgorithmus daher beliebige Fehler in dem analogen Abschnitt des stromgesteuerten D/A-Wandlers, solange die Redundanz ausreichend ist. Ferner wird die Eichprozedur off-line ausgeführt, z. B. beim Starten oder auf Anforderung des Benutzers.
5 zeigt einen stromgesteuerten D/A-Wandler gemäß einer Ausführungsform der Erfindung. Wie gezeigt, wird ein stromgesteuerter Vergleicher 501, eine Eichmaschine 502, die das Ausgangssignal des stromgesteuerten Vergleichers 501 empfangen kann, und ein Codierblock 503 zum Empfangen des digitalen Eingangssignals Code_In und zum Vorsehen digitaler Bits D₁–D_N abhängig davon vorgesehen. Ebenfalls in 5 gezeigt ist eine Bezugssignalquelle 504 zum Liefern eines Bezugssignals I_REF an einen ersten Eingangsanschluß 505 des stromgesteuerten Vergleichers 501 abhängig von dem Schalten eines Bezugssignalschalters S_REF, der zwischen diesen angeschlossen ist.
Ebenfalls mit dem ersten Eingangsanschluß 505 verbunden ist ein Eichschalter S_CAL, der während des Eichvorgangs Ausgangssignale auf den Leitungen Current_Compare jeder der Stromzellen 510 an den ersten Eingangsanschluß 505 des Vergleichers 501 führen kann. Ferner ist eine Steuereinrichtung (Controller) 511 vorgesehen, welche die codierten digitalen Bits D₁–D_N empfängt und abhängig davon während des Eichvorgangs Steuersignale zum Steuern des Schaltens des Bezugssignalschalters S_REF, des Eichschalters S_CAL, des Ausgangsschalters S_OUT sowie der Eichmaschine 502 erzeugt. Weiterhin ist ein Pfad 509 zum Verbinden der Eichmaschine 502 mit dem Codierblock 503 zum Speichern der Korrekturkoeffizienten während des Eichvorgangs bei den jeweiligen Speicherstellen mem(i) in dem Codierblock 503 vorgesehen.
5 zeigt auch mehrere Stromzellen 510, die mit der Eichmaschine 502 über einen Datenbus 507 und einen Eichbus 508 gekoppelt sind. Beim Starten durch die Eichmaschine 502 wird jede der Stromzellen 510 so konfiguriert, daß sie ein entsprechendes Eingangsdatum D_i sowie den entsprechenden Korrekturkoeffizienten empfängt und abhängig davon das analoge Ausgangssignal I_OUT (3) für jede Speicherzelle 510 an dem ersten Eingangsanschluß 505 ausgibt und das Eichsignal I_comp an dem zweiten Eingangsanschluß 506 des stromgesteuerten Vergleichers 501 ausgibt. Schließlich ist ein Ausgangsschalter S_OUT vorgesehen, der mit dem Eichschalter S_CAL gekoppelt ist, um das Ausgangssignal des D/A-Wandlers vorzusehen.
Der Eichvorgang gemäß der Erfindung wird somit durch die Eichmaschine 502 (5) gesteuert, die entweder als eine hierfür reservierte Ablaufsteuereinrichtung (Zustandsmaschine) oder ein programmierter Mikrocontroller realisiert sein kann. Die Eichprozedur muß nur einmal beim Einschalten ausgeführt werden.
6 illustriert die digitale Korrektur gemäß einer Ausführungsform der Erfindung. Wie gezeigt wird im Schritt 601 eine iterative Schleife für eine Variable i von 1 bis (N + p) eingerichtet. Im Schritt 602 wird ermittelt, ob der digitale Eingangscode Codein (der in den analogen Bereich umgewandelt werden soll) größer als der entsprechende Korrekturkoeffizient ist, der in der entsprechenden Speicherzelle mem(i) gespeichert ist. Wenn im Schritt 602 ermittelt wird, daß der digitale Eingangscode Codein größer ist als der entsprechende Korrekturkoeffizient, der in der entsprechenden Speicherzelle mem(i) gespeichert ist, wird im Schritt 603 das digitale Datum D_i auf „1” gesetzt, und der Wert des entsprechenden Korrekturkoeffizienten, der in der entsprechenden Speicherstelle mem(i) gespeichert ist, wird von dem digitalen Eingangscode Codein für den nächsten iterativen Schritt subtrahiert, wobei dann zum Schritt 601 zurückgekehrt wird. Wenn jedoch im Schritt 602 ermittelt wird, daß der digitale Eingangscode Codein nicht größer als der entsprechende Korrekturkoeffizient ist, der in der entsprechenden Speicherstelle mem(i) gespeichert ist, wird das digitale Datum D_i im Schritt 604 auf „0” gesetzt, und derselbe digitale Eingangscode Codein, der im Schritt 602 für den Vergleich verwendet wurde, wird an den Anfang der iterativen Schleife bei dem Schritt 601 zurückgegeben.
Diese Prozedur wird dazu verwendet, die Datenbits D(i) zu identifizieren, mit denen die Gleichung (1) erfüllt wird. Im digitalen Bereich ist dies äquivalent zu dem folgenden Ausdruck:
Die digitale Korrektur bildet somit den digitalen Eingangscode Codein auf eine geeignete Darstellung für alle Stromzellen in dem D/A-Wandlerkern D_i ab, wobei i = 1, ..., N + p. Diese Abbildung kann für jeden Datenwert algorithmisch erfolgen. Alternativ kann die Abbildung auch nur einmal während des Eichzyklus für alle möglichen Eingangscodes (von 0 bis 2^N-1) durchgeführt werden, und die Ergebnisse können in einer Nachschlagetabelle (Look-up Table) gespeichert werden. Der zweite Ansatz hat Vorteile in Bezug auf die Geschwindigkeit, er benötigt jedoch zusätzliche Hardware für die Nachschlagetabelle, die mit einem 2^N × (N + p) Bit breiten RAM realisiert werden kann.
Damit die digitale Korrektur richtig arbeitet, muß eine gewisse Redundanz bei der Datenbitauflösung in das System eingeführt werden. Es gibt zwei Ansätze zum Erzeugen der Redundanz. Bei einem ersten Ansatz wird eine Radix r < 2 zwischen den Stromzellen 510 eingesetzt. Wenn dann der relative Fehler zum Nennwert des einzelnen Stroms I_i von den Stromzellen auf α begrenzt ist (wobei α der maximale relative Fehler zum Nennwert der einzelnen Ströme I_i ist), muß Radix r die folgende Bedingung erfüllen: r ≤ 2·(1 – α) (8)
Die Gleichung (8) stellt sicher, daß sich die benachbarten analogen Bereiche überlappen. Um eine globale Genauigkeit zu erhalten, die größer ist als ¼ LSB (niedrigstwertiges Bit), werden wenigstens zwei zusätzliche Stromzellen hinzugefügt, so daß das kleinere Ausgangsinkrement kleiner als ¼ LSB ist.
Die Nennwerte für die Stromquellen I_i sind in diesem D/A-Wandlerkern durch die folgende Gleichung gegeben: Ii+1 = r·Ii (9).für i = 1, 2, ..., N + p, wobei wie zuvor p die Anzahl der zusätzlichen Stromzellen ist, die für die Genauigkeit und Redundanz notwendig sind. Es können daher sehr große relative Fehler mit einer minimalen Anzahl zusätzlicher Stromzellen korrigiert werden.
Bei dem zweiten Lösungsansatz werden einige Stromzellen 510 in dem Wandler verdoppelt. Die Radix wird auf einem Nennwert von 2 gehalten, was den Vorteil hat, daß es einfach ist, leicht umgesetzt werden kann, eine Skalierung von Stufe zu Stufe erlaubt und bessere Abgleicheigenschaften bietet. Bei einem maximalen relativen Fehler α zum Nennwert der einzelnen Stromquellen muß die maximale Anzahl der Stromzellen zwischen einem beliebigen verdoppelten Paar aus Stromzellen folgende Bedingung erfüllen: (1 – α)·(3 + 2 + 4 + ... + 2k) ≥ (1 + α)·2k + 1 (10)was alternativ auch wie folgt ausgedrückt werden kann:
Für einen 10-Bit-D/A-Wandler, der 5-Bit-Präzisionsstromquellen (mit z. B. einem relativen Fehler von 3%) verwendet, sind die Nennwerte für die 14 Stufen in der Wandlerarchitektur in Tabelle 2 unten gezeigt. In diesem Fall erfüllt ein maximaler relativer Fehler von α = 0,03 die Designanforderungen innerhalb dieser Architektur. Tabelle 2: Relativwerte der Nennstromquelle für einen 10-Bit-D/A-Wandler

Bit Nr. 1 2 3 4 5 6 7 8 9 10 11 12 13 14

I_NOM 2⁰ 2¹ 2² 2³ ₂4 ₂4 ₂5 ₂6 ₂7 ₂8 ₂8 ₂9 2¹⁰ 2¹¹
Bei der obigen Decodiertechnik mit Nachschlagetabelle (Tabelle 2) beträgt die erforderliche Speichergröße 14 Kbit, d. h. 14 × 1 Kbit, wobei 1 Kbit gleich 2¹⁰ ist, für eine 10-Bit-Eingangsleitung und eine 14-Bit-Ausgangsleitung.
Als Beispiel kann dienen, daß für jede Stromzelle des stromgesteuerten D/A-Wandlers bei einem relativen Fehler von 3% und beliebigen Vorzeichen die integrale Nichtlinearität (INL) ohne Korrektur zwischen +9 LSB und –17 LSB liegt. Bei der Erfindung kann andererseits die INL auf weniger als ±0,35 LSB reduziert werden, während die differentielle Nichtlinearität (DNL) auf weniger als 0,5 LSB reduziert werden kann.
7 zeigt einen stromgesteuerten Vergleicher 501 (5) in einer MOS-Ausführungsform gemäß einer Ausführungsform der Erfindung. Wie man in den Figuren sehen kann, entsprechen die Eingangsanschlüsse 505 und 506 für den Vergleicher 501 (5) den beiden Eingangsanschlüssen 701 und 702 der MOS-Ausführungsform, die in 7 gezeigt ist.
Wie weiter in 7 gezeigt, sind zwei Metalloxidhalbleitertransistoren (MOS-Transistoren) M₁ und M₂ vorgesehen, die an den jeweiligen Gateanschlüssen G₁ und G₂ verbunden sind, und deren Drainanschlüsse D₁ und D₂ mit jeweils einem Schalterpaar C₁, C₂ und C₃, C₄ ge koppelt sind. Die Sourceanschlüsse S₁ und S₂ der beiden Transistoren M₁ und M₂ sind mit einem Bezugsanschluß verbunden (z. B. mit einem Masseknoten GND). Ebenfalls in 7 gezeigt ist eine Steuereinrichtung (Controller) 703, die so arbeitet, daß sie die vier Schalter C₁–C₄ selektiv anschließt und abhängig davon das resultierende Signal über einen Puffer 70 an einem Ausgangsanschluß 704 des Vergleichers legt. Der Puffer 70 dient dazu, das Ausgangssignal des Vergleichers zu verstärken.
Auf diese Weise wird ein MOS-Stromspiegel gebildet, in dem die beiden Schalterpaare C₁, C₂ und C₃, C₄ so konfiguriert sind, daß sie dynamisch ein erstes Eingangssignal I_in und ein zweites Eingangssignal I_out an den Drainanschlüssen D₁ und D₂ der beiden MOS-Transistoren M₁ und M₂ vorsehen, wie unten noch weiter erläutert ist. Zusätzlich kann man in 7 erkennen, daß die Gateanschlüsse G₁ und G₂ der beiden MOS-Transistoren bei einem Gateverbindungsknoten N_G verbunden sind, um den Eingangsstrom I_in zu empfangen.
Für jede Messung mit dem Stromvergleicher werden tatsächlich zwei Messungen Meas1 und Meas2 durchgeführt, wobei die Rollen der Transistoren in dem Stromspiegel vertauscht werden. Der wahre Wert kann durch eine Mittelung der beiden Messungen, Meas1 und Meas2, geschätzt werden. Durch eine einfache arithmetische Mittelung kann ferner eine Korrektur erster Ordnung erhalten werden. Mit anderen Worten, zum Erhalten der ersten Vergleichermessung Meas1 verbinden die Schalter C₁ und C₄ in 7 das erste und das zweite Eingangssignal I_in und I_out mit den Drainanschlüssen D₁ bzw. D₂ der Transistoren M₁ bzw. M₂. Auf diese Weise wird der Transistor M₂ so konfiguriert, daß er den Transistor M₁ spiegelt. Um die zweite Vergleichermessung, Meas2, zu erhalten, verbinden die Schalter C₂ und C₃ in 7 das erste und das zweite Eingangssignal I_in und I_out mit den Drainanschlüssen D₂ bzw. D₁ der Transistoren M₂ bzw. M₁. Auf diese Weise wird der Transistor M₁ so konfiguriert, daß er den Transistor M₂ spiegelt. Man beachte ferner, daß der Betrieb der Schalter C₁–C₄ gemäß der obigen Beschreibung während des Eichvorgangs des D/A-Wandlers erfolgt.
Das Übertragungsverhältnis muß daher nicht über einem großen dynamischen Bereich konstant sein. Im Falle des oben beschriebenen MOS-Stromspiegels ist das Stromverhältnis k eine Funktion der Geometrie und der ungleichen Schwellwerte zwischen den Spiegeltransisto ren M₁ und M₂, es liegt jedoch ausreichend nahe bei dem für einen extrem breiten dynamischen Bereich. Durch Umkehren der Rollen der beiden Transistoren M₁ und M₂ mit Hilfe der Schalter C₁–C₄, wie oben beschrieben, bleibt somit die Stromdichte in den Transistoren M₁ und M₂ effektiv unverändert, wobei ein Übertragungsverhältnis von 1/k erreicht wird.
Unter Voraussetzung des folgenden Ausdrucks: k = 1 + β (12)hat der arithmetische Mittelwert nur einen Fehlerterm zweiter Ordnung, der durch den folgenden Ausdruck wiedergegeben wird:
Wenn dieser Fehler im Vergleich zu dem LSB des D/A-Wandlers noch immer groß ist, kann die Abschätzung verfeinert werden, indem das geometrische Mittel gemäß dem folgenden Ausdruck verwendet wird: meas = √meas1·meas2 (14)
Die Rechenkomplexität der Wurzelrechnung kann ferner durch einen linearen Suchalgorithmus vermieden werden. Die Abschätzfunktion, die mit Hilfe des geometrischen Mittelwertes gemäß Gleichung (14) verfeinert wird, wird mit dem arithmetischen Mittel initialisiert und dann sukzessive verringert, bis der folgende Ausdruck erfüllt ist: meas2 < meas1·meas2 (15)
Bei einer höheren Ausgangsimpedanz kann ferner ein Stromspiegel in Kaskodenschaltung auf dieselbe Weise eingesetzt werden. Die oben offenbarten Lösungsansätze können auch auf einen D/A-Wandler mit Spannungsausgang angewendet werden, der mit einem stromgesteuerten D/A-Wandler und einem Strom-Spannungs-Wandler realisiert ist. In dem vorliegenden Fall kann der Spannungsoffset des Vergleichers mit einem arithmetischen Mittelwert der beiden Messungen, die mit vertauschten Eingangsknoten ausgeführt werden, präzise kompensiert werden.
Da der MOS-Vergleicher gemäß der Erfindung die Strom-Spannungs-Wandlerverstärkung in der Eichschleife enthält, sind ferner die Vorteile der Vollausschlagskorrektur (Full Scale Correction) offensichtlich. Der digitale Korrekturansatz gemäß der Erfindung vermeidet ferner die Notwendigkeit eines sehr präzisen Stromspiegels oder eines zusätzlichen D/A-Wandlers als ein Standardübertragungselement.
Zahlreiche andere Modifikationen und Abänderungen an der Struktur und dem Verfahren werden für den Fachmann offensichtlich sein, ohne den Bereich der Erfindung zu verlassen. Obwohl die Erfindung in Verbindung mit bestimmten bevorzugten Ausführungsformen beschrieben wurde, sollte man verstehen, daß die beanspruchte Erfindung durch diese spezifischen Ausführungsformen nicht unnötig beschränkt werden darf. Die folgenden Ansprüche sollen den Bereich der Erfindung definieren, und Strukturen und Verfahren innerhalb des Bereichs dieser Ansprüche sowie deren Äquivalente sollen durch sie umfaßt sein.

Claims

Vorrichtung mit einem digital selbst-eichenden, stromgesteuerten Digital-Analog-Wandler mit folgenden Merkmalen: ein Codierer, der ein Eingangssignal empfängt und abhängig davon ein codiertes Signal erzeugt; ein Ausgangsanschluß; ein Ausgangsschalter, der mit dem Ausgangsanschluß verbunden ist; ein Eichschalter; ein Bezugssignalschalter, der mit dem Eichschalter und mit dem Ausgangsschalter verbunden ist; ein Bezugssignalerzeuger, der mit dem Bezugssignalschalter verbunden ist, um ein Bezugssignal zu erzeugen; eine Eichmaschine, die mit dem Codierer verbunden ist, um mehrere Korrekturkoeffizienten zu erzeugen; mehrere Stromzellen, die jeweils mit der Eichmaschine verbunden sind, wobei jede der Stromzellen so konfiguriert ist, daß sie die mehreren Korrekturkoeffizienten empfängt und abhängig davon ein erstes und ein zweites Stromzellensignal erzeugt; ein Vergleicher mit einem ersten Eingangsanschluß, einem zweiten Eingangsanschluß und einem Vergleicherausgangsanschluß, wobei der erste Eingangsanschluß mit dem Eichschalter verbunden ist, der zweite Eingangsanschluß mit den mehreren Stromzellen verbunden ist und der Vergleicherausgangsanschluß mit der Eichmaschine verbunden ist, wobei der Vergleicher so konfiguriert ist, daß er das erste und das zweite Stromzellensignal empfängt und selektiv das Bezugssignal empfängt und abhängig davon ein Vergleicherausgangssignal an die Eichmaschine liefert; und eine Steuereinrichtung, die mit dem Codierer, dem Bezugssignalschalter, dem Eichschalter, dem Ausgangsschalter und der Eichmaschine gekoppelt ist, um ein oder mehrere Steuersignale zu erzeugen; wobei der Vergleicher das Bezugssignal abhängig von dem Schalten des Eichschalters und des Bezugssignalschalters empfangt und abhängig davon ein Vergleichssignal erzeugt; und wobei der Ausgangsschalter abhängig von dem einen oder den mehreren Steuersignalen selektiv ein Ausgangssignal an den Ausgangsanschluß liefert.
Vorrichtung nach Anspruch 1, bei der der Codierer so konfiguriert ist, daß er die Korrekturkoeffizienten von der Eichmaschine empfängt und speichert.
Vorrichtung nach Anspruch 2, bei der der Codierer einen Speicher mit mehreren Speicherstellen zum Speichern der Korrekturkoeffizienten aufweist.
Vorrichtung nach einem der vorangehenden Ansprüche, bei der die Eichmaschine so konfiguriert ist, daß sie ein Eichsignal an die mehreren Stromzellen abhängig von dem einen oder den mehreren Steuersignalen von der Steuereinrichtung liefert.
Verfahren zum digitalen Selbsteichen eines stromgesteuerten Digital-Analog-Wandlers, der mehrere Speicherzellen aufweist, mit folgenden Verfahrensschritten: Initialisieren mehrerer Speicherstellen mit einem Initialisierungsfaktor; Eichen mehrerer Stromzellen mit einem ersten Eichfaktor und abhängig davon Erzeugen mehrerer Korrekturkoeffizienten, wobei jeder Korrekturkoeffizient einer der Stromzellen entspricht; und Eichen der Korrekturkoeffizienten abhängig von einem zweiten Eichfaktor und Speichern jeder der geeichten Korrekturkoeffizienten in den jeweiligen Speicherstellen.
Verfahren nach Anspruch 5, mit dem weiteren Verfahrensschritt: Normieren der mehreren geeichten Korrekturkoeffizienten abhängig von einem Normierungsfaktor und abhängig davon Erzeugen eines Ausgangssignals.
Verfahren nach Anspruch 5 oder 6, bei dem der Initialisierungsfaktor 1 ist, der erste Eichfaktor ein erstes Bezugssignal umfaßt und der zweite Eichfaktor ein zweites Bezugssignal umfaßt.
Verfahren nach einem der Ansprüche 5 bis 7, bei dem die Speicherstellen einen Arbeitsspeicher (RAM) umfassen.
Verfahren zum Ausführen einer digitalen Korrektur für einen stromgesteuerten Digital-Analog-Wandler, der N Stromzellen umfaßt, wobei N eine ganze Zahl ist, mit folgenden Verfahrensschritten für jede i-te Stromzelle, wobei i = 1 bis N: Empfangen eines digitalen Eingangssignals; Vergleichen des digitalen Eingangssignals mit einem entsprechenden i-ten. Korrekturkoeffizienten; wenn das digitale Eingangssignal größer ist als der entsprechende i-te Korrekturkoeffizient, Erzeugen eines ersten digitalen Ausgangssignals und Subtrahieren des i-ten Korrekturkoeffizienten von dem digitalen Eingangssignal, um ein digitales Eingangssignal für die (i + 1)-te Stromzelle zu erzeugen; und wenn das digitale Eingangssignal nicht größer als der entsprechende i-te Korrekturkoeffizient ist, Erzeugen eines zweiten digitalen Ausgangssignals.
Verfahren nach Anspruch 9, bei dem das erste digitale Ausgangssignal 1 ist und das zweite digitale Ausgangssignal 0 ist.
Verfahren nach Anspruch 9 oder 10, bei dem die N digitalen Ausgangssignale gespeichert werden.
Vorrichtung zum digitalen Selbsteichen eines stromgesteuerten Digital-Analog-Wandlers, der mehrere Speicherzellen (510) aufweist, mit folgenden Merkmalen: Mittel zum Initialisieren mehrerer Speicherstellen (510) mit einem Initialisierungsfaktor (0, 1); Mittel zum Eichen mehrerer Stromzellen (510) mit einem ersten Eichfaktor und abhängig davon Erzeugen mehrerer Korrekturkoeffizienten, wobei jeder Korrekturkoeffizient einer der Stromzellen entspricht; und Mittel zum Eichen der Korrekturkoeffizienten abhängig von einem zweiten Eichfaktor und Speichern jeder der geeichten Korrekturkoeffizienten in den jeweiligen Speicherstellen.
Vorrichtung nach Anspruch 12, bei der die Mittel zum Eichen der mehreren Stromzellen einen Eichschalter (S3) aufweisen, der ein Bezugssignal (Iref) mit einer gemeinsamen Leitung (Current_Compare) verbindet, sowie einen Vergleicher (501), der das analoge Ausgangssignal jeder Stromzelle (510) und das Bezugssignal (Iref) empfängt und ein Ausgangssignal an eine Eichmaschine (502) abgibt, wobei die Eichmaschine (502) dazu konfiguriert ist, die Korrekturkoeffizienten zu berechnen.
Vorrichtung mit einem stromgesteuerten Vergleicher für einen digital selbst-eichenden, stromgesteuerten Digital-Analog-Wandler mit folgenden Merkmalen: ein erster Eingangsanschluß (701), der ein erstes Eingangssignal empfangt; ein zweiter Eingangsanschluß (702), der ein zweites Eingangssignal empfangt; ein Ausgangsanschluß (704), der ein Ausgangssignal vorsieht, wobei der Ausgangsanschluß mit dem zweiten Eingangsanschluß gekoppelt ist; ein Bezugsanschluß (GND); ein erster Transistor (M1) mit einem ersten Anschluß (D1), einem zweiten Anschluß (G1) und einem dritten Anschluß, wobei der dritte Anschluß (S1) mit dem Bezugsanschluß gekoppelt ist; ein zweiter Transistor (M2) mit einem ersten Anschluß (D2), einem zweiten Anschluß (G2) und einem dritten Anschluß, wobei der dritte Anschluß (S2) mit dem Bezugsanschluß gekoppelt ist und der zweite Anschluß (G2) des zweiten Transistors mit dem zweiten Anschluß (G1) des ersten Transistors gekoppelt ist; und mehrere Schalter (C1–C4), die zwischen dem ersten Eingangsanschluß (701), dem zweiten Eingangsanschluß (702) und den ersten Anschlüssen (D1, D2) des ersten und des zweiten Transistors gekoppelt sind; wobei die mehreren Schalter (C1–C4) den ersten und den zweiten Eingangsanschluß (701, 702) mit den ersten Anschlüssen (D1, D2) des ersten und des zweiten Transistors (M1, M2) selektiv koppeln und abhängig davon ein Vergleicherausgangssignal an den Ausgangsanschluß (704) liefern, so daß die Stromdichte des ersten und des zweiten Transistors im wesentlichen konstant ist.
Vorrichtung nach Anspruch 14, bei der der Bezugsanschluß ein Masseanschluß (GND) ist.
Vorrichtung nach Anspruch 14 oder 15, bei der der erste Transistor (M1) und der zweite Transistor (M2) MOS-Transistoren sind.
Vorrichtung nach Anspruch 16, bei der die ersten Anschlüsse (D1, D2) des ersten und des zweiten Transistors (M1, M2) Drainanschlüsse sind, die zweiten Anschlüsse (G1, G2) des ersten und des zweiten Transistors Gateanschlüsse sind und die dritten Anschlüsse (S1, S2) des ersten und des zweiten Transistors Sourceanschlüsse sind.
Vorrichtung nach einem der Ansprüche 14 bis 17, mit einem Puffer (70), der zwischen dem Ausgangsanschluß (704) und dem zweiten Eingangsanschluß (702) gekoppelt ist, um das Ausgangssignal zu verstärken.
Vorrichtung nach einem der Ansprüche 14 bis 18, mit einer Steuereinrichtung (703), die so konfiguriert ist, daß sie Vergleichersteuersignale an die mehreren Schalter (C1–C4) liefert, wobei die mehreren Schalter: ein erstes Schalterpaar (C1, C2), das so konfiguriert ist, daß es den ersten und den zweiten Eingangsanschluß (701, 702) mit dem ersten bzw. zweiten Transistor (M1, M2) abhängig von einem ersten Vergleichersteuersignal koppelt; und ein zweites Schalterpaar (C3, C4), das so konfiguriert ist, daß es den ersten und den zweiten Eingangsanschluß (701, 702) mit dem ersten bzw. zweiten Transistor (M1, M2) abhängig von einem zweiten Vergleichersteuersignal koppelt, umfassen.
Vorrichtung nach Anspruch 19, bei der das erste und das zweite Vergleichersteuersignal sich nicht überlappen.