DE19904388B4

DE19904388B4 - Halbleiterspeichervorrichtung mit Pulldown-Funktion für unausgewählte Bitleitungen

Info

Publication number: DE19904388B4
Application number: DE19904388A
Authority: DE
Inventors: Yuuichi Sano
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-02-04
Filing date: 1999-02-03
Publication date: 2006-09-28
Anticipated expiration: 2019-02-04
Also published as: JPH11224494A; DE19904388A1; JP3123968B2; KR19990072417A; US6195297B1; KR100295119B1

Abstract

Halbleiterspeichervorrichtung, die aufweist:
erste und zweite Spannungsversorgungsanschlüsse (V_DD, GND); eine Vielzahl von Bitleitungen (BL₁ BL₂, ...);
eine Speicherzellenanordnung (1), die eine Vielzahl von Nurlesespeicherzellen (ROM-Zellen MC₁₁, MC₁₂, ...) aufweist, die mit den Bitleitungen verbunden sind;
eine Vielzahl von Tastverstärkern (2-1, 2-2, ...), die mit dem ersten Spannungsversorgungsanschluß verbunden sind, wobei jeder der Tastverstärker einen ersten MOS-Transistor (213, 223, ...) aufweist, der mit einer der Bitleitungen verbunden ist;
eine Referenzspannungs-Erzeugungsschaltung (3) zum Erzeugen einer Referenzspannung (Vr_ref) und zum Anlegen der Referenzspannung an ein Gate des ersten MOS-Transistors;
eine Bitleitungsauswahlschaltung (DECY), die mit den Tastverstärkern verbunden ist, zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen (Y1, Y2, ...) zum Auswählen der jeweiligen Bitleitungen;
eine Vielzahl von zweiten MOS-Transistoren (411, 421, ...), von denen jeder zwischen einer der Bitleitungen und dem zweiten Spannungsversorgungsanschluß verbunden ist;
eine Vielzahl von Invertern (412, 422, ...), von denen jeder zwischen der Bitleitungs-Auswahlschaltung...

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die ROM-Zellen (Read Only Memory (ROM)= Nurlesespeicher) aufweist, und insbesondere die Verbesserung ihrer Lesebetriebsgeschwindigkeit.
Eine Halbleiterspeichervorrichtung des Stands der Technik besteht aus einer Speicherzellenanordnung, die eine Vielzahl von ROM-Zellen enthält, die mit einer Vielzahl von Bitleitungen verbunden sind, einer Vielzahl von Tastverstärkern, von denen jeder einen MOS-Transistor enthält, der mit einer der Bitleitungen verbunden ist, einer Referenzspannungs-Erzeugungsschaltung zum Anlegen einer Referenzspannung an ein Gate des MOS-Transistors und einer Bitleitungs-Auswahlschaltung zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen zum Auswählen der jeweiligen Bitleitungen.
In der zuvor beschriebenen ROM-Vorrichtung des Stands der Technik kann jedoch die Referenzspannung aufgrund einer kapazitiven Kopplung von Gate und Source (Drain) des MOS-Transistors abgesenkt werden. Im Ergebnis wird die Geschwindigkeit des Lesebetriebs herabgesetzt. Dies wird später im Detail erläutert.

In der EP-A2-0 291 025 ist eine ROM-Schaltung beschrieben, in der nur die ausgewählte Bitleitung vorgeladen wird, alle anderen, nicht ausgewählten Bitleitungen aber entladen (GND) werden; diese Maßnahme soll die Geschwindigkeit beim Lesebetrieb erhö hen. Diese bekannte ROM-Schaltung enthält Bitleitungen, Wortleitungen und Zellen; letztere sind zwischen die Bit- und die Wortleitungen eingebunden. Ausserdem ist ein Entladekreis vorhanden, der zum erwähnten Entladen aller Bitleitungen außer einer Bitleitung dient, um in einer Zelle, die an die betreffende eine Bitleitung angeschlossen ist, einen gespeicherten Dateninhalt auszulesen. Damit wird ein Verlangsamen der Lesegeschwindigkeit vermieden.

ÜBERBLICK ÜBER DIE ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, die Geschwindigkeitsverminderung des Lesebetriebs einer Halbleiterspeichervorrichtung, die ROM-Zellen enthält, in verbesserter, neuartiger Weise zu unterdrücken bzw. zu vermeiden.

Diese Aufgabe wird durch die Halbleiterspeichervorrichtung gemäß Anspruch 1 gelöst.

Vorteilhafte Weiterbildungen der vorliegenden Erfindung sind den Unteransprüchen zu entnehmen.

KURZBESCHREIBUNG DER ZEICHNUNGEN
Weitere Vorteile, vorteilhafte Weiterbildungen und Anwendungsmöglichkeiten der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung einer bevorzugten Ausführungsform der Erfindung in Verbindung mit den beiliegenden Zeichnungen zu entnehmen, worin:
1 ein Schaltungsdiagramm ist, das eine ROM-Vorrichtung des Stands der Technik zeigt;
2 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der 1 zeigt;
3 ein Schaltungsdiagramm ist, das eine andere bekannte Ausführungsform der ROM-Vorrichtung gemäß der vorliegenden Erfindung erläutert;
4 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der 3 zeigt;
5 ein Schaltungsdiagramm ist, das eine Ausführungsform der ROM-Vorrichtung gemäß der vorliegenden Erfindung erläutert;
6 ein Zeitgabediagramm ist, das den Betrieb der Vorrichtung der 5 zeigt; und
7A, 7B, 7C und 7D Schaltungsdiagramme der Modifikationen der Speicherzellenanordnung der 3 und 5 sind.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Vor der Beschreibung der bevorzugten Ausführungsformen wird eine ROM-Vorrichtung des Stands der Technik mit Bezug auf die 1 und 2 erläutert.
In der 1 bezeichnet das Bezugszeichen 1 eine Speicherzellenanordnung (memory cell array), bezeichnen 2-1, 2-2, ... Tastverstärker und bezeichnet 3 eine Referenzspannungs-Erzeugungsschaltung.
Die Speicherzellenanordnung 1 wird durch nicht-flüchtige Speicherzellen MC₁₁, MC₁₂, ..., MC₂₁, MC₂₂, ... gebildet, von denen jede eine Source, die mit einem Erdeanschluß GND verbunden ist, ein Drain, das mit einer der Bitleitungen BL₁, BL₂, ... verbunden ist, ein gleitendes Gate (floating gate) und ein Steuergate hat, das mit einer der Wortleitungen WL₁, WL₂, ... verbunden ist. Zum Beispiel beträgt eine Schwellenspannung einer Speicherzelle 6 Volt für Daten "0" und eine Schwellenspannung für eine Speicherzelle beträgt 2 Volt für Daten "1".
Eines der X-Adreßsignale X1, X2, ... wird durch einen Reihendecoder DECX hochpegelig gemacht und deshalb wird eine der Wortleitungen WL₁, WL₂, ... ausgewählt. In diesem Fall ist die Spannung an der ausgewählten Wortleitung gleich 4 Volt und die Spannung an nicht-ausgewählten Wortleitungen beträgt 0 Volt. Gleichzeitig wird eines der Y-Adreßsignale Y1, Y2, ... durch einen Spaltendecoder DECY hochpegelig gemacht und deshalb wird eine der Bitleitungen BL₁, BL₂, ... durch die Tastverstärker 2-1, 2-2, ... ausgewählt. Daten werden deshalb aus einer ausgewählten Speicherzelle ausgelesen.
Der Tastverstärker 2-1 (2-2, ...) besteht aus einer NAND-Schaltung 211 (221, ...) zum Empfangen des Y-Adreßsignals Y1 (Y2, ...) und eines Vorladesignals PRC, einem P-Kanal-MOS-Transistor 212 (222, ...), der eine Source, die mit einem Stromversorgungsanschluß V_DD verbunden ist, und ein Gate hat, das mit einem Ausgangsanschluß der NAND-Schaltung 211 (221, ...) verbunden ist, einem N-Kanal-MOS-Transistor 213, der zwischen dem Drain des P-Kanal-MOS-Transistors 212, (222, ...) und der Bitleitung BL₁ (BL₂, ...) verbunden ist, und einem Inverter 214 (224, ...), der mit den Drains der Transistoren 212 (222, ...) und 213 (223, ...) zum Erzeugen eines Tastverstärker-Ausgangssignals S₁ (S₂, ...) verbunden ist. Auch wird eine Referenzspannung V_REF von der Referenzspannungs-Erzeugungsschaltung 3 an die Gates der Transistoren 213, 223, ... angelegt. Es wird darauf hingewiesen, daß das Vorladesignal PRC von einer Steuerschaltung CONT erzeugt wird.
Die Referenzspannungs-Erzeugungsschaltung 3 besteht aus einem P-Kanal-MOS-Transistor 301, der ein geerdetes Gate hat, und aus zwei Drain-Gate-verbundenen N-Kanal-MOS-Tranistoren 302, 303. In diesem Fall ist der EIN-Widerstandswert des P-Kanal-MOS-Transistors 301 ausreichend groß. Wenn die Schwellenspannung V_thn der N-Kanal-MOS-Transistoren 302 und 303 durch 0,7 Volt gegeben ist, beträgt die Referenzspannung V_REF gleich
V_REF = 2·V_thn
= 1,4 V
Der Betrieb der Vorrichtung der 1 wird nachfolgend mit Bezug auf die 2 erläutert. Hier wird angenommen, daß die Speicherzellen MC₁₁ und MC₁₂ die Daten "0" speichern und daß die Speicherzellen MC₂₁ und MC₂₂ die Daten "1" speichern.
Ein Lesebetrieb für die Speicherzelle MC₁₁ wird von dem Zeitpunkt t1 bis zum Zeitpunkt t3 ausgeführt.
Zuerst wird beim Zeitpunkt t1, um eine Vorladeoperation bezüglich der Bitleitung BL₁ durchzuführen, das Vorladesignal PRC hochpegelig (= V_DD) gemacht und die Y-Adreßsignale Y1 bzw. Y2 werden hochpegelig (= V_DD) (= "high") bzw. niederpegelig (= GND) (= "low") gemacht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niederpegelig bzw. niedrig, während die Spannung am Knoten N₂ der NAND-Schaltung 221 auf hohem Pegel bzw. hoch bleibt. Die Transistoren 212 und 222 werden deshalb EIN bzw. AUS geschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_ref (= 2V_thn) sind, die Bitleitung BL₁ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₂ auf niedrigem Pegel bleibt.
Nachfolgend wird beim Zeitpunkt t2, um eine Datenabtastoperation bezüglich der Speicherzelle MC₁₁ durchzuführen, das X-Adreßsignal X1 auf hohen Pegel gebracht, um die Wortlei tung WL₁ auszuwählen, während das X-Adreßsignal X2 auf niedrigem Pegel verbleibt. In diesem Fall bleibt, da die Speicherzelle MC₁₁ die Daten "0" speichert, die Speicherzelle MC₁₁ in einem AUS-Zustand derart, daß die Spannungen an den Bitleitungen BL₁ und BL₂ auf hohem Pegel (= V_REF – V_thn) bzw. niedrigem Pegel verbleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₁ einen niedrigen Pegel (= Daten "0") auf.
Ein Lesebetrieb für die Speicherzelle MC₁₂ wird nachfolgend vom Zeitpunkt t3 bis zum Zeitpunkt t5 ausgeführt.
Beim Zeitpunkt t3 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₂ durchzuführen, das Vorladesignal PRC auf hohen Pegel gebracht (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden auf niedrigen Pegel (= GND) bzw. hohen Pegel (= V_DD) gebracht. Im Ergebnis wird die Spannung am Knoten N₂ der NAND-Schaltung 221 niedrig, während die Spannung am Knoten N₁ der NAND-Schaltung 211 hoch bleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niedrige X-Adreßsignale X1 und X2 ausgeschaltet werden. In diesem Fall ist, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Bezugsspannung V_REF (= 2V_thn) sind, die Bitleitung BL₂ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ hochpegelig (= V_REF – V_thn) bleibt.
Als nächstes wird beim Zeitpunkt t4, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₁₂ auszuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL₁ auszuwählen, während das X-Adreßsignal X2 auf niedrigem Pegel verbleibt. In diesem Fall verbleibt, da die Speicher zelle MC₁₂ die Daten "0" speichert, die Speicherzelle MC₁₂ in einem AUS-Zustand, so daß die Spannungen an den Bitleitungen BL₁ und BL₂ hoch (= V_REF – V_thn) bleiben. Im Ergebnis ist das Tastverstärker-Ausgangssignal S₂ niederpegelig (= Daten "0").
Als nächstes wird ein Lesebetrieb der Speicherzelle MC₂₁ von dem Zeitpunkt t5 bis zum Zeitpunkt t7 ausgeführt.
Zum Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₁ auszuführen, das Vorladesignal PRC auf hohen Pegel (= V_DD) gebracht und die Y-Adreßsignale Y1 und Y2 werden auf hohen Pegel (= V_DD) bzw. niedrigen Pegel (= GND) gebracht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niedrig, wohingegen die Spannung am Knoten N₂ der NAND-Schaltung 221 hoch bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niedrigen bzw. niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Die Transistoren 213 und 223 sind in einem EIN-Zustand durch die Bezugsspannung V_REF (= 2V_thn). In diesem Fall verbleiben die Spannungen an den Bitleitungen BL₁ und BL₂ auf V_REF – V_thn.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₂₁ auszuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 auf niedrigem Pegel verbleibt. In diesem Fall wird, da die Speicherzelle MC₂₁ die Daten "1" speichert, die Speicherzelle MC₂₁ eingeschaltet, so daß die Spannung an der Bitleitung BL₁ niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₁ einen hohen Pegel auf (= Daten "1").
In dem zuvor erwähnten Zustand ist, da die Speicherzelle MC₂₂ auch die Daten "1" speichert, die Speicherzelle MC₂₂ auch eingeschaltet, so daß die Spannung an der Bitleitung BL₂ auch niedrig wird. D.h., daß, wenn die Spannungen an den Bitleitungen BL₁ und BL₂ gleichzeitig abgesenkt werden, die Referenzspannung V_REF aufgrund der kapazitiven Kopplung von Gate und Source (Drain) von jedem der Transistoren 213 und 223, wie in der 1 durch C1 und C2 angegeben ist, auch abnimmt.
Es wird darauf hingewiesen, daß die Referenzspannung V_REF um so niedriger wird, je größer die Anzahl der Bitleitungen wird, deren Spannungen gleichzeitig abgesenkt werden. Nach dem Absenken der Referenzspannung V_REF steigt die Referenzspannung V_REF allmählich an, wie in der 2 angegeben ist, da der EIN-Widerstand des Transistors 301 relativ groß ist.
Ein Lesebetrieb der Speicherzelle MC₂₂ wird als nächstes vom Zeitpunkt t7 zum Zeitpunkt t9 ausgeführt.
Zum Zeitpunkt t7 wird, um einen Vorladebetrieb der Bitleitung BL₂ durchzuführen, das Vorladesignal PRC auf hohen Pegel gebracht (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden auf niedrigen Pegel (= GND) bzw. hohen Pegel (=V_DD) gebracht. Im Ergebnis wird die Spannung am Knoten N₂ der NAND-Schaltung 221 niedrig, während die Spannung am Knoten N₁ der NAND-Schaltung 211 hoch bleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem unvollständigen EIN-Zustand durch die niedrige Referenzspannung V_REF sind, die Bitleitung BL₂ allmählich auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ niedrig bleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₂₂ durchzuführen, das X-Adreßsignal X2 auf hohen Pegel gebracht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 niedrig bleibt. In diesem Fall wird, da die Speicherzelle MC₂₂ die Daten "1" speichert, die Speicherzelle MC₂₂ eingeschaltet, so daß die Spannung an der Bitleitung BL₂ niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₂ einen hohen Pegel (= Daten "1") auf.
In dem zuvor erwähnten Zustand, in dem die Referenzspannung V_REF niedriger als 2·V_thn ist, wird, wenn eine Speicherzelle, die die Daten "1" speichert, ausgelesen werden soll, die Geschwindigkeit des Lesebetriebs für diese Speicherzelle abgesenkt, da der EIN-Widerstand des Transistors 213 (223) hoch ist, so daß die Spannung an dem vorgeladenen Eingang des Inverters 214 (224) nur schwer bzw. kaum oder nur langsam abfällt.
In der Vorrichtung der 1 wird somit die Spannung V_REF kleiner, wodurch die Geschwindigkeit des Lesebetriebs niedriger wird.
In der 3, die eine andere bekannte Ausführungsform wiedergibt, ist eine Herunterziehschaltung 4 den Elementen der 1 hinzugefügt. D.h., daß die Herunterziehschaltung 4 oder Pulldown-Schaltung durch N-KanalMOS-Transistoren 411, 421, ... aufgebaut ist. Jeder der Transistoren 411, 421, ... hat ein Drain, das mit einer der entsprechenden Bitleitungen BL₁, BL₂ ... verbunden ist, eine Source, die mit dem Masseanschluß GND verbunden ist, und ein Gate zum Empfangen eines der Y-Adreßsignale Y1, Y2, ... über einen der Inverter 412, 422, ... .
Der Betrieb der Vorrichtung der 3 wird als nächstes unter Bezugnahme auf die 4 erläutert. Hier wird angenommen, daß die Speicherzellen MC₁₁ und MC₁₂ Daten "0" speichern und daß die Speicherzellen MC₂₁ und MC₂₂ Daten "1" speichern.
Ein Lesebetrieb für die Speicherzelle MC₁₁ wird vom Zeitpunkt t1 bis zum Zeitpunkt t3 ausgeführt (vgl. 4).
Zuerst wird beim Zeitpunkt t1, um einen Vorladebetrieb bezüglich der Bitleitung BL₁ auszuführen, das Vorladesignal PRC auf hohen Pegel (= V_DD) gebracht und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= V_DD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niedrig, während die Spannung am Knoten N₂ der NAND-Schaltung 221 hoch bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 niederpegelig bzw. hochpegelig gemacht, so daß die Transistoren 411 und 421 ausgeschaltet bzw. eingeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_REF (= 2V_thn) sind, die Bitleitung BL₁ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₂ niedrig bleibt.
Als nächstes wird beim Zeitpunkt t2, um einen Datenabtastbetrieb bzw. Datenlesebetrieb bezüglich der Speicherzelle MC₁₁ durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL₁ auszuwählen, während das X-Adreßsignal X2 auf niedrigem Pegel bleibt. In diesem Fall bleibt, da die Speicherzelle MC₁₁ die Daten "0" speichert, die Speicherzelle MC₁₁ im AUS-Zustand, so daß die Spannung an der Bitleitung BL₁ bzw. BL₂ hochpegelig (= V_REF – V_thn) bzw. niederpegelig bleibt. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₁ einen niedrigen Pegel auf (= Daten "0").
Ein Lesebetrieb der Speicherzelle MC₁₂ wird als nächstes vom Zeitpunkt t3 bis zum Zeitpunkt t5 ausgeführt.
Beim Zeitpunkt t3 werden, um einen Vorladebetrieb bezüglich der Bitleitung BL₂ durchzuführen, das Vorladesignal PRC hochpegelig (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) bzw. hochpegelig (= V_DD) gemacht. Im Ergebnis wird die Spannung am Knoten N₂ der NAND-Schaltung 221 niederpegelig, während die Spannung an dem Knoten N₁ der NAND-Schaltung 211 hochpegelig verbleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzel len durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 hochpegelig bzw. niederpegelig gemacht, so daß die Transistoren 411 und 421 eingeschaltet bzw. ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_REF (= 2V_thn) sind, die Bitleitung BL₂ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ niedrig bleibt.
Als nächstes wird beim Zeitpunkt t4, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₁₂ durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL₁ auszuwählen, während das X-Adreßsignal X2 niederpegelig bleibt. In diesem Fall bleibt, da die Speicherzelle MC₁₂ die Daten "0" speichert, die Speicherzelle MC₁₂ im AUS-Zustand, so daß die Spannungen an den Bitleitungen BL₁ und BL₂ auf niedrigem bzw. hohem Pegel (= V_REF – V_thn) verbleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₂ niedrigen Pegel auf (= Daten "0").
Ein Lesebetrieb der Speicherzelle MC₂₁ wird als nächstes vom Zeitpunkt t5 bis zum Zeitpunkt t7 ausgeführt.
Beim Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₁ auszuführen, das Vorladesignal PRC hochpegelig gemacht (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= V_DD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niedrig, während die Spannung am Knoten N₂ der NAND-Schaltung 221 hoch bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch die niederpegeligen X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 bzw. Y2 niederpegelig bzw. hochpegelig gemacht, so daß die Transistoren 411 und 421 ausgeschaltet bzw. eingeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung (V_REF = 2V_thn) sind, die Bitleitung BL₁ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₂ niedrig bleibt.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₂₁ auszuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 niederpegelig bleibt. In diesem Fall wird, da die Speicherzelle MC₂₁ die Daten "1" speichert, die Speicherzelle MC₂₁ eingeschaltet, so daß die Spannung an der Bitleitung BL₁ niedrig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₁ einen hohen Pegel auf (= Daten "1").
In dem zuvor erwähnten Zustand wird, da die Speicherzelle MC₂₂ auch die Daten "1" speichert, die Speicherzelle MC₂₂ auch eingeschaltet. In diesem Fall, wird die Spannung an der Bitleitung BL₂ jedoch bereits niederpegelig.
Auch wenn die Spannung an der Bitleitung BL₁ absinkt, sinkt deshalb die Referenzspannung V_REF aufgrund der kapazitiven Kopplung von Gate und Source (Drain) jedes der Transistoren 213 und 223 nicht ab.
Ein Lesebetrieb der Speicherzelle MC₂₂ wird nachfolgend vom Zeitpunkt t7 bis zum Zeitpunkt t9 ausgeführt.
Beim Zeitpunkt t7 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₂ auszuführen, das Vorladesignal PRC hochpegelig gemacht (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) und hochpegelig (= V_DD) gemacht. Im Ergebnis wird die Spannung am Knoten N₂ der NAND-Schaltung 221 niederpegelig, während die Spannung am Knoten N1 der NAND-Schaltung 211 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb aus- bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet wer den. Andererseits werden die Signale Y1 bzw. Y2 hochpegelig bzw. niederpegelig gemacht, so daß die Transistoren 411 bzw. 421 eingeschaltet bzw. ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem Ein-Zustand durch die Referenzspannung V_REF (= 2V_thn) sind, die Bitleitung BL₂ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ niedrig bleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₂₂ durchzuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 niederpegelig bleibt. In diesem Fall wird, da die Speicherzelle MC₂₂ die Daten "1" speichert, die Speicherzelle MC₂₂ ausgeschaltet, so daß die Spannung an der Bitleitung BL₂ niederpegelig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₂ einen hohen Pegel auf (= Daten "1").
In der zuvor beschriebenen Ausführungsform wird während einer Vorlade-Zeitdauer nur eine ausgewählte Bitleitung vorgeladen, während die Spannungen an nicht ausgewählten Bitleitungen auf niedrigem Pegel (= GND) verbleiben. Im Ergebnis tritt, auch wenn die Spannung an der ausgewählten Bitleitung von hohem Pegel auf niedrigen Pegel zu Beginn einer Datenabtastzeitdauer fällt, die Reduzierung der Referenzspannung V_REF aufgrund der kapazitiven Kopplung der Transistoren 213, 223, ... nicht bzw. kaum auf, da sich die Spannungen an allen anderen nicht ausgewählten Bitleitungen nicht ändern. Die Reduzierung der Geschwindigkeit des Lesebetriebs kann somit unterdrückt bzw. vermieden werden.
In der 5, die nun eine Ausführungsform der vorliegenden Erfindung wiedergibt, ist die Herunterziehschaltung 4 in eine Herunterziehschaltung 4' abgeändert, in der NOR-Schaltungen 413, 423, ... hinzugefügt sind, um ein Datentast-Erkennungssignal SASTP zu empfangen.
Das Datentast-Erkennungssignal SASTP wird durch eine Datentast-Erkennungssignal-Erzeugungsschaltung 5 erzeugt, die durch eine Verzögerungsschaltung 501 und eine ODER-Schaltung 502 gebildet wird. Die Verzögerungsschaltung 501 hat eine Verzögerungszeit τ, die lang genug ist, daß eine Übertragung von Daten von einer ausgewählten Speicherzelle zu einer entsprechenden Bitleitung abgeschlossen werden kann. In diesem Fall ist die Verzögerungszeit τ kleiner als eine Datenabtastzeitdauer. Die ODER-Schaltung 502 führt eine ODER-Logikverknüpfung bezüglich des Vorladesignals PRC und eines Signals PRC' von der Verzögerungsschaltung 501 aus, um ein Datentast-Erkennungssignal SASTP zu erzeugen. Es wird darauf hingewiesen, daß das Datentast-Erkennungssignal SASTP dazu dient, im wesentlichen eine Datenabtastdauer anzuhalten bzw. zu stoppen.
Der Betrieb der Vorrichtung der 5 wird nachfolgend mit Bezug auf die 6 erläutert. Hier wird davon ausgegangen, daß die Speicherzellen MC₁₁ und MC₁₂ die Daten "0" speichern und daß die Speicherzellen MC₂₁ und MC₂₂ die Daten "1" speichern.
Wie in der 6 gezeigt ist, verzögert die Verzögerungsschaltung 501 das Vorladesignal PRC um die Verzögerungszeit τ, um das Signal PRC' zu erzeugen. Die ODER-Schaltung 502 erzeugt das Datentast-Erkennungssignal SASTP, das zu den Zeitpunkten t2', t4', t6', t8', ... abfällt und zu den Zeitpunkten t3, t5, t7, t9, ... ansteigt.
Ein Lesebetrieb der Speicherzelle MC₁₁ wird vom Zeitpunkt t1 bis zum Zeitpunkt t2' ausgeführt.
Zuerst wird beim Zeitpunkt t1, um einen Vorladebetrieb bezüglich der Bitleitung BL₁ durchzuführen, das Vorladesignal PRC hochpegelig gemacht (= V_DD) und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (= V_DD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niederpegelig, während die Spannung an dem Knoten N₂ der NAND-Schaltung 221 hochpegelig bleibt, Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 niederpegelig bzw. hochpegelig gemacht. Das Datentast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung (V_REF = 2V_thn) sind, wird die Bitleitung BL₁ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₂ niederpegelig bleibt.
Als nächstes beim Zeitpunkt t2 wird, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₁₁ durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL₁ auszuwählen, während das X-Adreßsignal X2 niederpegelig verbleibt. In diesem Fall verbleibt, da die Speicherzelle MC₁₁ die Daten "0" speichert, die Speicherzelle MC₁₁ in dem AUS-Zustand, so daß die Spannungen an den Bitleitungen BL₁ und BL₂ hochpegelig (= V_REF – V_thn) bzw. niederpegelig bleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S1 einen niedrigen Pegel (= Daten "0") auf.
Zum Zeitpunkt t2' wird dann, da das Datentast-Erkennungssignal SASTP auf die Bedingung hin abfällt, daß das Y-Adreßsignal Y1 hochpegelig ist, das Signal Y1' der NOR-Schaltung 413 hochpegelig, so daß der Transistor 411 eingeschaltet wird, um die Bitleitung BL₁ zu entladen. Die Datenabtastdauer für die Speicherzelle MC₁₁ wird somit im wesentlichen vervollständigt, bevor die nächste Vorladedauer beim Zeitpunkt t3 startet.
Ein Lesebetrieb für die Speicherzelle MC₁₂ wird als nächstes vom Zeitpunkt t3 zum Zeitpunkt t4' ausgeführt.
Beim Zeitpunkt t3 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₂ durchzuführen, das Vorladesignal PRC hochpegelig (= V_DD) gemacht und die Y-Adreßsignale Y1 und Y2 werden niederpegelig (= GND) bzw. hochpegelig (= V_DD) gemacht. Im Ergebnis wird die Spannung am Knoten N₂ der NAND-Schaltung 221 niederpegelig, während die Spannung an dem Knoten N₁ der NAND-Schaltung 211 hochpegelig verbleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 bzw. Y2 hochpegelig bzw. niederpegelig gemacht. Das Datentast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_REF (=2V_thn) sind, wird die Bitleitung BL₂ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ niederpegelig bleibt.
Als nächstes wird beim Zeitpunkt t4, um eine Datenabtastbetrieb bezüglich der Speicherzelle MC₁₂ durchzuführen, das X-Adreßsignal X1 hochpegelig gemacht, um die Wortleitung WL₁ auszuwählen, während das X-Adreßsignal X2 niederpegelig bleibt. In diesem Fall bleibt, da die Speicherzelle MC₁₂ die Daten "0" speichert, die Speicherzelle MC₁₂ in dem AUS-Zustand, so daß die Spannungen an den Bitleitungen BL₁ und BL₂ niederpegelig bzw. hochpegelig (= V_REF – V_thn) bleiben. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₂ den niedrigen Pegel (= Daten "0") auf.
Als nächstes wird beim Zeitpunkt t4', da das Datentast-Erkennungssignal SASTP auf die Bedingung hin fällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR-Schaltung 423 hochpegelig gemacht, so daß der Transistor 421 eingeschaltet wird, um die Bitleitung BL₂ zu entladen. Die Datenabtastdauer für die Speicherzelle MC₁₂ wird somit im wesentlichen abgeschlossen, bevor die nächste Vorladedauer beim Zeitpunkt t5 anfängt.
Ein Lesebetrieb für die Speicherzelle MC₂₁ wird als nächstes vom Zeitpunkt t5 bis zum Zeitpunkt t6' ausgeführt.
Beim Zeitpunkt t5 wird, um einen Vorladebetrieb bezüglich der Bitleitung BL₁ durchzuführen, das Vorladesignal PRC hochpegelig (= V_DD) gemacht und die Y-Adreßsignale Y1 und Y2 werden hochpegelig (=V_DD) bzw. niederpegelig (= GND) gemacht. Im Ergebnis wird die Spannung am Knoten N₁ der NAND-Schaltung 211 niederpegelig, während die Spannung an dem Knoten N₂ der NAND-Schaltung 221 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb eingeschaltet bzw. ausgeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 bzw. Y2 niederpegelig bzw. hochpegelig gemacht. Das Datentast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_REF (= 2V_thn) sind, die Bitleitung BL₁ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₂ niederpegelig bleibt.
Als nächstes wird beim Zeitpunkt t6, um einen Datenabtastbetrieb bezüglich der Speicherzelle MC₂₁ auszuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 niederpegelig verbleibt. In diesem Fall wird, da die Speicherzelle MC₂₁ die Daten "1" speichert, die Speicherzelle MC₂₁ eingeschaltet, so daß die Spannung an der Bitleitung BL₁ niederpegelig wird. Im Ergebnis weist das Tastverstärker-Ausgangssignal S₁ einen hohen Pegel (= Daten "1") auf.
Als nächstes wird beim Zeitpunkt t6', da das Datentast-Erkennungssignal SASTP auf die Bedingung hin fällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR-Schaltung 413 hochpegelig gemacht, so daß der Transistor 411 eingeschaltet wird, um die Bitleitung BL₁ zu entladen. Die Datenabtastdauer für die Speicherzelle MC₂₁ wird im wesentlichen abgeschlossen, bevor die nächste Aufladedauer beim Zeitpunkt t7 startet.
In dem zuvor erwähnten Zustand wird, da die Speicherzelle MC₂₂ auch die Daten "1" speichert, die Speicherzelle MC₂₂ eingeschaltet. In diesem Fall wird die Spannung an der Bitleitung BL₂ jedoch bereits niederpegelig. Auch wenn die Spannung an der Bitleitung BL₁ abnimmt, wird jedoch die Re ferenzspannung V_REF nicht aufgrund der kapazitiven Kopplung des Gate und der Source (Drain) jedes der Transistoren 213 und 223 abgesenkt.
Ein Lesebetrieb der Speicherzelle MC₂₂ wird als nächstes vom Zeitpunkt t7 bis zum Zeitpunkt t8' ausgeführt.
Beim Zeitpunkt t7, damit ein Vorladebetrieb bezüglich der Bitleitung BL₂ durchgeführt werden kann, wird das Vorladesignal PRC hochpegelig (= V_DD) und werden die Y-Adreßsignale Y1 und Y2 niederpegelig (= GND) bzw. hochpegelig (= V_DD) gemacht. Im Ergebnis wird die Spannung beim Knoten N₂ der NAND-Schaltung 221 niederpegelig, während die Spannung am Knoten N₁ der NAND-Schaltung 211 hochpegelig bleibt. Die Transistoren 212 und 222 werden deshalb ausgeschaltet bzw. eingeschaltet. Es wird darauf hingewiesen, daß alle Speicherzellen durch niederpegelige X-Adreßsignale X1 und X2 ausgeschaltet werden. Andererseits werden die Signale Y1 und Y2 hochpegelig bzw. niederpegelig gemacht. Das Datentast-Erkennungssignal SASTP wird jedoch hochpegelig, so daß die Transistoren 411 und 421 beide ausgeschaltet werden. In diesem Fall wird, da die Transistoren 213 und 223 in einem EIN-Zustand durch die Referenzspannung V_REF (= 2V_thn) sind, die Bitleitung BL₂ auf V_REF – V_thn vorgeladen, während die Spannung an der Bitleitung BL₁ niederpegelig verbleibt.
Als nächstes wird beim Zeitpunkt t8, um einen Datenabtastbetrieb der Speicherzelle MC₂₂ durchzuführen, das X-Adreßsignal X2 hochpegelig gemacht, um die Wortleitung WL₂ auszuwählen, während das X-Adreßsignal X1 niederpegelig verbleibt. In diesem Fall wird, da die Speicherzelle MC₂₂ die Daten "1" speichert, die Speicherzelle MC₂₂ eingeschal tet, so daß die Spannung an der Bitleitung BL₂ niederpegelig wird. Im Ergebnis wird das Tastverstärker-Ausgangssignal S₂ hochpegelig (= Daten "1").
Als nächstes wird beim Zeitpunkt t8', da das Datentast-Erkennungssignal SASTP auf die Bedingung hin abfällt, daß das Y-Adreßsignal Y2 hochpegelig ist, das Signal Y2' der NOR-Schaltung 423 hochpegelig gemacht, so daß der Transistor 421 eingeschaltet wird, um die Bitleitung BL₂ zu entladen. Die Datenabtastdauer der Speicherzelle MC₂₂ ist somit im wesentlichen abgeschlossen, bevor die nächste Vorladedauer beim Zeitpunkt t9 anfängt.
In der zuvor beschriebenen Ausführungsform wird während einer Vorladezeitdauer nur eine ausgewählte Bitleitung vorgeladen, während die Spannungen an nicht ausgewählten Bitleitungen niederpegelig verbleiben (=GND). Zudem wird an dem Ende der Datenabtastzeitdauer, bevor die nächste Vorladezeitdauer anfängt, die Spannung an der ausgewählten Bitleitung niederpegelig. Im Ergebnis tritt, auch wenn die Spannung an der ausgewählten Bitleitung von einem hohen Pegel auf einen niedrigen Pegel zu Anfang einer Datenabtastzeitdauer fällt, die Reduzierung der Referenzspannung V_REF aufgrund der kapazitiven Kopplung der Transistoren 213, 223, ... kaum oder nicht auf, da sich die Spannungen an allen anderen unausgewählten Bitleitungen nicht ändern. Die Reduzierung der Geschwindigkeit des Lesebetriebs kann somit unterdrückt bzw. vermieden werden.
In den 3 und 5 kann die Speicherzellenanordnung 1 durch Masken-ROM-Zellen aufgebaut sein. Z.B., wie in der 7A gezeigt ist, entsprechen die Daten "0" oder "1" einer Speicherzelle dem Vorhandensein oder Fehlen eines Transistors vom Anreicherungstyp. Wie in der 7B gezeigt ist, entsprechen die Daten "0" oder "1" der niedrigen Schwellenwertspannung oder hohen Schwellenwertspannung eines Transistors. Weiterhin, wie in der 7C dargestellt ist, entsprechen die Daten "0" oder "1" einem Transistor vom Verarmungstyp oder Anreicherungstyp. Weiterhin, wie in der 7D gezeigt ist, entsprechen die Daten "0" oder "1" dem Vorhandensein oder Fehlen eines Kontaktfensters (Durchgangslochs), das einen Transistor mit einer Bitleitung verbindet.

Claims

Halbleiterspeichervorrichtung, die aufweist: erste und zweite Spannungsversorgungsanschlüsse (V_DD, GND); eine Vielzahl von Bitleitungen (BL₁ BL₂, ...); eine Speicherzellenanordnung (1), die eine Vielzahl von Nurlesespeicherzellen (ROM-Zellen MC₁₁, MC₁₂, ...) aufweist, die mit den Bitleitungen verbunden sind; eine Vielzahl von Tastverstärkern (2-1, 2-2, ...), die mit dem ersten Spannungsversorgungsanschluß verbunden sind, wobei jeder der Tastverstärker einen ersten MOS-Transistor (213, 223, ...) aufweist, der mit einer der Bitleitungen verbunden ist; eine Referenzspannungs-Erzeugungsschaltung (3) zum Erzeugen einer Referenzspannung (Vr_ref) und zum Anlegen der Referenzspannung an ein Gate des ersten MOS-Transistors; eine Bitleitungsauswahlschaltung (DECY), die mit den Tastverstärkern verbunden ist, zum Erzeugen einer Vielzahl von Bitleitungs-Auswahlsignalen (Y1, Y2, ...) zum Auswählen der jeweiligen Bitleitungen; eine Vielzahl von zweiten MOS-Transistoren (411, 421, ...), von denen jeder zwischen einer der Bitleitungen und dem zweiten Spannungsversorgungsanschluß verbunden ist; eine Vielzahl von Invertern (412, 422, ...), von denen jeder zwischen der Bitleitungs-Auswahlschaltung und einem der zweiten MOS-Transistoren derart verbunden ist, daß die zweiten MOS-Transistoren durch invertierte Signale der Bitleitungs-Auswahlsignale gesteuert werden, wobei die Halbleiterspeichervorrichtung weiterhin aufweist: eine Datentast-Erkennungssignal-Erzeugungsschaltung (5) zum Erzeugen eines Datentast-Erkennungssignals; und eine Vielzahl von NOR-Schaltungen (413, 423, ...), von denen jede einen ersten Eingang, der mit einem der Inverter verbunden ist, einen zweiten Eingang, der mit der Datentast-Erkennungssignal-Erzeugungsschaltung verbunden ist, und einen Ausgang hat, der mit einem der zweiten MOS-Transistoren verbunden ist.
Vorrichtung nach Anspruch 1, die weiterhin aufweist: eine Steuerschaltung (CONT), die mit den Tastverstärkern verbunden ist, zum Erzeugen eines Vorladesignals zum Vorladen der Bitleitungen; eine Verzögerungsschaltung (501), die mit der Steuerschaltung verbunden ist, zum Verzögern des Vorladesignals; und eine ODER-Schaltung (502), die mit der Steuerschaltung und der Verzögerungsschaltung verbunden ist, zum Erzeugen des Datentast-Erkennungssignals.
Vorrichtung nach Anspruch 1, worin die ersten und zweiten MOS-Transistoren vom N-Kanaltyp sind.
Vorrichtung nach Anspruch 1, worin jeder der Tastverstärker aufweist: eine NAND-Schaltung (211, 221, ...), die mit der Bitleitungs-Auswahlschaltung und der Steuerschaltung verbunden ist, zum Empfangen eines der Bitleitungs-Auswahlsignale und des Vorladesignals und zum Erzeugen eines Ausgangssignals; einen dritten MOS-Transistor (212, 222, ...), der zwischen dem ersten Spannungsversorgungsanschluß und dem ersten MOS-Transistor verbunden ist, wobei der dritte MOS-Transistor durch das Ausgangssignal der NAND-Schaltung gesteuert wird; und einen Inverter (214, 224, ...), der mit einem Knoten zwischen dem ersten MOS-Transistor und dem dritten MOS-Transistor verbunden ist, zum Erzeugen eines Tastverstärker-Ausgangssignals.
Vorrichtung nach Anspruch 4, worin der dritte MOS-Transistor vom P-Kanaltyp ist.
Vorrichtung nach Anspruch 1, worin die Referenzspannungs-Erzeugungsschaltung aufweist: einen P-Kanal-MOS-Transistor (301), der eine Source, die mit dem ersten Spannungsversorgungsanschluß verbunden ist, ein Gate, das mit dem zweiten Spannungsversorgungsanschluß verbunden ist, und ein Drain oder Gate hat; mindestens einen N-Kanal-MOS-Transistor (302, 303), der eine Source, die mit dem zweiten Spannungsversorgungsanschluß verbunden ist, und ein Drain hat, das mit einem Gate des N-Kanal-MOS-Transistors verbunden ist; und einen Knoten zwischen dem P-Kanal-MOS-Transistor und dem N-Kanal-MOS-Transistor, der die Referenzspannung erzeugt.
Vorrichtung nach Anspruch 1, worin die Nurlesespeicherzellen vom nicht-flüchtigen Typ sind.
Vorrichtung nach Anspruch 1, worin die Nurlesespeicherzellen vom Masken-ROM-Zellentyp sind.