DE19730347A1

DE19730347A1 - Statische Halbleitervorrichtung, die eine variable Stromversorgungsspannung, die an eine Speicherzelle angelegt wird, abhängig von dem Status im Gebrauch aufweist, und Verfahren zum Testen derselben

Info

Publication number: DE19730347A1
Application number: DE19730347A
Authority: DE
Inventors: Hideki Kawamura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-11-14
Filing date: 1997-07-15
Publication date: 1998-05-20
Anticipated expiration: 2017-07-16
Also published as: US5963490A; DE19730347B4; JPH10144096A; KR19980041720A; KR100274735B1

Description

Die vorliegende Erfindung bezieht sich auf eine statische Halb leitervorrichtung und auf ein Verfahren zum Testen derselben.

Insbesondere bezieht sie sich auf eine statische Halbleitervor richtung, die zum Erzeugen einer Bedingung bzw. eines Zustan des, der vergleichbar zu einer Testumgebung bei niedriger Tem peratur ist, bei normaler Temperatur oder bei hoher Temperatur in der Lage ist, und auf ein Verfahren zum Testen derselben.

Fig. 31 ist ein Schaltbild, das Details einer Speicherzelle ei nes statischen Speichers mit wahlfreiem Zugriff (im folgenden als SRAM bezeichnet) als eine herkömmliche statische Halblei tervorrichtung zeigt.

Unter Bezugnahme auf Fig. 31, die herkömmliche SRAM-Speicher zelle weist Treibertransistoren 57 und 59, Zugriffstransistoren 53 und 55 und Hochwiderstandselemente 61 und 63 auf. Eine Bit leitung BL ist mit einem NMOS-Transistor 43 als einer Bitlei tungslast verbunden, und eine Bitleitung /BL ist mit einem NMOS-Transistor 45 als einer Bitleitungslast verbunden.

Ein Lesebetrieb derselben wird nun beschrieben. Wenn angenommen wird, daß ein Speicherknoten SN1 auf einem hohen Niveau (Potentialniveau, im folgenden auch als Pegel bezeichnet) ist und das Potential eines Speicherknotens SN2 auf einem niedrigen Niveau ist, ist der Treibertransistor 57 abgeschaltet und der Treibertransistor 59 ist angeschaltet. Angenommen, daß das Po tential einer Wortleitung WL auf niedrigem Niveau und nicht in einem ausgewählten Zustand ist, sind die Zugriffstransistoren 53 und 55 beide abgeschaltet. Wenn das Potential der Wortlei tung WL ein hohes Niveau erreicht und ihr Zustand sich in einen ausgewählten Zustand ändert, werden die Zugriffstransistoren 53 und 55 beide angeschaltet.

Dann fließt ein Gleichstrom, das heißt ein Spaltenstrom, durch einen Weg von eine Stromversorgung 41 → NMOS-Transistor 45 → Bit leitung /BL → Zugriffstransistor 55 → Treibertransistor 59 → Mas se 65. Der anfänglich fließende Spaltenstrom erhöht das Potentialniveau (Pegel) der Masse 65, die als die Source des Treibertransistors 59 dient, und als ein Ergebnis wird das Po tential des Speicherknotens SN2 auf dem niedrigen Niveau leicht erhöht. Das Potential des Speicherknotens SN2 exakt in dem Mo ment, wenn die Wortleitung WL ansteigt, wird durch v0+v1 darge stellt, wobei v1 das erhöhte Potential und v0 das Drainpotenti al des Treibertransistors 59 bei einem An-Widerstand des Trei berstransistors darstellt. Das Potential schwingt sich auf v0 ein bzw. klingt auf v0 ab, wenn ein gewisser Zeitraum abgelau fen ist.

Des weiteren, da das Potential des Speicherknotens SN2, das als das Gatepotential des Treibertransistors 57 dient, leicht er höht ist, wird der Zustand des Treibertransistors 57 von dem nicht-leitenden Zustand zu einem leicht leitenden Zustand ver ändert. Dieses verursacht, daß das Potential des Speicherkno tens SN1 von dem hohen Niveau (Pegel) abfällt. Das Potential des Speicherknotens SN1 exakt zu dem Moment, wenn die Wortlei tung BL ansteigt, wird durch eine Stromversorgungsspannung Vcc-v2 dargestellt, wobei v2 den Betrag des Potentialabfalls dar stellt. Wenn ein gewisser Zeitraum abgelaufen ist, klingt das Potential des Speicherknotens SN1 auf eine Stromversorgungs spannung Vcc-Vth ab bzw. schwingt sich auf diese ein, wobei Vth die höhere Schwellspannung aus der Schwellspannung des NMOS-Transistors 43 und der Schwellspannung des Zugriffstransistors 53 darstellt.

Die Datenhalteeigenschaften werden durch die Beziehung in der Größe bzw. der Höhe des Potentials des Speicherknotens SN1 ex akt in dem Moment, wenn die Wortleitung WL ansteigt, d. h. Vhold-v2, und dem Potential des Speicherknotens SN2, d. h. v0+v1, bestimmt, wobei Vhold eine Stromversorgungsspannung beim Datenhalten darstellt. Genauer gesagt, wenn das Potential des Speicherknotens SN1, das durch Vhold-v2 dargestellt wird, grö ßer als dasjenige des Speicherknotens SN2, das durch v0+v1 dar gestellt wird, ist, werden Daten normalerweise gehalten. Wenn das Potential des Speicherknotens SN1, das durch Vhold-v2 dar gestellt wird, kleiner als dasjenige des Speicherknotens SN2, das durch v0+v1 dargestellt wird, ist, werden gehaltene Daten invertiert.

Daher ist eine der härtesten Bedingungen für das Datenhalten der Speicherzellen der Moment, in dem die Differenz zwischen dem Potential des Speicherknotens SN1 und dem Potential des Speicherknotens SN2 vermindert wird, das heißt, der Moment, zu dem die Wortleitung WL (das heißt deren Potential bzw. Span nung) ansteigt (welches ein erster Faktor ist, der verursacht, daß eine Speicherzelle instabil wird). Des weiteren kann zum Reduzieren des Stromverbrauchs zum Datenhalten die Stromversor gungsspannung Vhold beim Datenhalten reduziert werden. Dieses reduziert die Differenz zwischen dem Potential des Speicherkno tens SN1 und dem Potential des Speicherknotens SN2 weiter, und daher kann eine Dateninversion leicht verursacht werden (welches ein zweiter Faktor ist, der verursacht, daß eine Spei cherzelle instabil wird). Des weiteren kann eine Dateninversion leicht verursacht werden, falls ein leichter Leckstrom aufgrund eines leichten Defektes oder ähnlichem an dem Speicherknoten SN1 verursacht wird, dessen Potential auf einem hohen Niveau bzw. Pegel gehalten wird (welches ein dritter Faktor ist, der verursacht, daß eine Speicherzelle instabil wird). Des weiteren wird eine Speicherzelle weiter bei niedriger Temperatur insta bil gemacht (welches ein vierter Faktor ist, der verursacht, daß eine Speicherzelle instabil wird).

Ein Grund für eine Destabilisierung einer Speicherzelle bei niedriger Temperatur wird nun im Detail beschrieben. Eine Ände rung in einer Stromversorgungsspannung, die von einer Stromzu führung 41 zugeführt wird, stimmt nicht mit einer Änderung im Potential des Speicherknotens SN1, der mit einer Stromversor gungsspannung von der Stromversorgung 41 über das Hochwider standselement 61 versorgt wird, überein (d. h., des Speicherkno tens, der auf ein Potential auf hohem Niveau gesetzt ist). Ge nauer gesagt, das Potential des Speicherknotens SN1 ändert sich mit einer Zeitkonstante RC, die durch ein Produkt eines Wider standswertes R des Hochwiderstandselementes 61 und eines Kapa zitätswertes C des Speicherknotens SN1 dargestellt wird.

Fig. 32 illustriert eine Änderung im Potential des Speicherkno tens SN1, der bei normaler Temperatur auf ein hohe Niveau ge setzt ist. Unter Bezugnahme auf Fig. 32, wenn die Stromversor gungsspannung Vcc von einem VccH-Pegel zu einem VccL-Pegel ge ändert wird, wird das Potential des Speicherknotens SN1 eben falls, der Änderung der Stromversorgungsspannung folgend, geän dert. Dies gilt auch, wenn die Stromversorgungsspannung von dem VccL-Pegel zu dem VccH-Pegel geändert wird. Das heißt, bei der normalen Temperatur stimmen Änderungen in der Stromversorgungs spannung, die von der Stromversorgung 41 zugeführt werden, ver faßt mit Änderungen in dem Potential des Speicherknotens SN1, der auf ein hohes Niveau bzw. auf einen hohen Pegel gesetzt ist, nahezu überein. Es sollte bemerkt werden, daß die Hochwi derstandselemente 61 und 63 im allgemeinen aus Polysilizium ausgebildet sind. Polysilizium weist Temperatureigenschaften der Leitfähigkeit auf und der Widerstandwert ist bei niedrige rer Temperatur erhöht. Daher benötigt, je niedriger die Tempe ratur ist, ein Übergang des Potentials des Speicherknotens SN1, der auf einen hohen Pegel gesetzt ist, eine längere Zeit (RC) als eine Änderung der Stromversorgungsspannung, die von der Stromversorgung 41 zugeführt wird.

Fig. 33 illustriert eine Änderung des Potentials des Speicher knoten SN1, der bei niedriger Temperatur auf einen hohen Pegel gesetzt ist. Unter Bezugnahme auf Fig. 33, wenn die von der Stromversorgung 41 zugeführte Stromversorgungsspannung von dem VccH-Pegel auf den VccL-Pegel geändert wird, ändert sich das Potential des Speicherknoten SN1 langsamer als die Änderung der Stromversorgungsspannung Vcc. Das gilt auch, wenn die Stromver sorgungsspannung Vcc von dem VccL-Pegel auf den VccH-Pegel ge ändert wird. Das heißt, ein Übergang des Potentials des Spei cherknotens SN1, der auf einen hohen Pegel gesetzt ist, benö tigt bei niedriger Temperatur eine längere Zeit (RC) als eine Änderung der Stromversorgungsspannung Vcc benötigt. Daher fließt, falls eine Wortleitung WL einen Pegel annimmt und eine Speicherzelle während eines Übergangs des Potentials des Spei cherknoten SN1 vom VccL-Pgel auf den VccH-Pegel ausgewählt wird, das heißt bevor das Potential des Speicherknotens SN1 den VccL-Pegel erreicht, ein Spaltenstrom in der Speicherzelle und die Speicherzelle fällt in die instabilste Bedingung bzw. den instabilsten Zustand.

Die Speicherzellen sind typischerweise mit einem ausreichenden Spielraum entworfen, so daß sie Daten selbst in einer solchen instabilen Bedingung zufriedenstellend halten. Tatsächlich wird jedoch ein nicht zufriedenstellendes Datenhalten durch die oben beschriebenen Faktoren verursacht, und daher wird es benötigt, daß ein SRAM, der eine solche defekte Speicherzelle aufweist, entfernt wird. Das nicht zufriedenstellende Datenhalten, das durch die vier oben beschriebenen Faktoren verursacht wird, wird im folgenden als "Niedrigtemperatur-Haltedefekt" bezeich net. Zum Entfernen eines SRAM, der eine Speicherzelle enthält, die den Niedrigtemperatur-Haltedefekt aufweist, wird eine Testumgebung bei niedriger Temperatur kreiert, um das Testen in dieser Umgebung ausführen zu können bzw. auszuführen.

Unter Bezugnahme auf Fig. 33, ein Test, der in einer solchen Umgebung mit niedriger Temperatur ausgeführt wird, wird nun be schrieben. Bei niedriger Temperatur wird die Stromversorgungs spannung Vcc zum Zeitpunkt T0 von dem VccL-Pegel auf den VccH-Pe gel geändert. Dann wird eine Speicherzelle ausgewählt und ein Spaltenstrom fließt in sie. Des weiteren wird, nachdem das Po tential des Speicherknotens einen lesbaren Pegel erreicht hat, ein Wert aus der Speicherzelle gelesen. Der gelesene Wert wird mit einem bei normaler Temperatur vor dem Plazieren des SRAM in der Niedrigtemperatur-Umgebung eingeschriebenen Wert vergli chen, um zu bestimmen, ob ein Niedrigtemperatur-Haltedefekt verursacht worden ist.

Daher ist es für herkömmliche SRAMs notwendig, eine Niedrigtem peratur-Testumgebung zum Testen des Niedrigtemperatur-Halte defekts und zum Ausführen des Testens in der Umgebung zu kreieren. Dieses verursacht enorme Kosten zur Kreierung der Niedrigtemperatur-Testumgebung.

Es ist eine Aufgabe der vorliegenden Erfindung, eine statische Halbleiterspeichervorrichtung, der zum Kreieren der Bedingung, die vergleichbar zu der Niedrigtemperatur-Testumgebung ist, bei normaler Temperatur oder bei einer Temperatur, die höher als die normale Temperatur ist, ohne Kreieren einer Niedrigtempera tur-Testumgebung in der Lage ist bzw. eine statische Halblei terspeichervorrichtung, die zum Detektieren eines Niedrigtempe ratur-Haltedefektes bei normaler Temperatur oder einer Tempera tur, die höher als die normale Temperatur ist, in der Lage ist, sowie ein Verfahren zum Testen einer solchen statischen Halb leiterspeichervorrichtung anzugeben.

Diese Aufgabe wird gelöst durch eine statische Halbleiterspei chervorrichtung nach Anspruch 1 bzw. ein Verfahren nach An spruch 12.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Eine statische Halbleiterspeichervorrichtung nach einem ersten Aspekt der vorliegenden Erfindung weist eine Mehrzahl von Spei cherzellen, eine Statusänderungsdetektionsschaltung und eine Stromversorgungsspannungsauswahlschaltung auf. Jede Speicher zelle weist einen ersten und einen zweiten Speicherknoten auf, die auf Potentiale voneinander unterschiedliche Niveaus zu set zen sind. Die Statusänderungsdetektionsschaltung detektiert Än derungen im Status der Speichervorrichtung. Die Stromversor gungsspannungsauswahlschaltung legt eine erste Stromversor gungsspannung an die Mehrzahl der Speicherzellen an, wenn die Statusänderungsdetektionsschaltung keine Änderung im Status de tektiert. Die Stromversorgungsspannungsauswahlschaltung legt eine zweite Stromversorgungsspannung, die sich von der ersten Stromversorgungsspannung unterscheidet, an die Mehrzahl der Speicherzellen an, wenn die Statusänderungsdetektionsschaltung eine Änderung des Status detektiert. Die erste und die zweite Stromversorgungsspannung zum Einstellen eines Potentials des ersten oder des zweiten Speicherknotens einer Speicherzelle auf einem Pegel bzw. ein Niveau entsprechend der gespeicherten In formation angelegt.

Da eine Stromversorgungsspannung, die an eine Speicherzelle in einer statischen Halbleiterspeichervorrichtung entsprechend des ersten Aspekts der vorliegenden Erfindung angelegt wird, ent sprechend der Statusänderungsdetektionsschaltung geändert wird, kann eine Stromversorgungsspannung, die kleiner als diejenige für den normalen Gebrauch ist, an eine Speicherzelle beim Aus führen eines Testens angelegt werden. Derart kann die Poten tialdifferenz zwischen dem ersten Speicherknoten und dem zwei ten Speicherknoten eine Speicherzelle verglichen mit derjenigen beim normalen Gebrauch vermindert werden. Dieses erlaubt eine Bedingung bzw. einen Zustand, der vergleichbar mit demjenigen einer Halbleiterspeichervorrichtung ist, die einer Niedrigtem peratur-Umgebung plaziert ist und derart können die Kosten, die zum Kreieren bzw. Erzeugen einer Testumgebung benötigt werden, reduziert werden. Des weiteren kann ein Niedrigtemperatur-Halte defekt bei normaler Temperatur oder einer Temperatur, die höher als die normale Temperatur ist, detektiert werden.

Ein Verfahren zum Testen einer statischen Halbleiterspeicher vorrichtung entsprechend eines zweiten Aspektes der vorliegen den Erfindung ist ein Verfahren zum Testen einer statischen Halbleiterspeichervorrichtung, die erste und zweite Speicher knoten aufweist, die auf Potentiale auf voneinander unter schiedlichen Niveaus zu setzen sind. Das Verfahren zum Testen einer statischen Halbleiterspeichervorrichtung weist die Schritte des Bringens der Potentialdifferenz zwischen dem er sten Speicherknoten und dem zweiten Speicherknoten auf eine Po tentialdifferenz, die kleiner als die Differenz zwischen dem ersten Speicherknoten und dem zweiten Speicherknoten beim nor malen Gebrauch ist, und des Fließenlassens von Strom in den er sten und zweiten Speicherknoten auf.

Da ein Verfahren zum Testen einer statischen Halbleiterspei chervorrichtung entsprechend des zweiten Aspektes die Poten tialdifferenz zwischen einem ersten Speicherknoten und einem zweiten Speicherknoten einer Speicherzelle auf eine Differenz bringt, die kleiner als diejenige beim normalen Gebrauch ist, kann eine Bedingung bzw. ein Zustand kreiert werden, der ver gleichbar zu demjenigen einer statischen Halbleiterspeichervor richtung ist, die in einer Niedrigtemperatur-Umgebung plaziert ist. Des weiteren kann ein Niedrigtemperatur-Halteeffekt bei der normalen Temperatur oder einer Temperatur, die höher als die normale Temperatur ist, detektiert werden.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine schematische Blockdarstellung, die den gesamten Aufbau eines SRAM entspre chend einer Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 2 eine schematische Blockdarstellung, die das Speicherzellenfeld und den periphe ren Abschnitt desselben, die in Fig. 1 gezeigt sind, zeigt;

Fig. 3 ein Schaltbild, das Details der in Fig. 2 gezeigten Speicherzelle zeigt;

Fig. 4 ein Schaltbild, das Details eines ande ren Beispiels der in Fig. 2 gezeigten Speicherzelle zeigt;

Fig. 5 ein Schaltbild, das Details eines aber mals weiteren Beispiels der in Fig. 2 gezeigten Speicherzelle zeigt;

Fig. 6 eine Signalformdarstellung, die den Zeitablauf eines Betriebes eines SRAM entsprechend der Ausführungsform der vorliegenden Erfindung illustriert;

Fig. 7 ein Schaltbild, das Details der Strom versorgungsspannungsauswahlschaltung, die in Fig. 1 gezeigt ist, zeigt;

Fig. 8A und 8B Zeitablaufdiagramme, die Betriebsabläufe einer Statusänderungsdetektionsschaltung 77 und einer Stromversorgungsspannungs auswahlschaltung 79, die in Fig. 7 ge zeigt sind, zeigen;

Fig. 9 ein Schaltbild, das Details der in Fig. 7 gezeigten Statusänderungsdetektions schaltung zeigt;

Fig. 10A und 10B Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsde tektionsschaltung 77 und der Stromver sorgungsspannungsauswahlschaltung 79, die in Fig. 9 gezeigt sind;

Fig. 11 ein Schaltbild, das Details eines ande ren Beispiels des Spannungsherunterwand lers 81, der in Fig. 7 gezeigt ist, zeigt;

Fig. 12-24 Schaltbilder, die jeweils Details eines abermals weiteren Beispiels des Span nungsherunterwandlers 81, der in Fig. 7 gezeigt ist, zeigen;

Fig. 25 ein Schaltbild, das Details eines ande ren Beispiels der Statusänderungsdetek tionsschaltung 77, die in Fig. 7 gezeigt ist, zeigt;

Fig. 26A und 26B Zeitablaufdiagramm zum Illustrieren von Betriebsabläufen der Statusänderungsde tektionsschaltung 77 und der Stromver sorgungsspannungsauswahlschaltung 79, die in Fig. 25 gezeigt sind;

Fig. 27 ein Schaltbild, das Detail eines aber mals weiteren Beispiels der Statusände rungsdetektionsschaltung 77, die in Fig. 7 gezeigt ist, zeigt;

Fig. 28A und 28B Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsde tektionsschaltung 77 und der Stromver sorgungsspannungsauswahlschaltung 79, die in Fig. 27 gezeigt sind;

Fig. 29 ein Schaltbild, das Details eines aber mals weiteren Beispiels der Statusände rungsdetektionsschaltung 77, die in Fig. 7 gezeigt ist, zeigt;

Fig. 30A und 30B Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsde tektionsschaltung 77 und der Stromver sorgungsspannungsauswahlschaltung 79, die in Fig. 29 gezeigt sind;

Fig. 31 ein Schaltbild, das Details einer her kömmlichen SRAM-Speicherzelle zeigt;

Fig. 32 eine Illustration einer Änderung des Po tentials eines Speicherknotens (SN1) ei nes herkömmlichen SRAM bei normaler Tem peratur; und

Fig. 33 eine Illustration der Änderung des Po tentials eines Speicherknotens (SN1) ei nes herkömmlichen SRAM bei niedrigerer Temperatur.

Fig. 1 ist eine schematische Blockdarstellung, die den gesamten Aufbau eines SRAM einer statischen Halbleiterspeichervorrich tung entsprechend einer Ausführungsform der vorliegenden Erfin dung zeigt. Unter Bezugnahme auf Fig. 1, der SRAM weist Gruppen von Adreßeingabeanschlüssen 1 und 3, einen CS-Eingabeanschluß 5, einen /CS-Eingabeanschluß 7, einen /WE-Eingabeanschluß 9, einen /OE-Eingabeanschluß 11, einen Datenausgabeanschluß 13, einen Dateneingabeanschluß 15, einen SP-Eingabeanschluß 101, einen Zeilenadreßpuffer 17, einen Zeilendekoder 19, eine Gruppe von Bitleitungslasten 21, ein Speicherzellenfeld 23, einen Mul tiplexer 25, einen Spaltendekoder 27, einen Spaltenadreßpuffer 29, eine Lese/Schreib-Steuerschaltung 31, einen Leseverstärker 33, einen Ausgabedatenpuffer 35, ein Schreibpuffer 37, ein Stromversorgungsspannungsauswahlschaltung 79, eine Statusände rungsdetektionsschaltung 77, einen Eingabedatenpuffer 39 und eine Datenausgabesteuerschaltung 40 auf. Der CS-Eingabeanschluß 5, der /CS-Eingabeanschluß 7, der /OE-Eingabeanschluß 11 und die Datenausgabesteuerschaltung 40 sind nicht notwendigerweise vorgesehen.

Die Gruppe von Adreßeingabeanschlüssen 1 empfängt ein Zeilen adreßsignal. Der Zeilenadreßpuffer 17 verstärkt oder invertiert ein Zeilenadreßsignal. Der Zeilendekoder 19 dekodiert ein Zei lenadreßsignal, das der Gruppe von Adreßeingabeanschlüssen 1 eingegeben wird. Die Gruppe von Adreßeingabeanschlüssen 3 emp fängt ein Spaltenadreßsignal. Der Spaltenadreßpuffer 29 ver stärkt oder invertiert ein Spaltenadreßsignal. Der Spaltendeko der 27 dekodiert ein Spaltenadreßsignal, das der Gruppe von Adreßeingabeanschlüssen 3 eingegeben wird. Das Speicherzellen feld 23 weist Speicherzellen (nicht gezeigt) zum Speichern von Information, die in einer Matrix angeordnet sind, auf.

Der Leseverstärker 33 detektiert bzw. erfaßt und verstärkt eine gelesene Spannung, die eine kleine Amplitude aufweist. Der Aus gabedatenpuffer 35 verstärkt eine Ausgabe des Leseverstärkers 33 auf den Pegel, der nach außen (extern) auszugeben ist. Die Datenausgabesteuerschaltung 40 erlaubt eine Ausgabe des Ausga bedatenpuffers 35, die dem Datenausgabeanschluß 13 zuzuführen ist, wenn ein Ausgabefreigabesignal (Ausgabesteuersignal) /OE, das von dem /OE-Eingabeanschluß 11 eingegeben wird bzw. ist, einen niedrigen Pegel annimmt. Der Datenausgabeanschluß 13 gibt eine Ausgabe von dem Datenausgabepuffer 35 aus, das heißt Aus gabedaten Do. Der Dateneingabeanschluß 15 empfängt Schreibdaten Di. Der Eingabedatenpuffer 39 verstärkt ein Signal (Schreib daten Di), das dem Eingabeanschluß 15 eingegeben wird bzw. ist. Der Schreibdatenpuffer 37 konvertiert den Wert Di, der durch den Eingabedatenpuffer 39 verstärkt worden ist, in einen Wert, der in eine Speicherzelle zu schreiben ist.

Der CS-Eingabeanschluß 5 empfängt ein Chipauswahlsignal CS. Wenn das Chipauswahlsignal CS einen hohen Pegel annimmt, wird ein Chip (SRAM) in einen ausgewählten Zustand gesetzt bzw. ge bracht. Der /CS-Eingabeanschluß 7 empfängt ein Chipauswahlsi gnal /CS. Wenn das Chipauswahlsignal /CS auf einem niedrigen Pegel ist, wird bzw. ist der Chip (SRAM) in einen ausgewählten zustand gesetzt. Der /WE-Eingabeanschluß 9 empfängt ein Schreibfreigabesignal (ein Lese/Schreib-Steuersignal) /WE. Wenn das Schreibfreigabesignal /WE auf einem niedrigen Pegel ist, kann ein Wert in eine Speicherzelle geschrieben werden. Wenn das Schreibfreigabesignal /WE einen hohen Pegel annimmt, kann ein Wert aus einer Speicherzelle gelesen werden. Das Le se/Schreib-Steuersignal 31 steuert den Leseverstärker 33, den Aus gabedatenpuffer 35, den Schreibpuffer 37 und ähnliches entspre chend des Auswählens/Nicht-Auswählens eines Chips und eines Da tenlesemodus/Datenschreibmodus. Die Gruppe von Bitleitungsla sten 21 setzt Bitleitungen (nicht gezeigt) des Speicherzellen feldes 23 auf ein vorbestimmtes Potential. Das heißt, die Grup pe von Bitleitungslasten 21 lädt Bitleitungen vor.

Fig. 2 ist eine schematische Blockdarstellung, die das Spei cherzellenfeld 23 und den peripheren Abschnitt desselben in dem in Fig. 1 gezeigten SRAM zeigt. Abschnitte, die ähnlich zu den jenigen sind, die in Fig. 1 gezeigt sind, sind durch die iden tischen Bezugszeichen bezeichnet, und die Beschreibung dersel ben wird, wenn es passend ist, nicht wiederholt. Unter Bezug nahme auf Fig. 2, das Speicherzellenfeld 23 weist Speicherzel len 51a-51d, die an Schnittpunkten von Bitleitungen BL und /BL mit Wortleitungen WL angeordnet sind, auf. Während Speicherzel len in dem Aufbau mit zwei Zeilen und zwei Spalten in Fig. 2 im Wege des Beispiels gezeigt sind, können drei oder mehr Zeilen und drei oder mehr Spalten das Speicherzellenfeld aufbauen.

Die Gruppe von Bitleitungslasten 21 weist NMOS-Transistoren 43, die jeweils zwischen einer Bitleitung BL des Speicherzellenfel des 23 und einem Knoten, der eine Stromversorgungsspannung Vcc von einer Stromversorgung 41 empfängt, vorgesehen sind, und NMOS-Transistoren 45, die jeweils zwischen einer Bitleitung /BL des Speicherzellenfeldes 23 und einem Knoten, der die Stromver sorgungsspannung Vcc von der Stromversorgung 41 empfängt, vor gesehen sind, auf. Die Gates der NMOS-Transistoren 43 und 45 empfangen die Stromversorgungsspannung Vcc von der Stromversor gung 41. Die Stromversorgung 41 ist eine externe Stromversor gung.

Der Multiplexer 25 weist NMOS-Transistoren 47, die jeweils zwi schen einer Bitleitung BL des Speicherzellenfeldes 23 und einer Eingabe/Ausgabe-Leitung IO vorgesehen sind, und NMOS-Transisto ren 49, die jeweils zwischen einer Bitleitung /BL des Speicher zellenfeldes 23 und eine Eingabe/Ausgabeleitung /IO vorgesehen sind, auf. Der Spaltendekoder 27 ist mit den Gates der NMOS-Transistoren 47 und 49 verbunden. Der Zeilendekoder 19 ist mit den Wortleitungen WL verbunden. Der Leseverstärker 33 ist mit einem Paar von Eingabe/Ausgabe-Leitungen IO und /IO verbunden und erfaßt und verstärkt die Differenz im Potential zwischen den gepaarten Eingabe/Ausgabe-Leitungen IO und /IO.

Ein Ausgabeknoten des Leseverstärkers 33 ist mit einem Eingabe knoten des Ausgabedatenpuffers 35 verbunden. Der Ausgabedaten puffer 35 verstärkt eine Ausgabe des Leseverstärkers 33 zur Ausbildung von Ausgabedaten bzw. eines Ausgabewertes Do. Der Ausgabewert Do wird nach außen (extern) von dem Datenausgabean schluß 13 als Reaktion auf das Ausgabefreigabesignal /OE ausge geben. Ein Eingabeknoten des Eingabedatenpuffers 39 ist mit dem Dateneingabeanschluß 15 verbunden, und ein Ausgabeknoten des Eingabedatenpuffers 39 ist mit einem Eingabeknoten des Schreib puffers 37 verbunden. Ein Ausgabeknoten des Schreibpuffers 37 ist mit dem Paar von Eingabe/Ausgabe-Leitungen IO und /IO ver bunden.

Fig. 3 ist ein Schaltbild, das die Einzelheiten (die Details) einer Speicherzelle vom Hochwiderstandslasttyp als ein Beispiel der Speicherzellen 51a-51d, die in Fig. 2 gezeigt sind, zeigt. Unter Bezugnahme auf Fig. 3, die Speicherzelle vom Hochwider standslasttyp weist Hochwiderstandselemente 61 und 63, Zu griffstransistoren 53 und 55 und Treibertransistoren 57 und 59 auf. Das Hochwiderstandselement 61 und der NMOS-Transistor 57 bilden einen Inverter 64, und das Hochwiderstandselement 63 und der NMOS-Transistor 59 bilden einen Inverter 66. Das Hochwider standselement 61 ist zwischen eine Stromversorgungsspannungszu fuhrleitung PL2 und einen Speicherknoten SN1 geschaltet. Das Hochwiderstandselement 63 ist zwischen die Stromversorgungs spannungszufuhrleitung PL2 und einen Speicherknoten SN2. Der Treibertransistor 57 ist zwischen den Speicherknoten SN1 und einen Knoten, der eine Massespannung (Massepotential) von einer Masse 65 empfängt, geschaltet. Das Gate des Treibertransistors 57 ist mit dem Speicherknoten SN2 verbunden. Der Treibertransi stor 59 ist zwischen den Speicherknoten SN2 und einen Knoten, der die Massespannung von der Masse 65 empfängt, geschaltet. Das Gate des Treibertransistors 59 ist mit dem Speicherknoten SN1 verbunden. Der Zugriffstransistor 53 ist zwischen eine Bit leitung BL und den Speicherknoten SN1 geschaltet. Das Gate des Zugriffstransistors 53 ist mit einer Wortleitung WL verbunden. Der Zugriffstransistor 55 ist zwischen eine Bitleitung /BL und den Speicherknoten SN2 geschaltet. Das Gate des Zugriffstransi stors 55 ist mit einer Wortleitung WL verbunden. Die Treiber transistoren 57 und 59 und die Zugriffstransistoren 53 und 55 sind NMOS-Transistoren.

Fig. 4 ist ein Schaltbild, das die Einzelheiten einer Speicher zelle vom CMOS-Typ als ein anderes Beispiel der Speicherzellen 51a-51d, die in Fig. 2 gezeigt sind, zeigt. Abschnitte, die ähnlich zu denjenigen sind, die in Fig. 3 gezeigt sind, werden durch die identischen Bezugszeichen bezeichnet und die Be schreibung derselben wird, wenn es passend ist, nicht wieder holt. Unter Bezugnahme auf Fig. 4, die Speicherzelle vom CMOS-Typ weist PMOS-Transistoren 69 und 71, Treibertransistoren 57 und 59 und Zugriffstransistoren 53 und 55 auf. Der PMOS-Tran sistor 69 und der NMOS-Transistor 57 bilden einen Inverter 64, und der PMOS-Transistor 71 und der NMOS-Transistor 59 bil den einen Inverter 66. Der PMOS-Transistor 69 ist zwischen eine Stromversorgungsspannungszufuhrleitung PL2 und einen Speicher knoten SN1 verbunden. Das Gate des PMOS-Transistors 69 ist mit einem Speicherknoten SN2 verbunden. Der PMOS-Transistor 71 ist zwischen die Stromversorgungszufuhrleitung PL2 und den Spei cherknoten SN2 geschaltet. Das Gate des PMOS-Transistors 71 ist mit dem Speicherknoten SN1 verbunden.

Fig. 5 ist ein Schaltbild, das die Einzelheiten einer Speicher zelle vom TFT-Typ als ein abermals weiteres Beispiel der Spei cherzellen 51a-51d, die in Fig. 2 gezeigt sind, zeigt. Ab schnitte, die ähnlich zu denjenigen sind, die in Fig. 4 gezeigt sind, werden durch die identischen Bezugszeichen bezeichnet und eine Beschreibung derselben wird, wo es passend ist, nicht wie derholt. Unter Bezugnahme auf Fig. 5, die Speicherzelle vom TFT-Typ weist Dünnschichttransistoren (im folgenden als TFTs bezeichnet) 73 und 75, Treibertransistoren 57 und 59 und Zu griffstransistoren 53 und 55 auf. Der TFT 73 und der NMOS-Transistor 57 bilden einen Inverter 64, und der TFT 75 und der NMOS-Transistor 59 bilden einen Inverter 66. Der TFT 73 ist zwischen eine Stromversorgungsspannungszufuhrleitung PL2 und einen Speicherknoten SN1 geschaltet. Das Gate des TFT 73 ist mit einem Speicherknoten SN2 verbunden. Der TFT 75 ist zwischen die Stromversorgungsspannungszufuhrleitung PL2 und den Spei cherknoten SN2 geschaltet. Das Gate des TFT 75 ist mit dem Speicherknoten SN1 verbunden. Die TFTs 73 und 75 sind p-Typ Transistoren.

Fig. 6 illustriert den Zeitablauf eines Betriebes eines SRAM entsprechend der Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf die Fig. 1 und 2, Fig. 6 zeigt die Adreß signale (ein Spaltenadreßsignal und ein Zeilenadreßsignal) Ai, die um den Zeitpunkt t0 eingegeben werden, Ausgaben AB von den Adreßpuffern (Spaltenadreßpuffer 29 und Zeilenadreßpuffer 17) um den Zeitpunkt t1, ein Potential WL der Wortleitung WL um den Zeitpunkt t2, Potentiale I/O von Eingabe/Ausgabe-Leitungen IO und /IO um den Zeitpunkt t3, einer Ausgabe SA von dem Lesever stärker 33 um den Zeitpunkt t4 und Daten Do, die nach außen ausgegeben werden, um den Zeitpunkt t5. Es sollte bemerkt wer den, daß Fig. 6 einen Zeitablauf beim Lesebetrieb illustriert. Die horizontale Achse stellt die Zeit dar und die vertikale Achse stellt das Potential bzw. den Spannungspegel dar.

Unter Bezugnahme auf die Fig. 1 und 2, zum Auswählen der Spei cherzelle 51a, als Beispiel, empfängt die Gruppe von Zeilen adreßeingabeanschlüssen 1 ein Zeilenadreßsignal entsprechend einer Zeile, in der die auszuwählende Speicherzelle 51a ange ordnet ist. Dann setzt der Zeilendekoder 19 eine Wortleitung WL, die mit der Speicherzelle 51a, die auszuwählen ist, verbun den ist, auf einen Auswahlpegel (hoher Pegel, zum Beispiel) und setzt die anderen Wortleitungen WL auf einen Nicht-Auswahlpegel (niedriger Pegel, zum Beispiel). Die der auszuwählenden Spei cherzelle 51a entsprechende Zeile wird derart ausgewählt.

Die Auswahl einer Spalte wird nun beschrieben. Die Gruppe von Adreßeingabeanschlüssen 3 empfängt ein Spaltenadreßsignal ent sprechend einer Spalte, in der das Bitleitungspaar BL und /BL, das mit der auszuwählenden Speicherzelle 51a verbunden ist, an geordnet ist. Dann legt der Spaltendekoder 27 ein Signal auf hohem Pegel an die Gates der NMOS-Transistoren 47 und 49, die dem Bitleitungspaar BL und /BL, das mit der auszuwählenden Speicherzelle 51a verbunden ist, entsprechen. Derart werden nur die NMOS-Transistoren 47 und 49, die dem Bitleitungspaar BL und /BL entsprechend, das mit der auszuwählenden Speicherzelle 51 verbunden ist, angeschaltet- und das Bitleitungspaar BL und /BL, das mit der auszuwählenden Speicherzelle 51a verbunden ist, wird mit dem Eingabe/Ausgabe-Leitungspaar IO und /IO ver bunden.

Die NMOS-Transistoren 47 und 49, die den anderen Bitleitungs paaren BL und /BL entsprechen, empfangen ein Signal auf niedri gem Pegel, und derart werden die NMOS-Transistoren 47 und 49, die den anderen Bitleitungspaaren BL und /BL entsprechen, aus geschaltet. Dieses trennt die anderen Bitleitungspaare BL und /BL von den Eingabe/Ausgabe-Leitungen IO und /IO. Eine Spalte ist derart ausgewählt. Andere Speicherzellen 51b-51d werden in vergleichbaren Art und Weise ausgewählt.

Unter Bezugnahme auf Fig. 2 und 3, ein Lesebetrieb der ausge wählten Speicherzelle 51a wird nun beschrieben. Angenommen, daß der Speicherknoten SN1 der ausgewählten Speicherzelle 51a auf hohem Pegel und der Speicherknoten SN2 auf niedrigem Pegel ist, ist der eine Treibertransistor 57 der Speicherzelle 51a nicht leitend und der andere Treibertransistor 59 ist leitend. Da die Wortleitung WL, die mit der Speicherzelle 51a verbunden ist, einen hohen Pegel angenommen hat und ausgewählt worden ist, sind die Zugriffstransistoren 53 und 55 der Speicherzelle 51a beide leitend. Daher wird ein Gleichstrom durch den Weg von der Stromversorgung 41 → NMOS-Transistor 45 → Bitleitung /BL → Zu griffstransistor 55 → Treibertransistor 59 → Masse 65 er zeugt. Jedoch läuft der Gleichstrom nicht durch den anderen Weg, das heißt die Stromversorgung 41 → NMOS-Transistor 43 → Bit leitung BL → Zugriffstransistor 53 → Treibertransistor 57 → Mas se 65, da der Treibertransistor 57 nicht leitet.

Das Potential der Bitleitung BL, welche keinen Gleichstrom führt, wird durch die Stromversorgungsspannung Vcc minus Vth dargestellt, und das Potential der Bitleitung /BL, welche einen Gleichstrom führt, wird durch Vcc-Vth-ΔV dargestellt, wobei Vth die Schwellspannung der NMOS-Transistoren (Bitleitungslasttran sistoren) 43 und 45 darstellt, da die Bitleitung /BL, welche den Gleichstrom führt, ein durch die An-Zustands-Widerstände des Treibertransistors 59 und des Zugriffstransistors 55 und den An-Widerstand des NMOS-Transistors 45 widerstandsgeteiltes Potential aufweist, und das Potential der Bitleitung /BL wird derart von der Stromversorgungsspannung Vcc minus Vth um ΔV re duziert. ΔV wird als Bitleitungsamplitude bezeichnet. Typi scherweise beträgt die Bitleitungsamplitude ΔV ungefähr 50 mV bis 500 mV und wird abhängig von der Größe des An-Zustands-Wi derstands der NMOS-Transistoren (Bitleitungslasttransistoren) 43 und 45 eingestellt. Die Bitleitungsamplitude ΔV erscheint auf den gepaarten Eingabe/Ausgabe-Leitungen IO und /IO über die NMOS-Transistoren (Übertragungsgatter) 47 und 49. Die Bitlei tungsamplitude ΔV, die auf den gepaarten Eingabe/Ausgabe-Lei tungen IO und /IO erscheint, wird durch den Leseverstärker 33 verstärkt, durch den Ausgabedatenpuffer 35 weiter verstärkt und als Ausgabewert Do gelesen. Beim Lesen wird der Eingabeda tenpuffer 39 durch die Lese/Schreib-Steuerschaltung 31 (Fig. 1) so gesteuert, daß er die gepaarten Eingabe/Ausgabe-Leitungen IO und /IO nicht treibt.

Der Schreibbetrieb wird nun beschrieben. Das Potential für eine Bitleitung zum Schreiben eines Niedrig-Wertes wird zum Reduzie ren auf ein niedriges Potential gezwungen und das Potential der anderen Bitleitung wird auf der Stromversorgungsspannung Vcc minus Vth zum Ausführen eines Datenschreibens gehalten. Als ein Beispiel, der Fall, in dem invertierte Daten bzw. ein inver tierter Wert in die Speicherzelle 51a geschrieben wird, wenn der Speicherknoten SN1 der Speicherzelle 51a einen hohen Pegel und der Speicherknoten SN2 einen niedrigen Pegel erhält, wird beschrieben. In diesem Fall setzt der Schreibpuffer 37 eine Eingabe/Ausgabe-Leitung IO auf niedrigen Pegel und die andere Eingabe/Ausgabe-Leitung /IO wird auf Stromversorgungsspannung Vcc minus Vth gehalten, und eine Bitleitung BL wird auf niedri gen Pegel gesetzt und die andere Bitleitung /BL wird auf Strom versorgungsspannung Vcc minus Vth zum Ausführen eines Schreib betriebs gehalten.

Die Eigenschaften der vorliegenden Erfindung werden nun be schrieben. Der Unterschied im Potential zwischen dem Speicher knoten SN1 und Speicherknoten SN2 einer Speicherzelle ist, wenn der SRAM in einer. Niedrigtemperatur-Umgebung plaziert ist (Fig. 3 bis 5), kleiner als die Potentialdifferenz zwischen dem Spei cherknoten SN1 und dem Speicherknoten SN2 bei normaler Tempera tur (hoher Temperatur). Darum muß, damit ein SRAM, der bei nor maler Temperatur (hoher Temperatur) angeordnet ist, einen Zu stand annimmt, der vergleichbar mit dem ist, in dem ein SRAM in der Niedrigtemperatur-Umgebung plaziert ist, die Potentialdif ferenz zwischen dem Speicherknoten SN1 und dem Speicherknoten SN2 bei normaler Temperatur (hoher Temperatur) reduziert wer den. Dann kann beim Ausführen des Testens bei der normalen Tem peratur (hohen Temperatur) auf Stabilität einer Speicherzelle eine Bedingung, die vergleichbar zu der ist, wenn das Testen in der Niedrigtemperatur-Umgebung ausgeführt wird, erhalten wer den, indem die Differenz im Potential zwischen dem Speicherkno ten SN1 und dem Speicherknoten SN2 der Speicherzelle kleiner als bei dem normalen Gebrauch gemacht wird. Genauer gesagt, die an die Lastelemente (Hochwiderstandselemente 61 und 63, die in Fig. 3 gezeigt sind, PMOS-Transistoren 69 und 71, die in Fig. 4 gezeigt sind, und TFTs 73 und 75, die in Fig. 5 gezeigt sind) der Speicherzelle zum Ausführen des Testens angelegte Spannung wird kleiner als die in dem normalen Gebrauch angelegte Span nung gemacht, zum Erzeugen bzw. Kreieren einer Bedingung (eines Zustandes), die vergleichbar zu der eines SRAM in der Niedrig temperatur-Umgebung ist. Die Schaltungen für eine derartige Re duzierung der an die Lastelemente eines SRAM beim Ausführen des Testens angelegten Spannung (d. h. die Schaltungen zum Ändern des Zustandes eines SRAM beim Ausführen eines Testens) sind ei ne Statusänderungsdetektionsschaltung 77 und eine Stromversor gungsspannungsauswahlschaltung 79, die in Fig. 1 gezeigt sind.

Fig. 7 ist ein Schaltbild, das die Einzelheiten der in Fig. 1 gezeigten Stromversorgungsspannungsauswahlschaltung 79 zeigt. Abschnitte, die vergleichbar zu denjenigen sind, die in Fig. 1-5 gezeigt sind, sind durch die identischen Bezugszeichen be zeichnet und eine Beschreibung der selben wird, wo es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 7, die Strom versorgungsspannungsauswahlschaltung 79 weist einen PMOS-Tran sistor 83 und einen Spannungsherunterwandler 81 auf. Der Spannungsherunterwandler 81 weist NMOS-Transistoren 85 und 87 auf. Der PMOS-Transistor 83 ist zwischen eine Spannungsversor gungszufuhrleitung PL1, die von einer Stromversorgung 41 mit einer Stromversorgungsspannung Vcc versorgt wird, und eine Stromversorgungsspannungszufuhrleitung PL2 geschaltet, und sein Gate ist mit einem Knoten N1 verbunden. Die NMOS-Transistoren 85 und 87 sind in Reihe zwischen die Stromversorgungsspannungs zufuhrleitungen PL1 und PL2 geschaltet. Die NMOS-Transistoren 85 und 87 sind diodengeschaltet (d. h. als Diode geschaltet).

Im normalen Gebrauch setzt die Statusänderungsdetektionsschal tung 77 den Knoten N1 auf den niedrigen Pegel. Dieses verur sacht, daß der PMOS-Transistor 83 angeschaltet wird und die Stromversorgungsspannungszufuhrleitung PL2 die Stromversor gungsspannung Vcc von der Stromversorgung 41 empfängt. Beim Ausführen eines Testens setzt die Statusänderungsdetektions schaltung 77 den Knoten N1 auf hohen Pegel. Dieses verursacht, daß der PMOS-Transistor 83 ausgeschaltet wird und die Stromver sorgungsspannungszufuhrleitung PL2 eine Spannung, die durch den Spannungsherunterwandler 81 aus der Stromversorgungsspannung Vcc, die durch die Stromversorgung 41 zugeführt wird, herunter gewandelt ist, empfängt. Wenn es von der Speicherzelle aus ge sehen wird, kann die Stromversorgungsspannung, die an die Stromversorgungsspannungszufuhrleitung PL2 beim normalen Ge brauch angelegt ist, als eine erste Stromversorgungsspannung bezeichnet werden, und eine Spannung, die von der Stromversor gungsspannung Vcc, die von der Stromversorgung 41 zugeführt wird, heruntergewandelt ist und der Stromversorgungsspannungs zufuhrleitung PL2 zugeführt wird, kann als eine zweite Strom versorgungsspannung bezeichnet werden.

Die Fig. 8A und 8B zeigen Zeitablaufdiagramm zum Illustrieren von Betriebsabläufen der Statusänderungsdetektionsschaltung 77 und der Stromversorgungsspannungsauswahlschaltung 79, die in Fig. 7 gezeigt sind, im Detail. Unter Bezugnahme auf die Fig. 1, 3, 7 und 8A und 8B, ein Schreibbetrieb wird zum Zeitpunkt T1 vervollständigt bzw. abgeschlossen und das Schreibfreigabesi gnal /WE wird zum Zeitpunkt T1 auf hohen Pegel geändert. Das Schreibfreigabesignal /WE und die Chipauswahlsignale CS und /CS nehmen einen hohen Pegel an, wenn ihre Pegel gleich VIH oder mehr sind, und sie nehmen eine niedrigen Pegel an, wenn ihre Pegel gleich VIL oder weniger sind. Der Fall, in dem das Poten tial des Speicherknotens SN1 auf hohen Pegel und das Potential des Speicherknotens SN2 auf niedrigen Pegel gesetzt ist bzw. wird, wird nun in Betracht gezogen.

Zum Zeitpunkt T1 erreicht die Stromversorgungsspannung Vcc den VccH-Pegel. Zwischen dem Zeitpunkt T1 und dem Zeitpunkt T2 wird die Stromversorgungsspannung Vcc auf den VccL-Pegel (< VccH) gesetzt. Als Reaktion ändert sich das Potential der Stromver sorgungsspannungszufuhrleitung PL2 (Speicherknoten SN1) von dem VccH-Pegel auf den VccL-Pegel. Zum Zeitpunkt T3, zu dem ein Te sten ausgeführt wird, setzt die Statusänderungsdetektionsschal tung 77 das Potential des Knotens N1 auf hohen Pegel. Das heißt, das Potential des Knotens N1 erreicht den VccL-Pegel. Derart ist der PMOS-Transistor 83 nicht-leitend. Während der PMOS-Transistor 83 nicht leitet, wird eine Spannung, die durch die beiden diodengeschalteten NMOS-Transistoren 85 und 87 aus der Stromversorgungsspannung Vcc, die von der Stromversorgung 41 zugeführt wird, heruntergewandelt ist (d. h. VccT-Pegel), der Stromversorgungsspannungszufuhrleitung PL2 (Speicherknoten SN1) zugeführt. Der Pegel, der der Stromversorgungsspannungszufuhr leitung PL2 (Speicherknoten SN1) zugeführten Spannung wird zwi schen den Zeitpunkten T3 und T4 durch VccT=VccL-2Vth darge stellt, wobei Vth (< 0) die Schwellspannung der NMOS-Transisto ren 85 und 87 darstellt.

Während die Zustandsänderungsdetektionsschaltung 77 des Poten tial des Knotens N1 auf hohem Pegel (VccL-Pegel) hält (Zeit punkte T3-T4), das heißt, während der PMOS-Transistor 83 nicht leitend ist, werden die Potentiale der Wortleitungen aufeinan derfolgend auf hohen Pegel gesetzt, um einen Spaltenstrom in alle Speicherzellen fließen zu lassen. Das heißt, ein Lesebe trieb wird so ausgeführt, daß am Ende alle Wortleitungen ausge wählt sind bzw. waren. Ein Lesebetrieb, bei dem alle Wortlei tungen einen hohen Pegel annehmen, um einen Spaltenstrom in al le Speicherzellen fließen zu lassen, muß zwischen den Zeitpunk ten T3 und T4 ausgeführt werden. Es sollte bemerkt werden, daß die Stromversorgungsspannung Vcc, die zwischen den Zeitpunkten T3 und T4 an die peripheren Schaltungen (d. h. die Schaltungen, die etwas anderes als die Speicherzelle sind) angelegt wird, auf VccL-Pegel ist. Wenn eine Spannung, die an die Stromversor gungsspannungszufuhrleitung PL2 angelegt ist, kleiner als die Stromversorgungsspannung Vcc, die an die peripheren Schaltungen angelegt ist, ist, das heißt zwischen den Zeitpunkten T3 und T4, können verschiedene Versandtests (vor dem Versand auszufüh rende Tests), die sich auf die Stabilität von Speicherzellen beziehen, effizient ausgeführt werden.

Beim Zeitpunkt T6 erreicht die Stromversorgungsspannung Vcc den VccH-Pegel. Wenn das Potential des Knotens N1 zum Zeitpunkt T5 den niedrigen Pegel (0 V) erreicht, ist der PMOS-Transistor 83 vollständig leitend. Derart empfängt die Stromversorgungsspan nungszufuhrleitung PL2 (Speicherknoten SN1) eine Stromversor gungsspannung Vcc auf VccH-Pegel. Die peripheren Schaltungen empfangen ebenfalls eine Stromversorgungsspannung Vcc auf VccH-Pe gel von der Stromversorgung 41. Ein Lesebetrieb wird für jede von allen Speicherzellen nach dem Zeitpunkt T6 ausgeführt und die gelesenen Daten werden mit den Daten, die vor dem Zeitpunkt T1 eingeschrieben worden sind, verglichen, um zu bestimmen, ob die Daten miteinander übereinstimmen. Genauer gesagt, eine Be standen/Durchgefallen-Beurteilung wird für alle Speicherzellen nach dem Zeitpunkt T6 zum Detektieren jedweden Haltedefekts ausgeführt. Es sollte bemerkt werden, daß eine Bestanden/Durch gefallen-Beurteilung zwischen den Zeitpunkten T3 und T4 nicht ausgeführt werden muß, da die Lesebetriebsabläufe ausge führt werden, um alle Wortleitungen auf hohen Pegel zu setzen und einen Spaltenstrom in alle Speicherzellen fließen zu las sen. Es sollte ebenfalls bemerkt werden, daß der Zeitraum zwi schen den Zeitpunkten T3 und T4 ein Zeitraum ist, in dem ein Testen ausgeführt wird. Der VccH-Pegel kann zwischen den Zeit punkten T1 und T6 mit dem VccL-Pegel übereinstimmen.

Wie oben beschrieben worden ist, in einem SRAM entsprechend der Ausführungsform der vorliegenden Erfindung wird eine Spannung, die kleiner als diejenige beim normalen Gebrauch ist, an die Stromversorgungsspannungszufuhrleitung PL2 (eine Speicherzelle) beim Ausführen eines Testens angelegt, um die Potentialdiffe renz zwischen den Speicherknoten SN1 und SN2 kleiner als die Potentialdifferenz zwischen den Speicherknoten SN1 und SN2 bei normalem Gebrauch zu machen, so daß eine Bedingung bzw. ein Zu stand, der vergleichbar zu derjenigen Bedingung bzw. demjenigen Zustand eines SRAM ist, der in einer Niedrigtemperatur-Test umgebung plaziert ist, erzeugt (kreiert) wird. Derart muß mit einem SRAM entsprechend der Ausführungsform der vorliegen den Erfindung eine Niedrigtemperatur-Testumgebung nicht erzeugt bzw. kreiert werden, und derart können die für das Testen benö tigten Kosten reduziert werden. Des weiteren kann eine Spei cherzelle, die bei niedriger Temperatur einen Datenhaltedefekt aufweisen würde, bei normaler Temperatur oder höherer Tempera tur detektiert bzw. erkannt werden, und derart kann ein SRAM, der eine solche defekte Speicherzelle enthält, entfernt bzw. aussortiert werden.

Es sollte bemerkt werden, daß das Chipauswahlsignal CS immer auf hohem Pegel und das Chipauswahlsignal /CS immer auf niedri gem Pegel ist. Das Schreibfreigabesignal /WE ist nach dem Zeit punkt T1 immer auf hohem Pegel. Die Chipauswahlsignale CS und /CS müssen für einen SRAM, der die Chipauswahlsignale CS und /CS nicht aufweist, nicht in Betracht gezogen werden.

Fig. 9 ist ein Schaltbild, das die Einzelheiten der in Fig. 7 gezeigten Statusänderungsdetektionsschaltung 77 zeigt. Ab schnitte, die vergleichbar zu denjenigen sind, die in den Fig. 1 und 7 gezeigt sind, werden durch die identischen Bezugszei chen bezeichnet, und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 9, ei ne Statusänderungsdetektionsschaltung 77 weist PMOS-Transisto ren 91 und 93, einen NMOS-Transistor 89, Inverter 95 und 97 und einen Kondensator 99 auf. Der PMOS-Transistor 91 und der NMOS-Transistor 89 sind in Reihe zwischen einen Knoten, der mit ei nem SP-Eingabeanschluß 101 verbunden ist, und einen Knoten, der eine Massespannung (Massepotential) von der Masse 65 empfängt, geschaltet. Die Gates des PMOS-Transistors 91 und des NMOS-Transistors 89 empfangen die Stromversorgungsspannung Vcc von der Stromversorgung 41. Der Inverter 95 ist zwischen den Knoten N2 und N3 vorgesehen. Der Inverter 97 ist zwischen den Knoten N3 und N1 vorgesehen. Der Kondensator 99 ist zwischen dem Kno ten N1 und einem Knoten, der die Massespannung von der Masse 65 empfängt, vorgesehen. Der PMOS-Transistor 93 ist zwischen einem Knoten, der die Stromversorgungsspannung Vcc von der Stromver sorgung 41 empfängt, und dem Knoten N3 vorgesehen, und sein Ga te ist mit dem Knoten N1 verbunden.

Die Fig. 10A und 10B sind Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsdetektionsschaltung 77 und Stromversorgungsspannungsauswahlschaltung 79, die in Fig. 9 gezeigt sind. Die Stromversorgungsspannung, Signale und Knoten, die identisch zu der Stromversorgungsspannung, den Signalen und den Knoten sind, die in Fig. 8A und 8B gezeigt sind, sind durch identische Bezugszeichen bezeichnet und eine Beschreibung der selben wird, wenn es passend ist, nicht wiederholt. Unter Be zugnahme auf die Fig. 9 und 10A und 10B, ein Signal SP, das dem SP-Eingabeanschluß 101 zum Zeitpunkt t2 eingegeben wird, ist auf den Pegel der Stromversorgungsspannung Vcc plus |Vthp| oder mehr erhöht, wobei Vthp (< 0) die Schwellspannung des PMOS-Transistors 91 darstellt. Eine Spannung, die gleich zu oder mehr als der Pegel der Stromversorgungsspannung Vcc plus |Vthp| ist, wird im folgenden als Superhochpegelspannung bezeichnet.

Wenn das Signal SP zum Zeitpunkt t2 mindestens Vcc+|Vthp|-Pegel erreicht bzw. annimmt, leitet der PMOS-Transistor 91 und das Potential des Knotens N2 erreicht hohen Pegel. Dieses verur sacht, daß das Potential des Knotens N1 hohen Pegel (VccL-Pegel) annimmt bzw. erreicht. Der NMOS-Transistor 89 ist eben falls leitend, und das Potential des Knotens N2 hängt von der Beziehung der Größe der Treiberfähigkeit zwischen dem PMOS-Transistor 91 und dem NMOS-Transistor 89 ab. Daher ist gefor dert, daß die Größe des PMOS-Transistors 91 merklich größer als die Größe des NMOS-Transistors 89 ist. Da die Treiberfähigkeit eines Transistors abhängig vom Herstellungsverfahren variiert, sind die Größen der Transistoren 91 und 89 so bestimmt, daß ge sichert ist, daß das Potential des Knotens N2 beim Ausführen eines Testens hohen Pegel erreicht, genauer gesagt, es ist ge sichert, daß die Ausgabe des Inverters 95 niedrigen Pegel er reicht bzw. annimmt.

Wenn der Inverter 95 ein Signal auf niedrigem Pegel ausgibt, gibt der Inverter 97 ein Signal auf hohem Pegel aus und der PMOS-Transistor 83 ist nicht-leitend. Der PMOS-Transistor 93 und der Kondensator 99 sind vorgesehen, um zu sichern, daß der PMOS-Transistor 83 leitend gemacht wird, wenn das Testen nicht ausgeführt wird, oder wenn die Stromversorgung angeschaltet wird. Wenn das Signal SP zum Zeitpunkt t4 unter den Vcc+|Vthp|-Pe gel reduziert wird, erreicht der Knoten N1 als Reaktion nied rigen Pegel. Dieses verursacht, daß der PMOS-Transistor 83 zum Zeitpunkt T5 vollständig leitet und daß die Stromversorgungs spannungszufuhrleitung PL2 eine Stromversorgungsspannung Vcc auf VccH-Pegel empfängt. Derart wird der Zeitraum, während wel chem ein Testen ausgeführt wird (Zeitpunkte T3-T4) abhängig von dem Zeitraum, während dessen das Signal SP den hohen Pegel an nimmt, gesteuert.

Die Fig. 11-24 sind Schaltbilder, die Einzelheiten anderer Bei spiele des Spannungsherunterwandlers (Spannungsherunter wandlungsschaltung) 81, der in Fig. 7 gezeigt ist, zeigen. Ab schnitte, die vergleichbar zu denjenigen sind, die in Fig. 7 gezeigt sind, sind durch die identischen Bezugszeichen bezeich net und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 11, ein Spannungs herunterwandler 81 wird durch einen NMOS-Transistor gebildet. Das Gate und das Drain des NMOS-Transistors 103 sind mit der Stromversorgungsspannungszufuhrleitung PL1, die die Stromver sorgungsspannung Vcc von der Stromversorgung 41 empfängt, ver bunden, und die Source ist mit der Stromversorgungsspannungszu fuhrleitung PL2 verbunden. Mit einem solchen Spannungsherunter wandler ist der Pegel der Spannung, die zwischen den Zeitpunk ten T3 und T4 an die Stromversorgungsspannungszufuhrleitung PL2 angelegt wird, VccT=VccL-Vth, wobei Vth die Schwellspannung des NMOS-Transistors 103 ist.

Unter Bezugnahme auf Fig. 12, ein Spannungsherunterwandler 81 wird von drei NMOS-Transistoren 105, 107 und 109 gebildet. Die NMOS-Transistoren 105, 107 und 109 sind in Reihe zwischen die Stromversorgungsspannungszufuhrleitung PL1, die eine Stromver sorgungsspannung von der Stromversorgung 41 empfängt, und die Stromversorgungsspannungszufuhrleitung PL2 geschaltet. Die NMOS-Transistoren 105, 107 und 109 sind jeweils diodengeschal tet. Der Pegel der Spannung, die zwischen den Zeitpunkten T3 und T4 an die Stromversorgungsspannungszufuhrleitung PL2 ange legt wird, ist VccT=VccL-3Vth, wobei Vth die Schwellspannung von jedem der NMOS-Transistoren 105, 107 und 109 ist.

Wie oben beschrieben worden ist, kann jedwede Anzahl von NMOS-Transistoren, die den Spannungsherunterwandler 81 bilden, ab hängig von dem eingestellten Wert einer Spannung, die beim Aus führen eines Testens an eine Speicherzelle angelegt wird, ver wendet werden. Der Pegel der Spannung, der an die Speicherzelle (Stromversorgungsspannungszufuhrleitung PL2) zwischen den Zeit punkten T3 und T4 angelegt wird, ist VccL-t.Vth, wobei t (t ≧ 1, t ist eine positive ganze Zahl) die Anzahl der NMOS-Transistoren, die den Spannungsherunterwandler 81 bilden, dar stellt und Vth (< 0) die Schwellspannung eines NMOS-Transistors, der die Spannungsherunterwandlerschaltung 81 bildet, darstellt.

Unter Bezugnahme auf Fig. 13, ein Spannungsherunterwandler 81 wird durch eine pn-Übergangsdiode 111 gebildet. Die p-Typ-Schicht der pn-Übergangsdiode 111 ist mit einer Stromversor gungsspannungszufuhrleitung PL1, die eine Stromversorgungsspan nung Vcc von der Stromversorgung 41 empfängt, verbunden und die n-Typ-Schicht der pn-Übergangsdiode 111 ist mit der Stromver sorgungsspannungszufuhrleitung PL2 verbunden. Das heißt, die Anode der pn-Übergangsdiode 111 ist mit der Stromversorgungs spannungszufuhrleitung PL1, die eine Stromversorgungsspannung von der Stromversorgung 41 empfängt, verbunden, und die Kathode ist mit der Stromversorgungsspannungszufuhrleitung PL2 verbun den. Der Pegel der Spannung, die an die Stromversorgungsspan nungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 ange legt wird, ist gleich VccL-Vf, wobei Vf die Vorwärtsspannung der pn-Übergangsdiode 111 darstellt.

Unter Bezugnahme auf Fig. 14, der Spannungsherunterwandler 81 wird von zwei pn-Übergangsdioden 113 und 115 gebildet. Die An ode der pn-Übergangsdiode 113 ist mit der Stromversorgungsspan nungszufuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, verbunden, und die Kathode ist mit der Anode der pn-Übergangsdiode 115 verbunden. Die Ka thode der pn-Übergangsdiode 115 ist mit der Stromversorgungs spannungszufuhrleitung PL2 verbunden. Der Pegel der Spannung, die zwischen den Zeitpunkten T3 und T4 an die Stromversorgungs spannungszufuhrleitung PL2 angelegt wird, ist VccL-2Vf, wobei Vf die Vorwärtsspannung (< 0) von jeder der pn-Übergangsdioden 113 und 115 darstellt.

Unter Bezugnahme auf Fig. 15, ein Spannungsherunterwandler 81 wird von drei pn-Übergangsdioden 117, 119 und 121 gebildet. Die Anode der pn-Übergangsdiode 117 ist mit der Stromversorgungs spannungszufuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, verbunden, und die Ka thode ist mit der Anode der pn-Übergangsdiode 119 verbunden. Die Kathode der pn-Übergangsdiode 119 ist mit der Anode der pn-Übergangsdiode 121 verbunden. Die Kathode der pn-Übergangsdiode 121 ist mit der Stromversorgungsspannungszufuhrleitung PL2 ver bunden. Der Pegel der Spannung, die an die Stromversorgungs spannungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-3Vf, wobei Vf die Vorwärtsspannung (< 0) von jeder der pn-Übergangsdioden 117, 119 und 121 darstellt.

Wie oben beschrieben worden ist, jedwede Anzahl von pn-Über gangsdioden, die den Spannungsherunterwandler 81 bilden, kann, abhängig von dem eingestellten Wert einer Spannung, die an eine Speicherzelle (Stromversorgungsspannungszufuhrleitung PL2) beim Ausführen eines Testens angelegt wird, verwendet wer den. Der Pegel der Spannung, die an die Speicherzelle (Stromversorgungsspannungszufuhrleitung PL2) angelegt wird, wird durch VccL-t.Vf dargestellt, wobei t (t ≧ 1, t ist eine positive ganze Zahl) die Anzahl der pn-Übergangsdioden dar stellt und Vf (< 0) die Vorwärtsspannung einer pn-Übergangsdiode darstellt.

Unter Bezugnahme auf Fig. 16, ein Spannungsherunterwandler 81 wird durch einen PMOS-Transistor 123 gebildet. Das Gate und das Drain des PMOS-Transistors 123 sind mit der Stromversorgungs spannungszufuhrleitung PL2 verbunden, und die Source ist mit der Stromversorgungsspannungszufuhrleitung PL1, die die Strom versorgungsspannung Vcc von der Stromversorgung 41 empfängt, verbunden. Der Pegel der Spannung, die an die Stromversorgungs spannungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-|Vthp|, wobei Vthp die Schwellspannung des PMOS-Transistors 123 darstellt und einen negativen Wert aufweist.

Unter Bezugnahme auf Fig. 17, ein Spannungsherunterwandler 81 wird von zwei PMOS-Transistoren 125 und 127 gebildet. Die PMOS-Transistoren 125 und 127 sind in Reihe zwischen die Stromver sorgungsspannungszufuhrleitung PL1, die eine Stromversorgungs spannung von der Stromversorgung 41 empfängt, und die Stromver sorgungsspannungszufuhrleitung PL2 geschaltet. Des weiteren sind die PMOS-Transistoren 125 und 127 jeweils diodengeschal tet. Der Pegel der Spannung, die an der Stromversorgungsspan nungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 ange legt wird, ist VccL-2|Vthp|, wobei Vthp die Schwellspannung von jedem der PMOS-Transistoren 125 und 127 darstellt und einen ne gativen Wert aufweist.

Unter Bezugnahme auf Fig. 18, ein Spannungsherunterwandler 81 wird von drei PMOS-Transistoren 129, 131 und 133 gebildet. Die PMOS-Transistoren 129, 131 und 133 sind in Reihe zwischen die Stromversorgungsspannungszufuhrleitung PL1, die die Stromver sorgungsspannung von der Stromversorgung 41 empfängt, und die Stromversorgungsspannungszufuhrleitung PL2 geschaltet. Die PMOS-Transistoren 129, 131 und 133 sind jeweils diodengeschal tet. Der Pegel der Spannung, die zwischen den Zeitpunkten T3 und T4 an die Stromversorgungsspannungszufuhrleitung PL2 ange legt wird, ist VccL-3|Vthp|, wobei Vthp die Schwellspannung von jedem der PMOS-Transistoren 129, 131 und 133 darstellt und ei nen negativen Wert aufweist.

Wie oben beschrieben worden ist, jedwede Anzahl von PMOS-Transistoren, die den Spannungsherunterwandler 81 bilden, kann, abhängig von dem eingestellten Wert einer Spannung, die an eine Speicherzelle (Stromversorgungsspannungszufuhrleitung PL2) beim Ausführen eines Testens angelegt wird, verwendet werden. Der Pegel der Spannung, der an die Speicherzelle angelegt wird, ist VccL-t|Vthp|, wobei t (t ≧ 1, t ist eine positive ganze Zahl) die Anzahl der PMOS-Transistoren darstellt und Vthp (< 0) die Schwellspannung eines NMOS-Transistors darstellt.

Unter Bezugnahme auf Fig. 19, ein Spannungsherunterwandler 81 wird durch einen bipolaren Transistor 135 vom npn-Typ gebildet. Der Kollektor und die Basis des bipolaren Transistors 135 vom npn-Typ sind mit der Stromversorgungsspannungszufuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversor gung 41 empfängt, verbunden und der Emitter ist mit der Strom versorgungsspannungszufuhrleitung PL2 verbunden. Der Pegel der Spannung, die an die Stromversorgungsspannungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter des bipolaren Transistors 135 vom npn-Typ darstellt und einen posi tiven Wert aufweist.

Unter Bezugnahme auf Fig. 20, ein Spannungsherunterwandler 81 wird von zwei bipolaren Transistoren 137 und 139 vom npn-Typ gebildet. Die bipolaren Transistoren 137 und 139 vom npn-Typ sind in Reihe zwischen die Stromversorgungsspannungszufuhrlei tung PL1, die die Stromversorgungsspannung Vcc von der Strom versorgung 41 empfängt, und die Stromversorgungsspannungszu fuhrleitung PL2 geschaltet. Die bipolaren Transistoren 137 und 139 vom npn-Typ sind jeweils diodengeschaltet (als Diode ge schaltet bzw. verbunden). Der Pegel der Spannung, die an die Stromversorgungsspannungszufuhrleitung PL2 zwischen den Zeit punkten T3 und T4 angelegt wird, ist VccL-2Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter von jedem der bipo laren Transistoren 137 und 139 vom npn-Typ ist und einen posi tiven Wert aufweist.

Unter Bezugnahme auf Fig. 21, ein Spannungsherunterwandler 81 wird von drei bipolaren Transistoren 141, 143 und 145 von npn-Typ gebildet. Die bipolaren Transistoren 141, 143 und 145 vom npn-Typ sind in Reihe zwischen die Stromversorgungsspannungszu fuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, und die Stromversorgungsspannungs zufuhrleitung PL2 geschaltet. Die bipolaren Transistoren 141, 143 und 145 sind jeweils diodengeschaltet. Der Pegel der Span nung, die an die Stromversorgungsspannungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-3Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter von jedem der bipolaren Transistoren 141, 143 und 145 ist und einen positiven Wert aufweist.

Wie oben beschrieben worden ist, jedwede Anzahl von bipolaren Transistoren vom npn-Typ, die einen Spannungsherunterwandler 81 bilden, kann, abhängig von dem eingestellten Wert einer Span nung, die an eine Speicherzelle (Stromversorgungsspannungs zufuhrleitung PL2) beim Ausführen eines Testens angelegt wird, verwendet werden. Der Pegel der Spannung, der an die Speicher zelle angelegt wird, ist VccL-tVbe, wobei t (t ≧ 1, t ist eine positive ganze Zahl) die Anzahl der bipolaren Transistoren vom npn-Typ darstellt und Vbe (< 0) die Spannung zwischen der Basis und dem Emitter eines bipolaren Transistors vom npn-Typ dar stellt.

Unter Bezugnahme auf Fig. 22, ein Spannungsherunterwandler 81 wird durch einen bipolaren Transistor 147 vom pnp-Typ gebildet. Der Kollektor und die Basis des bipolaren Transistors 147 vom pnp-Typ sind mit der Stromversorgungsspannungszufuhrleitung PL2 verbunden, und der Emitter ist mit der Stromversorgungsspan nungszufuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, verbunden. Der Pegel der Spannung, der an die Stromversorgungsspannungszufuhrleitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter des bipolaren Transistors vom pnp-Typ darstellt und einen positiven Wert aufweist.

Unter Bezugnahme auf Fig. 23, ein Spannungsherunterwandler 81 wird von zwei bipolaren Transistoren 149 und 151 vom pnp-Typ gebildet, die in Reihe zwischen die Stromversorgungsspannungs zufuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, und die Stromversorgungsspannungs zufuhrleitung PL2 geschaltet sind. Die bipolaren Transistoren 149 und 151 vom pnp-Typ sind jeweils diodengeschaltet. Der Pe gel der Spannung, der an die Stromversorgungsspannungszufuhr leitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-2Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter von jedem der bipolaren Transistoren 149 und 151 vom pnp-Typ darstellt und einen positiven Wert aufweist.

Unter Bezugnahme auf Fig. 24, ein Spannungsherunterwandler 81 wird von drei bipolaren Transistoren 153, 155 und 157 vom pnp-Typ gebildet. Die bipolaren Transistoren 153, 155 und 157 vom pnp-Typ sind in Reihe zwischen die Stromversorgungsspannungszu fuhrleitung PL1, die die Stromversorgungsspannung Vcc von der Stromversorgung 41 empfängt, und die Stromversorgungsspannungs zufuhrleitung PL2 geschaltet. Die bipolaren Transistoren 153, 155 und 157 vom pnp-Typ sind jeweils diodengeschaltet. Der Pe gel der Spannung, der an die Stromversorgungsspannungszufuhr leitung PL2 zwischen den Zeitpunkten T3 und T4 angelegt wird, ist VccL-3Vbe, wobei Vbe die Spannung zwischen der Basis und dem Emitter von jedem der bipolaren Transistoren 153, 155 und 157 vom pnp-Typ darstellt und einen positiven Wert aufweist.

Wie oben beschrieben worden ist, jedwede Anzahl von bipolaren Transistoren vom pnp-Typ, die einen Spannungsherunterwandler 81 bilden, kann, abhängig von dem eingestellten Wert einer Span nung, die an eine Speicherzelle beim Ausführen eines Testens angelegt wird, verwendet werden. Der Pegel der Spannung, der an die Speicherzelle beim Ausführen eines Testens angelegt wird, ist VccL-tVbe, wobei t (t ≧ 1, t ist eine positive ganze Zahl) die Anzahl der bipolaren Transistoren vom pnp-Typ darstellt und Vbe (< 0) die Spannung zwischen der Basis und dem Emitter des bipolaren Transistors vom pnp-Typ darstellt.

Fig. 25 ist ein Schaltbild, das die Einzelheiten eines anderen Beispiels einer Statusänderungsdetektionsschaltung 77, die in Fig. 7 gezeigt ist, zeigt. Abschnitte, die vergleichbar zu den jenigen sind, die in Fig. 9 gezeigt sind, sind durch identische Bezugszeichen bezeichnet und eine Beschreibung derselben wird, wo es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 25, ein PMOS-Transistor 91, der in einer Statusänderungsdetek tionsschaltung 77 enthalten ist, ist zwischen einem Knoten, der mit einen /WE-Eingabeanschluß 9 verbindet, und einem Knoten N2 vorgesehen. Der SP-Eingabeanschluß 101, der in Fig. 1 gezeigt ist, wird für diese Statusänderungsdetektionsschaltung 77 nicht benötigt.

Die Fig. 26A und 26B sind Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsdetektionsschaltung 77 und der Stromversorgungsspannungsauswahlschaltung 79, die in Fig. 25 gezeigt sind. Die Stromversorgungsspannung, Signale und Knoten, die identisch zu denjenigen sind, die in Fig. 8A und 8B gezeigt sind, sind durch dieselben Bezugszeichen, wie sie in den Fig. 8A und 8B angezeigt sind, bezeichnet und eine Be schreibung derselben wird, wo es passend ist, nicht wiederholt. Unter Bezugnahme auf die Fig. 26A und 26B, ein Schreibbetrieb wird zum Zeitpunkt T1 vervollständigt bzw. abgeschlossen, und das Schreibfreigabesignal /WE erreicht danach den hohen Pegel und steigt weiter zum Zeitpunkt T2 auf den Vcc+|Vthp|-Pegel an. Wenn das Schreibfreigabesignal /WE mindestens den Vcc+|Vthp|-Pe gel erreicht, wird der PMOS-Transistor 91 leitend gemacht und der Knoten N2 erreicht den hohen Pegel. Dieses verursacht, daß das Potential des Knotens N3 den niedrigen Pegel erreicht und das Potential des Knotens N1 den hohen Pegel erreicht. Dieses verursacht, daß der PMOS-Transistor 83 zum Zeitpunkt T3 voll ständig ausgeschaltet wird.

Wenn der Pegel des Schreibfreigabesignals /WE kleiner als der Vcc-|Vthp|-Pegel gemacht wird, erreicht das Potential des Kno tens N1 als Reaktion einen niedrigen Pegel. Dieses verursacht, daß der PMOS-Transistor 83 nach dem Zeitpunkt T5 vollständig leitet. Derart wird der Zeitraum, während dessen ein Testen ausgeführt wird (Zeitpunkt T3-T4), abhängig von dem Zeitraum, während dessen das Schreibfreigabesignal /WE den Vcc-|Vthp|-Pe gel erreicht, gesteuert. Nach dem Zeitpunkt T5 wird das Schreibfreigabesignal /WE auf den VIH-Pegel gesetzt. Für einen SRAM, der die Chipauswahlsignale CS und /CS nicht aufweist, müssen diese Signale nicht in Betracht gezogen werden.

Fig. 27 ist ein Schaltbild, daß Einzelheiten eines abermals weiteren Beispiels der in Fig. 7 gezeigten Statusänderungsde tektionsschaltung 77 zeigt. Die Abschnitte, die ähnlich zu den jenigen sind, die in Fig. 9 gezeigt sind, werden durch identi sche Bezugszeichen bezeichnet und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 27, ein PMOS-Transistor 91, der in der Statusände rungsdetektionsschaltung 77 enthalten ist, ist zwischen einem Knoten, der mit einen /OE-Eingabeanschluß 11 verbunden ist, und einem Knoten N2 vorgesehen. Der in Fig. 1 gezeigte SP-Eingabeanschluß 101 wird für diese Statusänderungsdetektions schaltung 77 nicht benötigt.

Die Fig. 28A und 28B sind ein Zeitablaufdiagramm zum Illustrie ren von Betriebsabläufen der Statusänderungsdetektionsschaltung 77 und der Stromversorgungsspannungsauswahlschaltung 79, die in Fig. 27 gezeigt sind. Die Stromversorgungsspannung, Signale und Knoten, die identisch zu denjenigen sind, die in Fig. 8A und 8B gezeigt sind, sind durch identische Bezugszeichen wie diejeni gen, die in den Fig. 8A und 8B angezeigt sind, bezeichnet und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf die Fig. 28A und 28B, der Pe gel des Ausgabefreigabesignals /OE wird zum Zeitpunkt T2 auf mindestens den Vcc+|Vthp|-Pegel erhöht. Dieses verursacht, daß der PMOS-Transistor 91 angeschaltet wird und das Potential des Knotens N2 den hohen Pegel erreicht. Dieses verursacht, daß das Potential des Knotens N3 den niedrigen Pegel und das Potential des Knotens N1 den hohen Pegel erreicht. Dieses verursacht, daß der PMOS-Transistor 83 nach dem Zeitpunkt T3 vollständig abge schaltet ist. Wenn der Pegel des Ausgabefreigabesignals /OE zum Zeitpunkt T4 kleiner als der Vcc+|Vthp|-Pegel gemacht wird, er reicht das Potential des Knotens N1 als Reaktion den niedrigen Pegel. Dieses verursacht, daß der PMOS-Transistor 83 zu Zeit punkt T5 vollständig leitet. Derart wird der Zeitraum, während dessen ein Testen ausgeführt wird (Zeitpunkte T3-T4), abhängig von dem Zeitraum, während dessen das Ausgabefreigabesignal /OE den Vcc+|Vthp|-Pegel erreicht, gesteuert. Das Ausgabefreigabe signal /OE ist nach dem Zeitpunkt T4 auf niedrigen Pegel (VIL-Pe gel) gesetzt. Für einen SRAM, der keine Chipauswahlsignale CS und /CS aufweist, müssen diese Signale nicht in Betracht gezo gen werden.

Fig. 29 ist ein Schaltbild, das Einzelheiten eines abermals weiteren Beispiels der in Fig. 7 gezeigten Statusänderungsde tektionsschaltung 77 zeigt. Abschnitte, die ähnlich zu denjeni gen sind, die in Fig. 9 gezeigt sind, werden durch identische Bezugszeichen bezeichnet und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf Fig. 29, die Statusänderungsdetektionsschaltung 77 weist einen PMOS-Transistor 91 auf, der zwischen einen Knoten, der mit ei nem CS-Eingabeanschluß 5 verbunden ist, und einen Knoten N2 ge schaltet ist, auf.

Die Fig. 30A und 30B sind Zeitablaufdiagramme zum Illustrieren von Betriebsabläufen der Statusänderungsdetektionsschaltung 77 und der Stromversorgungsspannungsauswahlschaltung 79, die in Fig. 29 gezeigt sind. Die Stromversorgungsspannung, Signale und Knoten, die identisch zu denjenigen sind, die in den Fig. 8A und 8B gezeigt sind, sind durch identische Bezugszeichen be zeichnet und eine Beschreibung derselben wird, wenn es passend ist, nicht wiederholt. Unter Bezugnahme auf die Fig. 30A und 30B, der Pegel des Chipauswahlsignals CS wird zum Zeitpunkt T2 auf mindestens den Vcc+|Vthp|-Pegel erhöht. Dieses verursacht, daß der PMOS-Transistor 91 leitend ist und der Knoten N2 den hohen Pegel erreicht. Dieses verursacht, daß der Knoten N3 den niedrigen Pegel erreicht und der Knotens N1 den hohen Pegel er reicht. Dieses verursacht, daß der PMOS-Transistor 83 abge schaltet wird. Wenn der Pegel des Chipauswahlsignal CS zum Zeitpunkt T4 kleiner als der Vcc+|Vthp|-Pegel gemacht wird, er reicht das Potential des Knotens N1 als Reaktion den niedrigen Pegel. Dieses verursacht, daß der PMOS-Transistor 83 zum Zeit punkt T5 vollständig angeschaltet wird. Derart wird der Zeit raum, während dessen ein Testen ausgeführt wird (Zeitpunkte T3-T4), abhängig von dem Zeitraum, während dessen das Chipauswahl signal CS den Vcc+|Vthp|-Pegel erreicht, gesteuert. Nach dem Zeitpunkt T5 ist das Chipauswahlsignal CS auf dem VIH-Pegel.

Derart wird einem SRAM entsprechend den Ausführungsformen der vorliegenden Erfindung eine Spannung, die Lastelemente (Hochwiderstandselemente 61 und 63, die in Fig. 3 gezeigt sind, PMOS-Transistoren 69 und 71, die in Fig. 4 gezeigt sind, und TFTs 73 und 75, die in Fig. 5 gezeigt sind) für eine Speicher zelle beim Ausführen eines Testens angelegt wird, kleiner als die Spannung, die an diese beim normalen Gebrauch angelegt wird, gemacht. Dieses erlaubt, daß ein Zustand, der vergleich bar zu demjenigen eines SRAM, der in der Niedrigtemperatur-Um gebung plaziert ist, bei der normalen Temperatur oder einer höheren Temperatur erzeugt bzw. kreiert wird, und derart können die Kosten zum Erzeugen bzw. Kreieren einer Testumgebung redu ziert werden. Des weiteren kann ein Niedrigtemperatur-Halte defekt bei der normalen Temperatur oder einer höheren Tem peratur detektiert werden, und derart kann ein SRAM, der eine Speicherzelle enthält, die einen solchen Defekt aufweist, ent fernt bzw. aussortiert werden. Zusammenfassend können mit einem SRAM entsprechend der Ausführungsform der vorliegenden Erfin dung die Kosten zum Testen reduziert und die Testmöglichkeiten und Testfähigkeiten verbessert werden.

Bei einem SRAM entsprechend der Ausführungsform der vorliegen den Erfindung kann der Wert einer Spannung, die an Lastelemente für eine Speicherzelle angelegt wird, geändert werden, um effi zient verschiedene Auslieferungstests, die sich auf die Stabi lität der Speicherzelle beziehen, auszuführen.

Obwohl Ausführungsformen der vorliegenden Erfindung im Detail beschrieben und illustriert worden sind, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels und nicht als Begrenzung verstanden werden kann.

Claims

1. Statische Halbleiterspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (51a-51d), die jeweils einen ersten und einen zweiten Speicherknoten (SN1, SN2) aufweisen, die auf Potentiale zu setzen sind, die voneinander-unterschied liche Niveaus aufweisen,
einem Statusänderungsdetektionsmittel (77) zum Detektieren ei ner Änderung eines Status der Halbleiterspeichervorrichtung, und
einem Stromversorgungsspannungsauswahlmittel (79) zum Anlegen einer ersten Stromversorgungsspannung an die Mehrzahl der Spei cherzellen, wenn das Statusänderungsdetektionsmittel eine Ände rung in dem Status nicht detektiert, und zum Anlegen einer zweiten Stromversorgungsspannung an die Mehrzahl von Speicher zellen, wenn das Statusänderungsdetektionsmittel eine Änderung in dem Status detektiert, wobei die zweite Stromversorgungs spannung unterschiedlich im Niveau von der ersten Stromversor gungsspannung ist,
bei der die erste und die zweite Stromversorgungsspannung zum Einstellen des Potentials des ersten oder des zweiten Speicher knotens der Speicherzelle auf ein Niveau entsprechend der ge speicherten Information vorgesehen sind.

2. Statische Halbleiterspeichervorrichtung nach Anspruch 1, die weiter
eine Mehrzahl von Paaren von Bitleitungen (BL, /BL) aufweist, wobei die Speicherzelle
einen ersten Inverter (64), der einen Eingabeknoten, der mit dem ersten Speicherknoten verbunden ist und einen Ausgabekno ten, der mit dem zweiten Speicherknoten verbunden ist, auf weist,
einen zweiten Inverter (66), der einen Eingabeknoten, der mit dem zweiten Speicherknoten verbunden ist, und einen Ausgabekno ten, der mit dem ersten Speicherknoten verbunden ist, aufweist, ein erstes Übertragungsgatter (53), das zwischen dem ersten Speicherknoten und einer Bitleitung aus dem Bitleitungspaar vorgesehen ist, und
ein zweites Transfergatter (55), das zwischen dem zweiten Spei cherknoten und der anderen Bitleitung des Bitleitungspaars vor gesehen ist,
aufweist.

3. Statische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiter
eine erste Leitung (PL1), die die erste Stromversorgungsspan nung empfängt, und
eine zweite Leitung (PL2) zum Anlegen der ersten oder der zwei ten Stromversorgungsspannung an die Mehrzahl der Speicherzellen aufweist, bei der das Stromversorgungsspannungsauswahlmittel ein Verbindungs/Trennungs-Mittel (83) zum Verbinden oder Tren nen der ersten Leitung mit/von der zweiten Leitung, und
ein Spannungsherunterwandlungsmittel (81), das zwischen der er sten Leitung und der zweiten Leitung zum Anlegen der zweiten Stromversorgungsspannung, die von der ersten Stromversorgungs spannung heruntergewandelt ist, an die zweite Leitung vorgese hen ist, aufweist, und
das Verbindungs/Trennungs-Mittel die erste Leitung mit der zweiten Leitung verbindet, wenn das Statusänderungsdetektions mittel eine Änderung in dem Status nicht detektiert, und bei der das Verbindungs-/Trennungs-Mittel die erste Leitung von der zweiten Leitung trennt, wenn das Statusänderungsdetektionsmit tel eine Änderung in dem Status detektiert.

4. Statische Halbleiterspeichervorrichtung nach Anspruch 3, bei der das Spannungsherunterwandlungsmittel eine pn-Übergangsdiode aufweist.

5. Statische Halbleiterspeichervorrichtung nach Anspruch 3, bei der das Spannungsherunterwandlungsmittel einen diodengeschalteten Transistor aufweist.

6. Statische Halbleiterspeichervorrichtung nach Anspruch 3, bei der das Spannungsherunterwandlungsmittel eine Mehrzahl von pn-Übergangsdioden aufweist.

7. Statische Halbleiterspeichervorrichtung nach Anspruch 3, bei der das Spannungsherunterwandlungsmittel eine Mehrzahl von Transi storen aufweist, die jeweils diodengeschaltet sind.

8. Statische Halbleiterspeichervorrichtung nach Anspruch 1 bis 7, die weiter einen Anschluß (101) aufweist, der zum Anweisen einer Änderung in dem Status verwendet wird, wobei der Anschluß eine Super hochpegel-Spannung empfängt, wenn ein Status zu ändern ist, wo bei die Superhochpegel-Spannung höher im Pegel als die erste und die zweite Stromversorgungsspannung ist, bei der das Statusänderungsdetektionsmittel eine Änderung in dem Status detektiert, wenn der Anschluß die Superhochpegel-Spannung emp fängt.

9. Statische Halbleiterspeichervorrichtung nach Anspruch 8, bei der der Anschluß ein Lese/Schreib-Steuersignal zum Freigeben eines Schreibens von Information in die Speicherzelle, wenn ein Pegel des Steuersignals einen ersten vorbestimmten Pegel nicht über schreitet, und zum Sperren des Schreibens von Information in die Speicherzelle, wenn ein Pegel des Steuersignals nicht nied riger als ein zweiter vorbestimmter Pegel ist, empfängt, und ein Pegel der Superhochpegel-Spannung höher als derjenige des zweiten vorbestimmten Pegels ist.

10. Statische Halbleiterspeichervorrichtung nach Anspruch 8, bei der
der Anschluß ein Ausgabesteuersignal zum Freigeben einer exter nen Ausgabe von Information, die aus der Speicherzelle gelesen ist, wenn ein Pegel des Steuersignals einen ersten vorbestimm ten Pegel nicht überschreitet, und zum Sperren einer externen Ausgabe von Information, die aus der Speicherzelle gelesen ist, wenn ein Pegel des Steuersignals nicht niedriger als ein zwei ter vorbestimmter Pegel ist, empfängt, und
ein Pegel der Superhochpegel-Spannung höher als derjenige des zweiten vorbestimmten Pegels ist.

11. Statische Halbleiterspeichervorrichtung nach Anspruch 8, bei der
der Anschluß ein Chipauswahlsignal zum Setzen der statischen Halbleiterspeichervorrichtung in einem ausgewählten Zustand, wenn ein Pegel des Auswahlsignals nicht niedriger als ein vor bestimmter Pegel ist, empfängt, und
die Superhochpegel-Spannung höher als der vorbestimmte Pegel ist.

12. Verfahren zum Testen einer statischen Halbleiterspeicher vorrichtung, die eine Mehrzahl von Speicherzellen (51a-51d) enthält, die jeweils einen ersten und einen zweiten Speicher knoten (SN1, SN2) aufweisen, die auf Potentiale voneinander un terschiedlichen Niveaus zu setzen sind, wobei das Verfahren die Schritte aufweist:
Bringen einer Differenz im Potential zwischen dem ersten Spei cherknoten und dem zweiten Speicherknoten auf eine Differenz, die kleiner als eine Differenz im Potential zwischen dem ersten Speicherknoten und dem zweiten Speicherknoten bei normalem Ge brauch ist, und
Fließenlassen von Strom in den ersten Speicherknoten oder den zweiten Speicherknoten.