DE4022157C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine statische Halbleiterspeicherein­ richtung nach dem Oberbegriff des Patentanspruches 1.

SRAM (Static Random Access Memory = statischer Speicher mit wahl­ freiem Zugriff) sind ein Typ von Halbleiterspeichereinrichtungen. Da die Speicherzelle eines SRAM nur aus einem MOSFET (Feldeffekt­ transistor mit isoliertem Gate) oder nur aus einem MOSFET-Flip-Flop und Widerstandsbauelementen besteht, verschwindet die Speicher­ information im SRAM nicht mit der Zeit, solange die Spannungsver­ sorgung eingeschaltet bleibt. Im SRAM besteht daher keine Not­ wendigkeit zum Neuschreiben oder Auffrischen der Speicherinfor­ mation, wie dies im Gegensatz hierzu bei einem DRAM (dynamischer RAM) der Fall ist. Im allgemeinen kann mit einem SRAM auch eine geringere Stromaufnahme beim Betrieb und Datenhalten und eine höhere Arbeitsgeschwindigkeit erzielt werden. Aufgrund dieser Vorteile werden die SRAM in einem weiten Bereich benutzt.

Fig. 10 ist ein schematisches Blockdiagramm, das den typischen Aufbau eines SRAM zeigt. Bezüglich dieses Diagrammes umfaßt der SRAM ein Speicherzellenfeld 101 mit einer Mehrzahl von Speicher­ zellen, die in Form einer Matrix angeordnet sind, Wortleitungen, die jeweils entsprechend einer Zeile gebildet sind, Bitleitungs­ paare, die jeweils entsprechend einer Spalte gebildet sind, einen X-Adresspufferdekoder 102 und einen Y-Adresspufferdekoder 103, die durch Verstärken und Dekodieren eines Zeilen- bzw. eines Spaltenadressignales nur eine ausgewählte Speicherzelle in einen beschreibbaren oder lesbaren Zustand versetzen, um diejenige im Speicherzellenfeld 101 befindliche Speicherzelle auszuwählen, in die Daten eingeschrieben bzw. aus der Daten gelesen werden sollen. Der SRAM umfaßt ferner einen von einem Schreib/Lesesignal R/W abhängigen R/W-Steuerschaltkreis 104, der für die ausgewählte Speicherzelle entweder einen Schreib- oder einen Lesemodus fest­ legt, um einen Lese- und Schreibverstärker 105 und einen später zu beschreibenden Datenausgabepuffer 106 in den durch das Schreib/Lesesignal R/W festgelegten Modus zu versetzen. Beim Datenschreiben legt der R/W-Steuerschaltkreis 104 einzuschreibende Eingabedaten Din an den Lese- und Schreibverstärker 105 an. Der Lese- und Schreibverstärker 105 verstärkt beim Datenlesen die aus der ausgewählten Speicherzelle ausgelesenen Daten und legt diese an den Datenausgabepuffer 106 an. Beim Datenschreiben verstärkt der Lese- und Schreibverstärker 105 die über den R/W- Steuerschaltkreis 104 angelegten Eingabedaten Din und gibt die verstärkten Daten an das Speicherzellenfeld 101 aus. Der Ausgabe­ puffer 106 verstärkt beim Datenlesen die vom Lese- und Schreib­ verstärker 105 empfangenen ausgelesenen Daten und gibt die derart verstärkten Daten als Ausgabedaten Dout nach außen ab.

Beim Datenschreiben werden die vom Lese- und Schreibverstärker 105 ausgegebenen Eingabedaten an das der ausgewählten Speicherzelle im Speicherzellenfeld 101 entsprechende Bitleitungspaar angelegt. Beim Datenlesen erscheinen die Speicherdaten der ausgewählten Speicher­ zelle im Speicherzellenfeld auf dem entsprechenden Bitleitungspaar, um an den Lese- und Schreibverstärker 105 als Auslesedaten angelegt zu werden.

Die Fig. 11 stellt ein Schaltbild dar, das den Aufbau von einer Spalte von Speicherzellen im Speicherzellenfeld 101 der Fig. 10 zeigt. Unter Bezugnahme auf dieses Diagramm wird im folgenden der Aufbau beschrieben.

In diesem Diagramm ist zwischen den zwei ein Bitleitungspaar bil­ denden Bitleitungen 23 und 24 eine Mehrzahl von Speicherzellen 21a bis 21n gebildet. Die Speicherzellen 21a bis 21n weisen dabei denselben Aufbau auf. Für die nachfolgende Beschreibung wird die Speicherzelle 21a als Beispiel genommen. Diese besteht aus zwei N-Kanal MOSFET 38a und 39a, die einen Inverter bilden (im weiteren als Invertertransistoren bezeichnet), zwei hohen Lastwiderständen 40a und 41a, und zwei N-Kanal MOSFET 36a und 37a für den Zugriff (im weiteren als Zugrifftransistoren bezeichnet). Die Drains der Invertertransistoren 38a und 39a sind mit Speicherknoten N10a bzw. N11a und mit einem Anschluß der Lastwiderstände 40a und 40b ver­ bunden, die aus Polysilizium oder einem ähnlichen Material geschaffen sind, um einen hohen Widerstand aufzuweisen, während die anderen Anschlüsse der Widerstände 40a und 41a mit einem Versorgungspotential Vcc zum Treiben der Speicherzelle verbunden sind. Die Sources dieser Invertertransistoren 38a und 39a sind über eine Massepotentialleitung ls mit einem Massepotential GND verbunden. Das Gate des Transistors 38a ist mit dem Speicherknoten N11a und dasjenige des Transistors 39a mit dem Speicherknoten N10a verbunden. Die Speicherdaten werden als Potential an parasitären Kapazitäten gespeichert, die zwischen dem Massepotential GND und den Speicherknoten N10a bzw. N11a existieren. Der Speicherknoten N10a ist über den Zugrifftransistor 36a, dessen Gate mit der ent­ sprechenden Wortleitung 25a neben den anderen Wortleitungen 25b bis 25n verbunden ist, mit der Bitleitung 23 verbunden und der Speicherknoten N11a ist über den Zugrifftransistor 37a, dessen Gate mit der entsprechenden Wortleitung 25a verbunden ist, mit der Bitleitung 24 verbunden.

Die Bitleitungen 23 und 24 sind über MOSFET 30 und 31, deren Gates ein Spaltenauswahlsignal Y0 vom Y-Pufferdekoder 103 (Fig. 10) erhalten, mit Ein/Ausgangsleitungen 32 bzw. 33 verbunden. Die Wortleitungen 25a bis 25n empfangen vom X-Adreßpufferdekoder 102 (Fig. 10) Zeilenauswahlsignale X0 bis Xn. Ferner sind die Bitlei­ tungen 23 und 24 über diodengeschaltete, die Bitleitungen auf­ ladende MOSFET 28 und 29 mit einer Verbindungsleitung 22 verbunden, an die die Versorgungsspannung Vcc angelegt ist. Die MOSFET 28 und 29 sind zum Vorladen der Bitleitungen 23 und 24 geschaffen, d.h., die Bitleitungen 23 und 24 werden auf Vcc-Vth vorgespannt, ein Potential, das um die Schwellenspannung Vth der MOSFET 28 und 29 niedriger als das Versorgungspotential Vcc ist.

Im weiteren wird der Betrieb einer derartigen Speicherzelle beschrieben. Es wird nun angenommen, daß das in der Speicherzelle 21a gespeicherte Datum ausgelesen werden soll, wobei der Knoten N10a auf niedrigem und der Knoten N11a auf hohem Pegel liegt. In diesem Fall steigt das Potential des an die Wortleitung 25a angelegten Zeilenauswahlsignales X0 vom nicht ausgewählten Pegel von ungefähr 0V auf im wesentlichen Vcc an. Damit fließt ein Strom durch die Verbindungsleitung 22, den die Bitleitung aufladenden MOSFET 28, den Zugriffstransistor 36a und den Invertertransistor 38a zum Massepotential GND. Da der Invertertransistor jedoch gesperrt ist, tritt durch den die Verbindungsleitung 22, den die Bitleitung 24 aufladenden MOSFET 29, den Zugriffstransistor 37a und den Invertertransistor 39a verbindenden Pfad kein Stromfluß zum Massepotential auf. Entsprechend wird die Bitleitung 23 auf ein Potential gesetzt, das vom Widerstandsverhältnis zwischen den MOSFET 28, 36a und 38a abhängt, während die Bitleitung 24 auf dem Potential verbleibt, das um die Schwellenspannung des die Bit­ leitung aufladenden Transistors 29 geringer ist. Das Datum wird auf der Basis der Erfassung einer Potentialdifferenz, die zwischen den zwei Bitleitungen dieses Bitleitungspaares auftritt, aus­ gelesen.

Auch bei solchen SRAM wird nach einer größeren Speicherkapazität oder einer größeren Anzahl von Speicherzellen auf einem Chip ge­ strebt. Es ist daher notwendig geworden, die Speicherzellen mit größtmöglicher Dichte auf dem Substrat anzuordnen. Bei der Bildung von Speicherzellen auf einem Halbleitersubstrat unter solchen Bedingungen erfolgt das Layout derart, daß die von einer Ver­ drahtungsschicht belegte Fläche auf dem Substrat möglichst klein ist.

Die Fig. 12 ist ein Schaltbild, das den Aufbau der Speicherzelle der Fig. 11 in etwa gleich dem auf einem Halbleitersubstrat gebildeten Muster wiedergibt. Bezüglich dieses Diagrammes sind die beiden Invertertransistoren 38a und 39a derart geschaffen, daß sich ihre Gates in Richtung der Masseleitung ls erstrecken. Die Zugriffstransistoren 36a und 37a sind bezüglich der Inverter­ transistoren 39a bzw. 38a im oberen Bereich des Diagrammes ge­ bildet. Die Spannungsversorgungsleitung lv, an die das Versor­ gungspotential Vcc angelegt ist, ist parallel zur Masseleitung ls gebildet. Daher sind die Widerstände 40a und 41a auf den Seiten der Invertertransistoren 38a bzw. 39a gebildet.

Die Fig. 13 zeigt eine Teildraufsicht, die ein typisches Layout für die in Fig. 11 gezeigte Speicherzelle darstellt, die in der Praxis auf einem P-Halbleitersubstrat gebildet werden soll. Die Fig. 14A und 14B stellen Querschnitte einer im Layout der Fig. 13 geschaffenen Speicherzelle entlang der Achsen A-B und C-D in Fig. 13 dar. In diesem Diagramm bezeichnen die Zahlen und Buch­ staben in Kammern () die entsprechenden Bereiche in Fig. 11 dar.

Wie in Fig. 13 gezeigt ist, ist die Wortleitung 25a aus derselben ersten polykristallinen Siliziumschicht (schraffierter Bereich) wie die Gates 110 und 120 der Zugriffstransistoren 36a und 37a gebildet. Auch die Gates 130 und 140 der Invertertransistoren 39a und 38a sind aus der ersten polykristallinen Siliziumschicht geschaffen. Es ist hier zu bemerken, daß der Bereich der ersten polykristallinen Siliziumschicht, der die Gates 130 und 140 der Invertertransistoren 39a und 38a bildet, nicht mit dem Bereich derselben verbunden ist, der die Gates 110 und 120 der Zugriffstran­ sistoren 36a und 37a bildet. Die Verdrahtung lv zum Verbinden des Versorgungspotentiales Vcc und der hohen Widerstände 40a und 41a und die hohen Widerstände 40a und 41a selbst sind aus einer zweiten polykristallinen Siliziumschicht (eingeschlossen durch eine dicke Linie) gebildet. Wie in Fig. 14A gezeigt ist, befindet sich der hohe Widerstand 40a über dem Gate 130 des Invertertransistors 39a. Das Gate 130, die Source 230 und die Drain 330 des Invertertran­ sistors 39a und der Widerstand 40a sind durch einen Isolierfilm aus SiO₂ isoliert. In ähnlicher Weise ist der Widerstand 41a über dem Invertertransistor 38a mit einem sich dazwischen erstreckenden Isolierfilm geschaffen. Eine kreuzweise Verdrahtung zum Verbinden der Drain 330 des Invertertransistors 39a und des Gates 140 des Invertertransistors 38a teilt sich einen n⁺-Diffusionsschicht­ bereich (eingeschlossen durch eine gestrichelte Linie) mit der Source 220 und der Drain 320 des Zugriffstransistors 37a. Eine kreuzweise Verdrahtung zum Verbinden des Gates 130 des Inverter­ transistors 39a und der Drain 340 des Invertertransistors 38a ist aus einer zweiten polykristallinen Siliziumschicht gebildet, die in einem Bereich 410 sowohl mit der ersten polykristallinen Siliziumschicht, die das Gate 130 des Invertertransistors 39a bildet, als auch dem n⁺-Diffusionsschichtbereich, der die Source 220 und die Drain 320 des Zugriffstransistors 37a bildet, ver­ bunden. Die Speicherknoten N10a und N11a sind als Bereiche 420 bzw. 430 geschaffen, in denen sich die erste und zweite poly­ kristallinen Siliziumschichten und der n⁺-Diffusionsschichtbereich übereinander überlappen. Wie in Fig. 14B gezeigt ist, ist der Bereich der zweiten polykristallinen Siliziumschicht, die die Verdrahtung lv zwischen dem Versorgungspotential Vcc und den hohen Widerständen 40a und 41a bildet, mit dem Versorgungspotential Vcc verbunden. Ferner ist derjenige Abschnitt des n⁺-Diffusions­ schichtbereiches, der die Sources 230 und 240 der Invertertran­ sistoren 39a und 38a bildet, mit dem Massepotential GND verbunden. Daher besteht die Masseleitung ls aus einer n⁺-Diffusionsschicht. Auch die Spannungsversorgungsleitung lv und die Masseleitung ls sind voneinander durch einen aus SiO₂ gebildeten Isolierfilm isoliert. In den Fig. 14A und 14B gibt SOP einen Isolationsbereich an.

Auch die anderen, in Fig. 11 nicht dargestellten Speicherzellen sind mit dem in Fig. 13 gezeigten Layout auf dem Halbleitersubstrat gebildet, wobei die Sources der zwei in einer Speicherzelle ent­ haltenen Invertertransistoren und diejenigen der in Spaltenrichtung benachbarten Speicherzellen aus einer gemeinsamen Störstellen­ diffusionsschicht bestehen. In Fig. 11 sind daher die Sources der Transistoren 38a und 39a der Speicherzelle 21a und diejenigen in den der oberen Seite dieser Speicherzelle benachbarten Speicher­ zellen über die Verbindungsleitung ls aus der Störstellendiffu­ sionsschicht miteinander verbunden. Daher werden in der Speicher­ zelle 21a und den zu dieser in Spaltenrichtung benachbarten Speicherzelle die Verbindungsknoten zwischen den Sources der ent­ sprechenden Invertertransistoren in Fig. 13 als Bereiche N50 und N51 der die Masseleitung ls bildenden Störstellendiffusionsschicht dargestellt. Die die Masseleitung ls bildende Störstellendiffu­ sionsschicht wird von den in derselben Zeile angeordneten Speicher­ zellen geteilt. Entsprechend sind auch die Sources der Inverter­ transistoren in den in Zeilenrichtung benachbarten Speicherzellen durch die Störstellendiffusionsschicht miteinander verbunden.

Wie oben beschrieben worden ist, ist die Verbindungsleitung ls, an die das Massepotential GND angelegt wird, aus derselben Stör­ stellendiffusionsschicht wie die Sources der Invertertransistoren 38a und 39a gebildet. In Fig. 11 sind daher die Sources der Invertertransistoren 38a und 39a praktisch über den Widerstand der Störstellendiffusionsschicht mit dem Massepotential GND ver­ bunden.

Fig. 15 stellt ein Ersatzschaltbild von zwei in Spaltenrichtung benachbarten Speicherzellen dar, bei dem dieser Widerstand in Betracht gezogen worden ist. Bei diesem Diagramm stimmen die Schaltkreisstruktur der Speicherzellen 21a und 21b und ihre peri­ pheren Bereiche mit den in Fig. 11 gezeigten überein. Die Sources der einander in den benachbarten Speicherzellen 21a und 21b ent­ sprechenden Invertertransistoren 38a und 38b sind am Knoten N50, der aus derselben Störstellendiffusionsschicht wie diese Sources gebildet ist, miteinander und über den Widerstand 50 der Stör­ stellendiffusionsschicht mit dem Massepotential GND verbunden. In ähnlicher Weise sind die Sources der Invertertransistoren 39a und 39b am Knoten N51, der aus derselben Störstellendiffusions­ schicht wie diese Sources gebildet ist, miteinander und über die Widerstände 50 und 51 der Störstellendiffusionsschicht mit dem Massepotential GND verbunden. Ein weiterer Widerstand 52 stellt den Widerstand der die Verbindungsleitung ls bildenden Stör­ stellendiffusionsschicht dar und ist mit den Sources der Inverter­ transistoren, die in den zu den Speicherzellen 21a bzw. 21b in Zeilenrichtung benachbarten Speicherzellen enthalten sind, ver­ bunden.

Es wird nun angenommen, daß die Wortleitung 25b ausgewählt wird, wenn die Potentiale der Knoten N10a und N11a in der Speicherzelle 21a auf hohem bzw. niedrigem Pegel und auch die Potentiale der Knoten N10b und N11b in der Speicherzelle 21b auf hohem bzw. niedrigem Pegel sind. Die folgende Beschreibung nimmt Bezug auf die Fig. 2. Fig. 2 stellt ein Diagramm der Potentialänderung an den Knoten N10a, N11a bzw. N51 für den oben beschriebenen Fall dar, wobei die Abszisse die Zeit und die Ordinate das Potential darstellt. Da die Fig. 2 für einen herkömmlichen SRAM und einen erfindungsgemäßen SRAM gilt, wird bei der Beschreibung der Aus­ führungsbeispiele erneut auf dieses Diagramm Bezug genommen.

Im vorliegenden Fall werden die Zugriffstransistoren 36b und 37b leitend gemacht, falls die Wortleitung 25b ausgewählt wird. Zu diesem Zeitpunkt ist der Invertertransistor 39b aufgrund des Potentiales mit hohem Pegel am Knoten N10 leitend, während der Invertertransistor 38b aufgrund des Potentiales mit niedrigem Pegel am Knoten N11b gesperrt ist. Dies bewirkt einen Stromfluß von ungefähr 0,15 mA von der Spannungsversorgungsleitung 22 über einen Pfad, der den Bitleitungs-Ladetransistor 29, die Bitleitung 24, den Zugriffstransistor 37b, den Invertertransistor 39b, den Widerstand 51 und den Widerstand 50 verbindet, zum Massepotential GND. Der Wert des Widerstandes 51 beträgt etwa 100 Ω. Zwischen den Knoten N50 und N51 tritt daher aufgrund des Widerstandes 51 ein Spannungsabfall von ungefähr 0,15 mA×100 Ω oder 15 mV auf. Ent­ sprechend wird das Source-Potential der Invertertransistoren 38a und 39a und der Invertertransistoren 38b und 39b in der Praxis nicht gleich dem Massepotential GND. Damit ist das Source-Potential der Invertertransistoren 39a und 39b (das Potential des Knotens N51) um ungefähr 15 mV höher als dasjenige der Invertertransistoren 38a und 38b (Potential des Knotens N50) und liegt daher über dem Massepotential GND, wie dies in Fig. 2(c) dargestellt ist. Da zu diesem Zeitpunkt der Invertertransistor 39a in der Speicherzelle 21a aufgrund des Potentiales mit hohem Pegel am Knoten N10a leitend ist, wird der Potentialanstieg am Knoten N51 über den Invertertransistor 39a zum Knoten N11a übertragen. Damit wird auch das Potential des Knotens N11a etwa gleich 15 mV, wie dies in Fig. 2(b) gezeigt ist. Das derart angehobene Potential des Knotens N11a wird an das Gate des Invertertransistors 38a angelegt, der aufgrund des vorherigen Potentiales mit niedrigem Pegel des Knotens N11a gesperrt gewesen ist. Durch einen derartigen Gate- Potentialanstieg von etwa 15 mV wird ein normaler MOSFET nicht leitend. Falls der Invertertransistor sauber hergestellt worden ist, kann dieser daher unabhängig vom Potentialanstieg am Knoten N11a in einem gesperrten Zustand gehalten werden. Falls der Invertertransistor 38a aufgrund gewisser beim Herstellungsprozeß verursachter Defekte jedoch eine abnormal niedrige Schwellen­ spannung aufweist, bringt der Potentialanstieg am Knoten N11a den Transistor 38a in einen etwas leitenden Zustand. Der etwas leitende Invertertransistor 38a weist einen signifikant leitenden Widerstand auf, während der Widerstand 40a auf einen enorm großen Widerstand von ungefähr 10¹² Ω eingestellt worden ist, um den Wartestrom des SRAM zu vermindern. Falls der Leitwiderstand des etwas leitenden Invertertransistors 38a in etwa gleich dem Wert des Widerstandes 40a wird, wird das Potential mit hohem Pegel des Knotens N10a auf einen niedrigeren Wert vermindert, der sich durch Teilen der Spannung zwischen der Versorgungsspannung Vcc und dem Knoten entsprechend dem Verhältnis zwischen dem Widerstand 40a und dem Leitwiderstand des etwas leitenden Invertertransistors 38a ergibt. Dies bedeutet, daß der Knoten N10a über den etwas leitenden Inverterwiderstand 38a entladen wird. Diese Entladung tritt mit einer Geschwindigkeit auf, die von einer Zeitkonstante festgelegt ist, die sich durch das Produkt aus parasitärer Kapazität des Knotens N10a und dem Leitwiderstand des etwas leitenden Inver­ tertransistors 38a ergibt. Falls der Invertertransistor 38a irgend einen Defekt aufweist, bewirkt der Potentialanstieg am Knoten N11a einen Potentialabfall des Knotens N10a, der zu einem Zeitpunkt t0 beginnt, wie dies durch in Fig. 2(a) angedeutet ist, und mit einer durch die oben beschriebenen Zeitkonstante festgelegten Geschwindigkeit fortschreitet. Wenn das Potential des Knotens N10a zum Zeitpunkt t2 unter die Schwellenspannung Vth des Invertertransistors 39a fällt, wird der Invertertransistor 39a vom leitenden Zustand in einen gesperrten Zustand gebracht, so daß das Potential des Knotens N11a aufgrund der Versorgungsspannung Vcc zu steigen beginnt. Folglich wird der etwas leitende Inverter­ transistor 38a vollkommen leitend, so daß das Potential des Knotens N10a schärfer in Richtung des Massepotentiales abfällt. Damit beginnt das Potential des Knotens N11a zum Zeitpunkt t2 zu steigen, wie dies durch in Fig. 2(b) gezeigt ist. Wie durch in Fig. 2(a) dargestellt ist, beginnt ferner das Potential am Knoten N10a zum Zeitpunkt t2 schärfer abzufallen, als dies vorher der Fall war. Das bedeutet, daß nach dem Zeitpunkt t2 die beiden Inverter­ transistoren 38a und 39a in der Speicherzelle 21a in ihrem Zustand invertiert sind (leitend/gesperrt). Dies heißt, daß das Speicher­ datum in der Speicherzelle 21a beginnt, sich zu invertieren. Damit wird die Potentialdifferenz zwischen den Knoten N10a und N11a klein. Wie oben beschrieben worden ist, erfolgt das Datenlesen aus einer Speicherzelle durch Erfassen der Potentialdifferenz zwischen zwei Speicherknoten der Speicherzelle über das entsprechende Bitleitungspaar. Falls die Speicherzelle 21b länger als die Zeitspanne t2 bis t0 vom Beginn des Potentialabfalles am Knoten N10a und dem Beginn der Dateninversion in der Speicherzelle 21a im ausgewählten Zustand verbleibt, wird daher die Potential­ differenz zwischen den Knoten N10a und N11a sehr klein. Falls das Datum in der Speicherzelle 21a danach ausgelesen werden soll, können die Speicherdaten daher vor dem Auslesen invertiert werden. Dies bedeutet eine Fehlfunktion des SRAM.

Als nächstes wird angenommen, daß die Speicherzellen 21a und 21b Speicherdaten aufweisen, die umgekehrt zu den im oben beschriebenen Fall sind, oder daß die Potentiale der Knoten N10a und N11a in der Speicherzelle 21a auf niedrigem bzw. hohem Pegel und die Potentiale der Knoten N10b und N11b in der Speicherzelle auf niedrigem bzw. hohem Pegel sind. Falls der Invertertransistor 39a eine abnormal niedrige Schwellenspannung aufweist, fällt in diesem Fall das Potential des Knotens N11a mit dem Auslesen der Daten aus der Speicherzelle 21b ab, wodurch dasselbe Phänomen wie im oben beschriebenen Fall auftritt.

Wenn Daten aus der Speicherzelle ausgelesen werden, wobei der Invertertransistor 38b oder 39b in der Speicherzelle 21b eine abnormal niedrige Schwellenspannung aufweist, tritt im Gegensatz zu den beiden oben genannten Fällen eine derartige Inversion der Speicherdaten in der Speicherzelle 21b auf.

Wie oben beschrieben worden ist, wird die Potentialdifferenz zwischen den zwei Speicherknoten in der Speicherzelle, die den defekten Invertertransistor umfaßt, beim Lesen von Daten aus einer in Spaltenrichtung benachbart zu dieser Speicherzelle befindlichen Speicherzelle vermindert, falls ein Invertertransi­ stor einen Defekt aufweist. Dies führt zu einer Fehlfunktion des SRAM. Daher muß ein fertig hergestellter SRAM darauf untersucht werden, ob alle Speicherzellen Invertertransistoren mit normalen Schwellenspannungen aufweisen. Aus diesem Grund werden die SRAM nach der Herstellung einem Test unterworfen. Der Test erfolgt zur Identifizierung der oben beschriebenen Erscheinungen in der fol­ genden Weise. Identische Daten werden in zwei in Spaltenrichtung benachbart liegende Speicherzellen eingespeichert und dann wird eine Speicherzelle für eine vorbestimmte Zeitspanne in den aus­ gewählten Zustand versetzt. Anschließend wird das Datum in der anderen in Spaltenrichtung benachbart liegenden Speicherzelle ausgelesen und darauf untersucht, ob es mit dem vorher einge­ speicherten Datum übereinstimmt oder nicht. Im weiteren wird ein derartiger Test als Störtest bezeichnet. Die oben genannte vor­ bestimmte Zeitspanne sollte lange genug sein, damit ein Potential­ abfall aufgrund eines Defektes in einem Invertertransistor eines Knotens auf einen Wert, der eine Fehlfunktion des SRAM bewirkt, auftreten kann. Die für den Potentialabfall des Speicherknotens aufgrund des defekten Invertertransistors erforderliche Zeit ist im wesentlichen gleich einer Entladungszeitkonstanten τ, die durch das Produkt R · C gegeben ist, wobei C die parasitäre Kapazität des Speicherknotens und R den Leitwiderstand des mit dem Speicherknoten verbundenen Invertertransistors darstellt. Falls der Leitwiderstand des etwas leitenden Invertertransistors etwa 10¹² Ω beträgt, ist die oben beschriebene vorbestimmte Zeitspanne ungefähr gleich 0,01 pF · 10¹² Ω oder 10 ms, da die parasitäre Kapazität eines Speicherknotens im allgemeinen etwa 0,1 pF beträgt. Damit kann in 10 ms untersucht werden, ob einer der zwei in jeder Speicherzelle einer Zeile enthaltenen Invertertransistoren eine normale Schwellenspannung aufweist. Um zu untersuchen, ob der andere der in jeder Speicherzelle einer Zeile enthaltenen zwei Invertertran­ sistoren eine normale Schwellenspannung aufweist oder nicht, werden in ähnlicher Weise zu den Daten für die Untersuchung des oben genannten Invertertransistors auf eine normale Schwellen­ spannung invertierte Daten an jede Speicherzelle angelegt. Falls alle Speicherzellen in einer Zeile gleichzeitig getestet werden, werden alle darin enthaltenen Invertertransistoren in 10 ms · 2 oder 20 ms auf ihre Schwellenspannung geprüft. Um die Invertertransistoren in allen in einem SRAM enthaltenen Speicherzellen auf ihre Schwellenspannungen zu prüfen, wird der Störtest mit 20 ms für jede Zeile im Speicherzellenfeld ausgeführt.

Um eine Verminderung der Arbeitsgeschwindigkeit von SRAMs aufgrund der erhöhten Zahl von Speicherzellen in einem einzelen SRAM zu vermeiden und einen Hochgeschwindigkeitsbetrieb der SRAMs zu erzielen, weisen SRAM hoher Speicherkapazität allgemein ein Spei­ cherzellenfeld auf, das in eine Mehrzahl von Blöcke unterteilt ist, die unabhängig voneinander arbeiten. Der oben beschriebene Störtest wird dabei für jeden Block in einem derartigen in Blöcke unter­ teilten SRAM ausgeführt, um die Schwellenspannung der Inverter­ transistoren in allen darin enthaltenen Speicherzellen zu prüfen.

Für einen fertigen SRAM müssen neben dem Störtest mehrere andere Tests ausgeführt werden. Es wird z.B. eine mögliche Unterbrechung der zwei in einer Speicherzelle enthaltenen hohen Widerstände untersucht. Für diesen Test beschreibt die JP 61-2 80 095 A ein Ver­ fahren zur Verminderung der Testzeit, bei dem den Bitleitungen ein niedrigeres Versorgungspotential als üblich zugeführt wird.

Der Fortschritt bei der Herstellungstechnologie von integrierten Halbleiterschaltkreisen und dem Verlangen der Anwender nach nie­ drigeren Preisen haben die Entwicklung von hochintegrierten SRAM beschleunigt, wodurch der Integrationsgrad innerhalb von drei Jahren vervierfacht worden ist, so daß SRAM mit 1M (10⁶) Bit Kapazität nun in die praktische Verwendung eingeführt worden sind. Dies führt jedoch zu einer erhöhten Testzeit zur Bestimmung, ob jede Speicherzelle richtig funktioniert.

Falls eine Speicherzelle überhaupt nicht funktioniert, kann dieser Fehler im allgemeinen in relativ kurzer Zeit ermittelt werden. Falls jedoch eine Funktionsstörung durch eine Kombination mehrerer Bedingungen, wie z.B. die Umgebungstemperatur der Speicherzellen, Operationszyklus der Versorgungsspannung, in eine Mehrzahl von Speicherzellen eingeschriebene Datenmuster und die Adressierungs­ reihenfollge der Speicherzelllen, bewirkt wird, braucht es eine erhebliche Zeit, um derartige Bedingungen zu ermitteln und anschließend mehrere Tests durchzuführen. Insbesondere benötigen die Tests nach der Identifizierung derartiger Bedingungen pro­ portional zur erhöhten Zahl der in einem einzelnen SRAM enthaltenen Speicherzellen mehr und mehr Zeit. Der oben beschriebene Störtest gehört zu den Tests, die dieses Problem verursachen.

Es wird nun z.B. angenommen, daß der oben beschriebene Störtest auf einen 1 MBit SRAM mit einem in 32 Blöcke unterteilten Speicher­ zellenfeld angewandt wird. Die für das Prüfen der Schwellenspannung der Invertertransistoren in allen Speicherzellen benötigte Zeit ist durch folgenden Ausdruck gegeben: Zeilenzahl in einem Block (256 Zeilen) · erforderliche Zeit für das Prüfen der Schwellenspannung der Invertertransistoren, die in einer Zeile von Speicherzellen enthalten sind (20 ms) · Anzahl der Blöcke (32 Blöcke) oder 16,4 Sekunden. Dies bedeutet, daß es eine relativ lange Zeit von 16,4 Sekunden dauert, um nur einen Test für einen einzelnen SRAM aus­ zuführen. Die derart erhöhte Zeit für einen Test verlängert unver­ meidlich die für eine Reihe von Tests erforderliche Zeit, die für einen fertiggestellten SRAM hoher Kapazität ausgeführt werden.

Dabei kann ein herkömmlicher SRAM zwei Spannungsversorgungsan­ schlüsse aufweisen. Ein Spannungsversorgungsanschluß empfängt eine Spannung zum Treiben des Speicherzellenbereiches und der andere eine Spannung zum Treiben eines peripheren Schaltkreises des Speicherzellenbereiches. Ein derartiger SRAM ist in "1977 Mitsubishi Integrated Circuit Databook <LSI<" Vol. 5 S. 3-6 beschrieben.

Aus der DE 29 47 764 C2 ist eine statische Halbleiterspeichereinrichtung der eingangs beschriebenen Art bekannt. Mit der bekannten statischen Halbleiterspeichereinrichtung soll die Aufgabe gelöst werden, defekte Speicherzellen mit Temperaturabhängigkeit bei Raumtemperatur ausfindig zu machen. Dazu werden auf die Bitleitungen verschiedene Spannungen gegeben. Die Bitleitungen sind direkt jeweils mit einem Emitter von Multi-Emitter-Transistoren der Speicherzellen verbunden. Durch die unterschiedlichen Spannungen werden die Haltespannungen der Transistoren beeinflußt. Im normalen Zustand werden Daten eingeschrieben, und im Testzustand werden invertierte Daten dazu eingeschrieben. Dann wird wieder im normalen Zustand ausgelesen. Wenn die Speicherzelle in Ordnung ist, sollte das Einschreiben im Testzustand bei veränderten Spannungen auf den Bitleitungen mißlungen sein, da die Haltespannungen beeinflußt sind. Falls jedoch der Inhalt der Speicherzelle geändert ist, ist ersichtlich, daß die Zelle auch auf zu niedrige Spannungen anspricht und daher fehlerhaft ist. Dabei wird jedoch nicht das Problem angesprochen, wie das Erfassen einer Ladungsumkehr im Flip-Flop aufgrund fehlerhafter Speicherzellen rasch erkannt werden kann.

Aus der EP 01 92 121 A2 ist es bekannt, mit einer Testschaltung für über Kreuz geschaltete Transistoren die Versorgungsspannung zu senken und das Schreib- bzw. Leseergebnis bei normaler Spannung und bei gesenkter Spannung zu vergleichen. Auf diese Weise ist es möglich, auch Speicherzellen mit geringeren Leckströmen zu erfassen. Dabei kann jedoch keine Ladungsumkehr im Flip-Flop erkannt werden, insbesondere kann nicht sehr schnell getestet werden.

Aufgabe der Erfindung ist es, die zum Prüfen einer statischen Halbleiterspeichereinrichtung benötigte Gesamtzeit zu vermindern.

Diese Aufgabe wird durch eine statische Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1 gelöst.

Die Versorgungsspannungserzeugungseinrichtung ist abhängig von einem Normalmodus-Bestimmungsausgangssignal vom Schaltkreis zum Erzeugen der ersten Versorgungsspannung und von einem Testmodus- Bestimmungsausgangssignal vom Schaltkreis zum Erzeugen der zweiten Versorungsspannung. Die Versorungsspannungserzeugungs­ einrichtung erzeugt eine Mehrzahl von Versorgungsspannungen verschie­ dener Pegel.

Dabei wird in der statischen Halbleiterspeichereinrichtung diese Mehrzahl von von der Versorgungsspannungserzeugungseinrichtung erzeugten Versorungsspan­ nungen selektiv in Abhängigkeit vom Ausgangssignal der Testsignal­ erzeugungseinrichtung erzeugt, die den Normalmodus und den/die Testmodus (modi) festlegt. Daher können in der erfindungsgemäßen statischen Halbleiterspeichereinrichtung im Normalmodus oder dem/den Test­ modus(modi) verschiedene Versorgungsspannungen den Speicherzellen zugeführt werden.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Speicherzellen werden daher im Normalmodus von einer Spannung mit einem Pegel, der gleich dem Pegel der Spannung von der Spannungsversorgung ist, und im Testmodus von einer Spannung, die um die Schwellenspannung des N-Kanal MOS-Transistors niedriger als als die Versorgungsspannung oder einer noch niedri­ geren Spannung getrieben. Im Testmodus werden die Speicherzellen von einer niedrigeren Spannung als im Normalmodus getrieben, so daß auch das Potential der Speicherknoten, die den H-Pegel im Testmodus halten, in den Speicherzellen vermindert wird. Falls mit einer Speicherzelle, die einen Invertertransistor mit abnormal niedriger Schwellenspannung umfaßt, ein Störtest durchgeführt wird, beginnt das Potential eines Speicherknotens daher von einem niedrigeren Pegel wie herkömmlich zu fallen, wenn das Potential des anderen Speicherknotens zu steigen beginnt. Entsprechend sinkt das abfallende Potential des einen Speicherknotens schneller unter die Schwellenspannung der anderen Invertertransistoren im leitenden Zustand ab als im herkömmlichen Fall. Das bedeutet, daß der eine Invertertransistor in dieser Speicherzelle schneller vom gesperrten in den leitenden Zustand wie im herkömmlichen Fall umgeschaltet wird. Daher wird auch der andere Invertertransistor schneller vom leitenden in den gesperrten Zustand als im herkömmlichen Fall umge­ schaltet. Folglich wird beim Störtest das Speicherdatum in dieser Speicherzelle in kürzerer Zeit als im herkömmlichen Fall invertiert.

Die den Speicherzellen im Testmodus zugeführte Versorgungsspannung kann niedriger als die dieser im Normalmodus zugeführten eingestellt werden, so daß eine Speicherzelle mit einem Inverter­ transistor, der eine abnormal niedrige Schwellenspannung aufweist, in kürzerer Zeit als im herkömmlichen Fall ermittelt werden kann. Damit wird die zur Ausführung des Störtestes mit einer statischen Halbleiterspeichereinrichtung benötigte Zeit kürzer.

Ferner kann die der Speicherzellen im Testmodus zugeführte Versorgungsspannung aus einer Mehrzahl von Spannungen verschiedener Pegel ausgewählt werden, so daß es möglich wird, die in den Speicherzellen enthaltenen Invertertransistoren oder die statische Halbleiterspeichereinrichtung unter mehreren verschiedenen Bedingungen zu prüfen.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung an Hand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Schaltbild, das einen Teil eines SRAM in Überein­ stimmung mit einer ersten Ausführungsform der Erfindung darstellt;

Fig. 2 ein Signaldiagramm zur Erläuterung charakteristischer Unterschiede zwischen einem herkömmlichen SRAM und einem erfindungsgemäßen SRAM bei einem Störtest;

Fig. 3 ein Schaltbild eines Versorgungsschaltkreises für den Testmodus in Übereinstimmung mit einer zweiten Aus­ führungsform der Erfindung;

Fig. 4 ein Schaltbild eines Testsignal-Erzeugungsschaltkreises in Übereinstimmung mit einer dritten Ausführungsform der Erfindung;

Fig. 5A bis 5D Signaldiagramme zur Erläuterung des Betriebes des in Fig. 4 dargestellten Testsignal-Erzeugungsschalt­ kreises;

Fig. 6 ein Schaltbild eines Testsignal-Erzeugungsschaltkreises und eines Versorgungsschaltkreises für den Testmodus/ Normalmodus in Übereinstimmung mit einer vierten Ausführungsform der Erfindung;

Fig. 7 eine Verknüpfungstabelle zur Erläuterung des Betriebes des in Fig. 6 dargestellten Testsignal-Erzeugungsschalt­ kreises;

Fig. 8 ein Schaltbild eines besonderen Beispieles des in Fig. 6 gezeigten Hochspannungs-Erfassungsschaltkreises;

Fig. 9A und 9B Zeitdiagramme zur Erläuterung des Betriebes des in Fig. 8 gezeigten Hochspannungs-Erfassungsschaltkreises;

Fig. 10 ein schematisches Blockdiagramm der gesamten Struktur eines herkömmlichen SRAM;

Fig. 11 ein Schaltbild der Speicherzellen einer Spalte in einem Speicherzellenfeld eines herkömmlichen SRAM;

Fig. 12 ein Schaltbild des Aufbaus einer Speicherzelle in einem SRAM entsprechend einem praktischen Layout-Muster;

Fig. 13 eine Draufsicht auf ein Layout einer auf einem Halbleiter­ substrat gebildeten Speicherzelle;

Fig. 14A und 14B Teilquerschnitte einer durch das Layout der Fig. 13 gebildeten Speicherzelle; und

Fig. 15 ein Ersatzschaltbild von Speicherzellen, die in einem herkömmlichen SRAM in Spaltenrichtung benachbart sind, wobei die entsprechenden Widerstände in Betracht gezogen worden sind.

Die Fig. 1 zeigt ein Ersatzschaltbild von zwei in Spaltenrichtung benachbart liegenden Speicherzellen mit ihren peripheren Bereichen. Der grundlegende interne Aufbau der Speicherzellen 21a und 21b und ihre Verbindung mit Bit- und Wortleitungen stimmen mit den in Fig. 15 gezeigten überein. Ferner ist das Layout für diese auf einem Halbleitersubstrat zu bildenden Speicherzellen dasselbe wie das in Fig. 13 gezeigte.

Die Speicherzelle 21a ist zwischen den Bitleitungen 23 und 24 gebildet und umfaßt Zugriffstransistoren 36a und 37a, deren Gates mit einer Wortleitung 25a verbunden sind, Invertertransistoren 38a und 39a, die ein Flip-Flop bilden, und hohe Widerstände 40a und 41a. In ähnlicher Weise ist die Speicherzelle 21b zwischen den Bitleitungen 23 und 24 gebildet und umfaßt Zugriffstransistoren 36b und 37b, deren Gates mit einer Wortleitung 25b verbunden sind, Invertertransistoren 38b und 39b, die ein Flip-Flop bilden, und hohe Widerstände 40b und 41b. Die Sources der Invertertransistoren 38a und 39a in der Speicherzelle 21a und die Sources der Inverter­ transistoren 38b und 39b in der Speicherzelle 21b sind mit einer Masseleitung ls verbunden, die Widerstände 50, 51 und 52 enthält, die durch die gemeinsame diese Sources bildenden Störstellen­ diffusionsschicht gebildet wird. Die Bitleitungen 23 und 24 sind wie im herkömmlichen Fall über die Bitleitungen vorladenden MOSFET 28 und 29 mit einer ein Versorgungspotential Vcc empfangende Ver­ bindungsleitung 22 verbunden.

Im Gegensatz zum herkömmlichen Fall sind jedoch diejenigen An­ schlüsse der Widerstände 40a und 41a in der Speicherzelle 21a, die nicht mit den Invertertransistoren verbunden sind, und die­ jenigen Anschlüsse der Widerstände 40b und 41b in der Speicherzelle 21b, die nicht mit den Invertertransistoren verbunden sind, über die Verbindungsleitungen 60a bzw. 60b zusammen mit einem Versor­ gungsschaltkreis 70 für den Normalmodus und einem Versorgungs­ schaltkreis 71 für den Testmodus verbunden, die den Speicherzellen Versorgungsspannungen bzw. Treibungsspannungen zuführen, um diese zu treiben. Diese Verbin­ dungsleitungen werden im weiteren als Speicherzellen-Treibungs­ leitungen bezeichnet.

Der Aufbau der anderen nicht dargestellten Speicherzellen und das Layout für ihre Bildung auf einem Halbleitersubstrat stimmen mit denjenigen für diese Speicherzellen 21a und 21b überein und ferner sind die anderen nicht dargestellten Bereiche dieses SRAM dieselben wie im herkömmlichen Fall. Es ist jedoch zu bemerken, daß in diesem SRAM ein zusätzlicher externer Anschluß zum Empfangen eines Test­ signales T gebildet ist. Dies wird weiter unten beschrieben. Im Normalmodus arbeitet dieser SRAM in derselben Weise wie ein her­ kömmlicher.

Der Versorgungsschaltkreis 70 für den Normalmodus umfaßt einen P-Kanal MOSFET 61, der zwischen dem Versorgungspotential Vcc und den mit den Speicherzellen verbundenen Speicherzellen-Treibungsleitungen 60a und 60b gebildet ist.

Der Versorgungsschaltkreis 71 für den Testmodus umfaßt einen N-Kanal MOSFET 62 und einen P-Kanal MOSFET 63, die zwischen das Versorgungspotential Vcc und die mit den Speicherzellen verbun­ denen Speicherzellen-Treibungsleitungen 60a und 60b geschaltet sind. Der MOSFET 62 ist als Diode geschaltet.

Das Gate des MOSFET 63 im Versorgungsschaltkreis 71 für den Test­ modus empfängt das Testsignal T vom oben genannten externen Anschluß und das Gate des MOSFET 61 im Versorgungsschaltkreis 70 für den Normalmodus ein zum Testsignal T invertiertes Signal .

Wenn mit dem SRAM der Störtest ausgeführt wird, wird vom externen Anschluß ein Signal mit niedrigem Pegel als Testsignal T an den SRAM angelegt. Dies schaltet den MOSFET 63 im Versorgungsschalt­ kreis 71 für den Testmodus durch, so daß das Potential eines Verbindungsknotens N61 zwischen den MOSFET 62 und 63 den Speicher­ zellen-Treibungsleitungen 60a und 60b zugeführt wird. Da der MOSFET 62 aufgrund des vom Gate empfangenen Versorgungspotentiales Vcc stets im leitenden Zustand ist, ist das Potential am Knoten N61 zu Vcc-Vth gegeben, eine Spannung, die um die Schwellenspannung Vth des MOSFET 62 niedriger als das Versorgungspotential Vcc ist. Dem­ gegenüber empfängt der MOSFET 61 im Versorgungsschaltkreis 70 für den Normalmodus an seinem Gate ein invertiertes Signal des Test­ signales T mit niedrigem Pegel, d. h., ein Signal mit hohem Pegel, um gesperrt zu werden. Entsprechend wird nicht das Versorgungs­ potential Vcc, sondern das Potential vom Versorgungsschaltkreis 71 für den Testmodus an die Speicherzellen-Treibungsleitungen 60a und 60b angelegt. Damit wird beim Störtest die Treibungsspannung Vcc-Vth, die niedriger als die im herkömmlichen Fall angelegte Spannung ist, an die Speicherzellen 21a und 21b angelegt.

Beim Störtest sind in die Speicherzellen 21a und 21b dieselben Daten eingeschrieben. Bei der folgenden Beschreibung wird angenommen, daß aufgrund der eingeschriebenen Daten die Potentiale der Knoten N10a und N10b auf hohem Pegel und die Potentiale der Knoten N11a und N11b auf niedrigem Pegel sind. Wenn das Testsignal T mit niedrigem Pegel bewirkt, daß das Potential eines Knotens N42a an den Enden der Widerstände 40a und 41a und das Potential eines weiteren Knotens N42b an den Enden der Widerstände 40b und 41b unter dem Einfluß des Versorgungsschaltkreises 71 für den Testmodus auf das niedrigere Potential abfallen, sinken auch die Potentiale der Knoten N10a und N10b entsprechend. Da die anderen Invertertransi­ storen 39a und 39b leitend sind, ist andererseits das Potential der Knoten N11a und N11b über die Invertertransistoren 39a bzw. 39b auf das Potential eines mit dem Massepotential verbundenen Knotens N51 festgeklemmt. Durch eine Verminderung des Potentiales der Knoten N42a und N42b im Testmodus unter den Normalwert wird damit das Potential der Knoten N10a und N10b auf einen niedrigeren Pegel wie herkömmlicherweise gesetzt. Nun wird angenommen, daß die Wortlei­ tung 25b ausgewählt worden ist, um den Störtest für die sich im beschriebenen Zustand befindliche Speicherzelle 21a durchzuführen. Die Beschreibung erfolgt unter Bezugnahme auf die Fig. 2.

In diesem Fall werden die Zugriffstransistoren 36b und 37b der Speicherzelle 21b leitend, wodurch dieselbe Erscheinung wie im herkömmlichen Fall auftritt. Das heißt, es fließt ein Strom von der Verbindungsleitung 22 über den die Bitleitung aufladenden MOSFET 29, die Bitleitung 24, den Zugriffstransistor 37b, den Invertertransistor 39b und die Widerstände 51 und 50 zum Masse­ potential GND, wodurch das Potential des Knotens N51 auf etwa 15 mV angehoben wird. Wenn sich die Wortleitung 25b im ausgewählten Zustand befindet, wird auf diese Weise das Potential des Knotens N51 auf einem Potential (etwa 15 mV) gehalten, das höher als das Massepotential GND ist. Dies ist in Fig. 2(c) dargestellt. Das auf diese Weise angehobene Potential des Knotens N51 wird wie im herkömmlichen Fall über den Invertertransistor 39a an den Knoten N11a übertragen, so daß das Potential des Knotens N11a auf etwa 15 mV ansteigt. Falls die Schwellenspannung des Invertertransistors 38a abnormal niedrig ist, wird dieser in einen etwas leitenden Zustand versetzt, so daß das Potential des Knotens N10a zu fallen beginnt, wie dies durch in Fig. 2(a) dargestellt ist. Wenn das Potential des Knotens N10a unter die Schwellenspannung Vth des Invertertransistors 39a fällt, wird dieser vom leitenden zum gesperrten Zustand umgeschaltet, so daß das Potential des Knotens N11a unter dem Einfluß des hohen Potentiales am Knoten N42a zu steigen beginnt. Damit verschiebt sich der etwas leitende Zustand des Invertertransistors 38a zum vollkommen leitenden Zustand, so daß das Potential des Knotens N10a beginnt, scharf in Richtung des Massepotentiales abzufallen. Auf diese Weise beginnt das Potential des Knotens N11a zum Zeitpunkt t1, zu dem das abfallende Potential des Knotens N10a die Schwellenspannung des Invertertransistors 39a erreicht, zu steigen, wie durch in Fig. 2(b) gezeigt ist. Andererseits beginnt das abfallende Potential des Knotens N10a zum Zeitpunkt t1 steiler abzufallen als dies vorher der Fall gewesen ist. Dies ist durch in Fig. 2(a) dargestellt. Dies bedeutet, daß die Inversion der Speicherdaten in der Speicherzelle 21a begonnen hat.

Die oben beschriebenen Erscheinungen sind dieselben wie im herkömm­ lichen Fall. Ferner stimmt die Sinkgeschwindigkeit des Potentiales am Knoten N10a, die vom Produkt aus der parasitären Kapazität des Knotens N10a und dem Leitwiderstand des Invertertransistors 38a abhängt, mit derjenigen im herkömmlichen Fall im wesentlichen überein. Entsprechend ist die Geschwindigkeit des Potentialan­ stieges am Knoten N11a, der dem Potentialabfall am Knoten N10a folgt, im wesentlichen gleich derjenigen im herkömmlichen Fall. Betrachtet man und in Fig. 2(a), so erkennt man jedoch, daß das Potential am Knoten N10a von einem Wert Vcc-Vth, der niedriger als im herkömmlichen Fall ist, zu fallen beginnt. Ent­ sprechend ist die Zeitspanne von t1 bis t0, die das Potential am Knoten N10a benötigt, um auf die Schwellenspannung Vth des Invertertransistors 39a abzufallen, oder die für den Beginn der Inversion der Speicherdaten in der Speicherzelle 21a erforderliche Zeit kleiner als die im herkömmlichen Fall benötigte Zeitspanne t2 bis t0. Damit bewirkt die abnorme Schwellenspannung des Inverter­ transistors 38a die Inversion der Speicherdaten in der Speicher­ zelle 21a in kürzerer Zeit. Entsprechend kann die Zeit, für die die Wortleitung 25b im ausgewählten Zustand gehalten wird, um diese Erscheinung zu identifizieren, kürzer als im herkömmlichen Fall gesetzt werden. Dies bedeutet, daß beim Störtest die für eine Prüfung einer abnormen Schwellenspannung der in den Speicherzellen enthaltenen Invertertransistoren erforderliche Zeit verkürzt werden kann. Damit wird die vom Störtest für einen SRAM benötigte Zeit verkürzt.

Falls der SRAM sich nicht im oben beschriebenen Testmodus befindet, empfängt dieser über den externen Anschluß als Testsignal T ein Eingangssignal mit hohem Pegel. In diesem Fall ist im Gegensatz zu oben der MOSFET 63 im Versorgungsschaltkreis 71 für den Test­ modus gesperrt und der MOSFET 61 im Versorgungsschaltkreis 70 für den Normalmodus leitend. Entsprechend empfangen die Speicherzellen- Treibungsleitungen 60a und 60b das Versorgungspotential Vcc vom Versorgungsschaltkreis 70 für den Normalmodus. Damit erreicht das Potential an den Knoten N42a und N42b wie im herkömmlichen Fall das Versorgungspotential Vcc. Der oben beschriebene Aufbau beeinflußt daher den Normalbetrieb des SRAM überhaupt nicht.

Entsprechend der oben beschriebenen Ausführungsform wird im Test­ modus vom Testmodus-Versorgungsschaltkreis ein Potential, das um die Schwellenspannung Vth des N-Kanal MOSFET niedriger als die Versorgungsspannung ist, an jede Speicherzelle als Speicherzellen- Treibungsspannung angelegt. Die Speicherzellen-Treibungsspannung im Testmodus kann jedoch auch auf ein beliebiges anderes Potential gesetzt werden, solange sie nur niedriger als die Versorgungs­ spannung Vcc ist und die für den Störtest in die Speicherzellen eingeschriebenen Daten halten kann. Die Fig. 3 zeigt ein Schalt­ bild eines Versorgungsschaltkreises für den Testmodus in Überein­ stimmung mit einer zweiten Ausführungsform der Erfindung, der ein beliebiges Potential für den Testmodus zur Verfügungs stellen kann. Bezüglich dieses Diagrammes umfaßt der Versorgungsschaltkreis 71 für den Testmodus Widerstände R1 und R2, die in Reihe zwischen das Versorgungspotential Vcc und das Massepotential GND geschaltet sind, und einen N-Kanal MOSFET 62 und einen P-Kanal MOSFET 63, die zwischen der Versorgungsspannung Vcc und jeder Speicherzellen- Treibungsleitung in Reihe geschaltet sind. Das Gate des MOSFET 62 empfängt das Potential eines Verbindungsknotens zwischen den Widerständen R1 und R2 und das Gate des MOSFET 63 das Testsignal T. Werden die Werte der Widerstände R1 und R2 durch r1 bzw. r2 darge­ stellt, ist das Potential des dazwischen befindlichen Verbindungs­ knotens bzw. das Gate-Potential des MOSFET 62 durch [r2/(r1+r2)]×Vcc gegeben, d. h., einen Wert, der sich durch Teilen der Versorgungsspannung Vcc entsprechend dem Verhältnis der Widerstände R1 und R2 ergibt. Daher befindet sich der Verbindungs­ knoten N61 zwischen den MOSFET 62 und 63 auf einem Potential [r2/(r1+r2)]×Vcc-Vth, das um die Schwellenspannung Vth niedriger als das Gate-Potential des MOSFET 62 ist. Im Testmodus befindet sich das Testsignal T auf dem niedrigen Pegel, so daß das Potential des Knotens N61 an jede Speicherzellen-Treibungsleitung angelegt wird. Durch die Wahl geeigneter Werte r1 und r2 der Widerstände R1 und R2 kann das vom Versorgungsschaltkreis 71 für den Testmodus jeder Speicherzelle zur Verfügung gestellte Potential auf den gewünschten Wert eingestellt werden.

Während bei den zwei oben beschriebenen Ausführungen das Testsignal über den externen Anschluß, der hierfür zusätzlich geschaffen worden ist, eingegeben worden ist, kann das Testsignal auch inner­ halb des SRAM erzeugt werden. Die Fig. 4 zeigt ein Schaltbild eines Testsignal-Erzeugungsschaltkreises in Übereinstimmung mit einer dritten Ausführungsform der Erfindung, der ein Testsignal im Innern des SRAM erzeugt. Der Aufbau und der Betrieb des Testsignal- Erzeugungsschaltkreises wird im folgenden beschrieben. In der fol­ genden Beschreibung wird auch auf die Fig. 5, die ein Signaldia­ gramm eines Prozesses darstellt, durch den das Testsignal im Testsignal-Erzeugungsschaltkreis der Fig. 4 erzeugt wird, Bezug genommen.

In Fig. 4 umfaßt der Testsignal-Erzeugungsschaltkreis 72 ein AND-Gatter 75 mit zwei Eingängen, einen Inverter 76 zum Invertieren des Ausgangssignales vom AND-Gatter 75 und einen Verriegelungs­ schaltkreis 77. Der Verriegelungsschaltkreis 77 umfaßt einen P-Kanal MOSFET 78 und einen N-Kanal MOSFET 79, die zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet sind, einen Inverter 80 zum Invertieren des Potentiales an einem Verbindungsknoten zwischen den MOSFET 78 und 79, und einen Inverter 81 zum Invertieren des Ausgangssignales des Inverters 80 und zum Ausgeben des invertierten Signales als Testsignal. Das Gate des MOSFET 78 empfängt das Ausgangssignal des Inverters 76 als Ein­ stellsignal S für den Verriegelungsschaltkreis 77 und das Gate des MOSFET 79 ein Einzelimpulssignal von einem nicht dargestellten Einschalterfassungsschaltkreis als ein Rückstellsignal R für den Verriegelungsschaltkreis 77. Der Einschalterfassungsschaltkreis ist auch in einem herkömmlichen SRAM gebildet, um den Einzelimpuls als Reaktion auf das Einschalten des SRAM auszugeben. Das Rück­ stellsignal R erreicht daher sofort nach dem Einschalten den hohen Pegel und hält diesen für eine vorbestimmte kurze Zeitspanne. Als Reaktion auf dies wird der MOSFET 79 leitend, wodurch ein Abfall des Potentiales am Eingangsanschluß des Inverters auf den niedrigen Pegel bewirkt wird. Das Signal mit niedrigem Pegel wird als Test­ signal über die Inverter 80 und 81 ausgegeben. Wenn der Ein­ schalterfassungsschaltkreis jedoch aufhört, das Einzelimpulssignal auszugeben, fällt das Rückstellsignal R auf den niedrigen Pegel, wodurch der MOSFET 79 gesperrt wird. Das Potential am Eingangs­ anschluß des Inverters 80 hängt dann nur vom Zustand (leitend/ gesperrt) des MOSFET 78 ab. Dies bedeutet, daß der Verriegelungs­ schaltkreis 77 als Reaktion auf das Einschalten für einen Moment zurückgestellt wird. Es wird ein invertiertes Signal dieses Testsignales T an den Versorgungsschaltkreis 71 für Normalmodus in den Fig. 1 und 3 angelegt. Es ist ferner möglich, den Verriege­ lungsschaltkreis 77 als Reaktion auf das Einschalten zurückzu­ stellen, ohne das Rückstellsignal R zu verwenden. Der Verriegelungs­ schaltkreis 77 kann z.B. derart aufgebaut sein, daß die Inverter 80 und 81 ausgeglichene Charakteristiken aufweisen, was dem Inver­ ter 81 erlaubt, als Reaktion auf das Einschalten ein Signal mit niedrigem Pegel auszugeben, wobei das Ausgangssignal des Inverters 76 direkt in den Inverter 80 eingegeben wird.

Der Testsignal-Erzeugungsschaltkreis 72 empfängt nun über her­ kömmlich gebildete Inverter 73 und 74, die ein internes Schreib­ signal, wie z.B. das interne Schreibsignal W′ erzeugen, das Potential eines externen Anschlusses W, der in herkömmlicher Weise zum Empfangen eines extern angelegten Schreibsignales geschaffen worden ist. Ferner empfängt der Testsignal-Erzeugungsschaltkreis 72 ein Ausgangssignal (im weiteren als ATD-Signal bezeichnet) eines ATD- (Adreßänderungsdetektor-) Schaltkreises 82, der herkömmlicherweise in einem SRAM geschaffen und mit externen Anschlüssen A0, A1, . . ., An zum Empfangen extern angelegter Adreßsignale verbunden ist. Das interne Schreibsignal W′ und das ATD-Signal werden in das AND-Gatter 75 im Testsignal-Erzeugungs­ schaltkreis 72 eingegeben. Der ATD-Schaltkreis 82 ist in einem SRAM herkömmlicherweise geschaffen, um die Änderung der Adreß­ signale zu erfassen und einen Einzelimpuls auszugeben. Es wird nun angenommen, daß der SRAM sich im Schreibzustand befindet, falls das über den externen Anschluß W eingegebene Schreibsignal auf hohem Potential liegt, und daß sich umgekehrt der SRAM im Lesezustand befindet, falls sich dieses auf niedrigem Pegel befindet.

Wenn Daten nacheinander in eine Mehrzahl von Speicherzellen ge­ schrieben werden, ändern sich die Adreßsignale für jede vorbe­ stimmte Zeitspanne (im weiteren als Schreibzyklus bezeichnet), wie dies in Fig. 5A dargestelt ist. Beim Datenschreiben in einem allgemeinen SRAM (s. Fig. 5B) schaltet das externe Schreibsignal solange nicht auf einen den Schreibzustand angebenden hohen Pegel um, bis eine vorbestimmte Zeitspanne t_su nach dem Ein­ schalten der Adreßsignale verstrichen ist. Dies gilt für jeden einzelnen Schreibzyklus. Beim Testmodus wird jedoch das externe Schreibsignal früher als beim Normalmodus angehoben, wie dies in Fig. 5B dargestellt ist. Das interne Schreibsignal W′ zeigt im wesentlichen dieselbe Signalform wie dieses externe Schreibsignal. Daher wird das interne Schreibsignal W′ für jeden einzelnen Schreibzyklus früher als im Normalmodus angehoben.

Der ATD-Schaltkreis 82 gibt den Einzelimpuls als Reaktion auf eine Änderung der Adreßsignale aus. Entsprechend erreicht das vom ATD-Schaltkreis 82 ausgegebene ATD-Signal den hohen Pegel sofort nach der Änderung der Adreßsignale und bleibt auf diesem für eine gewisse Zeit (s. Fig. 5C). Im Testmodus erreicht daher das Ausgangssignal des AND-Gatters 75 den hohen Pegel sofort nach der Änderung der Adreßsignale. Dieses Signal mit hohem Pegel wird vom Inverter 76 auf den niedrigen Pegel invertiert, um an das Gate des MOSFET 78 als Einstellsignal S angelegt zu werden. Als Reaktion auf dies wird der MOSFET 78 leitend und überträgt das Versorgungs­ potential Vcc an den Eingangsanschluß des Inverters 80. Das an den Eingangsanschluß des Inverters 80 angelegte Potential mit hohem Pegel wird über die Inverter 80 und 81 als Testsignal ausgegeben. Wenn das externe Schreibsignal beim Testmodus früher als im Normal­ modus ansteigt, steigt auch das Testsignal als Reaktion auf dies früher an. Da der Ausgangsanschluß des Inverters 81 und der Ein­ gangsanschluß des Inverters 80 miteinander verbunden sind, wird das Signal mit hohem Pegel am Eingangsanschluß des Inverters 80 und am Ausgangsanschluß des Inverters 81 gehalten, wenn das Test­ signal einmal den hohen Pegel erreicht hat. Das bedeutet, daß der Verriegelungsschaltkreis 77 eingestellt wird, falls ein Signal an den externen Anschluß W angelegt wird, das mit einer vom Normalmodus verschiedenen Taktlage ansteigt. Im Testmodus steigt das Testsignal sofort nach der Änderung der Adreßsignale an und wird auf hohem Pegel gehalten, falls das externe Schreibsignal zu einem früheren Zeitpunkt wie im normalen Modus ansteigt. Dies ist in Fig. 5D dargestellt. Falls das Schreibsignal zum normalen Takt­ lage ansteigt, befindet sich der Ausgang des AND-Gatters 75 auf niedrigem Pegel, da es keine Zeitspanne gibt, in der das ATD- und das interne Schreibsignal W′ zusammen den hohen Pegel erreichen. In diesem Fall bleibt das Testsignal daher auf demjenigen Pegel, der sofort nach dem Einschalten erreicht worden ist, oder dem niedrigen Pegel.

Wie sich aus dem vorhergehenden ergibt, erreicht das Testsignal in diesem Testsignal-Erzeugungsschaltkreis 72 als Reaktion auf das Einschalten einen Pegel, der es dem Versorgungsschaltkreis 70 für den Normalmodus in Fig. 1 erlaubt, sein Ausgangspotential an die Speicherzellen anzulegen. Falls ein Test beginnt, verschiebt sich das Testsignal auf einen Pegel, der es dem Versorgungsschaltkreis 71 für den Testmodus in den Fig. 1 und 3 erlaubt, sein Ausgangs­ potential an die Speicherzellen anzulegen. Ferner bleibt das Test­ signal während einer Testperiode auf dem letztgenannten Pegel, selbst wenn der externe Anschluß W ein normales Schreibsignal empfängt. Entsprechend wird es möglich, den Störtest mit dem Potential vom Versorgungsschaltkreis für den Testmodus auszuführen, das niedriger als das Versorgungspotential Vcc ist, und dieses den Speicherzellen zuzuführen.

Bei den oben beschriebenen Ausführungen wird für den Normalmodus und den Testmodus zwischen dem Versorgungspotential Vcc und einem vorbestimmten Potential, das niedriger als das Versorgungspotential Vcc ist, umgeschaltet und dieses an die Speicherzellen-Treibungs­ leitungen angelegt. Da die Schwellenspannung und ähnliche Eigen­ schaften der MOSFET in Abhängigkeit von Umgebungsbedingungen, wie z.B. der Temperatur, schwanken, verändert sich auch der Bereich der Speicherzellen-Treibungsspannungen, in dem die SRAM betreibbar sind, in Abhängigkeit von solchen externen Bedingungen. Im weiteren erfolgt eine detaillierte Beschreibung solcher Erscheinungen.

Falls die Speicherzellen-Treibungsspannung vom Versorgungspotential Vcc in Richtung des Massepotentiales GND vermindert wird und damit unter ein vorbestimmtes Potential V_LIM abfällt, kann der SRAM nicht länger zuverlässig arbeiten. Das bedeutet, daß der Bereich der Speicherzellen-Treibungsspannung, der einen zuverlässigen Betrieb des SRAM erlaubt, zwischen dem Potential V_LIM und dem Versorgungs­ potential Vcc liegt. Dieses Potential V_LIM wird mit sinkender Umgebungstemperatur des SRAM höher. Daher ist der niedrigste Wert der Speicherzellen-Treibungsspannung, der einen Betrieb des SRAM gestattet, bei niedrigeren Temperaturen näher bei der Versorgungs­ spannung Vcc als bei hohen Temperaturen. Entsprechend wird der Bereich der Speicherzellen-Treibungsspannung, in dem der SRAM betrieben werden kann, mit geringerer Umgebungstemperatur des SRAM enger. Daher muß beim Testmodus das den Speicherzellen-Treibungs­ leitungen zugeführte Potential auch entsprechend der Temperatur geändert werden.

Der Bereich der Schwellenspannungen der Invertertransistoren, die im Störtest, bei dem eine Wortleitung für eine vorbestimmte Zeit­ spanne in den ausgewählten Zustand versetzt wird, als defekt bezeichnet werden, schwankt aufgrund der Fluktuationen der Umge­ bungsbedingungen unter dem Einfluß der schwankenden Schwellen­ spannungen der MOSFET und der Speicherzellen-Treibungspannungen. Falls nur eine einzelne Speicherzellen-Treibungsspannung im Test­ modus zur Verfügung steht, werden auch solche Transistoren als defekt bezeichnet, die durch eine Einschränkung ihrer Arbeits­ bedingungen verfügbar gemacht werden könnten. Um ein derartiges Problem zu vermeiden, müssen die Betriebseigenschaften der Inver­ tertransistoren mehrfach abgestuft werden.

Beachtet man die oben gemachten Ausführungen, ist eine Mehrzahl von Speicherzellen-Treibungsspannungen wünschenswert, die den Speicherzellen beim Testmodus zugeführt werden sollen. Die Fig. 6 zeigt ein Schaltbild eines Testsignal-Erzeugungsschaltkreises und eines Versorgungsschaltkreises in Übereinstimmung mit einer vierten Ausführungsform der Erfindung für Test- und Normalmodus in einem derartigen Fall. Fig. 7 zeigt ein Diagramm der Logikpegel der entsprechenden Signale zur Erläuterung des Betriebes des in Fig. 6 gezeigten Testsignal-Erzeugungsschaltkreises. In Fig. 7 geben "0" und "1" den niedrigen bzw. hohen Pegel an.

Bezüglich der Fig. 6 umfaßt der Testsignal-Erzeugungsschaltkreis 83 Hochspannungs-Erfassungsschaltkreise 84 und 85, die mit externen Anschlüssen A0 bzw. A1 verbunden sind, zum Empfangen von Adreß­ signalen, OR-Gatter 86, 88, 90 und 93 mit jeweils zwei Eingängen und Inverter 87, 89 und 91. Im Testmodus empfängt wenigstens einer der externen Anschlüsse A0 und A1 ein Signal mit einem Pegel, der außerhalb des Potentialbereiches für die Adreßsignale liegt, oder mit einem höheren Potential, das den Potentialbereich für die Adreßsignale übersteigt. Die Hochspannungs-Erfassungsschaltkreise 84 und 85 erfassen, daß die von den externen Anschlüssen A0 und A1 empfangenen Signale höhere Potentiale als die Normalpegel aufweisen oder Potentiale darstellen, die den Potentialbereich für die Adreßsignale übersteigen, und geben dann Signale mit hohem Pegel als A0′ bzw. A1′ aus.

Im Normalmodus befinden sich daher die beiden Signale A0′ und A1′ beide auf niedrigem Pegel. Das Signal A0′ wird an die OR-Gatter 86 und 90 und die Inverter 87 und 91 und das Signal A1′ an die OR- Gatter 86 und 88 und die Inverter 89 und 92 angelegt. Die Aus­ gangssignale der Inverter 87 und 89 werden an die OR-Gatter 88 bzw. 90 angelegt, während die Ausgangssignale der Inverter 91 und 92 zusammen dem OR-Gatter 93 zugeführt werden. Falls sich die Signale A0′ und A1′ beide auf niedrigem Pegel befinden, fällt daher nur das Ausgangssignal T0 des OR-Gatters 86, das diese Signale als Eingangssignale empfängt, auf den niedrigen Pegel, während die Ausgangssignale T1, T2 und T3 der anderen OR-Gatter 88, 90 und 93 alle den hohen Pegel erreichen (s. Fig. 7(a)).

Falls nur der externe Anschluß A0 ein höheres Potential als üblich empfängt, erreicht auch nur das Ausgangssignal A0′ des Hoch­ spannungs-Erfassungsschaltkreis 84 den hohen Pegel. Wie in Fig. 7(b) dargestellt ist, fällt daher in diesem Fall nur das Ausgangssignal T1 des OR-Gatters 88, das ein invertiertes Signal des Signales A0′ und das Signal A1′ als Eingangssignale empfängt, auf den niedrigen Pegel ab.

Falls nur der externe Anschluß A1 ein Signal mit höherem Pegel als üblich empfängt, erreicht nur das Ausgangssignal A1′ des Hoch­ spannungs-Erfassungsschaltkreises 85 den hohen Pegel. Wie in Fig. 7(c) gezeigt ist, fällt damit in diesem Fall nur das Aus­ gangssignal T2 des OR-Gatters 90, das ein invertiertes Signal des Signales A1′ und das Signal A0′ als Eingangssignale empfängt, auf den niedrigen Pegel ab.

Falls die externen Anschlüsse A0 und A1 beide Signale mit Poten­ tialen empfangen, die höher als üblich sind, erreichen die Aus­ gangssignale A0′ und A1′ des Hochspannungs-Erfassungsschaltkreise 84 und 85 zusammen den hohen Pegel. Wie in Fig. 7(d) dargestellt ist, fällt in diesem Fall daher nur das Signal T3 des OR-Gatters 93, das ein invertiertes Signal des Signales A0′ und ein inver­ tiertes Signal des Signales A1′ als Eingangssignale empfängt, auf den niedrigen Pegel.

Die Ausgangssignale T0 bis T3 der oben beschriebenen OR-Gatter werden als Testsignale an einen Versorgungsschaltkreis für den Test/Normalmodus angelegt, der zwischen dem Versorgungspotential Vcc und jeder Speicherzellen-Treibungsleitung gebildet ist. Im Versorgungsschaltkreis 94 werden die Testsignale T0 bis T3 an die Gates der P-Kanal MOSFET Q0, Q1, Q2 bzw. Q3 angelegt. Im Versor­ gungsschaltkreis 94 sind ein N-Kanal MOSFET Q4 zwischen den MOSFET Q1 und das Versorgungspotential Vcc, zwei in Reihe geschaltete N-Kanal MOSFET Q5 und Q6 zwischen den MOSFET Q2 und die Versor­ gungsspannung Vcc, drei in Reihe geschaltete N-Kanal MOSFET Q7, Q8 und Q9 zwischen den MOSFET Q3 und die Spannungsversorgung Vcc geschaltet und der MOSFET Q0 ist direkt mit dem Versorgungspoten­ tial Vcc verbunden. Die MOSFET Q4 bis Q9 sind jeweils als Dioden geschaltet und befinden sich stets in einem leitenden Zustand. Falls nur das Testsignal T0 auf den niedrigen Pegel absinkt, wird daher nur der MOSFET Q0 leitend, wodurch dem Knoten N62 die Versor­ gungsspannung Vcc zugeführt wird. Falls nur das Testsignal T1 auf den niedrigen Pegel fällt, wird nur der MOSFET Q1 leitend, wodurch dem Knoten N62 eine Spannung Vcc-Vth, die um die Schwellenspannung Vth des MOSFET Q4 niedriger als die Versorgungsspannung Vcc ist, zugeführt wird. Falls nur das Testsignal T2 auf den niedrigen Pegel fällt, wird nur der MOSFET Q2 leitend, wodurch dem Knoten N62 eine Spannung Vcc-2×Vth, die um die Summe der Schwellenspannungen der MOSFET Q5 und Q6, d. h. um 2×Vth, niedriger als die Versorgungs­ spannung Vcc ist, zugeführt wird. Falls nur das Testsignal T3 auf den niedrigen Pegel fällt, wird dem Knoten N62 in ähnlicher Weise eine Spannung Vcc-3×Vth, die um die Summe der Schwellenspannungen der MOSFET Q7, Q8 und Q9, d. h. um 3×Vth, niedriger als die Versor­ gungsspannung Vcc ist, zugeführt. Das dem Knoten N62 zugeführte Potential wird an jede Speicherzellen-Treibungsleitung als Aus­ gangspotential des Versorgungsschaltkreises 94 angelegt.

Falls im Testmodus ein Signal mit höherem Pegel als üblich an einen oder beide der externen Anschlüsse A0 und A1 angelegt wird, wird eines der oben beschriebenen drei Potentiale, die niedriger als das Versorgungspotential Vcc, d. h., gleich Vcc-Vth, Vcc-2×Vth und Vcc-3×Vth sind, den Speicherzellen selektiv zugeführt.

Die Fig. 8 zeigt ein Schaltbild des in Fig. 6 dargestellten Hoch­ spannungs-Erfassungsschaltkreises 84. Falls ein Potential, das den diodengeschalteten N-Kanal MOSFET Q-1 leitend macht, an den externen Anschluß A0 angelegt wird, empfängt der Knoten N63 ein Potential, das um die Summe der Schwellenspannungen der dioden­ geschalteten N-Kanal MOSFET Q-1 bis Q-m oder m×Vth niedriger als das am externen Anschluß empfangene Potential ist, wobei Vth die Schwellenspannung eines jeden MOSFET und m die Anzahl dieser MOSFET darstellen. Das bedeutet, daß das an den externen Anschluß A0 angelegte Potential um die Schwellenspannung Vth eines jeden der m MOSFET Q-1 bis Q-m vermindert wird, bevor es an den Knoten N63 übertragen wird. Die Schwellenspannung Vth und die Zahl m dieser MOSFET werden derart ausgewählt, daß das Potential am Knoten N63 nur dann den hohen Pegel erreicht, wenn der externe Anschluß A0 ein Signal mit einem höheren Potential als üblich empfängt, d. h., also nur im Testmodus. Das Potential des Knotens N63 wird zuerst von einem Inverter INV1, der einen P-Kanal MOSFET Q11 und einen N-Kanal MOSFET Q13 umfaßt, die zwischen dem Versorgungspotential Vcc und dem Massepotential GND in Reihe geschaltet sind, invertiert, anschließend von einem Inverter INV2, der einen P-Kanal MOSFET Q12 und einen N-Kanal MOSFET Q14 umfaßt, die zwischen dem Versorgungs­ potential Vcc und dem Massepotential GND in Reihe geschaltet sind, nochmals invertiert und dann als Signal A0′ ausgegeben. Folglich erreicht das Potential des Knotens N63 und damit auch das Signal A0′ nur dann den hohen Pegel, falls ein Signal mit einem Potential, das höher als üblich ist, an den externen Anschluß A0 angelegt wird. Ferner wird auch das Ausgangssignal des Inverters INV1 an das Gate des P-Kanal MOSFET Q10 angelegt. Falls das Ausgangssignal des Inverters INV1 aufgrund des hohen Pegels am Knoten N63 auf den niedrigen Pegel abfällt, wird der MOSFET Q10 leitend, so daß das Versorgungspotential Vcc an den Knoten N63 übertragen wird. Damit wird das Potential des Knotens N63 auf hohem Pegel festgehalten. Folglich wird auch das Potential des Ausgangssignales A0′ auf hohem Pegel gehalten. Entsprechgend gibt dieser Hochspannungser­ fassungsschaltkreis weiter ein Signal mit hohem Pegel aus, falls einmal ein Signal mit einem Potential, das höher als normal ist und somit den Testmodus angibt, an den externen Anschluß A0 ange­ legt worden ist.

Fig. 9 zeigt ein Zeitdiagramm zur Darstellung der Beziehung zwischen dem an den externen Anschluß A0 angelegten und dem von einem oben beschriebenen Hochspannungs-Erfassungsschaltkreis ausgegebenen Signal A0′ im Hinblick auf ihre Potentiale. Bezüglich der Fig. 9A wird in einem praktischen Test das Potential des an den externen Anschluß A0′ angelegten Signales während der Zeitspanne T1 auf einen Pegel gesetzt, der höher ist als normal, um als Testsignal zu dienen. Das Potential wird dann wieder auf den Normalwert zurückgestellt. Anschließend beginnt der externe Anschluß A0, Adressignale zu empfangen und der Test wird während der Zeitspanne T2 durchgeführt. Mittlerweile hat das Signal A0′ als Reaktion auf das am externen Anschluß A0 empfangene Signal mit hohem Pegel den hohen Pegel erreicht und verbleibt dann auf diesem Pegel, wie dies in Fig. 9B gezeigt ist. Da das Signal mit hohem Pegel selbst wahrend der Zeitspanne T2 auf diese Weise vom Hochspannungs- Erfassungsschaltkreis ausgegeben wird, fährt der Testsignal- Erzeugungsschaltkreis der Fig. 6 während der Testperiode T2 damit fort, ein Testsignal zum Umschalten des Ausgangssignales des Ver­ sorgungsschaltkreises für den Test/Normalmodus auf ein Potential, das niedriger als die Versorgungsspannung Vcc ist, auszugeben. Das heißt, daß während der Testeinstellperiode T1 der Testsignal- Erzeugungsschaltkreis 83 und der Versorgungsschaltkreis 94 für den Test/Normalmodus in Fig. 6 in den Testzustand versetzt werden. Während der Testperiode T2 arbeitet der SRAM als Reaktion auf die an den externen Anschluß A0 angelegten Adreßsignale beim Auswählen der Speicherzellen wie üblich. Damit ist es möglich geworden, den Störtest auszuführen, während das Potential, das niedriger als das Versorgungspotential ist, über die Testperiode T2 den Speicher­ zellen zugeführt wird. Darüber hinaus kann der Hochspannungs- Erfassungsschaltkreis 85 der Fig. 6 in derselben Weise aufgebaut sein wie der oben genannte Hochspannungs-Erfassungsschaltkreis 84.

Bei der vorliegenden Ausführungsform wird der Testmodus eines SRAM, der einmal in den Testmodus umgeschaltet worden ist, durch Ab­ schalten der Stromversorgung beendet. Durch das folgende Verfahren kann der Testmodus des SRAM jedoch verlassen werden, ohne die Stromversorgung abzuschalten. Hierfür ist für den SRAM ein zusätz­ licher Hochspannungs-Erfassungsschaltkreis geschaffen. Als Reaktion auf den H-Pegel dieses Hochspannungs-Erfassungsschaltkreises werden die Ausgangssignale der Hochspannungs-Erfassungsschaltkreise 84 und 85 im Testsignal-Erzeugungsschaltkreis 83 auf den L-Pegel zurück­ gesetzt. Genauer gesagt wird das Ausgangssignal des zusätzlichen Hochspannungs-Erfassungsschaltkreises als Rückstellsignal an Bereiche in den Hochspannungs-Erfassungsschaltkreisen 84 und 85 angelegt, die Verriegelungsschaltkreise bilden (die Inverter INV1 und INV2 und der Transistor Q10 in Fig. 8). Durch das externe Anlegen einer hohen Spannung an den zusätzlichen Hochspannungs- Erfassungsschaltkreis kann der SRAM daher zu einer bestimmten Taktlage vom Testmodus in den Normalmodus umgeschaltet werden.

Bei den in den Fig. 4 und 6 gezeigten Ausführungsformen werden die Bedingungen (Spannungspegel und Zeitabstimmung für den Signal­ anstieg) des an den externen Anschluß zum Empfangen von Adreß­ oder Schreibsignalen angelegten Signales außerhalb des normalen Bereiches gesetzt, und es ist ein Schaltkreis zum Erfassen solcher abnormer Bedingungen auf dem Chip gebildet, um ein Ausgangssignal zu erzeugen, auf dessen Basis ein Testsignal generiert wird. Ein derartiger externer Anschluß zum Erzeugen des Testsignales ist jedoch nicht auf diese Anschlüsse beschränkt, sondern es kann jeder andere hierfür ausgewählt werden.

Während bei der in Fig. 6 gezeigten Ausführungsform im Innern des SRAM eine Mehrzahl von Testsignalen erzeugt wird, können selbst­ verständlich zusätzliche externe Anschlüsse zum Empfangen derar­ tiger extern angelegter Testsignale gebildet sein. Falls jedoch eine Beschränkung der Zahl von extern bildbaren Anschlüssen besteht, ist die vorher beschriebene Ausführungsform vorteilhaft, bei der ein bereits existierender Anschluß benutzt wird, um ein Testsignal im Innern des SRAM zu erzeugen.

Die entsprechende Beziehung zwischen dem Modus (Testmodus/Normal­ modus) eines SRAM und dem Pegel der Testsignale kann ferner umge­ kehrt zu denjenigen in den oben beschriebenen Ausführungsformen sein. Das bedeutet, daß die Testsignale im Testmodus auf den H-Pegel gesetzt werden können. In diesem Fall werden die P-Kanal MOS-Transistoren jedoch durch N-Kanal MOS-Transistoren als Schalter ersetzt, die die Zuführung von Treibungsspannungen zum Testen der Speicherzellen in den oben beschriebenen Ausführungen bewirken oder unterbrechen.

Claims (8)

1. Statische Halbleiterspeichereinrichtung, mit
einer Mehrzahl von Speicherzellen (21a, 21b) mit jeweils einem Flip-Flop,
einer Testsignalerzeugungseinrichtung (72; 83) zum Erzeugen eines einen Normalbetrieb der Halbleiterspeichereinrichtung anzeigenden ersten Signales (; T0) und zum Erzeugen eines einen Testbetrieb der Halbleiterspeichereinrichtung anzeigen­ den zweiten Signales (T, T1, T2, T3) und
einer mit den Flip-Flops über Lastwiderstände (40a, 40b, 41a, 41b) verbundenen Versorgungsspannungserzeugungseinrich­ tung (70, 71; 94),
dadurch gekennzeichnet, daß die Versorgungsspannungserzeu­ gungseinrichtung (70, 71; 94) zum Erzeugen einer ersten Versorgungsspannung (V_cc) in Abhängigkeit von dem ersten Signal (; T0) und zum Erzeugen einer zweiten, niedrigeren Versorgungsspannung in Abhängigkeit des zweiten Signales (T; T1, T2, T3) ausgelegt ist.

2. Statische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Testsignalerzeugungseinrich­ tung (72) den Normalbetrieb und nur einen Testbetrieb fest­ legt, und
daß die Versorgungsspannungserzeugungseinrichtung (70, 71) eine erste Spannungserzeugungseinrichtung (70), die zwischen einer eine relativ hohe Spannung bereitstellenden Spannungs­ quelle (V_cc) und der Mehrzahl von Speicherzellen (21a, 21b) gebildet und vom ersten Signal () von der Testsignal­ erzeugungseinrichtung (72) abhängig ist, um die erste Ver­ sorgungsspannung zu erzeugen und diese an die Mehrzahl von Speicherzellen (21a, 21b) anzulegen, und eine zweite Span­ nungserzeugungseinrichtung (71), die zwischen der Spannungs­ quelle (V_cc) und der Mehrzahl von Speicherzellen gebildet und vom zweiten Signal (T) von der Testsignalerzeugungsein­ richtung abhängig ist, um die zweite Versorgungsspannung zu erzeugen und diese an die Mehrzahl von Speicherzellen (21a, 21b) anzulegen, umfaßt.

3. Statische Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Spannungserzeugungsein­ richtung (70) eine erste P-Kanal-Feldeffekthalbleiterein­ richtung (61), die einen ersten mit der Spannungsquelle (V_cc) verbundenen Leitungsanschluß, einen zweiten mit der Mehrzahl von Speicherzellen (21a, 21b) verbundenen Leitungsanschluß und einen das erste Signal () von der Testsignalerzeugungs­ einrichtung (72) empfangenden Steueranschluß aufweist, um­ faßt.

4. Statische Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die zweite Spannungserzeugungs­ einrichtung (71) eine N-Kanal-Feldeffekthalbleitereinrich­ tung (62), die einen ersten mit der Spannungsquelle (V_cc) verbundenen Leitungsanschluß, einen eine vorbestimmte Span­ nung empfangenden Steueranschluß und einen zweiten Leitungs­ anschluß aufweist, und eine zweite P-Kanal-Feldeffekthalb­ leitereinrichtung (63), die einen ersten mit dem zweiten Leitungsanschluß der N-Kanal-Feldeffekthalbleitereinrichtung (62) verbundenen Leitungsanschluß, einen zweiten mit der Mehrzahl von Speicherzellen (21a, 21b) verbundenen Leitungs­ anschluß und einen das zweite Signal (T) von der Testsignal­ erzeugungseinrichtung (72) empfangenden Steueranschluß auf­ weist, umfaßt.

5. Statische Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das erste und zweite, an die Steueranschlüsse der ersten bzw. zweiten P-Kanal-Feldeffekt­ halbleitereinrichtung (61, 63) angelegte Signal (, T) be­ züglich ihrer Logikpegel zueinander komplementär sind.

6. Statische Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die vorbestimmte Spannung gleich der Versorgungsspannung (V_cc) der Spannungsquelle ist.

7. Statische Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die vorbestimmte Spannung gleich einem beliebigen Pegel ist, der niedriger als die Versor­ gungsspannung (V_cc) der Spannungsquelle ist.

8. Statische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Testsignalerzeugungseinrich­ tung (83) den Normalbetrieb und eine Mehrzahl von Testbe­ triebsmodi festlegt,
die zweite von der Versorgungsspannungserzeugungseinrichtung (94) erzeugte Versorgungsspannung eine Mehrzahl von Versor­ gungsspannungen umfaßt, die jeweils einem der Mehrzahl von Testbetriebsmodi entsprechen, und
die Versorgungsspannungserzeugungseinrichtung (94) vom ersten Signal (T0) der Testsignalerzeugungseinrichtung (83), um die erste Versorgungsspannung (V_cc) zu erzeugen und diese an die Mehrzahl von Speicherzellen (21a, 21b) anzulegen, und von jedem einer Mehrzahl von zweiten Signalen (T1, T2, T3) der Testsignalerzeugungseinrichtung (83) abhängig ist, um die entsprechende Versorgungsspannung zu erzeugen und diese an die Mehrzahl von Speicherzellen (21a, 21b) anzu­ legen.