DE19720275A1 - Substrat für Halbleiteranordnung, Herstellungsverfahren für dasselbe und das Substrat verwendende gestapelte Halbleiteranordnung - Google Patents
Substrat für Halbleiteranordnung, Herstellungsverfahren für dasselbe und das Substrat verwendende gestapelte HalbleiteranordnungInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Substrat für eine
Halbleiteranordnung, ein Herstellungsverfahren für dasselbe und
eine das Substrat verwendende Halbleiteranordnung sowie insbe
sondere auf ein verbessertes Substrat, ein Herstellungsverfahren
für dasselbe und eine gestapelte Halbleiteranordnung, die in der
Lage sind, eine hohe Integration zu erzielen und eine Halbleiter
anordnung dünn und leicht zu gestalten, indem Hohlräume ausge
bildet werden, um einen Halbleiterchip auf Ober- und Unterseiten
des Substrates anzubringen und jede mittels des Substrates fer
tiggestellte Halbleiteranordnung zu stapeln.
In jüngster Zeit wurden mit der raschen Entwicklung der Halb
leitertechnologie Anstrengungen unternommen, um möglichst viele
Halbleiterchips auf einer gegebenen Fläche zu befestigen. Bei
spielsweise ist in Fig. 1 eine mit Harz umschlossene Halblei
teranordnung veranschaulicht, bei der zwei Halbleiterchips vor
gesehen sind.
Fig. 1 ist ein Längsschnitt, der den Aufbau der mit Harz um
schlossenen Halbleiteranordnung herkömmlicher Art zeigt. Wie in
dieser Zeichnung dargestellt ist, umfaßt die mit Harz umschlos
sene Halbleiteranordnung erste und zweite Halbleiterchips 1, 1′,
die jeweils so angeordnet sind, daß ihre (nicht dargestellten)
Chipkissen mit einem freien Raum dazwischen einander gegenüber
liegen, Kontaktwarzen 3, 3′, die auf jedem Chipkissen des ersten
bzw. zweiten Halbleiterchips 1, 1′ gebildet sind, eine Vielzahl
von inneren Leitungen 4, von denen jeweils ein Ende mit einer
entsprechenden Kontaktwarze 3 des ersten Halbleiterchips 1
verbunden ist, äußere Leitungen 5, die sich von dem anderen Ende
der inneren Leitungen 4 erstrecken, eine Vielzahl von zweiten
inneren Leitungen 4′, von denen jeweils ein Ende mit einer
entsprechenden Kontaktwarze 3′ des zweiten Halbleiterchips 1′
verbunden ist und das andere Ende an eine entsprechende erste
innere Leitung 4 angeschlossen ist, und eine Formeinheit, die die
ersten und zweiten Halbleiterchips 1, 1′ und die ersten und
zweiten inneren Leitungen 4, 4′ umschließt.
Die Herstellung der herkömmlichen, mit Harz umschlossenen Halb
leiteranordnung mit dem oben beschriebenen Aufbau wird nunmehr in
Einzelheiten erläutert.
Zunächst werden die ersten inneren Leitungen 4 über die Kontakt
warzen 3 an jedem (nicht dargestellten) entsprechenden Kissen
angebracht, das auf dem ersten Halbleiterchip 1 ausgebildet ist,
und die zweiten inneren Leitungen 4′ werden mittels der Kontakt
warzen 3′ an den entsprechenden Kissen befestigt, die auf dem
zweiten Halbleiterchip 1′ ausgebildet sind. Gemäß dem oben be
schriebenen Kontaktwarzen-Bond- bzw. -Verbindungsverfahren sind
die Kontaktwarzen 3, 3′ auf jedem Kissen jeweils des ersten und
zweiten Halbleiterchips 1, 1′ gelegen, die ersten und zweiten
inneren Leitungen 4, 4′ sind auf den Oberseiten der Kontakt
warzen 4, 4′ angebracht, und Wärme wirkt dort ein, um die Kissen,
die Kontaktwarzen 3, 3′ und die inneren Leitungen 4, 4′ zu bonden
bzw. zu verbinden. Das Verfahren wird mittels einer automatischen
Anlage für einen Kontaktwarzen-Bondprozeß ausgeführt.
Nachdem die ersten und zweiten inneren Leitungen 4, 4′ jeweils an
den ersten und zweiten Halbleiterchips 1, 1′ angebracht sind,
werden sodann die zweiten inneren Leitungen 4′ des zweiten Halb
leiterchips 4 auf die entsprechenden ersten inneren Leitungen 4
des ersten Halbleiterchips 1 gelegt, und anschließend wird mit
tels eines Lasers ein Bonden vorgenommen, um die inneren Lei
tungen 4, 4′ aneinander zu befestigen. Sodann wird eine vorbe
stimmte Fläche einschließlich der ersten und zweiten Halbleiter
chips 1, 1′ und der ersten und zweiten inneren Leitungen 4, 4′
mit einem Epoxidharz eingeschlossen, um die Formeinheit 6 zu
bilden. Die äußeren Leitungen 5, die vorspringend ausgebildet
sind, um sich von den ersten Leitungen 4 aus der Formeinheit 6 zu
erstrecken, werden gemäß dem Bestimmungszweck eines Benutzers
ausgebildet, was zu einer Fertigstellung der mit Harz umschlos
senen Halbleiteranordnung führt.
Jedoch liegt bei der mit Harz umschlossenen Halbleiteranordnung
eine Einschränkung hinsichtlich der anbringbaren Anzahl von Halb
leiterchips vor, und die Halbleiteranordnung kann nicht für einen
Gebrauch gestapelt werden. Darüberhinaus sind die inneren Leitun
gen mit Kissen der Halbleiterchips mittels des Kontaktwarzen-Bond
verfahrens verbunden, was im Vergleich mit dem verbreiteten
Draht-Bondverfahren ein aufwendiger Prozeß ist und hohe Ferti
gungskosten bedingt.
Es ist demgemäß Aufgabe der vorliegenden Erfindung, ein verbes
sertes Substrat für eine Halbleiteranordnung sowie ein Herstel
lungsverfahren hierfür anzugeben, bei denen zwei Halbleiterchips
in einer einzigen Anordnung angebracht sind, um so eine gesta
pelte Halbleiteranordnung zu schaffen, die in der Lage ist, eine
hohe Integration zu erreichen und die Anordnung dünn und leicht
zu gestalten, indem ein Stapeln von jeder fertiggestellten Halb
leiteranordnung mittels des Substrates möglich ist.
Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung ein
Substrat für eine Halbleiteranordnung mit den Merkmalen des
Patentanspruches 1 bzw. ein Herstellungsverfahren hierfür mit den
Merkmalen des Patentanspruches 7 bzw. eine gestapelte Halbleiter
anordnung mit den Merkmalen des Patentanspruches 10.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den
Unteransprüchen.
Die vorliegende Erfindung schafft also ein verbessertes Substrat
für eine Halbleiteranordnung mit einem isolierenden Körper mit
Unter- und Oberseiten, oberen und unteren Hohlräumen, die in den
Unter- und Oberseiten des isolierenden Körpers ausgebildet sind,
um einen Halbleiter anzubringen, einer Vielzahl von ersten oberen
und unteren leitenden Leitungen, die jeweils in den oberen und
unteren Hohlräumen ausgebildet sind, und einer Vielzahl von
zweiten oberen und unteren leitenden Leitungen, die auf den
Ober- und Unterseiten des isolierenden Körpers vorgesehen sind.
Der isolierende Körper ist aus Keramik oder Kunststoff herge
stellt, und wenigstens ein Justierloch ist in dem isolierenden
Körper ausgebildet. Die ersten leitenden Leitungen sind elek
trisch mit den entsprechenden ersten unteren leitenden Leitungen
verbunden.
Zur Lösung obiger Aufgabe ist auch ein verbessertes Herstellungs
verfahren für ein Substrat für eine Halbleiteranordnung gemäß der
vorliegenden Erfindung vorgesehen, wobei das Verfahren die fol
genden Schritte aufweist: Bilden einer ersten isolierenden
Schicht, Ausbilden von Mustern von ersten oberen und unteren
leitenden Leitungen auf Oberseiten bzw. Unterseiten der ersten
isolierenden Schicht, jeweiliges Stapeln von oberen und unteren
zweiten isolierenden Schichten auf den Oberseiten und Unterseiten
der ersten isolierenden Schicht, Ausbilden von Mustern von zwei
ten oberen und unteren leitenden Leitungen auf den oberen und
unteren zweiten isolierenden Schichten, elektrisches Verbinden
von jeweiligen ersten und zweiten leitenden Leitungen mittels
eines leitenden Metallmediums und Ausbilden von oberen und
unteren Hohlräumen in den oberen und unteren zweiten isolierenden
Schichten, derart, daß die ersten oberen und unteren leitenden
Leitungen durch die oberen und unteren zweiten isolierenden
Schichten freiliegen.
Gemäß dem Verwendungszweck des Benutzers kann nach dem Herstellen
der ersten leitenden Leitungsmuster auf den oberen und unteren
Teilen der Prozeß des elektrischen Verbindens der ersten
leitenden Leitungsmuster auf den oberen und unteren Teilen weiter
ausgeführt werden, und wenigstens ein Justierloch, das die Muster
durchsetzt, kann in den ersten und zweiten isolierenden Schichten
gebildet werden.
Zur Lösung obiger Aufgabe ist auch eine verbesserte Stapeltyp-Halb
leiteranordnung vorgesehen, die aufweist: einen isolierenden
Körper mit Unter- und Oberseiten, ein Paar von oberen und unteren
Hohlräumen, die in den Unter- und Oberseiten des isolierenden
Körpers ausgebildet sind, um darauf einen Halbleiterchip anzu
bringen, eine Vielzahl von ersten leitenden Leitungen, die in den
oberen und unteren Hohlräumen ausgebildet sind, eine Vielzahl von
zweiten oberen und unteren leitenden Leitungen, deren jede mit
einem Ende einer entsprechenden ersten leitenden Leitung verbun
den und so gestaltet ist, daß sie sich in einer Auswärtsrichtung
der Ober- und Unterseiten des isolierenden Körpers erstreckt,
erste und zweite Halbleiterchips, die jeweils in den oberen Hohl
räumen angebracht sind, dritte leitende Leitungen zum elektri
schen Verbinden der ersten und zweiten Halbleiterchips mit den
ersten leitenden Leitungen auf den Ober- und Unterseiten und ein
Formharz zum Füllen der oberen und unteren Hohlräume, um die
ersten leitenden Leitungen in den Ober- und Unterseiten, die
Halbleiterchips und die dritten leitenden Leitungen
einzuschließen.
Der isolierende Körper ist aus Keramik oder Kunststoff herge
stellt, und wenigstens ein Justierloch kann in dem isolierenden
Körper ausgebildet sein. Die ersten und zweiten leitenden Lei
tungen sind auf den oberen und unteren Hohlräumen ausgebildet,
und Oberflächen verlaufen durch den isolierenden Körper, um
elektrisch miteinander verbunden zu sein.
Die Erfindung schafft also ein Substrat für eine Halbleiteran
ordnung und ein Herstellungsverfahren hierfür sowie eine Stapel
typ-Halbleiteranordnung, die das Substrat verwendet, welches
aufweist: einen Isolator, obere und untere Hohlräume, die in den
oberen und unteren Oberflächen des Isolators ausgebildet sind,
eine Vielzahl von ersten oberen und unteren leitenden Leitungen,
die jeweils in den oberen und unteren Hohlräumen gebildet sind,
und eine Vielzahl von zweiten oberen und unteren leitenden Lei
tungen, die jeweils mit einem Ende einer entsprechenden ersten
oberen und unteren leitenden Leitung verbunden sind und sich in
einer Auswärtsrichtung auf den oberen und unteren Oberflächen des
Isolators erstrecken. Die Stapeltyp-Halbleiteranordnung wird
gebildet, indem die ersten und zweiten Halbleiterchips in den
oberen bzw. unteren Hohlräumen befestigt werden, indem weiterhin
elektrisch die ersten oberen und unteren leitenden Leitungen und
die ersten und zweiten Halbleiterchips durch dritte leitende
Leitungen verbunden werden, und indem dann ein Formharz in die
oberen und unteren Hohlräume eingefüllt wird, um die ersten
oberen und unteren leitenden Leitungen, die Halbleiterchips und
die dritten leitenden Leitungen einzuschließen.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Längsschnittdarstellung mit dem Aufbau einer mit
Harz abgeschlossenen Halbleiteranordnung gemäß dem Stand der
Technik,
Fig. 2A bis 2C-2 Darstellungen eines Substrates für eine
Halbleiteranordnung gemäß einem Ausführungsbeispiel der vorlie
genden Erfindung, wobei Fig. 2A eine Draufsicht, Fig. 2B eine
Bodensicht und die Fig. 2C-1 und 2C-2 Längsschnittdarstel
lungen entlang einer Linie a-a in Fig. 2A sind,
Fig. 3A und 3B bis 3G Längsschnittdarstellungen und
Fig. 3A-1 und 3A-2 Draufsichten und Bodensichten für das Herstel
lungsverfahren für ein Substrat für eine Halbleiteranordnung
gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 4A bis 4D Längsschnittdarstellungen, die ein Herstel
lungsverfahren für eine Stapeltyp-Halbleiteranordnung gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen,
Fig. 5 eine Längsschnittdarstellung einer Stapeltyp-Halbleiter
anordnung gemäß einem anderen Ausführungsbeispiel der vorliegen
den Erfindung, und
Fig. 6 eine Längsschnittdarstellung eines Stapelzustandes einer
Stapeltyp-Halbleiteranordnung gemäß der vorliegenden Erfindung.
Anhand der beigefügten Zeichnungen werden nunmehr in Einzelheiten
ein Substrat für eine Halbleiteranordnung und ein Herstellungs
verfahren sowie eine das Substrat verwendende Stapeltyp-Halblei
teranordnung gemäß der vorliegenden Erfindung beschrieben.
Die Fig. 2A bis 2C sind Darstellungen, die ein Substrat für
eine Halbleiteranordnung gemäß einem Ausführungsbeispiel der
vorliegenden Erfindung veranschaulichen, wobei Fig. 2A eine
Draufsicht, Fig. 2B eine Bodensicht und die Fig. 2C-1 und 2C-2
Längsschnittdarstellungen entlang der Linie a-a in Fig. 2A
sind.
Wie in den Fig. 2A und 2B gezeigt ist, sind obere und untere
Hohlräume 11a, 11b in einem zentralen Teil auf den oberen und
unteren Oberflächen eines planaren Isolators 10, der als ein
Substrat dient, ausgebildet. Der Isolator 10 ist aus
Keramik- oder Kunststoff-Isoliermaterial hergestellt.
Eine Vielzahl von ersten oberen leitenden Leitungen (im folgenden
kurz Leitungen genannt) 12a ist beabstandet unter einem vorbe
stimmten Intervall auf der Bodenfläche des oberen Hohlraumes 11a
vorgesehen, und eine Vielzahl von ersten unteren leitenden Lei
tungen (im folgenden kurz Leitungen genannt) 12b ist beabstandet
unter einem vorbestimmten Intervall auf der Bodenfläche des un
teren Hohlraumes 11b und symmetrisch bezüglich der ersten oberen
Leitungen 12a angeordnet.
Hier können, wie in Fig. 2C-1 gezeigt ist, die ersten oberen und
unteren Leitungen 12a, 12b elektrisch durch den Isolator 10
isoliert ausgebildet werden, oder es können, wie in Fig. 2C-2
dargestellt ist, die ersten oberen und unteren Leitungen 12a, 12b
elektrisch verbunden werden, indem Durchgangslöcher erzeugt
werden, die den Isolator 10 durchsetzen, und die Durchgangslöcher
mit einem leitenden Material 13 gefüllt werden.
Darüberhinaus ist auf der oberen Oberfläche des Isolators 10 eine
Vielzahl von zweiten oberen leitenden Leitungen (im folgenden
kurz Leitungen genannt) 14a, die jeweils mit einem äußeren Ende
einer entsprechenden ersten oberen Leitung 12a verbunden sind und
sich zu dem Außenrand der oberen Oberfläche des Isolators 10
erstrecken, angeordnet, um dazwischen einen vorbestimmten Raum zu
haben, und auf der unteren Oberfläche des Isolators 10 ist eine
Vielzahl von zweiten unteren leitenden Leitungen (im folgenden
kurz Leitungen genannt) 14b, die jeweils mit einem äußeren Ende
einer entsprechenden ersten oberen Leitung 12b verbunden ist, die
sich nach außen zum Außenrand der Bodenfläche des Isolators 10
erstreckt, angeordnet, um dazwischen einen vorbestimmten Abstand
zu haben und symmetrisch zu den zweiten oberen Leitungen 14a zu
sein.
Das heißt, die ersten und zweiten oberen Leitungen 12a, 14a und
die ersten und zweiten unteren Leitungen 12b, 14b sind, wie in
den Fig. 2A und 2B gezeigt ist, jeweils symmetrisch auf den
oberen und unteren Oberflächen des Isolators 10 ausgebildet. Die
ersten Leitungen 12a, 12b und die zweiten Leitungen 14a, 14b sind
aus einem hochleitenden Metall-Material, wie beispielsweise
Aluminium, Blei, Kupfer oder Wolfram, gebildet.
Justierlöcher 15, die vertikal den Isolator 10 durchsetzen, sind
an den vier Ecken des Isolators 10 vorgesehen. Die Justier
löcher 15 sind so gestaltet, daß sie ein Ausrichten oder Justie
ren jeder Anordnung erleichtern, wenn die erfindungsgemäße Halb
leiteranordnung gestapelt wird.
Die Fig. 3A und 3B sind Längsschnittdarstellungen, und die
Fig. 3A-1 und 3A-2 sind eine Draufsicht bzw. eine Bodensicht,
die ein Herstellungsverfahren für ein Substrat für eine Halblei
teranordnung gemäß einem Ausführungsbeispiel der vorliegenden
Erfindung veranschaulichen, und anhand dieser Zeichnungen wird
nunmehr in Einzelheiten die erfindungsgemäße Herstellung eines
Substrates erläutert.
Zunächst werden, wie in den Fig. 3A, 3A-1 und 3A-2 gezeigt
ist, Muster von oberen und unteren ersten Leitungen 12a, 12b auf
den oberen und unteren Oberflächen einer ersten isolierenden
Schicht 10a, die aus Keramik oder Kunststoff zusammengesetzt ist,
gebildet. Die Muster der ersten oberen und unteren Leitungen 12a,
12b werden gebildet, indem eine leitende Metallschicht photo
lithographisch auf der ersten isolierenden Schicht 10a erzeugt
wird. Fig. 3A ist eine Draufsicht des erfindungsgemäßen Substra
tes, und die Fig. 3A-1 und 3A-2 sind eine Draufsicht bzw. eine
Bodensicht des erfindungsgemäßen Substrates. Hinsichtlich der
Muster der oberen und unteren ersten Leitungen 12a, 12b ist eine
Vielzahl von ersten Leitungen 12a, 12b vorgesehen, um ein vorbe
stimmtes Intervall dazwischen bezüglich des Umfanges eines Halb
leiterchips (nicht gezeigt) zu haben, wenn die Halbleiterchips
auf einem zentralen Teil der oberen und unteren Oberflächen der
isolierenden Schicht 10a befestigt sind, was ein bevorzugtes,
jedoch nicht ausschließliches bzw. begrenzendes Verfahren ist.
Nach einem Herstellen der Muster der oberen und unteren ersten
Leitungen 12a, 12b werden, wie in Fig. 3B gezeigt ist, Durch
gangslöcher, die vertikal die isolierende Schicht 10a durchset
zen, gebildet und mit einem Aluminium-, Blei-, Kupfer- oder
Wolfram-Material 13 gefüllt, wodurch die entsprechenden Muster
der ersten oberen und unteren Leitungen 12a, 12b jeweils elek
trisch verbunden werden. Gemäß dem Verfahren zum Verbinden der
ersten oberen und unteren Leitungen 12a, 12b über die Durchgangs
löcher werden, bevor die Muster der ersten oberen und unteren
Leitungen 12a, 12b erzeugt werden, die Durchgangslöcher zuvor an
den Stellen gebildet, wo die Muster zu erzeugen sind, und sodann
werden die Muster der ersten oberen und unteren Leitungen 12a,
12b darauf gebildet. Dadurch werden die ersten oberen und unteren
Leitungen 12a, 12b elektrisch leichter über die Durchgangslöcher
verbunden. Jedoch soll darauf hingewiesen werden, daß die ent
sprechenden Muster der ersten oberen und unteren Leitungen elek
trisch miteinander verbunden oder voneinander isoliert werden
können, was von der beabsichtigten Verwendung des erfindungs
gemäßen Substrates abhängt, die wiederum von einer geeigneten
Anwendung durch den Benutzer abhängig ist. Das heißt, wenn die
ersten oberen und unteren Leitungen 12a, 12b jeweils voneinander
elektrisch zu isolieren sind, so kann der oben beschriebene
Prozeß des Verbindens der ersten oberen und unteren Leitungen
über die Durchgangslöcher weggelassen werden.
Dann werden, wie in Fig. 3C gezeigt ist, zweite obere und untere
isolierende Schichten 10b, 10c jeweils auf der oberen und unteren
Oberfläche der ersten isolierenden Schicht 10a gestapelt, auf der
die Muster der ersten oberen und unteren Leitungen 12a, 12b er
zeugt sind. Die zweiten oberen und unteren isolierenden Schich
ten 10b, 10c werden aus einem Keramik- oder einem Kunststoff
material erzeugt, das identisch zu der ersten isolierenden
Schicht 10a ist. Wenn hier die erste isolierende Schicht 10a und
die zweite obere und untere isolierende Schicht 10b bzw. 10c aus
Keramik hergestellt sind, so werden die isolierenden Schich
ten 10a, 10b, 10c gestapelt, und eine Erwärmung bei etwa 1000 bis
1500°C wirkt dort ein, und die Schichten werden dort schmelzend
aneinander angebracht, um einen einzigen Isolatorkörper 10 zu
bilden.
Sodann werden, wie in Fig. 3D gezeigt ist, die Muster der
zweiten oberen und unteren Leitungen 14a, 14b auf den zweiten
oberen bzw. unteren isolierenden Schichten 10b, 10c gebildet. Die
Muster der zweiten oberen und unteren Leitungen 14a, 14b werden
erzeugt, indem eine leitende Metallschicht auf den zweiten iso
lierenden Schichten 10b, 10c durch einen Photolithographieprozeß
gebildet wird, der auch bei der Herstellung der Muster der ersten
Leitungen 12a, 12b angewendet wird. Die zweiten oberen und unte
ren Leitungen 14a, 14b erstrecken sich zu dem Außenseitenrand der
oberen und unteren Oberflächen jeweils des zweiten oberen bzw.
unteren Isolators 10b, 10c von der Stelle, an der jede entspre
chende erste obere und untere Leitung 12a, 12b gebildet ist, und
sind so angeordnet, daß dazwischen ein vorbestimmter Abstand
besteht.
Wie in Fig. 3E gezeigt ist, sind die ersten und zweiten oberen
Leitungen 12a, 14a jeweils elektrisch verbunden, und die ersten
und zweiten unteren Leitungen 12b, 14b sind ebenfalls elektrisch
verbunden. Zum Verbinden jeder der entsprechenden ersten und
zweiten Leitungen 12a, 12b, 14a, 14b werden Durchgangslöcher
derart erzeugt, daß die ersten oberen und unteren Leitungen 12a,
12b auf den zweiten oberen und unteren isolierenden Schich
ten 10b, 10c freiliegen, und mit einem leitenden Metall 42 ge
füllt, und dadurch werden die ersten Leitungen 12a, 12b elek
trisch mit den entsprechenden zweiten Leitungen 14a bzw. 14b
verbunden.
Dann werden, wie in Fig. 3F gezeigt ist, die zentralen Teile der
zweiten oberen und unteren isolierenden Schichten 10b, 10c bis zu
der Oberfläche abgetragen bzw. geschliffen, auf der die erste
isolierende Schicht 10a gebildet ist, d. h., bis die ersten
oberen und unteren Leitungen 12a, 12b freiliegen. Als Ergebnis
werden obere und untere Hohlräume 11a, 11b gebildet, um eine
Abmessung zu haben, die geeignet ist, darin einen (nicht gezeig
ten) Halbleiterchip zu befestigen.
Sodann werden Justierlöcher 15, die vertikal den Isolatorkör
per 10 durchsetzen, gebildet, wo die zweite untere isolierende
Schicht 10c, die erste isolierende Schicht 10a und die zweite
obere isolierende Schicht 10c gestapelt sind, um den einzigen
Isolator 10 zu bilden. Die Justierlöcher 15 werden erzeugt, um
jedes Substrat auszurichten, wenn mehrere Substrate erfindungs
gemäß gestapelt werden.
Die Fig. 4A bis 4D sind Längsschnittdarstellungen, die das
erfindungsgemäße Herstellungsverfahren für eine Stapeltyp-Halb
leiteranordnung veranschaulichen, und es wird, wie in Fig. 4A
gezeigt ist, zunächst ein erfindungsgemäßes Substrat vorbereitet.
Das Substrat ist identisch zu demjenigen der vorliegenden Erfin
dung, wie dieses in Fig. 2C-1 veranschaulicht ist.
Dann werden, wie in Fig. 4B gezeigt ist, Halbleiterchips 30, 31
an den Bodenflächen der oberen und unteren Hohlräume des Sub
strates angebracht, wobei Verbindungs- bzw. Bondglieder 20 als
ein Mittel bzw. Haftmedium dienen. Sodann werden, wie in Fig. 4C
veranschaulich ist, mittels einer dritten leitenden Leitung (im
folgenden kurz Leitung genannt) 40 die Kissen der oberen und
unteren Halbleiterchips 30, 31 und die entsprechenden Kissen der
ersten oberen bzw. unteren Leitungen 12a, 12b elektrisch verbun
den. Anschließend wird, wie in Fig. 4D gezeigt ist, ein Formharz
in die oberen und unteren Hohlräume 11a, 11b eingefüllt, um
Epoxidformen 40 zum Abschließen der oberen und unteren Halblei
terchips 30, 31, der dritten Leitungen 40 und der ersten oberen
und unteren Leitungen 12a, 12b zu bilden, um so die Herstellung
der Stapeltyp-Halbleiteranordnung gemäß der vorliegenden Erfin
dung zu vervollständigen.
In den Fig. 4A bis 4D bestehen die dritten Leitungen 40 aus
einem Bonddraht, was aber nicht einschränkend ist, da statt
dessen auch eine Kontaktwarze oder eine Lotkugel als ein Material
für die dritten Leitungen 40 verwendet werden kann.
Fig. 5 ist eine Längsschnittdarstellung, die eine Stapeltyp-Halb
leiteranordnung gemäß einem anderen Ausführungsbeispiel der
Erfindung zeigt, welche mittels des Substrates hergestellt ist,
auf dem entsprechende erste obere und untere Leitungen 12a, 12b
elektrisch durch die leitenden Metalle 13 verbunden sind, wie
dies in Fig. 2C-1 gezeigt ist.
Fig. 6 ist eine Längsschnittdarstellung, die einen Stapelzustand
mehrerer Stapeltyp-Halbleiteranordnungen gemäß der vorliegenden
Erfindung veranschaulicht. Wie in dieser Zeichnung gezeigt ist,
ist eine leitende Lotpaste 60 auf die zweiten oberen und unteren
Leitungen 14a, 14b der Halbleiteranordnung 100 aufgetragen, und
sodann sind die Halbleiteranordnungen 100, 110, 120 stapelnd
mittels der Lotpaste 60 als einem Verbindungs- bzw. -Bondmedium
angebracht. In dem oben beschriebenen Stapelprozeß sind die
Halbleiteranordnungen 100, 110, 120 vertikal zueinander mittels
der Justierlöcher 15 justiert, die in jeder Halbleiteranord
nung 100, 110, 120 ausgebildet sind, und sodann in stapelnder
Weise angebracht. Bei dem oben beschriebenen Verfahren wird die
Stapeltyp-Halbleiteranordnung gemäß der vorliegenden Erfindung
gebildet, um hochintegriert zu sein, indem mehrere Halbleiter
anordnungen abhängig von dem Verwenderzweck gestapelt werden.
Wie oben in Einzelheiten beschrieben ist, werden erfindungsgemäß
ein Substrat für eine Halbleiteranordnung, auf dem zwei Halblei
terchips in einer einzigen Anordnung angebracht werden können,
und ein Herstellungsverfahren hiervon vorgesehen, und dadurch
kann eine hohe Integration und eine dünne Gestaltung der Anord
nung erzielt werden, indem die vervollständigten Halbleiter
anordnungen mittels des Substrates gestapelt werden.
Claims (19)
1. Substrat für Halbleiteranordnung, umfassend:
einen Isolator (10) mit oberer und unterer Oberfläche,
obere und untere Hohlräume (11a, 11b), die jeweils in der oberen und unteren Oberfläche des Isolators (10) gebildet sind,
mehrere erste obere und untere Leitungen (12a, 12b) die jeweils in den oberen und unteren Hohlräumen (11a, 11b) gebildet sind, und
mehrere zweite obere und untere Leitungen (14a, 14b), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten oberen und unteren Leitung (12a, 12b) verbunden sind und sich in einer Auswärtsrichtung von den oberen und unteren Ober flächen des Isolators (10) erstrecken.
einen Isolator (10) mit oberer und unterer Oberfläche,
obere und untere Hohlräume (11a, 11b), die jeweils in der oberen und unteren Oberfläche des Isolators (10) gebildet sind,
mehrere erste obere und untere Leitungen (12a, 12b) die jeweils in den oberen und unteren Hohlräumen (11a, 11b) gebildet sind, und
mehrere zweite obere und untere Leitungen (14a, 14b), die jeweils mit einem Ende mit einem entsprechenden Ende der jeweiligen ersten oberen und unteren Leitung (12a, 12b) verbunden sind und sich in einer Auswärtsrichtung von den oberen und unteren Ober flächen des Isolators (10) erstrecken.
2. Substrat nach Anspruch 1, dadurch gekennzeichnet, daß der
Isolator (10) aus einer Keramik besteht.
3. Substrat nach Anspruch 1, dadurch gekennzeichnet, daß der
Isolator (10) aus einem Kunststoff besteht.
4. Substrat nach einem der Ansprüche 1 bis 3, dadurch gekenn
zeichnet, daß wenigstens ein Justierloch (15) in dem Isola
tor (10) gebildet ist.
5. Substrat nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß die entsprechenden ersten oberen und unteren Lei
tungen (12a, 12b) elektrisch durch ein leitendes Metall verbunden
sind.
6. Substrat nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß die ersten und zweiten Leitungen (12a, 12b; 14a,
14b) aus einem Material aufgebaut sind, das aus der aus Alumi
nium, Blei, Kupfer und Wolfram bestehenden Gruppe ausgewählt ist.
7. Herstellungsverfahren für ein Substrat für eine Halbleiter
anordnung, umfassend die folgenden Schritte:
Bilden einer ersten isolierenden Schicht (10a),
Bilden von Mustern von ersten oberen und unteren Leitungen (12a, 12b) auf jeweils oberen und unteren Oberflächen der ersten isolie renden Schicht (10a),
jeweils Stapeln von oberen und unteren zweiten isolierenden Schichten (10b, 10c) auf den oberen und unteren Oberflächen der ersten isolierenden Schicht (10a),
Bilden von Mustern von zweiten oberen und unteren Leitungen (14a, 14b) auf den oberen und unteren zweiten isolierenden Schichten (10b, 10c),
elektrisches Verbinden entsprechender erster und zweiter Leitun gen (12a, 12b; 14a, 14b) mittels eines leitenden Metalles (42), und
Bilden von oberen und unteren Hohlräumen (11a, 11b) in den oberen und unteren zweiten isolierenden Schichten (10b, 10c), derart, daß die ersten oberen und unteren Leitungen (12a, 12b) durch die oberen und unteren zweiten isolierenden Schichten (10b, 10c) freiliegen.
Bilden einer ersten isolierenden Schicht (10a),
Bilden von Mustern von ersten oberen und unteren Leitungen (12a, 12b) auf jeweils oberen und unteren Oberflächen der ersten isolie renden Schicht (10a),
jeweils Stapeln von oberen und unteren zweiten isolierenden Schichten (10b, 10c) auf den oberen und unteren Oberflächen der ersten isolierenden Schicht (10a),
Bilden von Mustern von zweiten oberen und unteren Leitungen (14a, 14b) auf den oberen und unteren zweiten isolierenden Schichten (10b, 10c),
elektrisches Verbinden entsprechender erster und zweiter Leitun gen (12a, 12b; 14a, 14b) mittels eines leitenden Metalles (42), und
Bilden von oberen und unteren Hohlräumen (11a, 11b) in den oberen und unteren zweiten isolierenden Schichten (10b, 10c), derart, daß die ersten oberen und unteren Leitungen (12a, 12b) durch die oberen und unteren zweiten isolierenden Schichten (10b, 10c) freiliegen.
8. Verfahren nach Anspruch 7, gekennzeichnet durch den folgen
den weiteren Schritt:
elektrisches Verbinden entsprechender erster oberer und unterer Leitungen (12a, 12b).
elektrisches Verbinden entsprechender erster oberer und unterer Leitungen (12a, 12b).
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet,
daß ein einen Isolator (10) durchsetzendes Justierloch (15) auf
dem Isolator (10) mit der ersten isolierenden Schicht (10a) und
den zweiten oberen und unteren isolierenden Schichten (10b, 10c)
gebildet wird.
10. Stapeltyp-Halbleiteranordnung, umfassend:
einen Isolator (10),
obere und untere Hohlräume (11a, 11b), die in der oberen und unteren Oberfläche des Isolators (10) gebildet sind,
mehrere erste obere und untere Leitungen (12a, 12b), die jeweils in den oberen und unteren Hohlräumen (11a, 11b) gebildet sind, und
mehrere zweite obere und untere Leitungen (14a, 14b), die jeweils mit einem Ende eines entsprechenden Endes der ersten oberen bzw. unteren Leitungen (12a, 12b) verbunden sind und sich jeweils in einer Auswärtsrichtung auf oberen und unteren Oberflächen des Isolators (10) erstrecken,
erste und zweite Halbleiterchips (30, 31), die jeweils in den oberen und unteren Hohlräumen (11a, 11b) befestigt sind,
dritte Leitungen (40), die elektrisch die ersten und zweiten Halbleiterchips (30, 31) und die ersten oberen und unteren Lei tungen (12a, 12b) verbinden, und
ein Formharz (50), das in die oberen und unteren Hohlräume (11a, 11b) gefüllt ist, um die ersten oberen und unteren Leitungen (12a, 12b), die Halbleiterchips (30, 31) und die dritten Leitun gen (40) einzuschließen.
einen Isolator (10),
obere und untere Hohlräume (11a, 11b), die in der oberen und unteren Oberfläche des Isolators (10) gebildet sind,
mehrere erste obere und untere Leitungen (12a, 12b), die jeweils in den oberen und unteren Hohlräumen (11a, 11b) gebildet sind, und
mehrere zweite obere und untere Leitungen (14a, 14b), die jeweils mit einem Ende eines entsprechenden Endes der ersten oberen bzw. unteren Leitungen (12a, 12b) verbunden sind und sich jeweils in einer Auswärtsrichtung auf oberen und unteren Oberflächen des Isolators (10) erstrecken,
erste und zweite Halbleiterchips (30, 31), die jeweils in den oberen und unteren Hohlräumen (11a, 11b) befestigt sind,
dritte Leitungen (40), die elektrisch die ersten und zweiten Halbleiterchips (30, 31) und die ersten oberen und unteren Lei tungen (12a, 12b) verbinden, und
ein Formharz (50), das in die oberen und unteren Hohlräume (11a, 11b) gefüllt ist, um die ersten oberen und unteren Leitungen (12a, 12b), die Halbleiterchips (30, 31) und die dritten Leitun gen (40) einzuschließen.
11. Halbleiteranordnung nach Anspruch 10, dadurch gekennzeich
net, daß der Isolator (10) aus einer Keramik besteht.
12. Halbleiteranordnung nach Anspruch 10, dadurch gekennzeich
net, daß der Isolator (10) aus einem Kunststoff besteht.
13. Halbleiteranordnung nach einem der Ansprüche 10 bis 12,
dadurch gekennzeichnet, daß wenigstens ein Justierloch (15) in
dem Isolator (10) ausgebildet ist.
14. Halbleiteranordnung nach einem der Ansprüche 10 bis 13,
dadurch gekennzeichnet, daß die ersten und zweiten Leitungen (12a,
12b; 14a, 14b) aus einem Material zusammengesetzt sind, daß aus
der Aluminium, Blei, Kupfer und Wolfram umfassenden Gruppe ausge
wählt ist.
15. Halbleiteranordnung nach einem der Ansprüche 10 bis 14,
dadurch gekennzeichnet, daß die ersten oberen und unteren Leitun
gen (12a, 12b) elektrisch durch ein leitendes Metall (42) ver
bunden sind.
16. Halbleiteranordnung nach Anspruch 15, dadurch gekennzeich
net, daß das leitende Metall aus einem Material zusammengesetzt
ist, das aus der Aluminium, Blei, Kupfer und Wolfram umfassenden
Gruppe ausgewählt ist.
17. Halbleiteranordnung nach einem der Ansprüche 10 bis 16,
dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einem
Draht aufgebaut ist.
18. Halbleiteranordnung nach einem der Ansprüche 1 bis 16,
dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einer
Kontaktwarze aufgebaut ist.
19. Halbleiteranordnung nach einem der Ansprüche 1 bis 16,
dadurch gekennzeichnet, daß jede dritte Leitung (40) aus einer
Lotkugel aufgebaut ist.
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