DE19709229A1 - Ein Zeitablauf-konsistenter dynamischer Vergleich mit einer Zwangsfehlgriffschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Vergleichsschaltung und insbesondere auf eine Tag-Ver­ gleichsschaltung ("tag" = Kennung) für die Verwendung in einem Cache, um den Zeitablauf zwischen einem Adressenver­ gleichsfehlgriff mit einem Zwangsfehlgriff zu koordinieren.

Im allgemeinen ist ein Cache-Speicher ein Hochgeschwindig­ keitszwischenspeicherpuffer, welcher Befehle und Daten ent­ hält, auf die im vorhergehenden zugegriffen wurde. Wenn aus dem Cache-Speicher Inhalte ausgelesen werden, vergleicht ei­ ne Tag-Vergleichsschaltung eine Adresse von einem Cache-Tag-RAM (RAM = Random Access Memory = Speicher mit wahl­ freiem Zugriff) mit einer Adresse, die von einem Adressenum­ setzer empfangen wurde, oder mit einer anderen Adresse von dem CPU (CPU = Central Processing Unit = zentrale Verarbei­ tungseinheit), um zu bestimmen, ob die Adressen übereinstim­ men. Falls eine Übereinstimmung auftritt, wird festgestellt, daß ein Befehl, der parallel zu der Adresse von dem Adres­ senumsetzer oder einer anderen Adresse wiedergewonnen wird, gültig ist und verarbeitet werden kann. Falls andererseits zwischen den Adressen keine Übereinstimmung auftritt, ist ein Fehlgriff aufgetreten, und es hat sich herausgestellt, daß der wiedergewonnene Befehl ungültig ist. Der Vergleich zwischen den Adressen muß mit einer sehr hohen Geschwindig­ keit durchgeführt werden, damit der Cache als Hochgeschwin­ digkeitsspeicherpuffer arbeitet.

Manchmal ist es erwünscht, einen Fehlgriff in der Tag-Ver­ gleichsschaltung zu erzwingen. D.h. mit anderen Worten, daß selbst wenn die Ergebnisse der Tag-Vergleichsschaltung an­ zeigen, daß die Adresse von dem Cache-Tag-RAM und die Adres­ se von dem Adressenumsetzer gleich sind, dennoch ein Fehl­ griff festgestellt werden soll, derart, daß sich der wieder­ gewonnene Befehl als ungültig herausstellen würde. Bei­ spielsweise kann ein Zwangsfehlgriff erwünscht sein, wenn der Cache gesperrt ist, wenn auf den Eingangs/Ausgangs-Raum zugegriffen wird, oder wenn in den Cache geschrieben wird. Dies sind Beispiele dafür, wann ein Zwangsfehlgriff er­ wünscht sein kann, wobei Fachleuten auch andere Beispiele offensichtlich sind.

Eine Art und Weise, mit welcher eine Zwangsfehlgriffschal­ tungsanordnung zu einer Tag-Vergleichsschaltung hinzugefügt werden kann, besteht darin, daß eine zusätzliche Logikschal­ tungsanordnung extern für sich an die Vergleichsschaltung hinzugefügt wird. Beispielsweise kann ein Ausgangssignal aus der Tag-Vergleichsschaltung zusammen mit einem Zwangsfehl­ griffsignal in ein ODER-Gatter eingegeben werden. Falls ei­ nes der zwei Eingangssignale in das ODER-Gatter hoch ("high") ist, zeigt die Schaltung an, daß ein Fehlgriff auf­ getreten ist. Falls alternativ sowohl das Ausgangssignal aus der Tag-Vergleichsschaltung als auch das Zwangsfehlgriffsi­ gnal niedrig ("low") ist, dann zeigt die Schaltung an, daß ein Treffer aufgetreten ist und die Verarbeitung mit dem wiedergewonnenen Befehl fortgeführt werden kann.

Ein Nachteil dieser zusätzlichen Logikschaltungsanordnung besteht jedoch darin, daß eine zusätzliche Verzögerung ein­ gebracht wird. Die zusätzliche Verzögerung reduziert die Ge­ schwindigkeit der Schaltung, wodurch die Geschwindigkeit der Verarbeitungseinrichtung reduziert wird. Die zusätzliche Verzögerung bewirkt ferner, daß die Ergebnisse von der Tag-Vergleichsschaltung zu einem unterschiedlichen Zeitpunkt als die Ergebnisse von der Zwangsfehlgriffschaltung verfügbar sind. Die Verzögerung zwischen den Ergebnissen beeinflußt die Schaltungen, die dem dynamischen Tag-Vergleich nachge­ schaltet sind, indem es erforderlich ist, daß diese nachge­ schalteten Schaltungen die Unterschiede in den Verzögerungen zwischen den zwei Sätzen von Ergebnissen handhaben. Die zu­ sätzliche Logikschaltungsanordnung führt daher eine Verzöge­ rung ein, welche die Geschwindigkeit der gesamten Verarbei­ tungseinrichtung reduziert und die Schaltungsanordnung, die der Tag-Vergleichsschaltung nachgeschaltet ist, kompliziert.

Ein weiterer Nachteil dieser zusätzlichen Logikschaltungsan­ ordnung besteht darin, daß die Unterschiede im Zeitablauf zwischen den zwei Sätzen von Ergebnissen die Charakterisie­ rung und Bewertung eines Chips, der die Tag-Vergleichsschal­ tung beinhaltet, komplizieren. Die Bewertung der Vergleichs­ schaltung ist kompliziert, da sich das Verhalten des Chips abhängig davon unterscheidet, wo der Fehlgriff entsteht, d. h. ob derselbe von der Tag-Vergleichsschaltung oder von der Zwangsfehlgriffschaltung kommt. Die Charakterisierung ist kompliziert, da der Chip auf eine Art und Weise mit ei­ nem Fehlgriff von der Tag-Vergleichsschaltung und auf eine andere Art und Weise mit einem Fehlgriff von der Zwangsfehl­ griffschaltung arbeiten kann, wodurch der Chip basierend auf unterschiedlichen Eingangssignalen unterschiedlich arbeitet. Die Charakterisierung ist außerdem kompliziert, da der Un­ terschied im Zeitablauf bewirkt, daß die Aufgabe des Nach­ verfolgens der Geschwindigkeitswege schwieriger wird. Somit kompliziert die zusätzliche Logikschaltungsanordnung zusätz­ lich zum Einbringen von Verzögerungen auch die Bewertung und Charakterisierung eines Chips, der die dynamische Ver­ gleichsschaltungsanordnung enthält.

Als Alternative zu der zusätzlichen Logikschaltungsanordnung kann die dynamische Vergleichsschaltungsanordnung abgeändert werden, um die Zwangsfehlgriffsignale zu einem früheren Zeitpunkt zu erzeugen, wodurch die Ergebnisse des Zwangs­ fehlgriffes vor den Ergebnissen der Tag-Vergleichsschaltung auftreten würden. Diese Alternative ist jedoch nicht ohne weiteres zu erreichen oder ist vielleicht sogar überhaupt nicht ausführbar und würde ein erneutes Entwerfen der Logik­ schaltungsanordnung erfordern, die die Zwangsfehlgriffsigna­ le erzeugt, damit dieselben früher auftreten und gleich ge­ halten werden. Es ist daher schwierig, die Ergebnisse der Zwangsfehlgriffschaltung vor den Ergebnissen der Tag-Ver­ gleichsschaltung zu erzeugen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine dynamische Vergleichsschaltung zu schaffen, welche die Er­ gebnisse eines Zwangsfehlgriff Zeitablauf-konsistent mit den Ergebnissen von einem Adressenvergleich bereitstellen kann.

Diese Aufgabe wird durch eine dynamische Tag-Anpassungs­ schaltung gemäß Anspruch 1 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, eine dynamische Vergleichsschaltung bereitzustellen, welche die Ergebnisse von einer Zwangsfehlgriffschaltung schnell lie­ fert.

Ein weiterer Vorteil der vorliegenden Erfindung besteht dar­ in, eine dynamische Vergleichsschaltung bereitzustellen, welche die Charakterisierung eines Chips, der die dynamische Vergleichsschaltung enthält, vereinfacht.

Ein weiterer Vorteil der vorliegenden Erfindung besteht dar­ in, eine dynamische Vergleichsschaltung bereitzustellen, welche die Bewertung eines Chips, der die dynamische Ver­ gleichsschaltung enthält, vereinfacht.

Ein weiterer Vorteil der vorliegenden Erfindung besteht dar­ in, den Entwurf der Eingangszwangsfehlgriffsignale und der Schaltungen, die der Vergleichsschaltung nachgeschaltet sind, zu vereinfachen.

Zusätzliche Ziele und Vorteile und neuartige Merkmale der Erfindung werden in der nun folgenden Beschreibung darge­ stellt, die Fachleuten beim Lesen dieser Beschreibung oder beim Ausführen der Erfindung offensichtlich werden.

Um die vorhergehende Aufgabe und weitere Vorteile zu erfül­ len, weist eine dynamische Vergleichsschaltung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung eine Adressen­ vergleichsschaltung zum Empfangen eines ersten Adressensig­ nals und eines zweiten Adressensignals und zum Ausgeben ei­ nes Adressenfehlgriffsignals auf, wenn das erste Adressensi­ gnal und das zweite Adressensignal verschieden sind. Das er­ ste Adressensignal ist ein dynamisches Signal, während das zweite Adressensignal bei dem bevorzugten Ausführungsbei­ spiel ein statisches Signal ist. Die dynamische Vergleichs­ schaltung umfaßt ferner eine Zwangsfehlgriffschaltung zum Ausgeben eines Zwangsfehlgriffsignals beim Empfang von zu­ mindest einem Zwangsfehlgriffeingangssignal. Das Zwangsfehl­ griffeingangssignal erzwingt ungeachtet dessen, ob die zwei Adressensignale zueinander verschieden sind, zwischen dem ersten und dem zweiten Adressensignal einen Fehlgriff. Die Zwangsfehlgriffschaltung gibt ihr Zwangsfehlgriffssignal zu einem Zeitpunkt aus, der mit dem Zeitpunkt synchronisiert ist, zu dem die Adressenvergleichsschaltung ihr Adressen­ fehlgriffsignal ausgibt, derart, daß die Zwangsfehlgriff­ schaltung und die Adressenvergleichsschaltung ihre jeweili­ gen Ausgangssignale gleichzeitig zueinander erzeugen.

Mit der Erfindung erzeugt die dynamische Vergleichsschaltung eine Zeitablauf-konsistente Schaltung, welche den Entwurf der Schaltungsanordnung, die der Tag-Vergleichsschaltung so­ wohl nachgeschaltet als auch vorgeschaltet ist, vereinfacht, da das Zwangsfehlgriffausgangssignal gleichzeitig mit dem Adressenvergleichssignal erzeugt wird. Da der Zeitablauf konsistent ist, wird die Charakterisierung und Bewertung eines Chips, der die Tag-Vergleichsschaltung enthält, deut­ lich vereinfacht. Ferner erzeugt die Erfindung das Zwangs­ fehlgriffsignal auf eine Art und Weise, welche das Einbrin­ gen von zusätzlichen Verzögerungen nicht erfordert.

Die begleitenden Zeichnungen, die in der Spezifikation auf­ genommen sind und einen Teil derselben bilden, stellen ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prin­ zipien der Erfindung zu erklären. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet. Statt dessen soll die klare Darstellung der Prinzipien der Erfindung be­ tont werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen näher erläutert. Es zeigen:

Fig. 1 einen Stromlaufplan einer dynamischen Tag-Anpas­ sungsschaltung gemäß einem bevorzugten Ausfüh­ rungsbeispiel der Erfindung;

Fig. 2(A) einen Stromlaufplan eines EXKLUSIV-ODER-Gatters und eines Pull-down-Transistors, die in dem Strom­ laufplans von Fig. 1 gezeigt sind;

Fig. 2(B) einen Stromlaufplan eines Invertierers zur Verwen­ dung in der dynamischen Tag-Anpassungsschaltung von Fig. 1;

Fig. 3 einen Stromlaufplan einer Pull-up-Schaltung, die in dem Stromlaufplan von Fig. 1 gezeigt ist;

Fig. 4 einen Stromlaufplan einer Zwangsfehlgriffschal­ tung, die in dem Stromlaufplan von Fig. 1 gezeigt ist; und

Fig. 5 ein Zeitablaufdiagramm, das den Betrieb der dyna­ mischen Tag-Anpassungsschaltung von Fig. 1 dar­ stellt.

Im folgenden wird nun detailliert auf das bevorzugte Ausfüh­ rungsbeispiel der Erfindung Bezug genommen. Unter Bezugnahme auf Fig. 1 weist eine dynamische Tag-Anpassungsschaltung 10 gemäß einem bevorzugten Ausführungsbeispiel eine Adressen­ vergleichsschaltung 12, eine Zwangsfehlgriffschaltung 14 und eine Pull-up-Schaltung 16 auf. Die Tag-Vergleichsschaltung 10 wird vorzugsweise in Verbindung mit einem Cache-Speicher und genauer gesagt mit einem PA-7300LC-Mikroprozessor, der von Hewlett-Packard hergestellt wird, verwendet. Es sollte jedoch offensichtlich sein, daß die Tag-Anpassungsschaltung 10 sowohl bei anderen Cache-Speichern als auch sogar bei an­ deren Schaltungstypen verwendet werden kann.

Die Adressenvergleichsschaltung 12 bestimmt, ob ein Adres­ sensignal A, das von einem Cache-Tag-RAM erzeugt wird, und ein Adressensignal B, das von einem Adressenumsetzer erzeugt wird, verschieden sind. Das Cache-Tag-RAM und der Adressen­ umsetzer sind bekannte Elemente und sind demgemäß in den Zeichnungen weggelassen, um die Beschreibung der Erfindung zu vereinfachen. Falls sich die Adressensignale A und B un­ terscheiden, erzeugt die Adressenvergleichsschaltung 12 ein Fehlgriffsignal.

Die Zwangsfehlgriffschaltung 14 erzeugt beim Empfang eines beliebigen Zwangsfehlgriffseingangssignals, wie z. B. eines Zwangsfehlgriffssignals AH und eines Zwangsfehlgriffssignals BH, und beim Auftreten eines weiteren Ereignisses ein Zwangsfehlgriffausgangssignal. Wie es aus der nachfolgenden Beschreibung offensichtlich wird, erzwingt das Zwangsfehl­ griffausgangssignal, daß die Tag-Anpassungsschaltung 10 ar­ beitet, als ob ein Fehlgriff zwischen den zwei Adressensi­ gnalen A und B auftritt, ungeachtet dessen, ob die zwei Adressensignale zueinander verschieden sind. Das Zwangsfehl­ griffsignal AH und das Zwangsfehlgriffsignal BH werden durch eine herkömmliche Schaltungsanordnung erzeugt, welche wegge­ lassen wurde, um die Beschreibung der Erfindung zu verein­ fachen.

Das andere Ereignis zum Freigeben der Zwangsfehlgriffschal­ tung 14, um ein Zwangsfehlgriffausgangssignal zu erzeugen, ist der Empfang von zumindest einem Bit des Adressensignals A von dem Cache-Tag-RAM. Bei dem in Fig. 1 gezeigten Bei­ spiel empfängt die Zwangsfehlgriffschaltung 14 sowohl das neunte Bit des Adressensignals A als auch das neunte Bit ei­ nes Adressensignals NA. Das Adressensignal NA ist eine in­ vertierte Form des Adressensignals A während einer Bewer­ tungsphase des Betriebs für die Tag-Anpassungsschaltung 10 und wird mit dem Adressensignal A während einer Vorladephase des Betriebs niedrig gehalten. Es sollte offensichtlich sein, daß die Zwangsfehlgriffschaltung 14 alternativ andere Bits der Adressensignale A und NA empfangen kann, und daß das neunte Bit ausgewählt wurde, da das Bit zweckmäßiger­ weise in unmittelbarer Nähe der Tag-Anpassungsschaltung 10 angeordnet wurde.

Vor der Erzeugung eines Fehlgriffsignals entweder durch die Adressenvergleichsschaltung 12 oder die Zwangsfehlgriff­ schaltung 14 empfängt die Pull-up-Schaltung 16 ein Taktsi­ gnal CK und lädt einen Kondensator 24 auf ein Potential vor, wodurch an eine Signalleitung TREFFER-1 ("HIT1") ein logi­ scher Wert von "1" angelegt wird. Der Kondensator 24 stellt vorzugsweise die kapazitive Komponente der Signalleitung TREFFER-1 dar, wobei derselbe jedoch zusätzlich oder alter­ nativ ein diskretes kapazitives Element oder die kapazitive Komponente der Feldeffekttransistoren, die mit der Signal­ leitung TREFFER-1 verbunden sind, aufweisen kann.

Die Adressenvergleichsschaltung 12 umfaßt, wie es sehr de­ tailliert in Fig. 1 gezeigt ist, eine Mehrzahl von EXKLUSIV-ODER-Gattern 18 und Transistoren 20, wobei lediglich ein Paar derselben gezeigt ist. Jedes EXKLUSIV-ODER-Gatter 18 empfängt ein Bit des Adressensignals A von dem Cache-Tag-RAM, das gleiche Bit des Adressensignals NA und das gleiche Bit des Adressensignals B von dem Adressenumsetzer. Die EXKLUSIV-ODER-Gatter 18 arbeiten derart, um lediglich dann ein hohes Signal auszugeben, wenn das Adressensignal A hoch und B niedrig ist, oder wenn das Adressensignal NA hoch und das Adressensignal B niedrig ist. In diesen Situationen sind die Adressensignale A und B zueinander verschieden, wobei der Transistor 20, der den ungleichen Adressen zugeordnet ist, an seinem Gateanschluß ein hohes Signal empfängt, wo­ durch derselbe leitfähig wird. Nachdem der Transistor 20 leitfähig ist, wird der vorgeladene Kondensator 24 entladen, wobei das Potential auf der Leitung TREFFER-1 auf Masse ab­ fällt.

Wenn sich eines der Bits in den Adressensignalen A und B voneinander unterscheidet, schaltet somit das Ausgangssignal aus diesem jeweiligen Exklusiv-ODER-Gatter 18 den zugeordne­ ten Transistor 20 ein, um den Kondensator 24 zu entladen, und um dadurch anzuzeigen, daß ein Fehlgriff aufgetreten ist. Falls andererseits alle Bits der Adressensignale A und B zueinander gleich sind, dann wird das Ausgangssignal jedes EXKLUSIV-ODER-Gatters 18 ein niedriges Signal sein, worauf­ hin keiner der Transistoren 20 leitfähig wird. Da die Tran­ sistoren 20 nicht eingeschaltet sind, wenn die Adressensi­ gnale A und B zueinander gleich sind, wird das Potential auf der Leitung TREFFER-1 nicht entladen, sondern bleibt viel­ mehr hoch, um anzuzeigen, daß ein Treffer aufgetreten ist.

Die Tag-Anpassungsschaltung 10 umfaßt ferner einen Tran­ sistor 22 mit einem Gateanschluß, der mit dem Taktsignal CK verbunden ist, mit einem Drainanschluß, der mit den Source­ anschlüssen der Transistoren 20 verbunden ist, und mit einem Sourceanschluß, der mit Masse verbunden ist. Der Transistor 22 ist nicht leitfähig, wenn das Taktsignal niedrig ist, was dem entspricht, wenn die Pull-up-Schaltung 16 die Leitung TREFFER-1 vorlädt. Als Ergebnis kann die TREFFER-1-Leitung mittels der Adressenvergleichsschaltung 12 während der Vor­ ladephase des Betriebs für die Tag-Anpassungsschaltung 10 nicht mit Masse verbunden werden. Wenn das Taktsignal CK hoch wird, wodurch die Tag-Anpassungsschaltung 10 in der Be­ wertungsphase des Betriebs plaziert wird, verbindet der Transistor 22 jedoch die Sourceanschlüsse der Transistoren 20 mit Masse, wodurch die Adressenvergleichsschaltung 12 das Potential auf der Leitung TREFFER-1 entladen kann, falls die Adressen A und B nicht miteinander übereinstimmen.

Nun wird auf Fig. 2(A) Bezug genommen. Das EXKLUSIV-ODER-Gatter 18 umfaßt ein erstes Paar von MOSFET-Transistoren 31 und 32, deren Sourceanschlüsse und Drainanschlüsse miteinan­ der verbunden sind, und ein zweites Paar von MOSFET-Transi­ storen 33 und 34, deren Sourceanschlüsse und Drainanschlüsse miteinander verbunden sind. Das erste Paar der MOSFET-Tran­ sistoren 31 und 32 empfängt ein Bit des Adressensignals A an ihren Drainanschlüssen, während das zweite Paar der MOSFET-Transistoren 33 und 34 das gleiche eine Bit des invertierten Adressensignals NA empfängt. Der Gateanschluß des MOSFET-Transistors 31 empfängt das gleiche eine Bit eines Adressen­ signals NB, welches das invertierte Adressensignal B ist, und der MOSFET-Transistor 32 weist einen Invertierer an sei­ nem Gateanschluß auf, um das Bit von dem Adressensignal B zu empfangen. Hinsichtlich des anderen Paars der MOSFET-Transi­ storen 33 und 34 weist der MOSFET-Transistor 33 einen Inver­ tierer an seinem Gateanschluß zum Empfangen des Bits von dem Adressensignal NB auf, wobei der MOSFET-Transistor 34 das Bit von dem Adressensignal B an seinem Gateanschluß emp­ fängt.

Während der Bewertungsphase des Betriebs ist lediglich ein Paar der MOSFET-Transistoren 31 und 32 oder 33 und 34 leit­ fähig. Genauer gesagt, wenn das Bit des Adressensignals B hoch ist, dann sind die MOSFET-Transistoren 33 und 34 leit­ fähig, und wenn das Bit des Adressensignals B niedrig ist, dann sind die MOSFET-Transistoren 31 und 32 leitfähig. Fer­ ner ist lediglich eines der Bits von dem Adressensignal A oder von dem Adressensignal NA hoch.

Wenn beide Bits von den Adressensignalen A und B niedrig sind, sind folglich die MOSFET-Transistoren 31 und 32 leit­ fähig, wobei dieselben bewirken, daß der niedrige Wert von dem Adressensignal A zu dem Gateanschluß des Transistors 20 durchgeführt wird. Falls andererseits beide Bits von den Adressensignalen A und B hoch sind, dann sind die MOSFET-Transistoren 33 und 34 leitfähig, wobei dieselben bewirken, daß der niedrige Wert von dem Adressensignal NA zu dem Gate­ anschluß des Transistors durchgeführt wird. Wenn die Bits von den Adressensignalen A und B zueinander gleich sind, bleibt folglich das Ausgangssignal des EXKLUSIV-ODER-Gatters 18 niedrig, der Transistor 20 bleibt weiterhin nicht-leit­ fähig und der Kondensator 24 bleibt weiterhin auf dem Poten­ tial vorgeladen. Wenn sich im Gegensatz dazu die Bits von den Adressensignalen A und B unterscheiden, wird das eine Paar der MOSFET-Transistoren 31 und 32 oder 33 und 34, wel­ ches leitfähig ist, einen hohen Wert entweder von dem Adres­ sensignal A oder NA durchführen, um den Transistor 20 einzu­ schalten und den Kondensator 24 zu entladen, wodurch ange­ zeigt wird, daß ein Fehlgriff aufgetreten ist.

Eine Schaltung zum Invertieren des Adressensignals B in das Adressensignal NB ist in Fig. 2(B) gezeigt und weist ein Paar von MOSFET-Transistoren 37 und 38 auf. Der Sourcean­ schluß des MOSFET-Transistors 37 ist mit einer Spannungs­ quelle V_DD verbunden, der Drainanschluß desselben ist mit dem Drainanschluß des MOSFET-Transistors 38 verbunden und an dem Gateanschluß desselben ist ein Invertierer angeordnet, welcher sowohl mit dem Gateanschluß des MOSFET-Transistors 38 als auch mit dem Adressensignal B verbunden ist. Der MOSFET-Transistor 37 ist gemäß der üblichen Darstellung von PFETs mit einem Invertierer an seinem Gateanschluß darge­ stellt. Der Sourceanschluß des MOSFET-Transistors 38 ist mit Masse GND verbunden, wobei der gemeinsame Anschluß zwischen dem Drainanschluß des MOSFET-Transistors 38 und dem Source­ anschluß des MOSFET-Transistors 37 das Adressensignal NB er­ zeugt. Die Schaltung in Fig. 2 (B) arbeitet auf eine bekann­ te Art und Weise, indem bewirkt wird, daß der MOSFET-Transi­ stor 38 leitet und das Adressensignal NB auf Masse legt, wenn das Adressensignal B hoch ist, und indem bewirkt wird, daß der MOSFET-Transistor 37 leitet und das Adressensignal NB auf die Spannungsquelle V_DD legt, wenn das Adressensignal B niedrig ist.

Eine detailliertere schematische Darstellung der Pull-up-Schaltung 16 ist in Fig. 3 gezeigt und weist ein Paar von MOSFET-Transistoren 43 und 44 zum Invertieren des Signals auf der TREFFER-1-Leitung auf. Wenn ein Treffer bei der Tag-Vergleichsschaltung 10 auftritt, ist die TREFFER-1-Lei­ tung bei dem gezeigten Beispiel hoch (TREFFER-H), und wird nach dem Durchlaufen der invertierenden MOSFET-Transistoren 43 und 44 niedrig (TREFFER-N). Die Pull-up-Schaltung 16 um­ faßt ferner einen PFET-Transistor 41 zum Empfangen des Takt­ signals CK an seinem Gateanschluß und zum Vorladen des Kon­ densators 24, und damit der Leitung TREFFER-1, während des Niederphasenabschnittes des Taktsignals CK.

Die Schaltung 16 umfaßt ferner einen MOSFET-Transistor 42 zum Halten oder Speichern des Potentials auf der Leitung TREFFER-1. Die Schaltung 16 hält vorzugsweise das Potential auf der Leitung TREFFER-1, da eine gewisse Ableitung über die Zwangsfehlgriffschaltung 14 oder über den Transistor 20 auftreten kann. Wenn das Signal auf der Leitung TREFFER-1 hoch ist, wird der Transistor 42 leitfähig, um das Signal auf die Spannungsquelle V_DD zu legen. Wenn andererseits das Signal auf der Leitung TREFFER-1 niedrig ist, weist die Schaltung 16 einen MOSFET-Transistor 45 auf, um das Nieder­ pegelsignal auf Masse GND zu legen.

Nun wird auf Fig. 4 Bezug genommen. Die Zwangsfehlgriff­ schaltung 16 weist MOSFET-Transistoren 51 bis 54 auf. Die MOSFET-Transistoren 51 und 53 empfangen die Zwangsfehlgriff­ signale AH bzw. BH an ihren Gateanschlüssen, wobei jeweils ihre Sourceanschlüsse miteinander und ihre Drainanschlüsse miteinander verbunden sind. Die Drainanschlüsse der Transi­ storen 51 und 53 sind ferner auf die Leitung TREFFER-1 ge­ legt. Die MOSFET-Transistoren 52 und 54 empfangen ein Bit der Adressensignale A bzw. NA an ihren Gateanschlüssen, wo­ bei ihre Sourceanschlüsse miteinander und ihre Drainan­ schlüsse miteinander verbunden sind. Die Drainanschlüsse der MOSFET-Transistoren 52 und 54 sind mit den Sourceanschlüssen der MOSFET-Transistoren 51 und 53 verbunden, wodurch eine Leitung I1 definiert wird, und ihre Sourceanschlüsse sind mit einer Leitung TREFFER-G verbunden, welche, wie es in Fig. 1 gezeigt ist, mit dem Transistor 22 und somit mit Mas­ se GND verbunden ist, während das Taktsignal CK hoch ist.

Die Zwangsfehlgriffschaltung 16 arbeitet derart, daß die MOSFET-Transistoren 51 und 53 nicht leiten und das Potential auf der Leitung TREFFER-1 nicht durch die Zwangsfehlgriff­ schaltung 16 beeinflußt wird, wenn weder das Zwangsfehl­ griffsignal AH noch BH ankommt. Wenn andererseits entweder einer oder sogar beide der Transistoren 51 oder 53 leitfähig werden, wird einer oder werden beide der Transistoren 51 oder 53 leitfähig und die Leitung TREFFER-1 wird auf die Zwischenleitung I1 gelegt. Sobald die Adressensignale A und NA ankommen, wird einer der zwei Transistoren 52 oder 54 leitfähig, um zu ermöglichen, daß der Kondensator 24 mittels eines Stromwegs über die Zwangsfehlgriffschaltung 16 und den Transistor 22 nach Masse entladen wird.

Der Betrieb der gesamten dynamischen Tag-Anpassungsschaltung 10 wird nun bezugnehmend auf die Fig. 1 bis 4 und zusätzlich zu einem in Fig. 5 gezeigten Zeitablaufdiagramm zusammenge­ faßt. Während der Vorladephase des Betriebs, während das Taktsignal CK niedrig ist, lädt der MOSFET-Transistor 41 in der Pull-up-Schaltung 16 den Kondensator 24 im wesentlichen auf das Potential V_DD vor. Als nächstes tritt daraufhin die Bewertungsphase auf, die von der Adressenvergleichsschaltung 12 und der Zwangsfehlgriffschaltung 14 durchgeführt wird, während das Taktsignal hoch ist. Genauer gesagt basiert der Zeitablauf der Bewertung auf dem Eintreffen der dynamischen Adressensignale A und NA, welche während des Vorladens nied­ rig gehalten werden. Das Adressensignal B und die Zwangs­ fehlgriffsignale AH und BH sind statische Signale und müssen vor dem Eintreffen der Adressensignale A und NA, und bis das Taktsignal CK niedrig wird, stabil sein.

Basierend auf den Ergebnissen der Adressenvergleichsschal­ tung 12 und der Zwangsfehlgriffschaltung 14 bleibt das Po­ tential an dem Kondensator 24 und auf der Leitung TREFFER-1 entweder hoch, um einen Treffer anzuzeigen, oder wird nach Masse entladen, um einen Fehlgriff anzuzeigen, wobei der Fehlgriff entweder ein Adressenfehlgriff oder ein Zwangs­ fehlgriff sein kann. Das Potential auf der Leitung TREFFER-1 wird von der Pull-up-Schaltung 16 invertiert und auf eine Leitung TREFFER-N ausgegeben.

Da die Zwangsfehlgriffschaltung 16 zumindest ein Bit von dem Adressensignal A empfängt, gibt die Zwangsfehlgriffschaltung 14 vorteilhafterweise ihre Ergebnisse zum gleichen Zeitpunkt aus, zu dem die Adressenvergleichsschaltung 12 ihre Ergeb­ nisse ausgibt. Dieser konsistente Zeitablauf zwischen einem Zwangsfehlgriff und einem Adressenfehlgriff vereinfacht die Charakterisierung und Bewertung eines Chips oder einer Schaltung, die die Tag-Anpassungsschaltung 10 enthält, weit­ gehend.

Mit der Erfindung wird das Ausgangssignal der Adressenver­ gleichsschaltung 12 nicht zusammen mit einem Zwangsfehl­ griffsignal durchgeschaltet, wie es bei früheren Cache-Spei­ chern der Fall war. Vielmehr beseitigt die Zwangsfehlgriff­ schaltung 14 dieses zusätzliche Gatter und folglich die Ver­ zögerung, die dem Gatter zugeordnet ist. Da die Zwangsfehl­ griffschaltung 14 ihr Ausgangssignal zum gleichen Zeitpunkt wie die Adressenvergleichsschaltung erzeugt, wird der Ent­ wurf der Schaltungen, die der Tag-Anpassungsschaltung 10 nachgeschaltet sind, nicht durch eine Verzögerung zwischen den unterschiedlichen Fehlgrifftypen, nämlich einem Zwangs­ fehlgriff und einem Adressenfehlgriff, beeinflußt. Die Cache-Speicher, die die Tag-Anpassungsschaltung 10 enthal­ ten, können ferner mit höheren Geschwindigkeiten arbeiten, da die Zwangsfehlgriffausgangssignale bezüglich der Adres­ senfehlgriffsignale nicht verzögert sind.

Die vorhergehende Beschreibung des bevorzugten Ausführungs­ beispiels der Erfindung wurde zum Zwecke der Darstellung und Beschreibung vorgestellt. Es ist nicht beabsichtigt, daß die Beschreibung erschöpfend ist oder die Erfindung auf die ge­ naue offenbarte Form begrenzt. Bezüglich der vorhergehenden dargestellten Lehre sind viele Modifikationen und Änderungen möglich.

Während die Erfindung vorzugsweise mit MOSFET-Transistoren implementiert ist, kann die Tag-Anpassungsschaltung bei­ spielsweise alternativ mit einem anderen Technologietyp implementiert werden. Obwohl beschrieben wurde, daß die Zwangsfehlgriffschaltung 16 sowohl das Zwangsfehlgriffsignal AH als auch das Zwangsfehlgriffsignal BH empfängt, kann die Zwangsfehlgriffschaltung 14 auch eine größere oder kleinere Anzahl von Zwangsfehlgriffeingangssignalen empfangen.

Claims (10)

1. Dynamische Tag-Anpassungsschaltung (10) mit folgenden Merkmalen:

einer Adressenvergleichsschaltung (12) zum Empfangen ei­ nes ersten Adressensignals (A) und eines zweiten Adres­ sensignals (B) und zum Erzeugen eines Adressenfehlgriff­ signals als Ausgangssignal der Adressenvergleichsschal­ tung (12), wenn das erste Adressensignal (A) und das zweite Adressensignal (B) verschieden sind; und
einer Zwangsfehlgriffschaltung (14) zum Erzeugen eines Zwangsfehlgriffsignals als Ausgangssignal der Zwangs­ fehlgriffschaltung (14) beim Empfang von zumindest einem Zwangsfehlgriffeingangssignal, wobei das Zwangsfehl­ griffeingangssignal zwischen dem ersten Adressensignal (A) und dem zweiten Adressensignal (B) ungeachtet dessen einen Fehlgriff erzwingt, ob das erste Adressensignal (A) und das zweite Adressensignal (B) verschieden sind;
wobei die erste Zwangsfehlgriffschaltung (14) das Zwangsfehlgriffsignal zu einem Zeitpunkt ausgibt, der mit dem Zeitpunkt synchronisiert ist, wenn die Adressen­ vergleichsschaltung (12) das Adressenfehlgriffsignal ausgibt, derart, daß die Zwangsfehlgriffschaltung (14) und die Adressenvergleichsschaltung (12) ihre jeweiligen Ausgangssignale jeweils gleichzeitig zueinander erzeu­ gen.

2. Die Tag-Vergleichsschaltung gemäß Anspruch 1, bei der das erste Adressensignal (A) ein Cache-Tag-RAM-Adressen­ signal ist.

3. Die Tag-Vergleichsschaltung gemäß Anspruch 1 oder 2, bei der das zweite Adressensignal (B) ein Adressenumsetzer­ adressensignal ist.

4. Die Tag-Vergleichsschaltung gemäß einem der vorhergehen­ den Ansprüche 1 bis 3, bei der die Adressenvergleichs­ schaltung (12) ein EXKLUSIV-ODER-Gatter (18) für jedes Bit des ersten (A) und des zweiten (B) Adressensignals aufweist, wobei jedes EXKLUSIV-ODER-Gatter (18) ein je­ weiliges Bit des ersten Adressensignals (A), ein inver­ tiertes jeweiliges Bit (NA) des ersten Adressensignals (A) und ein jeweiliges Bit des zweiten Adressensignals (B) empfängt.

5. Die Tag-Vergleichsschaltung gemäß einem der vorhergehen­ den Ansprüche 1 bis 4, bei der die Zwangsfehlgriffschal­ tung (14) eine Einrichtung (52) zum Empfangen von zumin­ dest einem Bit des ersten Adressensignals (A) und zum Sperren einer Erzeugung des Zwangsfehlgriffsignals auf­ weist, bis die Zwangsfehlgriffschaltung (14) das zumin­ dest eine Bit des ersten Adressensignals (A) empfängt.

6. Die Tag-Vergleichsschaltung gemäß einem der vorhergehen­ den Ansprüche 1 bis 5, bei der die Zwangsfehlgriffschal­ tung (14) folgende Merkmale aufweist:
einen ersten MOSFET-Transistor (51) mit einem ersten Sourceanschluß, einem ersten Drainanschluß und einem er­ sten Gateanschluß, wobei das zumindest eine Zwangsfehl­ griffeingangssignal an den ersten Gateanschluß angelegt ist, und der erste Drainanschluß als der Ausgang der Zwangsfehlgriffschaltung dient, wobei der Ausgang der Zwangsfehlgriffschaltung (14) mit einem Potential vorge­ laden ist;
einen zweiten MOSFET-Transistor (52) mit einem zweiten Sourceanschluß, einem zweiten Drainanschluß und einem zweiten Gateanschluß, wobei der zweite Sourceanschluß mit Masse verbunden ist, wobei der zweite Gateanschluß zumindest ein Bit des ersten Adressensignals (A) emp­ fängt, und wobei der zweite Drainanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) ver­ bunden ist; und
einen dritten MOSFET-Transistor (54) mit einem dritten Sourceanschluß, einem dritten Drainanschluß und einem dritten Gateanschluß, wobei der dritte Sourceanschluß mit Masse verbunden ist, wobei der dritte Gateanschluß ein invertiertes Bit (NA) des ersten Adressensignals (A) empfängt, und wobei der dritte Drainanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) verbunden ist;
wobei das Zwangsfehlgriffsignal bewirkt, daß der erste MOSFET-Transistor (51) leitet, und wobei das eine Bit des ersten Adressensignals (A) bewirkt, daß entweder der zweite MOSFET-Transistor (52) oder der dritte MOSFET-Transistor (54) leitet;
wobei das Zwangsfehlgriffeingangssignal den Ausgang der Zwangsfehlgriffschaltung (14) lediglich beim Empfang des einen Bits (A) und des invertierten einen Bits (NA) des ersten Adressensignals (A) nach Masse entlädt.

7. Die Tag-Vergleichsschaltung gemäß Anspruch 6, die ferner einen vierten MOSFET-Transistor (53) mit einem vierten Drainanschluß, einem vierten Gateanschluß und einem vierten Sourceanschluß aufweist, wobei der vierte Gate­ anschluß ein zweites Zwangsfehlgriffeingangssignal emp­ fängt, wobei der vierte Drainanschluß als der Ausgang der Zwangsfehlgriffschaltung (14) dient, und wobei der vierte Sourceanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) verbunden ist.

8. Die Tag-Vergleichsschaltung gemäß einer der vorhergehen­ den Ansprüche 1 bis 7, die ferner eine Vorladeschaltung (16) zum Vorladen des Ausgangs der Adressenvergleichs­ schaltung (12) auf ein Potential aufweist, wobei die Zwangsfehlgriffschaltung (16) das Zwangsfehlgriffsignal durch Entladen des Potentials über die Zwangsfehlgriff­ schaltung (16) nach Masse entlädt, und wobei die Adres­ senvergleichsschaltung (12) das Adressenfehlgriffsignal durch Entladen des Potentials über einen Transistor (20) erzeugt.

9. Die Tag-Vergleichsschaltung gemäß Anspruch 8, bei der die Vorladeschaltung (16) ein Taktsignal (CK) empfängt und der Ausgang der Adressenvergleichsschaltung (12) mit dem Ausgang der Zwangsfehlgriffschaltung (14) verbunden ist, wobei die Vorladeschaltung (16) den Ausgang der Adressenvergleichsschaltung (12) auf das Potential vor­ lädt, wenn sich das Taktsignal (CK) auf einem ersten logischen Pegel befindet, und wobei die Adressenver­ gleichsschaltung (12) das erste Adressensignal (A) mit dem zweiten Adressensignal (B) zu einem Zeitpunkt ver­ gleicht, während sich das Taktsignal (CK) auf einem zweiten logischen Pegel befindet, der unmittelbar auf den ersten logischen Pegel folgt.