DE1964153B2

DE1964153B2 - Schaltungsanordnung zur Paritätsprüfung

Info

Publication number: DE1964153B2
Application number: DE1964153A
Authority: DE
Inventors: Christos B. Canton Mass. Kapsambelis (V.St.A.)
Original assignee: Servo Corp Of America Hicksville Ny (vsta)
Current assignee: Servo Corp Of America Hicksville Ny (vsta)
Priority date: 1968-12-30
Filing date: 1969-12-22
Publication date: 1978-09-28
Also published as: FR2027381A1; US3530433A; DE1964153A1; BE743834A

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Paritätsprüfung zur Verwendung in Identifizierungsanlagen für Fahrzeuge.

In vorhandenen Identifizierungsanlagen für Fahrzeuge ist es oft notwendig oder erwünscht, für eine Einrichtung zu sorgen, mit der verifiziert wird, ob eine codierte Information richtig von einem Fahrzeug abgetastet oder von diesem abgegeben wird, um an einer bestimmten Stelle identifiziert zu werden. Eine große Anzahl von Schaltungsanordnungen ist derzeit verfügbar, um die Richtigkeit von codierter Information festzustellen, die von einem codierten Fahrzeug empfangen oder abgetastet worden ist. Solche Schaltungen sind Impuls- und Binär-Ziffern-Zähler, Redundanz-Prüfungsschaltungen, Überwachungsschaltungen zum Wiedererkennen von Coden eines vorgegebenen Formats (z. B. m-von-n-Code), algebraische Code-Paritätsprüfungs-Schaltungen und arithmetische Code-Paritäts-Prüfungs-Schaltungen.

Eine bekannte Schaltungsanordnung zur Paritätsprüfung für informationsverarbeitende Anlagen, zur Prüfung einer Reihe von aufeinanderfolgenden Signalen, die jedes einen bestimmten Wert haben, und einem Paritätssignal mit einem bestimmten Wert, die beispielsweise von Code-Elementen am Objekt abgetastet sind, mit einem Signalspeicher und einer Kontrollschaltung, der ein die Art ces jeweiligen Eingangssignals anzeigendes Signal zugeführt wird, und die in Abhängig-

keit von der Art des jeweiligen Eingangssignals Steuersignale liefert, ist zur Prüfung von Paritätssignaien ausgelegt, die auf die Weise errechnet werden, daß die einzelnen Signale mit Gewichten bewertet werden, die jeweils den doppelten Wert des Gewichtes der vorangehenden Ziffernstelle haben, wobei im Elfermodul gezählt wird, die bewerteten Signale addiert werden, und das Elferkomplement der Summe gebildet wird (US-PS 31 83 482).

Durch die Erfindung soll eine Schaltungsanordnung zur Paritätsprüfung verfügbar gemacht werden, die zur Prüfung von Paritätssignalen nach dem »arithmetischen UlC-Code« ausgelegt ist (UIC-Merkblatt 438-2). Entsprechend dem arithmetischen UlC-Code wird der Wert einer Paritätsprüfungszahl Rc, die in eine Nachricht zusammen mit einer Vielzahl von Ziffern ao...a„ eincodiert werden soll, die jede einen Wert zwischen Null und 9 haben, wie folgt bestimmt: (a) die Ziffern in den geraden Stellen (von rechfi gezählt) werden mit ihren tatsächlichen Dezimalwerten genommen (entsprechend einer Multiplikation mit 1), (b) die Werte der Ziffern in den ungeraden Steilen (wieder von rechts gezählt) werden mit 2 multipliziert, (c) eine Summe der Werte der Ziffern in den geraden Stellen und der Einer- und Zehner-Ziffern der Produkte, die 2> durch Multiplizieren der Ziffernwerte in den ungeraden Stellen mit 2 erhalten wird, wird dann gebildet, und (d) der Wert der Einer-Ziffer der Summe wird von 10 subtrahiert, um den Wert der Paritätsprüfungszahl /?czu erhalten. 1«

Mathematisch können die beschriebenen Rechenvorgänge (a—d) wie folgt angeschrieben werden:

Rechengänge (a) und (b)

„_i-(- 2a„ i^r>

K... + a

K = ao für eine gei ade Zahl von Ziffern oder

K = 2a₀ für eine ungerade Zahl von Ziffern gilt;

Rechengang (c)

a„-\ + a_n-j + ... + (Summe der Werte von Einer- und Zehnerziffern, sofern vorhanden, des Produkts 2a„)

+ (Summe der Werte von Einer- und 4^r> Zehner-Ziffern, sofern vorhanden, des Produkts 2a„-₂)

+ usw. = 10 7"+ U

wobei U der Wert der Einer-Ziffer der Summe und T der Wert der Zehner-Ziffer der Summe ist; und ">o

Rechengang (d)

10- U= Rc

Ausgehend von der bekannten Schaltungsanordnung, v> die für Elfer-Komplement-Paritätssignale ausgelegt ist, wird diese Aufgabe durch die im Kennzeichenteil des Anspruchs 1 aufgeführten Maßnahmen gelöst.

Spezielle Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. to

Die Erfindung soll an Hand der Zeichnung näher erläutert werden; es zeigt

F i g. 1 ein schematisches Blockschaltbild einer Identifizierungsanlage für codierte Fahrzeuge, die mit einer Paritätsprüfungsschaltung nach der Erfindung arbeitet b^r> und

F i g. 2 im Detail die Paritätsprüfungsschaltung nach Fig. 1.

Identifizierungsanlage für codierte Fahrzeuge
Fig. 1

In F i g. 1 ist als schematisches Blockschaltbild eine Identifizierungs^nlage 1 für codierte Fahrzeuge dargestellt, die mit einer erfindungsgemäßen Paritätsprüfungsschaltung 7 arbeitet Gemäß F i g. 1 weist die Identifizierungsanlage 1 eine Abtastvorrichtung 2 auf, die so ausgebildet ist, daß sie vertikal eine codierte Markierung 3 abtastet, die an einem Fahrzeug V befestigt ist und Signale liefert, die die informationsstükke repräsentieren, die in die Markierung 3 codiert sind. Wie in F i g. 1 herausgezogen dargestellt ist, weisen die Informationsstücke, die in die Markierung 3 codiert sind, ein START-Steuerwort, zehn Code-Ziffern ao... a», ein STOP-Steuerwort, und eine Paritätsprüfungszahl Rc auf.

Ein Normierer 4, der mit dem Abtastgerät 2 verbunden ist, arbeitet in der Weise, daß die Signale vom Abtastgerät 2 in Signale mit normierter Amplitude umgewandelt werden und eine Logik- und Code-Convertereinheit 6, die mit dem Normierer 4 verbunden ist, arbeitet in der Weise, daß die normierten Signale vom Normierer 4 in binärcodierte Signale umgewandelt werden, nacheinander in eine Vielzahl von Speicherregistern 8 eingegeben und dort gespeichert werden. Verschiedene der binärcodierten Signale, die durch die Logik- und Code-Convertereinheit 6 geliefert worden sind, nämlich die codierten Signale, die die Ziffern ao... ag repräsentieren und die Paritätsprüfungszahl Rc werden auch nacheinander der Paritätsprüfungsschaltung 7 zugeführt. VERSCHIEBE-Signale entsprechend den codierten Signalen werden ebenfalls von der Logik- und Code-Converter-Einheit 6 erzeugt und der Paritätsprüfungsschaltung 7 zugeführt.

Wie noch näher erläutert wird, arbeitet die Paritätsprüfungsschaltung 7 unter Steuerung durch die VERSCHIEBE-Signale, die vom Logik- und Code-Converter 6 erzeugt worden sind und einem START-Signal von den Speicherregistern 8, um die Richtigkeit oder Fehlerhaftigkeit der codierten Information festzustellen, die mit dem Abtastgerät 2 von der Markierung 3 abgeleitet worden ist. Wenn die von der codierten Markierung 3 abgeleitete Information von der Paritätsprüfungsschaltung 7 als richtig festgestellt worden ist, wird von dieser ein Ausgangssignal erzeugt, und einem UND-Gatter 9 zugeführt. Ein zweites Eingangssignal wird vom UND-Gatter 9 von der Markierungsdaten-Erkennungsanordnung 10 erhalten, wenn von der Markierungsdaten-Erkennungsanordnung 10 bei Abschluß eines Markierungsablegevorgangs festgestellt worden ist, daß der Inhalt des Speicherregisters 8 gültige Markierungsdaten betrifft, im Gegensatz zu Störsignalen. Wenn beide Eingangssignale im UND-Gatter 9 aufgenommen worden sind, wird vom UND-Gatter 9 ein ÜBERTRAGUNGS-Signal erzeugt, und den Speicherregistern 8 zugeführt, um die codierten Signale, die die Ziffern a₀.. - a₉ und die Paritätsprüfungszahl R_c repräsentieren, in Code-Converter 11 zu übertragen. Wenn vom UND-Gatter 9 kein ÜBERTRAGUNGS-Signal erzeugt wird, wird die Übertragung der codierten Signale verhindert.

Der Code-Converter dient dazu, die binär codierten Signale von den Speicherregistern 8 in Signale umzuwandeln, die zur weiteren Verarbeitung geeignet sind. Ein Reihenbildner 12, der dem Code-Converter 11 angeschlossen ist, setzt die Signale vom Code-Converter 11 in Reihenform um, und diese Signale werden dann einer geeigneten Ausgangsvorrichtung 14 zugeführt.

Codierte Markierung — F i g. 1

Die codierte Markierung 3 nach F i g. 1 ist vorzugsweise eine rückstrahlende Markierung, wie sie in der US-Patentschrift 32 25 177 beschrieben ist.

Kurz gesagt, die codierte Markierung 3 wird aus rechteckigen, rückstrahlenden Streifen in den Farben orange, blau und weiß und nichtrückstrahlenden schwarzen Streifen zusammengesetzt. Die rückstrahlenden Streifen können einen auftreffenden Lichtstrahl auf den Auftreffweg zurückreflektieren. Die schwarzen Streifen können nicht rückstrahlen. Die Markierung 3 ist in geeigneter Weise codiert, beispielsweise in einem zweistelligen Code zur Basis 4, indem verschiedene Kombinationen von zwei Streifen, nämlich rückstrahlende Streifen in den Farben orange, blau und weiß, und nichtrückstrahlende schwarze Streifen kombiniert werden, so daß sie in einer bestimmten Reihenfolge die erwähnten Informationsstücke darstellen, nämlich das START-Steuerwort, die verschiedenen Ziffern ao... ag das STOP-Steuerwort, und die Paritätsprüfungszahl R_C-Üblicherweise kann jede der codierten Ziffern ao... ag einen Dezimalwert zwischen Null und 9 haben. Diese rechteckigen Markierungsstreifen sind auf der Seite des Fahrzeuges V in einer vertikalen Folge montiert, wobei jeder Streifen horizontal orientiert ist.

Der Dezimalwert der Paritätsprüfungszahl Rc, die in die Markierung 3 nach F i g. 1 codiert ist, wird aus dem beschriebenen arithmetischen UIC-Code abgeleitet, indem die erforderlichen Rechengänge mit den Werten der Ziffern ao ... ag in der beschriebenen Weise durchgeführt werden. Wie für den arithmetischen UIC-Code erläutert, werden also die Ziffern ao, a2, βΑ, a^ und at (d. h. die Ziffern in den »geraden« Stellen, von rechts gezählt) mit ihren tatsächlichen Dezimalwerten genommen, und die Werte der Ziffern a\, a^ as, ai und ag (d. h. die Ziffern in den »ungeraden« Stellen, gezählt von rechts) werden mit 2 multipliziert. Die Summe von ao, β2, a*, a₆ und as, und die Einer- und Zehner-Ziffern (soweit vorhanden) der Produkte 2ai, 2a3, 2as, 2a7 und 2a9 wird dann gebildet

Der Wert der Einer-Ziffer der Summe wird dann von 10 abgezogen, um den Wert der Paritätsprüfungszahl Rc zu bilden, die den speziellen Werten der Ziffern ao... ag entspricht.

Betriebsweise — F i g. 1

Die in F i g. 1 dargestellte Identifizierungsanlage 1 arbeitet wie folgt. Wenn das Fahrzeug V, das die codierte rückstrahlende Markierung 3 trägt, das Abtastgerät 2 passiert, tastet das Abtastgerät 2 die verschiedenen Streifen der Markierung 3 nacheinander ab und liefert eine Vielzahl von aufeinander folgenden Impuls-Signalen, die die codierte Markierungsinformation repräsentieren, d.h. das START-Steuerwort, die Informationsziffern ao... ag, das STOP-Steuerwort, und die Paritätsprüfungszahl Ro Es ist zwar in F i g. 1 nicht dargestellt, das Abtastgerät 2 weist jedoch gewöhnlich eine Lichtquelle und ein rotierendes Rad mit einer Vielzahl von Spiegeln am Umfang auf. Wenn die Trommel rotiert, sorgen die Spiegel dafür, daß ein Lichtstrahl vertikal die codierte Markierung 3 von unten nach oben abtastet, wobei das von der Markierung 3 reflektierte Licht zu den Spiegeln zurückgeschickt und dann mit einem nichtdargestellten dichroitischen optischen System in Orange- und Blau-»Kanäle« aufgeteilt wird, um entsprechenden Fühlern zugeschickt zu werden, deren Ausgangsimpulssignale dem Normierer 4 zugeschickt werden. Einzelheiten des Abtastgeräte . sind in der erwähnten US-Patentschrift beschrieben.

Der Normierer 4 kann gemäß der US-Patentschrif 32 99 271 aufgebaut sein. Einzelheiten der Arbeitsweise können dieser Patentschrift entnommen werden, kurz gesagt, arbeitet der Normierer 4 in der Weise, daß di Breite der Punkte Halber Amplitude der einzelnen Impulssignale gemessen wird, die nacheinander vom

ίο Abtastgerät 2 aufgenommen werden, wenn die rück strahlenden Streifen der codierten Markierung 3 nacheinander abgetastet werden, und die bei Punkten Halber-Amplitude gemessenen Impulssignale werden in Signale mit einer einheitlichen, normierten Amplitude umgewandelt.

Die im Normierer 4 verarbeiteten Signale die dai START-Steuerwort, die Informationsziffer ao ... ag da STOP-Steuerwort und die Paritätsprüfungszahl R₁ repräsentieren, werden der Logik- und Code-Conver tereinheit 6 zugeführt, in der jeder Informationsblock (in einem zweistelligen Code zur Basis 4) in ein binär-codiertes Signal aus vier Bits umgewandelt wird, wie in der erwähnten Patentschrift beschrieben ist. Die codierten Signale aus vier Bits von der Logik- und Code-Convertereinheit 6 werden nacheinander den Speicherregisterstufen 8 zugeführt, wobei einzelne Registerstufen dazu verwendet werden, die Codes au vier Bits zu speichern, wie das START-Steuerwort, die Ziffern ao... ag, das STOP-Steuerwort und die Paritäts

JO prüfungszahl Ro Zusätzlich werden die codierten Signale, die die Ziffern ao. -. ag und die Paritätsprüfungs zahl Rc repräsentieren, zusammen mit entsprechenden VERSCHIEBE-Signalen von der Logik- und Code-Con vertereinheit 6 nacheinander an die Paritätsprüfungs vorrichtung 7 gegeben.

Um die Gültigkeit der Information zu bestimmen, die von der codierten Markierung 3 abgeleitet worden ist d. h. ob die von der codierten Markierung 3 von dem Abtastgerät 2 abgeleitete Information korrekt ist, wird ein START-Signal, das das codierte START-Signa repräsentiert, das in der ersten Registerstufe dei Speicherregister 8 gespeichert ist, der Paritätsprüfungs vorrichtung 7 zugeführt, um deren Betrieb einzuleiten und die in vier Bits codierten Signale, die die Ziffern a ... ag und die Paritätsprüfungszahl Rc repräsentieren werden dann einzeln und nacheinander von der Logik und Code-Convertereinheit 6 der Paritätsprüfungsvor richtung 7 zusammen mit den entsprechenden VER SCHIEBE-Signalen zugeführt.

so Die VERSCHIEBE-Signale von der Logik- unc Code-Convertereinheit 6 dienen dazu, dafür zu sorgen daß die Paritätsprüfungsvorrichtung 7 abwechselnd die Werte der ankommenden codierten Signale mit 1 und 2 multipliziert. Genauer gesagt, die Werte der codierter Signale entsprechen den Ziffern ao, a₂, a*, a^ und a» unc die Paritätsprüfungszahl Rc werden in der Paritätsprü fungsschaltung 7 mit 1 multipliziert (mit änderet Worten, diese Signale werden mit ihren tatsächlicher Werten genommen), und die Werte der codierter Signale entsprechend den Ziffern a\, aj, as, aj und a werden mit 2 multipliziert. Wie sich noch aus de detaillierten Beschreibung in Verbindung mit Fig.: ergibt, leitet die Paritätsprüfungsschaltung 7 weiter eint Resultierende der Produkte ab, die sich aus dieser Rechengängen ergeben, einschließlich einer Additioi der Werte der einzelnen Ziffern jedes Produktes mi einem Wert gleich oder größer als 10. Der Wert de Ziffer in der Einer-Stelle der Summe wird festgestell

und gegen den Wert des codierten Signals geprüft, das die Paritätsprüfungszahl Rc repräsentiert. Wenn die Summe der Ziffern in der Einer-Stelle und der Wert des codierten Signals, das die Paritätsprüfungszahl Rc repräsentiert, gleich 10 ist, wodurch angezeigt wird, daß die vom Abtastgerät 2 von der Markierung 3 abgeleiteten codierten Signale richtig sind, wird von der Paritätsprüfungsschaltung 7 ein Ausgangssignal geliefert und als erstes Eingangssignal dem ersten Eingang des UN D-Gatters 9 zugeführt

Zur gleichen Zeit, in der die Paritätsprüfungsschaltung 7 feststellt, ob die codierten Signale, die die Ziffern ao... as und die Paritätsprüfungszahl Rc repräsentieren, richtig sind, wird der Inhalt der verschiedenen Speicherregister 8 durch die Markierungsdaten-Erkennungsanordnung 10 geprüft, um festzustellen, ob der Inhalt nur Markierungsdaten betrifft und nicht Störsignale, die an gültige Markierungssignale erinnern. Eine geeignete Schaltung, die zu dieser Prüfung des Inhalts der Register 8 verwendet werden kann, ist in der älteren Anmeldung P 19 51 713.6 beschrieben.

Wenn beim Abschluß des Markierungsablesevorgangs der Inhalt der Speicherregister 8 durch die Markierungsdaten-Erkennungsanordnung 10 als nur Markierungsdaten zugehörig festgestellt worden ist, wird hiervon ein Ausgangssignal geliefert und einem zweiten Eingang des UND-Gatters 9 zugeführt. Das UND-Gatter 9 liefert dann ein Übertragungssignal, um die die codierten Signale repräsentierenden Ziffern ao... ag und die Paritätsprüfungszahl Äczum Code-Converter 11 zu übertragen. Falls der Inhalt der Register 8 von der Markierungsdaten-Erkennungsanordnung 10 als nicht ausschließlich Markierungsdaten zugehörig festgestellt worden ist, wird hiervon kein Ausgangssignal geliefert, und dementsprechend wird kein ÜBERTRAGUNGS-Signal vom UND-Gatter 9 geliefert, um den Inhalt der Register 8 in den Code-Converter 11 zu übertragen.

Der Code-Converter 11 dient auch dazu, die in vier Bits codierten Signale in den verschiedenen Speicherregistern 8, die durch die Paritätsprüfungsschaltung 7 verifiziert worden sind, in irgendeine geeignete Codierungsform umzuwandeln, beispielsweise einen fünfstelligen Fernschreiber-Code. Der Reihenbildner 12 wandelt die codierten Signale vom Code-Converter 11 in einen Zug von aufeinanderfolgenden Impulsen, die dann direkt oder über geeignete Nachrichtenverbindungen einer geeigneten lokalen oder fernen Ausgangsvorrichtung 14 zugeführt werden, beispielsweise einem Rechner oder einem Drucker.

Paritäts-Prüfungs-Schaltung 7 — F i g. 2

Die Paritäts-Prüfungs-Schaltung 7 nach F i g. 1 ist näher in F i g. 2 dargestellt. Die Paritäts-Prüfungs-Schaltung 7 weist einen Gerade-Ungerade-Flip-Flop 20 mit einer Eingangsleitung 21 zur Aufnahme des START-Signals von den Speicherregistern 8, eine zweite Eingangsleitung 22 zur Aufnahme der aufeinanderfolgenden VERSCHIEBE-Signale von der Logik- und Code-Convertereinheit 6 und zwei Ausgangsleitungen t>o 23 und 24 auf. Der GERADE-UNGERADE-Flip-Flop 20 schaltet nach Erhalt von aufeinanderfolgenden VERSCHIEBE-Signalen über die Eingangsleitung 22 abwechselnd zwischen seinen beiden stabilen Zuständen hin und her und liefert abwechselnde Ausgangssteuersignale, die in Fig.2 mit »ungerade« und »gerade« bezeichnet sind, und zwar auf den Ausgangsleitungen 23 und 24 an einen Code-Converter 25, der mit den Ausgangsleitungen 23 und 24 verbunden ist. Wie sich noch im folgenden ergibt, wird der GERADE-UNGERADE-Flip-Flop 20 anfänglich in einen vorgegebenen ersten Zustand (den »ungeraden« Zustand) vom START-Signal von den Speicherregistern 8 eingestellt, so daß das erste VERSCHIEBE-Signal, das dem GERADE-UNGERADE-Flip-Flop 20 (entsprechend dem codierten Signal, das die Ziffer ao repräsentiert) dafür sorgt, daß ein »gerades« Steuersignal geliefert und dem Code-Converter 25 zugeführt wird.

Der Code-Converter 25, der die codierten Signale aufnimmt, die die Ziffern ao... ag und die Paritätsprüfungszahl Rc repräsentieren, über eine Eingangsleitung 26 erhält, arbeitet entsprechend den »GERADE« und »UNGERADE« Steuersignalen vom GERADE-UNGERADE-Flip-Flop 20 in der Weise, daß die Werte der codierten Signale, die die Ziffern ao... a₉ und Paritätsprüfungszahl Rc abwechselnd mit 1 und 2 multipliziert werden, genauer gesagt, der Converter 25 multipliziert den Wert eines codierten Signals mit 1 (d. h. nimmt das codierte Signal mit seinem tatsächlichen Wert) wenn ein »GERADE«-Steuersignal vom GERADE-UNGERA-DE-Steuer-Flip-Flop 20 geliefert wird, oder mit 2, wenn ein »UNGERADE« Steuersignal vom GERADE-UN-GERADE-Kontroll-Flip-Flop 20 geliefert wird. Diese Rechengänge entsprechen den allgemeinen Ausdrücken für »Rechengänge (a) und (b)«, die in der Beschreibungseinleitung erläutert worden sind. Der Code-Converter 25 addiert darüber hinaus binär die Werte der einzelnen Ziffern, die ein Produkt mit einem Wert gleich oder größer als 10 bilden. Dieser Rechengang befriedigt teilweise den allgemeinen Ausdruck für »Rechengang (c)«, der in der Beschreibungseinleitung erläutert worden ist.

Diese Rechengänge im Code-Converter 25 können mit verschiedenen Schaltungen durchgeführt werden. Eine speziell geeignete Schaltung ist jedoch eine fest verdrahtete Code-Umwandlungsschaltung, mit der binär-codierte Eingangssignale, die mit einem ersten Signal übereinstimmen, (d. h. ein Signal »GERADE«) direkt in ein binär-codiertes Ausgangssignal gleichen Wertes wie das binär-codierte Eingangssignal umgewandelt werden können, und ein binär-codiertes Eingangssignal, das mit einem zweiten Signal (d. h einem Signal »UNGERADE«) in ein binär-codiertes Ausgangssignal umgewandelt werden kann, dessen Wert gleich der Summe der Werte der einzelnen Einerund Zehner-Ziffern einer Größe ist, die einen Wert repräsentiert, der das Doppelte dessen binär-codierten Eingangssignals ist. Eine solche Code-Umwandlungsschaltung ist nicht dargestellt, eine Werte-Tabelle für eine solche Schaltung ist wie folgt aufgebaut:

Wert des codierten
Eingangs-Signals

Ausgänge des Code-Converters

Gerade

Ungerade

0000 (0)

0001 (1)

0010 (2)

0011 (3)

0100 (4)

0101 (5) 0110(6) Olli (7)

1000 (8)

1001 (9)

0000 (0)

0001 (1)

0010 (2)

0011 (3)

0100 (4)

0101 (5) 0110(6) Olli (7) 1000(8) 1001 (9)

0000 (0)

0010 (2)

0100 (4) 0110(6)

1000 (8)

0001 (1)

0011 (3)

0101 (5) Olli (7)

1001 (9)

Die binär-codierten Ausgangssignale, die mit dem Code-Converter 25 geliefert werden, werden einem ersten Eingang eines Binär-Addierers 27 zugeführt. Der Binär-Addierer 27 üblicher Art addiert in binärer Weise die Werte der einzelnen codierten Signale vom Code-Converter 25, die an einem ersten Eingang "erscheinen, und ein codiertes Signal, das an einem zweiten Eingang erscheint und dann in einem Akkumulator 29 steht. Wie noch näher erläutert wird, wird mit der nacheilenden Flanke jedes VERSCHIEBE-Signals von der Logik- und Code-Convertereinheit 6 ein Befehl »ADDIEREN« erzeugt, um jeden Additionsvorgang im Binär-Addierer 27 einzuleiten.

Anfänglich, d. h. ehe die codierten Signale, die die Ziffern ao... ag und die Paritätsprüfungszahl Rc repräsentieren, im Code-Converter 25 verarbeitet werden, wird der Akkumulator 29 mit dem START-Signal vom Speicherregister 8 auf Zählung Null zurückgestellt. Diese Rückstellung befreit den Akkumulator 29 von jeder gespeicherten Zählung, die durch einen vorherigen Arbeitszyklus der Anlage noch vorhanden sein kann. Der Akkumulator 29 kann ein übliches Speicherregister oder irgendeine andere Speichereinrichtung sein, deren Kapazität zum Speichern eines einzelnen binär-codierten Signals ausreicht.

Jedes binär-codierte Ausgangssignal vom Binär-Addierer 27 wird einem Einer-Ziffern-Extraktor 28 zugeführt. Der Einer-Ziffern-Extraktor 28 »extrahiert« den Wert der Einer-Ziffer in jedem binär-codierten Signal vom Binär-Addierer 27. Wenn beispielsweise ein binär-codiertes Signal mit dem Wert 10 dem Einer-Ziffern-Extraktor 28 zugeführt wird, liefert der Einer-Ziffern-Extraktor 28 ein binär-codiertes Signal mit dem Wert Null, wenn ein binär-codiertes Signal mit dem Wert 3 dem Einer-Ziffern-Extraktor 28 zugeführt wird, j<-, liefert dieser ein binär-codiertes Ausgangssignal mit dem Wert 3 usw. Wie noch näher erläutert wird, ist der größte Wert, den ein Signal in der Anlage haben kann, 9. Der Maximalwert eines codierten Signals, das vom Binär-Addierer 27 dem Einer-Ziffern-Extraktor 28 _w zugeführt werden kann, ist also 18 (9 + 9 = 18). Wenn auch die Arbeitsweise des Einer-Ziffern-Extraktors mit vielen Schaltungen durchgeführt werden kann, dürfte jedoch eine festverdrahtete Codekonversions-Schaltung besonders geeignet sein. Eine Werte-Tabelle für 4^r> eine solche Schaltung ist aufgebaut wie folgt:

Wert des codierten Eingangssignals

0000 bis 1001 (0 bis 9)

Ausgang des Einer-Ziffcrn-Extraktors

0000 bis 1001 (0 bis 9)

01010(10) 01011 (11) 01100(12) 01101 (13) 01110(14) 01111 (15) 10000(16) 10001 (17) 10010(18)

0000 (0)

0001 (1)

0010 (2)

0011 (3)

0100 (4)

0101 (5) Olli (6) Olli (7) 1000 (8)

M)

Jedes binär-codierte Ausgangssignal, das von dem Einer-Ziffern-Extraktor 28 geliefert wird, wird dem Akkumulator 29 zugeführt und dort gespeichert. Wie bereits erläutert worden ist, wird, wenn ein Befehl ao a\ a-i ai <u as a% ai as
a₉ = 4826798135

»addieren« zum Akkumulator 29 kommt, das darin gespeicherte codierte Signal zum Binär-Addierer 27 übertragen und dort einem codierten Signal vom Code-Converter 25 hinzugefügt. Wie noch erläutert wird, wird der Inhalt des Akkumulators 29 mit Null-Fühl-Gattern 32 abgefühlt, die ein Ausgangssignal zum UND-Gatter 9(F i g. 1) liefern, wenn im Akkumulator 29 der Wert Null gezählt worden ist.

Betriebsweise der Paritätsprüfungs-Schaltung 7
Fig.2

Die Arbeitsweise der Paritätsprüfungsschaltung 7 nach F i g. 2 soll jetzt im Detail beschrieben werden. Die folgenden Werte der Ziffern ao... a% wie sie von der Logik- und Convertereinheit 6 kommen, soll willkürlich angenommen werden:

ao = 4 (gerade)
a\ = 8 (ungerade)
a₂ = 2 (gerade)
a3 = 6 (ungerade)
a* = 7 (gerade)
as = 9 (ungerade
a₆ = 8 (gerade)
a-i = 1 (ungerade)
a₈ = 3 (gerade)
ag = 5 (ungerade)

Um einen Wert für die Paritätsprüfungszahl Rc entsprechend den obigen Werten von ao... aq zu erreichen, werden die geraden Ziffern mit ihren tatsächlichen Werten (multiplizieren mit 1) und die ungeraden Ziffern mit 2 multipliziert, wobei die Einerund Zehner-Ziffern jedes Produkts gleich oder größer als 10 addiert werden. Es ergibt sich also

4x1= 4
8x2=16
2x1= 2
6x2=12
7x1= 7
9x2=18
8x1= 8
1x2= 2
3x1= 3
5x2=10

Die einzelnen Ziffern werden dann summiert

4+I+6 + 2+I+2 + 7+1+8 + 8+ 2 + 3+ 1+0 = 46

16

12

IO

¹SO Um den Wert für R_c festzulegen, wird die Einer-Ziffer 6 dieser Summe 46 von 10 subtrahiert, so daß sich ergibt /?c=4.

Der Betrieb der Paritätsprüfungsschaltung 7 mit den obigen Werten der Ziffern a_o...a₉ und der Paritätsprüfungszahl Rc wird durch das START-Signal vom Speicherregister 8 eingeleitet. Das START-Signal stellt den Akkumulator 29 auf Null (0000) mit der voreilenden Kante, und stellt, ebenfalls mit der voreilenden Kante, den GERADE-UNGERADE-Flip-Flop 20 in einen Zustand, in dem ein Signal »ungerade« auf der Ausgangsleitung 23 geliefert wird. Da auf der Eingangsleitung 26 des Code-Converters 25 zu diesem Zeitpunkt kein codiertes Signal steht, hat das Signal »ungerade« keinen Effekt auf den Code-Converter 25, und dieser führt keine Flechenvorgänge durch.

Nachdem der Betrieb der Paritätsprüfungsschaltung 7 eingeleitet worden ist, wird dem Code-Converter 25 ein

codiertes Signal zugeführt, das die erste Ziffer ao = 4 (0100) repräsentiert. Als erstes VERSCHIEBE-Signal (entsprechend dem codierten Signal, das die Ziffer ao repräsentiert) wird mit der Logik- und Code-Convertereinheit 6 erzeugt, und mit dessen voreilender Flanke wird der GERADE-UNGERADE-Flip-Flop 20 in einen Zustand gebracht, in dem ein Signal »gerade« auf Leitung 24 erzeugt wird. Der Wert des codierten Signals (a₀ = 4 = 0100) wird dann mit dem Code-Converter 25 in ein codiertes Ausgangssignal mit dem gleichen Wert umgewandelt, und das codierte Ausgangssignal wird dem Binär-Addierer 27 zugeführt.

Mit der nacheilenden Flanke des ersten VERSCHlE-BE-Signals wird ein Kommando ADDIEREN dem Akkumulator 29 zugeführt, und dessen Inhalt (0 = 0000) wird von diesem übertragen und dem Inhalt Ca₀ = 4 = 0100) des Binär-Addierers 27 hinzugefügt. Diese Addition im Binär-Addierer 27 ergibt eine Summe von 4 (0100), die in binär-codierter Signalform dem Einer-Ziffern-Extraktor 28 zugeführt wird. Ein binär-codiertes Signal, das die Zählung 4 repräsentiert, wird dann vom Einer-Ziffern-Extraktor 28 dem Akkumulator 29 zugeführt und darin gespeichert.

Ein codiertes Signal, das die zweite Ziffer a\ = 8 (1000) repräsentiert, wird dann vom Logik- und Code-Converter 6 dem Code-Converter 25 zugeführt, und ein zweites VERSCHIEBE-Signal (entsprechend dem codierten Signal, das die Ziffer a\ repräsentiert) wird von der Logik- und Code-Convertereinheit 6 erzeugt und dem GERADE-UNGERADE-Flip-Flop 20 und dem Akkumulator 29 zugeführt. Mit der voreilenden Flanke des zweiten VERSCHI EBE-Signals wird ein Signal »ungerade« vom GERADE-UNGERADE-Flip-Flop 20 erzeugt, und der Code-Converter 25 liefert ein

■) Ausgangssignal an den Binär-Addierer 27, das den Wert 7 (2x8=16, 1+6 = 7 = 0111) hat. Mit der nacheilenden Flanke des zweiten VERSCHIEBE-Signals (Befehl ADDIEREN) wird der vorhandene Inhalt des Akkumulators 29 (4 = 0100) zum Inhalt des Binär-Addierers 27

in addiert, so daß ein Summensignal mit dem Wert 11 (7 + 4 = 11=01011) entsteht. Das Summen-Signal des Binäraddierers 27 mit dem Wert 11 wird dem Einer-Ziffern-Extraktor 28 zugeführt, die Einer-Ziffer 1 wird von der Summe 11 extrahiert und dem

ι ϊ Akkumulator 29 zugeführt und dort gespeichert.

In der beschriebenen Weise werden die codierten Signale, die die Ziffern β2 ■ ■ ■ a$ repräsentieren, nacheinander dem Code-Converter 25 zugeführt und dem GERADE-UNGERADE-Flip-Flop 20 und dem Akkumulator 29 werden VERSCHIEBE-Signale zugeführt, um weitere Arbeitsgänge der beschriebenen Art zu erhalten. Wenn auch die Betriebsweisen der Paritätsprüfungsschaltung 7 für die restlichen Ziffern a₂ ... ag nicht einzeln beschrieben werden sollen, so kann doch

r> die folgende Tabelle, die die Ausgangswerte des Code-Converters 25, des Binär-Addierers 27, des Einer-Ziffern-Extraktors 29 und den Inhalt des Akkumulators 29 nach der Verarbeitung jedes der codierten Signale, die die Ziffern a₂... as repräsentieren, aufge-

Ki stellt werden.

Ziffer	(0010)	Ausgang des Code-	Ausgang des Binär-	Ausgang des	Inhalt des
	(0110)	Converters 25	Addierers 27	Einer-Ziffem-	Akkumulators
	(Olli)			Exlraktors28	29
a₂ = 2	(1001)	2X1=2 (0010)	2+1=3 (0011)	3 (0011)	3 (0011)
flj = 6	(1000)	6X2= 12 = 3 (0011)	3 + 3 = 6 (0110)	6 (0110)	6 (0110)
α, = 7	(0001)	7X1 =7(0111)	7+6= 13 (01101)	3 (0011)	3 (0011)
H₅ = 9	(0011)	9X2= 18 = 9 (1001)	9 + 3= 12(01100)	2 (0010)	2 (0010)
«ο = 8	(0101)	8X1 =8 (1000)	8 + 2= 10 (01010)	0 (0000)	0 (0000)
α_Ί=\	1X2 = 2 (0010)	2+0 = 2 (0010)	2 (0010)	2 (0010)
a« = 3	3X1=3 (0011)	3+2 = 5 (0101)	5 (0101)	5 (0101)
α» = 5	5X2= 10= 1 (0001)	1+5=6 (0110)	6 (0110)	6 (0110)

Aus dieser Tabelle ist ersichtlich, daß, nachdem die codierten Signale, die die Ziffern ao... a<> repräsentieren in der Paritätsprüfungsschaltung 7 verarbeitet worden sind, der Akkumulator 29 die Zählung 6 (0110) enthält. Um die von der codierten Markierung 3 abgeleitete Information zu verifizieren, wird dann das codierte Signal von der Logik- und Code-Convertereinheit 6, das die Paritätsprüfungszahl R_c (/?₍=4 = 0100) repräsentiert, dann dem Code-Converter 25 zugeführt und ein VERSCHIEBE-Signal (entsprechend dem codierten Signal, das die Paritätsprüfungszahl Rc repräsentiert) erzeugt und dem GERADE-UNGERADE-Steuer-Flip-Flop 20 und dem Akkumulator 29 zugeführt. Mit der voreilenden Flanke des VERSCHIEBE-Signals wird im GERADE-UNGERADE-Flip-Flop 20 ein Steuersignal »GERADE« erzeugt, (das vorangegangene VERSCHIEBE-Signal entsprach dem codierten Signal, das die Ziffer a* repräsentiert), und der Code-Converter 25 liefert ein codiertes Ausgangs-Signal zum Binär-Addierer 27, das den Wert 4 (4 χ 1 =4-0100)hat.

Mit der nacheilenden Flanke des VERSCHIEBE-Signals (Befehl ADDIEREN) wird der vorhandene Inhalt des Akkumulators 29 (6 = 0110) zum Inhalt des Binär-Addierers 27 addiert, so daß sich die Summe 10 (6 + 4=10 = 01010) ergibt. Die Einer-Ziffer Null wird dann mit dem Einer-Ziffer-Extraktor 28 von der Summe 10 extrahiert und dem Akkumulator 29 wird die Zählung 0 (0000) zugeführt. Die Zählung 0 im Akkumulator 29 nach dem letzten Rechengang der Paritätsprüfungsschaltung 7, ist eine Anzeige dafür, daß die von der Markierung 3 abgeleitete codierte Information die Paritätsforderungen des Systems erfüllt, wird mit den Null-Fühl-Gattern 32 abgefühlt und von diesen wird ein Ausgangs-Signal an das UND-Gatter 9 (Fig. 1) geliefert, so daß in der beschriebenen Weise weiter gearbeitet werden kann.

Modifikationen

Es ist zwar eine Paritätsprüfungsschaltung 7 beschrieben worden, die mit Null-Fühl-Gattcrn 32 arbeitet, um

den Inhalt des Akkumulators 29 abzufühlen, ersichtlich können jedoch verschiedene Modifikationen der Paritätsprüfungsschaltung 7 durchgeführt werden. Statt daß der Inhalt des Akkumulators 29 abgefühlt wird, nachdem das codierte Signal, das die Paritätsprüfungszahl Rc repräsentiert, durch die Schaltungskombination Code-Converter 25, Binär-Addierer 27, Einer-Ziffem-Extraktor 28 und Akkumulator 29 verarbeitet worden ist, ist es beispielsweise möglich, den Inhalt oder Ausgang des Binär-Addierers 27 oder des Einer-Ziffern-Extraktors 28 allein abzufühlen, und wenn dieser Inhalt oder Ausgang einen vorgegebenen korrekten Wert hai, eine Anzeige an das UND-Gatter 9 zu liefern, daß die Paritätsforderungen erfüllt sind. Weiter ist es möglich, daß das codierte Signal, das die Paritätsprüfungszahl Rc repräsentiert, direkt mit dem letzten Signal verglichen wird, dzs im Akkumulator 29 nach Abschluß der Verarbeitung der codierten Signale gespeichert ist, die die Ziffern ao... ag repräsentieren und, wenn die Werte dieser Signale eine vorgegebene Beziehung zueinander haben, eine Anzeige an das UND-Gatter 9 zu liefern, daß die Paritätsforderungen erfüllt sind.

Es ist ferner zu erwähnen, daß, wenn eine ungerade Anzahl von Ziffern a₀... a„ in der codierten Markierung des Systems verwendet werden, der GERADE-UNGE RADE-Flip-Flop 20 auf »GERADE« voreingestelli wird, so daß das als nächstes von ihm gelieferte Signal entsprechend dem ersten codierten Signal, das die Ziffei ao repräsentiert, ein Signal »UNGERADE« ist.

Es ist noch zu erwähnen, daß es möglich ist, die VERSCHIEBE-Signale, die der Paritätsprüfungsschal tung 7 zugeführt werden, zu erzeugen, nachdem jede! der codierten Signale, das die Ziffern ao... a„ repräsen

ίο tiert, im Code-Converter 25 verarbeitet worden ist wobei jedes VERSCHIEBE-Signal gleichzeitig dazi dient, einen Befehl ADDIEREN für den Akkumulator 2i zu erzeugen und den GERADE-UNGERADE-Flip Flop 20 in den Zustand einzustellen, der dem al; nächstes im Code-Converter 25 zu verarbeitender codierten Signal entspricht. In diesem Falle würde da! START-Signal von den Speicherregistern 8 der GERADE-UNGERADE-Flip-Flop 20 in den Zustanc »GERADE« einstellen, um ein Signal »GERADE« entsprechend dem codierten Signal zu erzeugen, das di« Ziffer ao repräsentiert. Weitere Modifikationen unc Änderungen dürften für den Fachmann naheliegen ohne daß er sich vom Erfindungsgedanken entferner muß.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Paritätsprüfung für informationsverarbeitende Anlagen, insbesondere Anlagen zur Identifizierung von Fahrzeugen, zur Prüfung einer Reihe von aufeinanderfolgenden Signalen, die jedes einen bestimmten Wert haben, und einem Paritätssignal mit einem bestimmten Wert, die beispielsweise von Code-Elementen am Objekt abgetastet sind, mit einem Signalspeicher und einer Kontrollschaltung, der ein die Art des jeweiligen Eingangssignals anzeigendes Signal zugeführt wird und die in Abhängigkeit von der Art des jeweiligen Eingangssignals Steuersignale liefert, dadurch gekennzeichnet, daß die Kontrollschaltung (20) je nach Art des jeweiligen Eingangssignals ein erstes oder ein zweites Steuersignal (»gerade« oder »ungerade«) liefert, daß eine Verknüpfungsschaltung (25) vorgesehen ist, die die Steuersignale und die Eingangssignale aufnimmt und Ausgangssignale liefert, deren Wert bei Auftreten des ersten Steuersignals (»gerade«) in einer und bei Auftreten des zweiten Steuersignals in einer anderen Beziehung zum Wert des jeweiligen Eingangssignals steht, daß zwischen die Verknüpfungsschaltung (25) und den Speicher (29) eine Addierschaltung (27) geschaltet ist, die den Wert des Ausgangssignals der Verknüpfungsschaltung (25) und den Wert des Inhalts des Speichers (29) addiert und ein Ausgangs- jo signal in den Speicher (29) einspeichert, dessen Wert in einer vorgegebenen Beziehung zum Wert der Summe steht, und daß eine Vergleichsschaltung (32) vorgesehen ist, die ein vorgegebenes Ausgangssignal liefert, wenn der Wert des nach Verarbeitung des letzten der aufeinanderfolgenden Signale im Speicher (29) gespeicherten Inhalts in einer vorgegebenen Beziehung zum Paritätssignal steht.

2. Schaltungsanordnung nach Anspruch 1, bei der die Eingangssignale und das Paritätssignal einen w Wert zwischen Null und 9 haben, dadurch gekennzeichnet, daß die Kontrollschaltung (20) das erste Steuersignal (»gerade«) bei jedem zweiten Eingangssignal und das zweite Steuersignal (»ungerade«) bei den übrigen Eingangssignalen liefert, und die Verknüpfungsschaltung (25) bei Auftreten des ersten Steuersignals (»gerade«) zusammen mit jedem zweiten Eingangssignal ein Ausgangssignal mit dem gleichen Wert wie das Eingangssignal und bei Auftreten des zweiten Steuersignals (»ungerade«) zusammen mit einem der übrigen Eingangssignale ein Ausgangssignal liefert, dessen Wert gleich der Summe der Werte der einzelnen Einerund Zehner-Ziffern einer Größe ist, deren Wert das Doppelte dessen des betreffenden Eingangssignals ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Wert des Ausgangssignals der Addierschaltung (27) gleich dem Wert der Einer-Ziffer des Wertes der Summe des Ausgangs- to signals von der Verknüpfungsschaltung (25) und des im Speicher (29) gespeicherten Wertes ist, und in der Vergleichsschaltung (32) die Summe des Signals im Speicher (29) und des Paritätssignals erfaßt wird, wobei der vorgegebene Ausgangszustand hervorgerufen wird, wenn der Wert der Einerstelle der Summe gleich Null ist.

4. Schaltungsanordnung nach Anspruch 1, 2 oder

3, dadurch gekennzeichnet, daß die aufeinanderfolgenden Signale und das Paritätssignal in gleicher Weise verarbeitet werden.

5. Schaltungsanordnung nach Anspruch 2 und 4, dadurch gekennzeichnet, daß die Kontrollschaltung das erste Steuersignal (»gerade«) bei Signalen entsprechend Ziffern mit geradzahligen Stellenwerten und dem Paritätssignal und das zweite Steuersignal (»ungerade«) bei Ziffern mit ungeradzahliger Stellenzahl erzeugt

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zwischen der Addierschaltung (25) und dem Speicher (29) eine Extraktor-Schaltung (28) liegt, die aus der von der Addierschaltung (27) gelieferten Summe den Wert der Einer-Ziffer extrahiert und dem Speicher (29) zuführt, wobei die Vergleichsschaltung (32) aus einer Fühleinrichtung besteht, die den vorgegebenen Ausgangszustand hervorruft, wenn im Speicher (29) ein bestimmtes Signal steht.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Kontrollschaltung (20) eine Flip-Flop-Schaltung aufweist

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7 mit einer Markierungs-Daten-Erkennungs-Anordnung, die ein Ausgangssignal liefert, wenn dio aufeinanderfolgenden Signale Markierungsdaten betreffen können, dadurch gekennzeichnet, daß der Ausgang der Markierungs-Daten-Erkennungs-Anordnung (10) und der Ausgang der Vergleichsschaltung (32) an die beiden Eingänge eines UND-Gatters (9) angeschlossen sind, dessen Ausgangssignal als Übertragungssignal für die Eingangssignale an die informationsverarbeitende Anlage dient.