DE19636112A1 - Trägerelement für einen Halbleiterchip - Google Patents
Trägerelement für einen HalbleiterchipInfo
- Publication number
- DE19636112A1 DE19636112A1 DE1996136112 DE19636112A DE19636112A1 DE 19636112 A1 DE19636112 A1 DE 19636112A1 DE 1996136112 DE1996136112 DE 1996136112 DE 19636112 A DE19636112 A DE 19636112A DE 19636112 A1 DE19636112 A1 DE 19636112A1
- Authority
- DE
- Germany
- Prior art keywords
- carrier element
- conductive film
- insulating film
- chip
- foils
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 239000011888 foil Substances 0.000 claims abstract description 31
- 239000013078 crystal Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 238000003825 pressing Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005755 formation reaction Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229920001169 thermoplastic Polymers 0.000 claims description 3
- 239000004416 thermosoftening plastic Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 239000003292 glue Substances 0.000 description 4
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 3
- 239000005751 Copper oxide Substances 0.000 description 3
- 229910000431 copper oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 238000002255 vaccination Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0104—Properties and characteristics in general
- H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0355—Metal foils
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0307—Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0723—Electroplating, e.g. finish plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Description
Die Erfindung betrifft ein Trägerelement für einen Halblei
terchip mit einer auf eine elektrisch isolierende Folie la
mierten elektrisch leitfähigen Folie, bei dem die leitfähige
Folie derart strukturiert ist, daß mit dem Chip elektrisch
verbindbare Kontaktflächen für eine über das Trägerelement
erfolgende externe Kontaktierung des Chips ausgebildet sind.
Derartige Trägerelemente sind beispielsweise für den Einsatz
in den sogenannten Chipkarten üblich. Dabei wird das Trägere
lement mit dem Halbleiterchip versehen, der üblicherweise von
einer auch die elektrischen Verbindungen mit den Kontaktflä
chen bedeckenden schützenden Umhüllung umgeben wird. Das Trä
gerelement mit dem Chip und der Umhüllung wird auch als Elek
tronikmodul bezeichnet. Das Elektronikmodul ist in eine Ver
tiefung eines kartenförmigen Grundkörpers, der das eigentli
che Gehäuse der Chipkarte bildet, einsetzbar. Dabei bilden
die Kontaktflächen der leitfähigen Folie für gewöhnlich mit
einer Hauptfläche des Kartengrundkörpers eine Ebene.
Wie beispielsweise in der DE-C1 43 40 996 beschrieben, ist es
üblich, die isolierende Folie und die leitfähige Folie des
Trägerelementes zur Herstellung des Laminats miteinander zu
verkleben. Dafür werden lange Bahnen der isolierenden Folie
und der leitfähigen Folie strukturiert und dann aneinanderge
fügt, wobei eine Vielzahl von Trägerelementen erzeugt werden,
die anschließend noch zu vereinzeln sind.
Die Verwendung von Klebstoff für das Aneinanderfügen der bei
den Folien hat jedoch folgende Nachteile: Es ist ein zusätz
licher Herstellungsschritt notwendig, da eine Klebstoff
schicht aufgetragen werden muß. Zur Aushärtung des Klebstof
fes bedarf es einer gewissen Zeitspanne, die den Herstel
lungsprozeß verlängert. Um diese zu verkürzen, können zwar
schnell aushärtende Klebstoffe verwendet werden. Diese haben
jedoch Zusätze, die bei einer Erwärmung (wie z. B. bei der
Durchführung der Kontaktierung des Chips) ausgasen und dabei
Probleme verursachen können.
Aufgabe der Erfindung ist es, ein Trägerelement der genannten
Art zu schaffen, bei dem die genannten Nachteile vermieden
sind.
Diese Aufgabe wird durch ein Trägerelement gemäß Anspruch 1
und ein Herstellungsverfahren für ein Trägerelement gemäß An
spruch 5 gelöst.
Erfindungsgemäß ist es vorgesehen, zur Herstellung des Lami
nats aus isolierender und leitfähiger Folie keinen Klebstoff
zu verwenden, sondern durch Zusammenpressen der Folien einen
Formschluß zwischen ihnen zu erreichen.
Eine Ausführungsform der Erfindung sieht vor, daß die mit der
isolierenden Folie verbundene Seite der leitfähigen Folie ei
ne Oberflächenstruktur hat, die sehr große Unebenheiten in
Form von Anformungen aufweist. Zur Bildung des Formschlusses
werden die beiden Folien aufeinandergepreßt, wobei die Anfor
mungen der leitfähigen Folie in das Material der isolierenden
Folie eingepreßt werden und sich mit diesem verzahnen.
Als geeignetes Material für die isolierende Folie kommt ins
besondere ein Hochtemperatur-Thermoplast in Frage. Diese
Stoffe weisen die notwendige Elastizität auf, um ein Eindrin
gen der Anformungen der leitfähigen Folie beim Zusammenpres
sen der beiden Folien zu ermöglichen. Andererseits sind sie
so temperaturstabil, daß bei Fertigungsprozessen auftretende
Erwärmungen (beispielsweise durch Befestigung bzw. Kontaktie
rung eines Chips auf dem Trägerelement) für sie unschädlich
sind. Die leitfähige Folie läßt sich besonders günstig aus
elektrolytisch abgeschiedenem Kupfer herstellen, welches
durch entsprechende Impfung eine stengelkristalline bzw. den
dritische Oberflächenstruktur hat, die abschließend naßche
misch oxidiert ist. Auf diese Weise erhält man eine leitfähi
ge Folie, die auf derjenigen Seite, auf der sich die zu kon
taktierende Seite der Kontaktflächen befindet, eben ist
(diese Seite ist später mit Nickel und Gold beschichtbar, um
dauerhafte Kontakte mit guten elektrischen Eigenschaften her
zustellen), während die hiervon abgewandte Seite der Folie
Stengelkristalle aufweist, deren verbreiterte Spitzen aus
Kupferoxid bestehen. Die an der Spitze oxidierten Stengelkri
stalle bilden die Anformungen zur Herstellung des Mikroform
schlusses zwischen den beiden Folien. Der durch ihr Zusammen
pressen erzielte formschlüssige Verbund erfolgt ähnlich einem
Druckknopf-Effekt.
Besonders günstig ist es, wenn die leitfähige Folie bereits
vor dem Zusammenpressen der Folien zur Ausbildung der Kon
taktflächen strukturiert wird. Dies kann ohne großen Aufwand
durch Stanzen erreicht werden. Nimmt man dagegen einen höhe
ren Aufwand in Kauf, ist es auch möglich, zunächst die Folien
durch Zusammenpressen zu verbinden und eine Strukturierung
der leitfähigen Folie erst hiernach durch Beschichten mit ei
nem Fotolack, Belichten und anschließendes Ätzen vorzunehmen.
Günstigerweise wird auch die isolierende Folie bereits vor
dem Zusammenfügen der beiden Folien durch Stanzen struktu
riert, wobei beispielsweise Löcher gebildet werden, die der
späteren elektrischen Verbindung des Chips mit den Kontakt
flächen der leitfähigen Folie dienen. Die isolierende Folie
kann beispielsweise aus glasfaserverstärktem Epoxidharz, aus
Kapton oder Polyester bestehen.
Die Erfindung wird im folgenden anhand der Figuren beschrie
ben, die folgendes zeigen:
Fig. 1 ein Ausführungsbeispiel eines erfindungsgemäßen
Trägerelementes für ein Elektronikmodul einer Chip
karte,
Fig. 2 die Rückseite des Trägerelementes aus Fig. 1,
Fig. 3 eine stark vergrößerte Darstellung der formschlüs
sigen Verbindung zwischen der isolierenden und der
leitfähigen Folie.
Das Trägerelement 1 in Fig. 1 zeigt eine auf eine isolieren
de Folie 3 laminierte leitfähige Folie 4. Die leitfähige Fo
lie 4 ist so strukturiert, daß Kontaktflächen 5 für eine spä
tere Kontaktierung des Trägerelementes 1 ausgebildet sind.
Wird ein derartiges Trägerelement 1 in den Kartengrundkörper
einer Chipkarte eingesetzt bzw. implantiert, sind die Kon
taktflächen 5 plan mit einer Hauptseite des Kartengrundkör
pers.
Fig. 2 zeigt das Trägerelement 1 aus Fig. 1 von der Unter
seite. In der Fig. 2 ist das Trägerelement 1 bereits mit ei
nem Halbleiterchip 2 versehen, der von einer ihn umgebenden
Umhüllung geschützt wird. Die Figur zeigt nur die Umhüllung,
während der darin befindliche Chip 2 nicht sichtbar ist. Die
Umhüllung kann beispielsweise durch Gießen oder Spritzen her
gestellt sein. Meist wird sie aus einem Duroplasten herge
stellt. Außer dem Chip 2 umgibt sie auch elektrische Verbin
dungen, die zwischen Anschlüssen des Chips 2 und der Unter
seite der Kontaktflächen 5 der leitfähigen Folie 4 gebildet
sind. Der in Fig. 2 dargestellte Gegenstand aus Trägerele
ment 1, Chip 2 und dessen Umhüllung wird auch als Elektronik
modul bezeichnet.
Die Erfindung betrifft nun die Art des Zusammenfügens der
isolierenden Folie 3 und der leitfähigen Folie 4. Fig. 3
zeigt, auf welche Weise diese erfolgt. Dargestellt ist ein
stark vergrößerter, nicht maßstäblicher Ausschnitt der beiden
Folien 3, 4 während des Zusammenfügens, das durch Zusammen
pressen der Folien durch eine Kraft F erfolgt. Die isolieren
de Folie 3 ist im oberen Teil der Figur dargestellt und be
steht aus einem im Vergleich zum Material von noch zu erläu
ternden, in der leitfähigen Folie 4 befindlichen Anformungen
4a, 4b relativ weichem Material, beispielsweise einem
Hochtemperatur-Thermoplasten.
Die leitfähige Folie 4 ist im unteren Teil der Fig. 3 darge
stellt und besteht bei diesem Ausführungsbeispiel aus elek
trolytisch abgeschiedenem Kupfer, welches durch entsprechende
Impfung an seiner einen Seite Stengelkristalle 4a ausgebildet
hat. Die Spitzen der Stengelkristalle 4a wurden oxidiert, so
daß sich dort aus Kupferoxid bestehende Verbreiterungen 4b
befinden. Die Stengelkristalle 4a bilden mit den Verbreite
rungen 4b die pilzförmigen Anformungen 4a, 4b an der der iso
lierenden Folie 3 zugewandten Seite der leitfähigen Folie 4.
Fig. 3 ist auch zu entnehmen, daß die Kontaktflächen 5 der
leitfähigen Folie 4 auf der den Anformungen 4a, 4b abgewand
ten, ebenen Seite der leitfähigen Folie 4 angeordnet sind.
Die Verbreiterung 4b aus Kupferoxid ermöglicht eine gute Ver
zahnung mit dem Material der isolierenden Folie 3. Werden nun
die beiden Folien 3, 4 zusammengepreßt, dringen die Anformun
gen 4a, 4b in das relativ weichere Material der isolierenden
Folie 3 ein, wodurch ein Mikroformschluß erreicht wird.
Die Erfindung ermöglicht auf die beschriebene Weise eine
Klebstoff freie Verbindung zwischen den beiden Folien 3, 4.
Hierdurch werden alle durch die Verwendung von- Klebstoff an
sonsten bedingten Nachteile, wie sie in der Beschreibungsein
leitung genannt wurden, vermieden.
Claims (6)
1. Trägerelement (1) für einen Halbleiterchip (2)
- - mit einer auf eine elektrisch isolierende Folie (3) lami nierten elektrisch leitfähigen Folie (4),
- - die leitfähige Folie (3) ist derart strukturiert, daß mit dem Chip (2) elektrisch verbindbare Kontaktflächen (5) für eine über das Trägerelement (1) erfolgende externe Kontaktie rung des Chips (2) ausgebildet sind,
- - die isolierende Folie (3) und die leitfähige Folie (4) sind durch einen Formschluß klebstofffrei miteinander verbunden.
2. Trägerelement nach Anspruch 1,
bei dem die mit der isolierenden Folie (3) verbundene Seite
der leitfähigen Folie (4) eine Oberflächenstruktur hat, An
formungen (4a, 4b) aufweist, die zur Bildung des Formschlus
ses in das Material der isolierenden Folie (3) gepreßt sind.
3. Trägerelement nach Anspruch 2,
- - bei dem die leitfähige Folie (4) aus elektrolytisch abge schiedenem Kupfer mit stengelkristalliner Oberflächenstruktur besteht,
- - bei dem Enden (4b) der Stengelkristalle (4a) oxidiert sind und mit den Stengelkristallen (4a) die Anformungen (4a, 4b) bilden.
4. Trägerelement nach einem der vorstehenden Ansprüche,
bei dem die isolierende Folie (3) ein Hochtemperatur-Ther
moplast ist.
5. Herstellungsverfahren für ein Trägerelement (1) nach einem
der vorstehenden Ansprüche,
bei dem die leitfähige Folie (4) und die isolierende Folie
(3) durch Zusammenpressen klebstofffrei miteinander verbunden
werden.
6. Verfahren nach Anspruch 5,
bei dem vor dem Zusammenpressen der Folien (3, 4) die leitfä
hige Folie (4) derart strukturiert wird, daß die Kontaktflä
chen (5) gebildet werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1996136112 DE19636112A1 (de) | 1996-09-05 | 1996-09-05 | Trägerelement für einen Halbleiterchip |
PCT/DE1997/001687 WO1998010628A1 (de) | 1996-09-05 | 1997-08-08 | Trägerelement für einen halbleiterchip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1996136112 DE19636112A1 (de) | 1996-09-05 | 1996-09-05 | Trägerelement für einen Halbleiterchip |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19636112A1 true DE19636112A1 (de) | 1998-03-12 |
Family
ID=7804750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1996136112 Withdrawn DE19636112A1 (de) | 1996-09-05 | 1996-09-05 | Trägerelement für einen Halbleiterchip |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19636112A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10029269A1 (de) * | 2000-06-14 | 2002-01-17 | Infineon Technologies Ag | Elektronisches Bauteil aus einem Gehäuse und einem Substrat |
DE10206661A1 (de) * | 2001-02-20 | 2002-09-26 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip |
DE10125905C1 (de) * | 2001-05-28 | 2002-11-28 | Infineon Technologies Ag | Lösbare Verbindung zwischen einem ungehäusten Chip und einem Träger |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3809005A1 (de) * | 1988-03-17 | 1989-09-28 | Hitachi Semiconductor Europ Gm | Chipmodul und seine herstellung und verwendung |
DE4340996C1 (de) * | 1993-12-02 | 1995-03-02 | Heraeus Gmbh W C | Verfahren und Vorrichtung zur Herstellung eines Folienverbundes |
-
1996
- 1996-09-05 DE DE1996136112 patent/DE19636112A1/de not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3809005A1 (de) * | 1988-03-17 | 1989-09-28 | Hitachi Semiconductor Europ Gm | Chipmodul und seine herstellung und verwendung |
DE4340996C1 (de) * | 1993-12-02 | 1995-03-02 | Heraeus Gmbh W C | Verfahren und Vorrichtung zur Herstellung eines Folienverbundes |
Non-Patent Citations (1)
Title |
---|
V. Voss, Richard, Kozer, Fritz: Bauelemente der Feinmechanik, 3. Aufl., Berlin: VDI-Verlag GmbH, 1942, S. 6 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10029269A1 (de) * | 2000-06-14 | 2002-01-17 | Infineon Technologies Ag | Elektronisches Bauteil aus einem Gehäuse und einem Substrat |
DE10029269B4 (de) * | 2000-06-14 | 2005-10-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten |
DE10206661A1 (de) * | 2001-02-20 | 2002-09-26 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip |
US6891252B2 (en) | 2001-02-20 | 2005-05-10 | Infineon Technologies Ag | Electronic component with a semiconductor chip and method of producing an electronic component |
DE10125905C1 (de) * | 2001-05-28 | 2002-11-28 | Infineon Technologies Ag | Lösbare Verbindung zwischen einem ungehäusten Chip und einem Träger |
US6756540B2 (en) | 2001-05-28 | 2004-06-29 | Infineon Technologies Ag | Self-adhering chip |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3153769C2 (de) | Trägerelement zum Einbau in Ausweiskarten | |
DE102005058101B4 (de) | Chipkarte und Verfahren zur Herstellung einer Chipkarte | |
DE19651566A1 (de) | Chip-Modul sowie Verfahren zu dessen Herstellung | |
DE19500925A1 (de) | Chipkarte zur kontaktlosen Datenübertragung | |
EP0107061A2 (de) | Informationskarte und Verfahren zu ihrer Herstellung | |
DE19646717A1 (de) | Chipkarte mit Chipkartenmodul | |
DE19709985A1 (de) | Chipkarte, Verbindungsanordnung und Verfahren zum Herstellen einer Chipkarte | |
WO1997034247A2 (de) | Chipkarte, verbindungsanordnung und verfahren zum herstellen einer chipkarte | |
EP0591668A1 (de) | Verfahren zur Montage von integrierten Halbleiterschaltkreisen | |
DE602004004647T2 (de) | Verfahren zum zusammenbauen eines elektronischen komponent auf einem substrat | |
DE60116378T2 (de) | Elektronischer datenträger | |
DE10200569A1 (de) | Chipkarte und Herstellungsverfahren | |
DE19636112A1 (de) | Trägerelement für einen Halbleiterchip | |
WO1997023843A1 (de) | Verfahren zur herstellung einer chipkarte für kontaktlosen betrieb | |
DE19732644C1 (de) | Verfahren zur Herstellung einer Chipkarte für kontaktlose Daten- und/oder Energieübertragung sowie Chipkarte | |
WO1998010628A1 (de) | Trägerelement für einen halbleiterchip | |
EP3840549A1 (de) | Leiterplatte mit einem oberflächenmontierten elektronischen bauteil und verfahren zu deren herstellung | |
DE19600388C2 (de) | Chipkarte | |
WO1999026287A1 (de) | Siliziumfolie als träger von halbleiterschaltungen als teil von karten | |
WO2000000929A2 (de) | Chipmodul zum einbau in einen chipkartenträger sowie verfahren zu dessen herstellung | |
WO1992013319A1 (de) | Verfahren zur herstellung einer tragbaren datenträgeranordnung | |
EP2045763B1 (de) | Verfahren zum Herstellen von Datenträgern, Vorrichtung zum Durchführen des Verfahrens sowie Vorprodukt zum Herstellen von Datenträgern | |
WO1998048378A2 (de) | Karteneinlage für chipkarten | |
DE19918852C1 (de) | Chipkarte mit Flip-Chip und Verfahren zu ihrer Herstellung | |
DE19733777C2 (de) | Modul und Verfahren zur Herstellung eines Moduls sowie eine Chipkarte |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
8139 | Disposal/non-payment of the annual fee |