DE19624309A1 - Emittergesteuerter Thyristor - Google Patents
Emittergesteuerter ThyristorInfo
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Description
Die vorliegende Erfindung bezieht sich auf einen emit
tergesteuerten Thyristor (EST) bzw. einen emittergeschalte
ten Thyristor. Insbesondere bezieht sich die vorliegende
Erfindung auf einen emittergesteuerten Thyristor mit einer
zugeordneten P-N-P-N- oder einer N-P-N-P-Struktur, d. h. ei
nem MOS-Kanal mit einer Thyristorstruktur.
Im allgemeinen steigt der Gebrauch von Leistungshalb
leitern mit einer MOS-Gatestruktur aufgrund des steigenden
Bedarfs an Leistungshalbleiterelementen drastisch an. Es
wurden verschiedene Leistungshalbleiter mit einem Lei
stungs-MOSFET entwickelt, welche herausragende Durchschalt
eigenschaften aufweisen. Der IGBT kombiniert die Vorzüge
des MOSFETs mit den Vorzügen des BJTs (Bipolarübergangs-Tran
sistor). Der MCT (MOS-gesteuerte Thyristor) kann unter
Verwendung einer PNPN-Thyristorstruktur die Stromkapazität
außerordentlich ausdehnen. Darüberhinaus ist ein EST
(emittergesteuerter Thyristor) bekannt, der einen MOS-Kanal
mit einer Thyristorstruktur kombiniert, sowie weitere Lei
stungshalbleiterelemente.
Der Schwerpunkt bei der Leistungshalbleiterentwicklung
liegt auf der Minimierung eines Leitungsverlusts und eines
Schaltverlusts. MCTs und ESTs mit einer Thyristorstruktur
besitzen einen sehr geringen Leitungsverlust, da sie auf
grund eines doppelten Injektionsmechanismus eine Stromkapa
zität des mehreren zehn- oder hundertfachen der MOSFETs
oder IGBTs aufweisen.
Nachfolgend wird im einzelnen ein herkömmlicher emit
tergesteuerter Thyristor beschrieben, dessen Beispiel in
den beiliegenden Zeichnungen dargestellt ist.
Die Fig. 1 zeigt eine Schnittansicht eines herkömmli
chen emittergesteuerten Thyristors, die Fig. 2 bis 4 zeigen
Schnittansichten der Arbeitsweise des emittergesteuerten
Thyristors gemäß Fig. 1 und die Fig. 5 zeigt eine Ausgangs
charakteristik der Operationseigenschaften des emitterge
steuerten Thyristors gemäß Fig. 1.
Wie in Fig. 1 dargestellt, besitzt ein herkömmlicher
emittergesteuerter Thyristor folgenden Aufbau:
Eine stark dotierte N-Pufferschicht 2 ist auf einem
stark dotierten P-Substrat 1 ausgebildet, während eine
schwach dotierte N-Epitaxieschicht 3 auf der Pufferschicht
2 ausgebildet ist. Daraufhin werden eine schwach dotierte
P-aktive Wanne 4 und eine stark dotierte P-aktive Wanne 5,
welche tiefer liegt als die erste, in der N-Epitaxieschicht
3 ausgebildet. Ein stark dotierter N-Floating-Emitterbe
reich 6 wird in einer schwach dotierten P-aktiven Wanne 4
ausgebildet, während ein Hauptemitterbereich 7, der vom
Floating-Emitterbereich 6 getrennt ist, in einer stark do
tierten P-aktiven Wanne 5 ausgebildet wird. Auch in dem
stark dotierten Substrat 1 wird ein zum Einschalten benö
tigtes Gate 8a in der Nähe eines Teiles der N-Epitaxie
schicht 3, der schwach dotierten P-aktiven Wanne 4 und ei
nem Teil des stark dotierten N-Floating-Emitters 6 aus ge
bildet. Eine Kathodenelektrode 9 wird auf dem Hauptemitter
7 und einem Teil der stark dotierten P-Basis 5 ausgebildet.
Eine Anodenelektrode 10 wird als Elektrode unterhalb dem
stark dotierten P-Substrat 1 ausgebildet. In diesem Fall
wird ein Teil der Vorrichtung mit dem Floating-Emitter 6
und dem schwach dotierten P-Bereich 4 usw. als Hauptthyri
stor A bezeichnet, während der Teil der Vorrichtung mit dem
Hauptemitter 7 und dem stark dotierten P-Bereich 5 usw. als
parasitärer Thyristor B bezeichnet wird.
Die Arbeitsweise des dargestellten herkömmlichen emit
tergesteuerten Thyristors wird nun anhand der Fig. 2 bis 4
und der Kurvendarstellung gemäß Fig. 5 erläutert.
Die Fig. 5 zeigt eine Kurvendarstellung der Strom-Span
nungs-Charakteristik des emittergesteuerten Thyristors
(EST). Der in Fig. 5 gezeigte Strom I bezeichnet den der
Anode 10 zugeführten Strom, während die Spannung V die zwi
schen der Anode 10 und der Kathode 9 anliegende Spannung
darstellt. Die Bereiche "a" und "b" entsprechen dem siche
ren Arbeitsbereich des EST, bevor der parasitäre Thyristor
B (u. a. bestehend aus den Elementen: Hauptemitter 7 und ak
tive Wanne 5) eingeschaltet wird. Wenn dies der Fall ist,
übersteigt der EST-Strom (d. h. der der Anode 10 zugeführte
Strom) den Speicherstrom IL, so daß die Strom-Spannungs-Cha
rakteristik des ESTs innerhalb des Bereichs "c" in der Kur
vendarstellung gemäß Fig. 5 liegt.
Beim Anlegen einer positiven Vorspannung VAC über die
Anode 10 und die Kathode 9 und beim Anlegen einer positiven
Vorspannung VG an das Gate 8 wird innerhalb der aktiven
Wanne 4 direkt unterhalb des Gates 8 eine Inversionsschicht
ausgebildet. Diese Inversionsschicht ist mit dem Hauptemit
ter 7 über den Emitter 6 verbunden und dient als Strompfad
für Elektronen. Insbesondere fließen durch diese
Inversionsschicht Elektronen von der Kathode 9 zu der Epi
taxieschicht 3, der als Basisstrom für einen PNP-Transistor
dient, der aus dem Substrat 1, der Pufferschicht 2, der
Epitaxieschicht 3 und der P-aktiven Wanne 5 besteht. Da
dieser Basisstrom durch die stark dotierte Pufferschicht 2
in das stark dotierte Substrat 1 fließt, werden Löcher vom
Substrat 1 in die Epitaxieschicht 3 injiziert. Folglich
wird der emittergesteuerte Thyristor eingeschaltet, wobei
eine aus dem Floating-Emitter 6, der schwach dotierten ak
tiven Wanne 4, dem isolierten Einschaltgate 8a und der Epi
taxieschicht 3 bestehende MOS-Struktur die Triggerung bzw.
zeitliche Ansteuerung des emittergesteuerten Thyristors er
möglicht.
Zu diesem Zeitpunkt fällt gemäß Fig. 5 die Strom-Span
nungs-Charakteristik des ESTs innerhalb des Bereiches "a",
weshalb der dargestellte herkömmliche EST in ähnlicher
Weise wie ein IGBT wie in diesem Bereich arbeitet. Im all
gemeinen erhöht sich der (in die Anode 10 fließende) Strom
des ESTs mit dem Ansteigen der zwischen der Anode 10 und
der Kathode 9 anliegenden Spannung. Wenn die zwischen der
Anode 10 und der Kathode 9 anliegende Vorspannung weiter
erhöht wird, steigt der der Anode 10 zugeführte Strom I
weiter an, weshalb der in die schwach dotierte aktive Wanne
4 fließende Löcherstrom ansteigt. Der Strom steigt sehr
schnell an, da der Hauptthyristor A (,der unter anderem aus
dem Hauptemitter 7 und der aktiven Wanne 5 besteht,) in ei
nem Bereich arbeitet, bei dem ein zwischen dem Floating-Emit
ter 6 und der schwach dotierten aktiven Wanne 4 aus ge
bildeter PN-Übergang in Durchlaßrichtung vorgespannt ist.
Dieses Anlegen einer Vorspannung in Durchlaßrichtung wird
durch einen vom ansteigenden Löcherstrom verursachten Span
nungsabfall hervorgerufen. Demzufolge wird beim dargestell
ten herkömmlichen EST der in die Anode 10 fließende Strom
IA entsprechend einem durch den Hauptthyristor A fließenden
Strombetrag (d. h. in den Floating-Emitter 6 fließender
Strom) gesteuert. Diese kombinierte Verwendung einer
Gate-Kanal-Struktur (unter anderem bestehend aus einer den
Hauptemitter 7 mit dem Floating-Emitter 6 verbindenden In
versionsschicht) erleichtert das einfache Schalten bzw.
Steuern des dargestellten ESTs.
Wenn die zwischen der Anode 10 und der Kathode 9 anlie
gende Vorspannung kontinuierlich ansteigt, verursacht, wie
in Fig. 4 dargestellt, der durch den Löcherstrom in die je
weiligen aktiven Wannen 4 und 5, (der mit dem Ansteigen des
der Anode 10 zugeführten Stroms IA einhergeht), hervorgeru
fene Spannungsabfall ein leichtes Einschalten des parasitä
ren Thyristors B. Wenn dies der Fall ist, kann der Betrieb
des dargestellten herkömmlichen ESTs nur noch sehr schwie
rig gesteuert werden. Wenn das Gate 8 und die Kathode 9
verkürzt werden, oder wenn eine negative Vorspannung an
das Gate 8 angelegt wird, kann der durch den Hauptemitter 7
fließende parasitäre Thyristorstrom nicht in einfacher
Weise eliminiert werden, weshalb der gesamte dargestellte
herkömmliche EST nur unter großen Schwierigkeiten betrieben
werden kann. Die Strom-Spannungs-Charakteristik des ESTs
entspricht nun dem Bereich "c" in der Kurvendarstellung ge
mäß Fig. 5.
Der Erfindung liegt daher die Aufgabe zugrunde das Ein
schalten eines parasitären Thyristors innerhalb eines emit
tergesteuerten Thyristors (EST) zu verhindern und den si
cheren Arbeitsbereich des ESTs zu vergrößern. Dies wird
durch die Erzeugung eines in die EST-Kathode fließenden Lö
cherstroms bevor dieser einen Hauptemitter erreicht reali
siert. Dies begrenzt den Stromfluß in eine unterhalb des
EST-Hauptemitters befindliche p-aktive Wanne.
Die vorliegende Erfindung ist demzufolge auf einen
emittergesteuerten Thyristor gerichtet. Zunächst wird ein
Halbleitersubstrat von einem ersten Leitungstyp
(beispielsweise p-dotiert) geschaffen und anschließend ein
Halbleitergebiet von einem zweiten Leitungstyp
(beispielsweise n-dotiert) auf dem Substrat ausgebildet.
Ein Wannengebiet vom ersten Leitungstyp wird innerhalb des
Halbleitergebiets ausgebildet. Eine Vielzahl von Wannen-Un
tergebieten vom zweiten Leitungstyp werden innerhalb des
Wannengebiets ausgebildet und durch einen Trennabschnitt
des Wannengebiets voneinander getrennt. Ferner werden eine
Vielzahl von Elektrodenkontakten vorgesehen, die aus einer
in Kontakt mit dem Wannengebiet bestehenden Gateelektrode
und einer in Kontakt mit einer der Wannen-Untergebiete lie
genden Kathodenelektrode bestehen und ferner in Kontakt mit
dem Trennabschnitt des Wannengebietes sind, welches die
Vielzahl von Wannen-Untergebiete unterteilt.
Die Erfindung wird nachstehend anhand von Ausführungs
beispielen und Bezugnahme auf die Zeichnungen näher be
schrieben.
Es zeigen:
Fig. 1 eine Schnittansicht der Struktur eines herkömm
lichen ESTs;
Fig. 2 bis 4 Schnittansichten, welche die Arbeitsweise
eines ESTs gemäß Fig. 1 darstellen;
Fig. 5 eine Kurvendarstellung, welche die Strom-Span
nungs-Charakteristik des ESTs gemäß Fig. 1 darstellt;
Fig. 6 eine perspektivische Ansicht eines erfindungsge
mäßen ESTs gemäß einem bevorzugten Ausführungsbeispiel;
Fig. 7 eine Schnittansicht des in Fig. 6 dargestellten
ESTs entlang einer Schnittlinie A-A′;
Fig. 8 eine Schnittansicht, welche die Arbeitsweise des
in Fig. 6 dargestellten ESTs zeigt; und
Fig. 9 eine Draufsicht des ESTs zur weiteren Demonstra
tion seiner Arbeitsweise.
Die Fig. 6 zeigt eine perspektivische Ansicht eines
emittergesteuerten Thyristors gemäß eines bevorzugten Aus
führungsbeispiels der vorliegenden Erfindung, der entlang
einer x-y-z-Achse aufgeschnitten ist. Die Fig. 7 zeigt eine
Schnittansicht des in Fig. 6 dargestellten ESTs entlang der
Linie A-A′. Die Fig. 8 (Seitenansicht) und die Fig. 9
(Draufsicht) zeigen gemeinsam die Arbeitsweise des in Fig.
6 dargestellten ESTs.
Gemäß Fig. 6 wird ein Halbleitersubstrat von einem er
sten Leitungstyp (beispielsweise p-dotiert) vorgesehen. Auf
dem Substrat wird ein Halbleitergebiet von einem zweiten
Leitungstyp (beispielsweise n-dotiert) ausgebildet. Ein
oder mehrere Wannengebiete vom ersten Leitungstyp (p-do
tiert) werden innerhalb des Halbleitergebiets ausgebildet,
während eine Vielzahl von Wannen-Untergebiete vom zweiten
Halbleitertyp (n-dotiert) innerhalb des einen oder der meh
reren Wannengebiete ausgebildet wird. Die Wannen-Unterge
biete werden durch einen Trennabschnitt des Wannengebiets
voneinander getrennt.
Es werden Elektrodenkontakte vorgesehen, die eine in
Kontakt mit dem Wannengebiet befindliche Gateelektrode und
zumindest eine erste und eine zweite Kathodenelektrode auf
weisen. Die erste Kathodenelektrode befindet sich in Kon
takt mit einem der Wannen-Untergebiete, während sich die
zweite Kathodenelektrode in Kontakt mit dem Trennabschnitt
des Wannengebiets befindet.
Genauer gesagt kann das Halbleitersubstrat ein stark
dotiertes P+-Substrat 11 aufweisen. Das auf dem Substrat 11
ausgebildete Halbleitergebiet kann aus einer Pufferschicht
21 und einer Epitaxieschicht 31 bestehen. Die Pufferschicht
21 kann aus einer direkt auf dem Substrat 11 ausgebildeten
stark dotierten N+-Schicht bestehen. Die Epitaxieschicht 31
kann aus einer schwach dotierten N--Schicht bestehen, die
direkt auf der Pufferschicht 21 ausgebildet ist. Das inner
halb des Halbleitergebiets (mit der Pufferschicht 21 und
der Epitaxieschicht 31) ausgebildete Wannengebiet kann eine
oder mehrere aktive Wannen aufweisen. Im dargestellten Aus
führungsbeispiel besitzt das Wannengebiet ein schwach do
tiertes P-Wannen-Untergebiet 41 und ein stark dotiertes P+
aktives Wannen-Untergebiet 51. Sowohl das Substrat 11, die
Pufferschicht 21 wie auch die Epitaxieschicht 31 befindet
sich in einer im wesentlichen zur x-z-Ebene parallelen
Ebene (mit Bezug auf die x-y-z-Koordinaten gemäß Fig. 6).
Die schwach dotierte aktive Wanne 41 und die stark do
tierte aktive Wanne 51 befinden sich in direktem Kontakt
miteinander und sind innerhalb der Epitaxieschicht 31 aus
gebildet. Sie liegen an der Oberfläche der kombinierten
Halbleitervorrichtung 100. Die schwach dotierte aktive
Wanne 41 und die stark dotierte Wanne 51 besitzen eine
längliche Form und liegen im wesentlichen parallel zur
z-Achse. Gemeinsam belegen sie einen oberen rechten Eckbe
reich an der Oberfläche 104 der Halbleitervorrichtung 100
und an der oberen rechten Eckkante 101 der Halbleitervor
richtung 100, wobei sie jedoch von einer oberen linken Eck
kante 102 beabstandet sind.
Gemäß der in Fig. 7 dargestellten seitlichen Schnittan
sicht ist in einem Mittenbereich an einer Oberfläche 104
der Halbleitervorrichtung 100 eine schwach dotierte aktive
Wanne 41 vorgesehen. Eine linke Seite der schwach dotierten
Wanne 41 ist von einer linken Seite 106 der Halbleitervor
richtung 100 beabstandet, während sich eine rechte Seite
der schwach dotierten aktiven Wanne 41 in direktem Kontakt
mit einer linken Seite der stark dotierten aktiven Wanne 51
befindet. Die rechte Seite der stark dotierten aktiven
Wanne 51 bildet einen Teil der rechten Seite 108 der Halb
leitervorrichtung 100 aus.
Gemäß Fig. 6 ist das Floating-Emittergebiet 61 inner
halb der schwach dotierten aktiven Wanne 41 ausgebildet und
besitzt eine längliche Form. Das Gebiet erstreckt sich im
wesentlichen parallel zur z-Achse von einer Vorderseite 110
bis zu einer Rückseite 112 der Halbleitervorrichtung 100.
Die obere Oberfläche des Floating-Emittergebiets 61 bildet
einen Teil der oberen Oberfläche 104 der Halbleitervorrich
tung 100, während der Boden und die Seitenoberflächen des
Floating-Emittergebiets 61 in direktem Kontakt mit den Ab
schnitten der schwach dotierten aktiven Wanne 41 stehen.
Das Hauptemittergebiet 71 ist innerhalb der stark do
tierten aktiven Wanne 51 ausgebildet und besitzt eine läng
liche Form. Dieses Gebiet erstreckt sich in ähnlicher Weise
von einer Vorderseite 110 zu einer Rückseite 112 der Halb
leitervorrichtung 100 und ist im wesentlichen parallel zur
z-Achse. Seine obere Oberfläche bildet einen Teil der obe
ren Oberfläche 104 der Halbleitervorrichtung 100. Die linke
Seitenoberfläche des Hauptemittergebiets 71 entspricht dem
Punkt an dem die schwach dotierte aktive Wanne 41 in Kon
takt mit der stark dotierten aktiven Wanne 51 ist. Seine
untere Oberfläche und seine rechte Seitenoberfläche stehen
in direktem Kontakt mit der stark dotierten aktiven Wanne
51.
An der oberen Oberfläche 104 der Halbleitervorrichtung
100 befinden sich eine Vielzahl von Elektroden, welche ein
Einschalt-Gate 81a, ein weiteres Gate 81b, eine erste Ka
thode 91a und eine zweite Kathode 91b aufweisen. Das Ein
schalt-Gate 81a und das weitere Gate 81b sind jeweils mit
einer Gateelektrode 81 elektrisch verbunden.
Das Einschalt-Gate 81a erstreckt sich von der Vorder
seite 110 zur Rückseite 112 der Halbleitervorrichtung 100
entlang der z-Achse, wobei es die Epitaxieschicht 31 (an
ihrem linken oberen Abschnitt), die schwach dotierte aktive
Wanne 41 (an ihrem linken oberen Abschnitt) und das Floa
ting-Emittergebiet 61 (an ihrem oberen linken Abschnitt)
elektrisch kontaktiert. Das weitere Gate 81b erstreckt sich
von der Vorderseite 110 zur Rückseite 112 der Halbleiter
vorrichtung 100 entlang der z-Achse. Dieses Gate befindet
sich in Kontakt mit einem oberen rechten Oberflächenab
schnitt der schwach dotierten aktiven Wanne 41 und einem
oberen linken Oberflächenabschnitt des Hauptemitterbereichs
71.
Die erste Kathode 91a wird an der rechten Seite einer
oberen Oberfläche 104 der Halbleitervorrichtung 100 aus ge
bildet. Genauer gesagt erstreckt sie sich von einer ersten
Position in der Nähe der Vorderseite 110 bis zu einer zwei
ten Position in der Nähe der Rückseite 112 der Halbleiter
vorrichtung 100. Sie steht in Kontakt mit einem rechten
Oberflächenabschnitt des Hauptemitterbereichs 71 und mit
einem Oberflächenabschnitt der stark dotierten aktiven
Wanne 51.
Die zweite Kathode 91b ist an einer Zwischenstelle an
der oberen Oberfläche 104 der Halbleitervorrichtung 100
ausgebildet. Sie erstreckt sich von einer ersten Position
in der Nähe der Vorderseite 110 bis zu einer zweiten Posi
tion in der Nähe der Rückseite 112 der Halbleitervorrich
tung 100. Sie befindet sich in der Nähe (jedoch nicht in
Kontakt mit) der Grenze des Floating-Emittergebiets 61 an
einer dem Teil des Floating-Emittergebiets 61 entsprechen
den Position, welche eine verringerte Breite W aufweist.
Die zweite Kathode 91b befindet sich in direktem Kontakt
mit einem eingeschnittenen Zentraloberflächenabschnitt 400
(siehe Fig. 9) der aktiven Wanne 41.
Die schwach dotierte aktive Wanne 41 und die stark do
tierte aktive Wanne 51 (,deren Übergang tiefer als der von
der schwach dotierten aktiven Wanne 41 liegt,) kann jeweils
durch Diffusion von Verunreinigungen in die Epitaxieschicht
31 ausgebildet werden. Die jeweilige Tiefe dieser aktiven
Wannen beträgt vorzugsweise circa 3-10 µm. Auf ähnliche
Weise kann das Floating-Emittergebiet 61 innerhalb der
schwach dotierten aktiven Wanne 41 mittels Diffusion ausge
bildet werden, während ein Hauptemittergebiet 71 innerhalb
der stark dotierten aktiven Wanne 51 ausgebildet wird. Das
Hauptemittergebiet 71 wird vom Floating-Emittergebiet 61
durch einen Trennabschnitt 402 des Gesamtwannengebiets ge
trennt, (der durch die schwach dotierte aktive Wanne 41 ge
meinsam mit der stark dotierten aktiven Wanne 51 ausgebil
det wird).
An der unteren Oberfläche der Halbleitervorrichtung 100
wird eine Anode 101 ausgebildet. Genauer gesagt wird die
Anode 101 an der unteren Oberfläche des Halbleitersubstrats
11 ausgebildet.
Die Fig. 8 und 9 zeigen den Elektronenfluß sowie den
Löcherfluß in der Halbleitervorrichtung 100 gemäß Fig. 6.
Beim Anlegen einer positiven Vorspannung zwischen die Anode
100 und die Kathode 91, (welche die erste Kathode 91a mit
der zweiten Kathode 91b verbindet), und beim Anlegen einer
positiven Vorspannung oberhalb einer bestimmten Schwell
wertspannung an die Gates 81a und 81b, (welche mit einer
Gateelektrode verbunden sind), wird direkt unterhalb der
Gates 81a und 81b innerhalb der aktiven Wannen 41 und 51
eine Inversionsschicht ausgebildet, welche das Einschalten
des dargestellten ESTs ermöglicht. Eine aus dem Floating-Emit
ter 61, der schwach dotierten Wanne 41 und der Epita
xieschicht 31 zusammengesetzte Transistorstruktur erleich
tert die zeitliche Steuerung (Einschalten) der ESTs in
ähnlicher Weise wie bei dem vorherstehend beschriebenen
herkömmlichen EST gemäß Fig. 1.
Wenn die zwischen der Anode 101 und der Kathode 91 an
liegende Vorspannung angehoben wird, erhöht sich auch der
Strompegel (des der Anode 101 zugeführten Stroms). Darüber
hinaus wird auch der innerhalb der schwach dotierten akti
ven Wanne 41 fließende Löcherstrom angehoben. Ein durch
dieses Ansteigen des Löcherstroms verursachter Spannungsab
fall bewirkt, daß eine Teil des Löcherstroms über die In
nenseite des Floating-Emitters 61 zum Hauptemitter 71
fließt, während die verbleibenden Teile des Löcherstroms
zur naheliegenden zweiten Kathode 91b fließen.
Da dieser Löcherstrom in die naheliegende zweite Katho
de 91b fließt wird die Aktivierung des parasitären Thyri
stors verzögert, (der der PNPN-Vorrichtung entspricht, wel
che aus dem Substrat 11, der Pufferschicht 21, der Epita
xieschicht 31, der stark dotierten aktiven Wanne 51 und dem
Hauptemittergebiet 71 gebildet wird). Demzufolge besitzt
der EST des dargestellten Ausführungsbeispiels ein verzö
gertes Latch-up-Phänomen (Durchbruch) und besitzt einen ef
fektiv höheren Latch-Strom-Wert (Einraststromwert), weshalb
der Arbeitsbereich des ESTs (d. h. der Bereich der Strom- und
Spannungswerte (VAC und IA)) erhöht wird, den man er
hält ohne einen Latch-up-Effekt des ESTs bzw. ein Einrasten
des ESTs zu erhalten (d. h. der der Anode 101 zugeführte
Strom (IA) darf den Latch-Strom (IL) bzw. Einraststrom
überschreiten).
Es versteht sich von selbst, daß der Fachmann verschie
dene weitere Modifikationen und Änderungen durchführen kann
ohne dabei vom Umfang und vom Kern dieser Erfindung abzu
weichen. Die Ansprüche sind daher nicht auf das in der
Beschreibung dargestellte Ausführungsbeispiel beschränkt
sondern umfassen auch Merkmale die der Fachmann als äquiva
lent in Bezug auf die Erfindung betrachtet bzw. behandelt.
Ein emittergesteuerter Thyristor besitzt einen vergrö
ßerten sicheren Arbeitsbereich. Es wird ein Halblei
tersubstrat vom ersten Leitungstyp (p-dotiert) vorgesehen
und auf dem Substrat ein Halbleitergebiet vom zweiten Lei
tungstyp (n-dotiert) ausgebildet. Ein Wannengebiet vom er
sten Leitungstyp wird innerhalb des Halbleitergebiets aus
gebildet und daraufhin eine Vielzahl von Wannen-Untergebie
ten vom zweiten Leitungstyp innerhalb des Wannengebiets
ausgebildet. Alle Wannen-Untergebiete werden voneinander
durch Trennabschnitte der Wannengebiete getrennt. Eine
Vielzahl von Elektrodenkontakten werden vorgesehen, welche
aus einer in Kontakt mit dem Wannengebiet stehenden Ga
teelektrode und zumindest aus einer ersten und zweiten Ka
thodenelektrode bestehen. Die zweite Kathodenelektrode
steht in Kontakt mit dem Trennabschnitt des Wannengebiets.
Claims (9)
1. Emittergesteuerter Thyristor mit:
einem Halbleitersubstrat (11) von einem ersten Leitungstyp;
einem Halbleitergebiet (21, 31) von einem zweiten Leitungstyp, welches auf dem Substrat ausgebildet ist;
einem Wannengebiet (41) vom ersten Leitungstyp, welches innerhalb des Halbleitergebiets ausgebildet ist;
einer Vielzahl von Wannen-Untergebieten (61, 71) vom zweiten Leitungstyp, welche innerhalb des Wannengebiets (41) ausgebildet sind und durch einen Trennabschnitt des Wannengebiets getrennt sind; und
einer Vielzahl von Elektrodenkontakten (81a, 81b, 91a, 91b) bestehend aus einer Gateelektrode (81), die in Kontakt mit dem Wannengebiet (41) steht, und zumindest einer ersten und einer zweiten Kathodenelektrode (91a, 91b), wobei die erste Kathodenelektrode (91a) in Kontakt mit einem der Wannen-Untergebiete und die zweite Kathodenelektrode in Kontakt mit dem Trennabschnitt des Wannengebiets steht.
einem Halbleitersubstrat (11) von einem ersten Leitungstyp;
einem Halbleitergebiet (21, 31) von einem zweiten Leitungstyp, welches auf dem Substrat ausgebildet ist;
einem Wannengebiet (41) vom ersten Leitungstyp, welches innerhalb des Halbleitergebiets ausgebildet ist;
einer Vielzahl von Wannen-Untergebieten (61, 71) vom zweiten Leitungstyp, welche innerhalb des Wannengebiets (41) ausgebildet sind und durch einen Trennabschnitt des Wannengebiets getrennt sind; und
einer Vielzahl von Elektrodenkontakten (81a, 81b, 91a, 91b) bestehend aus einer Gateelektrode (81), die in Kontakt mit dem Wannengebiet (41) steht, und zumindest einer ersten und einer zweiten Kathodenelektrode (91a, 91b), wobei die erste Kathodenelektrode (91a) in Kontakt mit einem der Wannen-Untergebiete und die zweite Kathodenelektrode in Kontakt mit dem Trennabschnitt des Wannengebiets steht.
2. Emittergesteuerter Thyristor nach Patentanspruch 1,
wobei der erste Leitungstyp einer n-Dotierung und der
zweite Leitungstyp einer p-Dotierung entspricht.
3. Emittergesteuerter Thyristor nach Patentanspruch 1,
wobei das Wannengebiet (41, 51) eine Tiefe zwischen circa 3
und 10 µm aufweist.
4. Emittergesteuerter Thyristor nach Patentanspruch 1,
wobei das Wannengebiet (41, 51) eine Verunreinigungs-Dichte
verteilung aufweist, welche nicht einheitlich ist.
5. Emittergesteuerter Thyristor nach Patentanspruch 4,
wobei das Wannengebiet ein erstes Gebiet (41) mit einer
schwachen Dotierung und ein zweites Gebiet (51) mit einer
starken Dotierung aufweist, wobei zumindest eines der
Vielzahl von Wannen-Untergebieten in jeweils dem ersten
Gebiet (41) und dem zweiten Gebiet (51) ausgebildet ist.
6. Emittergesteuerter Thyristor nach Patentanspruch 5,
wobei die zweite Kathodenelektrode (91b) in Kontakt mit dem
ersten Gebiet (41) des Wannengebiets ist.
7. Emittergesteuerter Thyristor nach Patentanspruch 6,
wobei die erste Kathodenelektrode (91a) in Kontakt mit dem
zweiten Gebiet (51) des Wannengebiets ist.
8. Emittergesteuerter Thyristor nach Patentanspruch 5,
wobei das zweite Gebiet (51) tiefer als das erste Gebiet
(41) liegt.
9. Emittergesteuerter Thyristor nach Patentanspruch 1,
mit einer auf dem Halbleitersubstrat (11) ausgebildeten
Anode (101).
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8127 | New person/name/address of the applicant |
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8141 | Disposal/no request for examination |