DE1913672A1 - Circuit arrangement for suppressing interference pulses - Google Patents

Description

UMRZ1969UMRZ1969

SIEIlMS AKTIENGESELLSGHAFiT München, denSIEIlMS AKTIENGESELLSGHAFiT Munich, the

Witteisbacherplatz 2Witteisbacherplatz 2

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Schaltungsanordnung zur Unterdrückung ypn_ S töriinpul sen^ __c Circuit arrangement for suppression ypn_ S töriinpul sen ^ _ _c

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Unterdrückung ven Stcrimpulsen, die zwischen in -veränderlicher Frequenz angelieferten Nutzimpulsen auftreten»The invention relates to a circuit arrangement for Suppression of Stcrimpulses between in -variable Frequency delivered useful pulses occur »

Oftmals liegt die Aufgabe vor, Störimpulse, die zwischen irutzircpulsen auftreten, zu unterdrücken. Ein Beispiel hierfür ist das Lesen von Magnetbändern, wenn diese mit Richtungstaktschrift beschrieben sind» Beim Schreiben entstehen nämlich in ;eder Spur in der !litte zwischen zwei benachbarten informationstragenden Kauptflußwechseln dann redundante Ililfsflußwechsel, wenn die beiden benachbarten Bits gleiche logische Zustände darstellen,= Die durch die Hilfsflu£wechsel erzeugten Leseimpulse müssen bei der Dekodierung des Lesesignals unterdrückt v/erden. Bei der Unterdrückung dieser Leseimpulse, die Störimpulse genannt werden sollen, muß beachtet werden, daß die Bitperiode nicht konstant ist» Z. 3» können durch Schwankungen der landceschwindigkeit beim Schreiben und Lesen - wenn auch relativ langsame - Änderungen der Bitperiode hervorgerufen werden.Often the task is to suppress glitches that occur between irutzircpulses. An example of this is the reading of magnetic tapes when they are written with directional clock script. When writing, redundant auxiliary flow changes occur in every track in the middle between two adjacent information-carrying main flow changes if the two neighboring bits represent the same logical states, = the through the read pulses generated by the auxiliary flow must be suppressed when the read signal is decoded. To be called in the suppression of these reading pulses glitches, it must be noted that the bit period is not constant "line 3" can by fluctuations in the landceschwindigkeit reading and writing - changes the bit period caused - albeit relatively slow.

Bleibt die Frequenz der Nutzimpulse konstant, so kann für die Unterdrückung der Stcrircpulse eine Zeitschaltung verwendet werden. Die Unterdrückung der Störimpulse erfolgt dadurch, daß die Zeitschaltung erst dann wieder mit dem nächsten Impuls angesteuert werden kann, wenn die durch den vorhergehenden Impuls angestoßene Verzögerungszeit der Zeitschaltung abgelaufen ist. Dabei muß die Verzögerungsschaltung so eingestellt sein, daß sie kleiner ist als die Periodendauer der Nutzimpulse»If the frequency of the useful pulses remains constant, a timer can be used to suppress the disturbance pulses be used. The interference impulses are suppressed by the fact that the timer is only then switched on again can be activated with the next pulse if the delay time triggered by the previous pulse the timer has expired. The delay circuit must be set so that it is smaller than the period of the useful pulses »

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Andererseits muß sie so groß v/ie möglich sein, so daß alle Störimpulse zwischen den Nutzimpulsen unterdrückt v/erden, also auch diejenigen, die nahe "bei den Nutzin:- pulsen liegen.On the other hand, it must be as large as possible so that all interference pulses between the useful pulses are suppressed v / earth, including those who are close "to the beneficiaries: - pulses lie.

Ändert sich die Frequenz der Nutzimpulse, so kann eine solche Zeitschaltung nicht mehr allein zur Unterdrückung der Störimpulse benutzt v.'erden, da dann die Verzögerunsgsseit und die Periodendauer der Nutzimpulse nicht mehr im richtigen Verhältnis zueinander stehen,If the frequency of the useful pulses changes, such a timer can no longer be used solely for suppression the interference pulses use v.'erden, since then the delay time and the period of the useful pulses are no longer in the are in the right relationship to each other,

k Durch die Erfindung soll nun eine Schaltungsanordnung geschaffen werden, durch die die zwischen den Nutzimpulsen auftretenden Störimpulse auch dann unterdrückt v/erden, wenn sich die Frequenz der Nutzimpulse ändert*k The invention is now intended to create a circuit arrangement through which the between the useful pulses Interfering impulses that occur are also suppressed when the frequency of the useful impulses changes *

Erfindungsgemäß wird dies dadurch erreicht, daß eine in ihrer Yerzögerungszeit steuerbare erste Zeitschaltung vorgesehen ist, an deren ersten Eingang die Tfutz- und Störimpulse zugeführt werden und daß ein abschaltbarer Regler vorgesehen ist, dessen Eingang mit dem Ausgang der ersten Zeitschaltung und dessen Ausgang mit einem anderen Eingang der ersten Zeitschaltung verbunden, ist und der eine von der Frequenz der Nutzimpulse anhängi- f ge Steuerspannung erzeugt, durch die die Yerzögerungszeit der Zeitschaltung derartig verändert wird, daß das Verhältnis aus Verzögerungszeit und Periodendauer (!Tastverhältnis) der Kutzimpulse etwa konstant bleibt='According to the invention, this is achieved in that a controllable delay time first timing circuit is provided, at the first input of which the Tfutz and interference pulses are supplied and that a switchable controller is provided, whose input with the output of the first timing circuit and its output with another receipt of the first timing circuit connected, and the one of the frequency of the useful pulses anhängi- f ge control voltage generated by the Yerzögerungszeit the timer circuit is changed such that the ratio of delay time and period (! duty cycle) remains approximately constant of Kutzimpulse = '

Langsame Änderungen der Impulsfreqxienz können dadurch unwirksam gemacht werden, daß zur Gewinnung der Steuerspannung die Periode der Nutzimpulse über mehrere Impulse gemittelt wird. Durch den Regelkreis wird das Tastverhältnis zusätzlich auch gegen spannungs- und tesnperaturbedingte Schwankungen sowie gegen Exempiarstreuungen der verwendeten Bauelemente stabilisiert..Slow changes in the pulse frequency can thereby can be made ineffective that to obtain the control voltage, the period of the useful pulses over several pulses is averaged. The control loop makes that Duty cycle also against voltage and temperature-related fluctuations as well as against specimen scatter of the components used stabilized.

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Um alle Vierte des Tastverhältnis sos realisieren zu können, kann zu der ersten steuerbaren Zeitschaltung eine zveite parallel geschaltet v/erden.In order to be able to realize all fourths of the duty cycle sos, A second time circuit can be connected in parallel to the first controllable time circuit.

Durch eine Zusatzsehaltung kann der Regler abgeschaltet werden und es kann gleichzeitig eine bestimmte feste Steuerspannung der Zeitschaltung zugeführt werden, so daß eine "bestirnte feste Verzögerungszeit eingestellt \jird«. Dies ist "besonders dann vorteilhaft, wenn die Schaltungsanordnung eingeschaltet wird.The controller can be switched off by an additional circuit and a certain fixed Control voltage are supplied to the timing circuit, so that a "certain fixed delay time is set \ jird «. This is "particularly advantageous when the Circuit arrangement is switched on.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen,Other developments of the invention emerge from the subclaims,

Die erfindungsgemäße Schaltungsanoranung wird anhand der Figuren weiter erläuterte Es zeigen:The circuit arrangement according to the invention is further explained with reference to the figures.

Fig-.1 ein Blockschaltbild des Regelkreises;Fig. 1 is a block diagram of the control loop;

Fig. 2 eine für die Regelstrecke verwendbare Zeitschaltung, 2 shows a timing circuit that can be used for the controlled system,

Fig. 3 einen Impulsplan zu dieser Zeitschaltung, Fig« 4 den Regler.3 shows a timing diagram for this timing circuit, Fig. 4 the controller.

Figc 5 einen Impulsplan, wenn zwei Zeitschaltungen verwendet werden,Fig. 5 shows a timing diagram when two timing circuits are used will,

Fig- 6 ein Diagramm, in dem die Abhängigkeit der Verzögerungszeit t von der Steuerspannung US für die Zeitschaltung aufgetragen istFig. 6 is a diagram in which the dependence of the delay time t is plotted from the control voltage US for the timer

In dem Blockschaltbild des Regelkreises in Fig. 1 ist eine Zeitschaltung mit Z, ein Regler mit REG bezeichnet. Die Nuts- und Störimpulse werden einem Eingang E der Zeitschaltung Z zugeführte Nach der Verzögerungszeit erscheinen sie als Signale K am Ausgang der Zeitschaltung. Diese werden den Regler REG zugeleitet. In dem Regler REG wird nun eine Spannung, die sogenannte Steuerspannung US, gebildet, die von der Frequenz der dem Eingang E gelieferten Niitzimpulse abhängig istr Diese Steuer spannung USIn the block diagram of the control circuit in FIG a timer with Z, a regulator with REG. The groove and interference pulses are an input E of the timer Z supplied After the delay time, they appear as signals K at the output of the timer. These are fed to the REG regulator. In the regulator REG is now a voltage, the so-called control voltage US, is formed, which depends on the frequency of the Niitzimpulses supplied to the input E. This control voltage US

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v/ird ν,/iederum der Zeitschaltung Z zugeführt. Sie "beeinflußt die Verzögerungszeit der Zeitschaltung d'erart, daß das Verhältnis aus Verzögerungszeit und Periodendauer der Nutzimpülsc etv/a konstant "bleibt.v / ν, / ν is in turn fed to the timing circuit Z. You "influenced the delay time of the timing circuit d'erart that the ratio of delay time and period duration the Nutzimpülsc etv / a "remains constant".

In Fig» 2 ist eine Zeitschaltung gezeigt, die für die erfindungsgemäße Schaltungsanordnung .verv/endet v/erden kann₀ Sie besteht aus NAND-Gattern G1, G2, G3, G4 und G5, aus einem Transistor TO, zv;ei Widerständen R1 und R2 und einem.Kondensator Q. Die NAND-Gatter G3, G4 bilden eine bistabile Kippschaltung. Die Verzögerungszeit der Irnpulse v/ird bestimmt durch das Verzögerungsglied, bestehend aus dem Widerstand R2 und dem Kondensator C sov/ie aus dem NAND-Gatter G2, das einer Schwellwertschaltung entspricht« Zur Erläuterung der Wirkungsv/eise dieser Zeitschaltung soll einer logischen "O" niedriges Potential, einer logischen "1" hohes Potential entsprechen» Wird an den Eingang EM des NAND-Gatters G1 eine logische "O" gelegt, dann ist am Ausgang des NAND-Gatters G1 eine logische "1" gegeben. Der Transistor TO ist leitend gesteuert und legt eine logische "O" an.den Eingang des NAND-Gatters G2. Der Kondensator G ist bis auf die Rest- ■ spannung des Transistors TO entladen. Am Ausgang des NAND-Gatters G2 und damit auch am Setzeingang der aus den NAND-Gattern G3 und G4 bestehenden bistabilen.Kippschaltung tritt dann eine logische "1" auf» Vom Eingang El-I her liegt am Rücksetzeingang der bistabilen Kippschaltung eine 'logische "O¹O Dann ergibt sich am Ausgang A2 eine logische "1" und am Ausgang A1 eine logische "0"cEs soll nun an den Eingang EM der Zeitschaltung eine logische "1" gelegt v/erden= Am zweiten Eingang des NAND-Gatters G1 liegt von dem Ausgang A2 der bistabilen Kippschaltung her ebenfalls eine logische "1" an_c Der Ausgang des NAND-Gatters G1 schaltet dann auf eine logische "0" und sperrt damit den TransistorIn Figure "2, a timing circuit is shown .verv for the inventive circuitry / ends can v / ground ₀ is composed of NAND gates G1, G2, G3, G4 and G5, of a transistor TO, zv; ei resistors R1 and R2 and a capacitor Q. The NAND gates G3, G4 form a bistable trigger circuit. The delay time of the impulses is determined by the delay element, consisting of the resistor R2 and the capacitor C so / ie from the NAND gate G2, which corresponds to a threshold value circuit. low potential, a logic "1" high potential »If a logic" O "is applied to the input EM of the NAND gate G1, then a logic" 1 "is given at the output of the NAND gate G1. The transistor TO is turned on and applies a logic "O" to the input of the NAND gate G2. The capacitor G is discharged down to the residual voltage of the transistor TO. A logic "1" then occurs at the output of the NAND gate G2 and thus also at the set input of the bistable flip-flop consisting of the NAND gates G3 and G4. O ¹ O Then there is a logical "1" at output A2 and a logical "0" at output A1. A logical "1" should now be applied to input EM of the timing circuit = at the second input of NAND gate G1 if the output A2 of the bistable multivibrator is also a logic "1" at _c The output of the NAND gate G1 then switches to a logic "0" and thus blocks the transistor

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TO« Jetzt lädt sich der Kondensator G über den Widerstand" R2 gegen die Spannung US auf» Sobald die Kondensatorspannung die Schwellspannung, die durch das NAND-Gatter G2 dargestellt wird, erreicht, erscheint am Ausgang des NAND-Gatters G2 eine logische "0". Diese kippt die bistabile Kippschaltung um, d.h. am Ausgang A1 erseheint eine logische "1", am Ausgang A2 eine logische "O"ο Der positive Eingangsspannungssprung erscheint also nach Ablauf der Verzögerungszeit am Ausgang A1 als positiver, am Ausgang A2 als negativer Spannungssprung. Da der Ausgang A2 auf das NAND-Gatter G1 zurückgeführt ist, erscheint am Ausgang des NAND-Gatters G-1 eine logische "1" und steuert den Transistor TO leitend= Der Kondensator C kann sich entladen= Damit geht der Ausgang des NAND-Gatters 62 wieder auf eine logische "1¹O Die-bistabile Kippschaltung wird jedoch erst dann v/ieder rückgesetzt₅ wenn der Impuls am Eingang EM von einer logischen "1" auf eine logische "O" springt»TO «Now the capacitor G charges against the voltage US via the resistor R2» As soon as the capacitor voltage reaches the threshold voltage, which is represented by the NAND gate G2, a logic "0" appears at the output of the NAND gate G2 This flips the bistable flip-flop circuit, ie a logic "1" appears at output A1 and a logic "O" at output A2. Since the output A2 is fed back to the NAND gate G1, a logic "1" appears at the output of the NAND gate G-1 and controls the transistor TO conductive = the capacitor C can discharge = so the output of the NAND gate goes 62 back to a logical "1 ¹ O" The bistable multivibrator is only reset ₅ when the pulse at input EM jumps from a logical "1" to a logical "O" »

Die Verzögerungszeit der Zeitschaltung wird bestimmt durch den 1,'iderstand R2, den Kondensator C, die Spannung US und die Schweilspannung des NAND-Gatters G2_O Wird also die Steuerspannung US geändert, dann ändert sich gleichzeitig auch die Verzögerungszeit der Zeitschaltung« Die Abhängigkeit der Verzögerungszeit von der Steuerspannung US ist in Pig.6 aufgezeichnet» Die Verzögerungszeit wird mit t bezeichnete Man sieht, wie mit steigender Steuerspannung US die Verzögerungszeit t kleiner wird= Dann nämlich fließt ein großer Ladeotrom su dem Kondensator G, d.h„ die Zeit, bis sich der Kondensator auf die Schwellspannung aufgeladen hat, wird kleiner» Wird die Steuerspannung US verringert, dann fließt ein kleinerer Ladestrom zu dem Kondensator G, also wird die Zeit, in der sich der Kondensator auf die Schwellspannung auflädt, größere .The delay time of the timer is determined by the resistor R2, the capacitor C, the voltage US and the welding voltage of the NAND gate G2 _O If the control voltage US is changed, the delay time of the timer also changes at the same time The delay time of the control voltage US is recorded in Pig. 6 »The delay time is denoted by t. You can see how the delay time t decreases with increasing control voltage US = then a large charge current flows to the capacitor G, that is, the time until the capacitor has charged to the threshold voltage, becomes smaller »If the control voltage US is reduced, a smaller charging current flows to the capacitor G, so the time in which the capacitor charges to the threshold voltage becomes longer.

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— Q -~- Q - ~

In Fig= 3 sind in dor ersten Zeile die Nutzimpulse dargestellt, die der Zeitschaltung zugeleitet werden_o Sie ' sind mit N bezeichnet. Durch die Rückflrmke des Nutzimpulsea wird der Transistor TO der Zeitschaltung gesperrt, so daß der Aufladovorgang des Kondensators C beginnen kann» Nach Ablauf der Verzögerungszeit erscheint am Ausgang A1 der bistabilen Kippschaltung ein Impuls, der erst dann wieder verschwindet, wenn dem Eingang EM die Vorderflanke des nächsten Nutzimpulses zugeführt wird (s. Zeile 2)o In Zeile 3 ist der Impulsverlauf am Ausgang des NAND-Gattero G-5 gezeigt. Dieser Inipulszug unterscheidet sich von dem Impulszug am Ausgang A dadurch, daß die " Rüclcflanke der Impulse erst dann erscheint, wenn'die. Rückflanke der Eingangsimpulse dem Eingang JBM-der Zeitschaltung zugeleitet wird_c In Zeile 5 der Figo 3 ist außerdem die Verzögerungszeit t und die Periodendauer T der Ausgangsimpulse K eingezeichnet» Diese Periodendauer T entspricht der Periodendauer der Nutzirnptilse, mit denen die Zeitschaltung angesteuert word.In Figure 3, then the useful pulses are shown in dor first line _o are supplied to the timing circuit you 'are denoted by n. The transistor TO of the timer circuit is blocked by the return flow of the useful pulse a, so that the charging process of the capacitor C can begin. After the delay time has elapsed, a pulse appears at output A1 of the bistable multivibrator, which only disappears when the leading edge of the next useful pulse is supplied (see line 2) o In line 3, the pulse course at the output of the NAND gate G-5 is shown. This initial pulse train differs from the pulse train at output A in that the "trailing edge of the pulses only appears when the trailing edge of the input pulses is fed to the input JBM-of the timing circuit _c In line 5 of FIG. 3 the delay time t and the period T of the output pulses K is drawn in »This period T corresponds to the period of the useful elements with which the timing circuit is controlled.

Erscheinen zwischen den Nutzimpulsen N Störimpulse, so müssen diese unterdrückt werden, Unter den Voraussetzung· doß die Verzögerungszeit immer kleiner gewählt wird, die Periodendauer der Nutzirapulse, kann die Unter-. drückung der Störimpulse dadurch erreicht werden, daß erst dann wieder ein Impuls auf den Eingang der Zeitschaltung geführt v/ird, wenn der vorhergehende Impuls, um-die Verzögerungszeit versetzt, am Ausgang der Zeitschaltung erschienen ist» Diese Forderung kann mit logischen Schaltkreisen erfüllt werden, die vor den Eingang der Zeitschaltung gelegt sind,,If N interference pulses appear between the useful pulses, see above these must be suppressed, provided that the delay time is chosen to be smaller and smaller, the period of the useful pulses, the sub-. The interference pulses can be suppressed by the fact that only then is another pulse sent to the input of the timer, if the previous pulse, offset by the delay time that has appeared at the output of the timer »This requirement can be combined with logical Circuits are fulfilled that are placed before the input of the timer,

Damit trotz der Erholzeit der Zeitschaltung alle Werte des Tastverhältnisses zwischen 0 und 1 realisiert, v/erden können, können als Regelstrecke zwei parallele Zeitschaltungen verwendet werden, die abwechselnd an-So that, despite the recovery time of the timer, all values of the duty cycle are realized between 0 and 1, v / ground two parallel timing circuits can be used as the controlled system, which alternate

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gestoßen v/erden und die dann Signale M1 und M2 abgeben* Diese Signale M1 und M2 werden dann durch NAKD-Gatter GG, G7 zusammengefaßt (Pig. 4). Der zugehörige Impulsplan ist in Pig. 5 dargcotellt. Die Impulse M1.und M2 überlappen sich teilweise. Die am Ausgang des NAND-Gatters G6 erscheinenden Impulse haben eine Impulsdauer, die der Überlappungszeit der Impulse M1 und H2 entspricht.pushed v / ground and then emit signals M1 and M2 * These signals M1 and M2 are then combined by NAKD gates GG, G7 (Pig. 4). The associated impulse schedule is in Pig. 5 shown. The pulses M1 and M2 partially overlap. The pulses appearing at the output of the NAND gate G6 have a pulse duration which corresponds to the overlap time of the pulses M1 and H2.

Der in Figo 4 gezeigte Regler besteht aus einem Verstärker Y und einem Glättungsglied GGc Der Verstärker V kann als Emitter-Verstärker mit einem Transistor T1 in üblicher Vi ei se aufgebaut sein« Das Glättungsglied GG besteht aus einem Tiefpaßfilter mit Kondensatoren C2, C3 und einem Wider stand R5 sowie aus einem Emitter-Folgcr EP1 mit einem Transistor T2 als Entkoppelstufe, Am Ausgang der Entkoppelstufc EP1 wird die Steuerspannung US abgenommen« Durch die positiven Impulse M am Eingang des Verstärkers V viird der Transistor T1 des Verstärkers leitend. gesteuert. Am Kollektor des Transistors"T1 stehen entsprechende negative Impulse, die dem Tiefpaßfilter in dem Glättungsglied GG zugeführt v/erden. Die Zeitkonstante des Glättungsgliedes GG ist groß gegenüber der Ladezeit des Kondensators C in der Zeitschaltung und groß gegenüber der Periode der Nutzimpulse * Am Ausgang des Tiefpaßfilters im Glättungsglied GG entsteht also eine Gleichspannung,, deren Größe von der Periodendauer und der Impulsdauer der Impulse M abhängt. Mit dieser Gleichspannung wird der Emitter-Polger EP1 angesteuert, dsr eine entsprechende Spannung als Steuerspannung US abgibt. Ändert sich die Periodendauer der Impulse H und damit die Periodendauer der Nutzimpulse, dann ändert sich auch die Gleichspannung am Ausgang des Tiefpaßfilters in Glättungsglied GG und damit entsprechend auch die St euer spannung US. Wird z.B.- die PeriodendauerThe controller shown in FIG. 4 consists of an amplifier Y and a smoothing element GGc The amplifier V can be used as an emitter amplifier with a transistor T1 to be constructed in the usual way «The smoothing element GG consists of a low-pass filter with capacitors C2, C3 and a counter stand R5 and one Emitter follower EP1 with a transistor T2 as a decoupling stage, The control voltage US is taken from the output of the decoupling stage EP1 « The transistor T1 of the amplifier becomes conductive due to the positive pulses M at the input of the amplifier V vi. controlled. At the collector of the transistor "T1 there are corresponding negative pulses that the low-pass filter in fed to the smoothing element GG. The time constant of the smoothing element GG is large compared to the charging time of the capacitor C in the timing circuit and large compared to the period of the useful pulses * At the output of the low-pass filter in the smoothing element GG, a DC voltage, the size of which depends on the period and the pulse duration of the M pulses. With this The emitter pole EP1 is controlled with direct voltage, and a corresponding voltage is used as the control voltage US gives away. If the period of the pulses H changes and thus the period of the useful pulses, the DC voltage at the output of the low-pass filter also changes in the smoothing element GG and thus also the control voltage US. For example - the period duration

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T größer, so v/erden die positiven Impulse im Signal M und damit auch die negativen Impulse am Kollektor des Transistors T1 langer. Die G-I eich spannung an der Basis und am Emitter des Transistors T2 sinkt dann, wodurch die Steuerspannung US kleiner wird. Dementsprechend wächst die Verzögerungszeit t, wodurch das Ziel der Regelung, ein annähernd konstantes Tastverhältnis herzustellen, erreicht wird. U2 ist eine konstante Spannung- T is greater, so the positive pulses in signal M and thus also the negative pulses at the collector of the ground Transistor T1 longer. The G-I calibration voltage at the base and at the emitter of the transistor T2 then drops, as a result of which the control voltage US becomes smaller. Accordingly the delay time t increases, whereby the aim of the control is to establish an approximately constant pulse duty factor, is achieved. U2 is a constant voltage-

Durch die Wahl der Zeitkonstanten des Tiefpaßfilters kann festgelegt v/erden, über wieviele Perioden der h Kutzimpulso die Gleichspannung am Ausgang des Tiefpaßfilters geraittelt ist. Außerdem muß diese Zeitkonstante so gewählt-werden, daß den 'Nutzimpulsen überlagerte Störsignale durch das Tiefpaßfilter eliminiert werden»By choosing the time constants of the low-pass filter, it is possible to establish how many periods of the h Kutzimpulso the DC voltage at the output of the low-pass filter is averaged over. In addition, this time constant must be chosen so that interference signals superimposed on the useful pulses are eliminated by the low-pass filter »

Durch eine Zusatzschaltung - in Figo 4 strichpunktiert eingerahmt - kann der Regler abgeschaltet werden, Sie ist im dargestellten Beispiel aus einer bistabilen Kippschaltung, bestehend aus den NAND-Gatter!! GB und G9j aus Transistorschaltern T4 und T5 und einem Emitter-rolger EF2 und einem Spannungsteiler ST aufgebaut.. Soll der Regler arbeiten,- dann ist * die bistabile Kippschaltung in einem derartigen Zustand, daß der Transistorschalter T5 gesperrt, der Transistorschalter,T4 dagegen leitend gesteuert ist, Soll der Regler ausgeschaltet werden, dann, wird die bistabile Kippschaltung gekippt. Der Transistorverstärker T5 wird leitend und es gelangt Hassepotential an den Eingang des Emitter-Folgers EF1 -. Der Transistor T2 im Emitter-Polger EFI wird gesperrt« Andererseits wird der Transistorschalter T4 gesperrt und der Transistor T3 im Emitter-Folger EF2 wird leitend gesteuert. Da an seinem Eingang dann - bedingtThe controller can be switched off by means of an additional circuit - framed by a dash-dotted line in FIG. GB and G9j made up of transistor switches T4 and T5 and an emitter rolger EF2 and a voltage divider ST .. If the controller is to work, - then * the flip-flop is in such a state that the transistor switch T5 is blocked , the transistor switch, T4, on the other hand, conductive If the controller is to be switched off, then the bistable multivibrator is toggled. The transistor amplifier T5 becomes conductive and hate potential arrives at the input of the emitter follower EF1 -. The transistor T2 in the emitter pole EFI is blocked. On the other hand, the transistor switch T4 is blocked and the transistor T3 in the emitter follower EF2 is made conductive. Since at his entrance then - conditionally

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durch den Spannungsteiler S(E - eine "bestimmte Spannung liegt, erscheint am Ausgang des Emitter-tfolgers EP2 eine konstante Spannung, die als Steuerspannung US der Zeitschaltung zugeleitet v/ird»through the voltage divider S (E - a "certain voltage appears at the output of the emitter follower EP2 a constant voltage which is fed to the timing circuit as control voltage US »

■6 Patentansprüche . ■ 6 claims.

6 Figuren6 figures

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Claims (6)

- ¹⁰ - . 1913G72- ¹⁰ -. 1913G72 I₅J Schaltungsanordnung zum Unterdrüc3cen von Störimpulsen, dio zwischen mit verändex'licher frequenz angelieferten Hutzimpulsen auftreten, g e Ic e η η. ζ e i c hn e t durch eine in der Verzögerungszeit steuerbare erste Zeitschaltung (z), an deren ersten Eingang die Nutz- und Störimpulse angeliefert v/erden, und durch einen abschaltbaren Regler (REG), dessen Eingang" mit dem Ausgang der ersten Zeitschaltung und dessen. Ausgang mit einem anderen Eingang der ersten Zeitschal- ■'-*- ^>rr tung verbunden ist und der eine von der Frequenz der Futzimpulse abhängige Steuerspannung (US) erzeugt, durch die die Verzögerungszeit der Zeitschaltung (Z) derartig verändert wird, daß das Verhältnis aus der Verzögerungszeit und der Periodendauer der ITutzimpulse (Tastverhältnis) etwa konstant ist,I ₅ J Circuit arrangement for suppressing interference pulses that occur between guard pulses delivered with variable frequency, ge Ic e η η. ζ eic hn et by a first time circuit (z), controllable in the delay time, to whose first input the useful and interference pulses are delivered, and by a controller (REG) that can be switched off, whose input "connects to the output of the first time circuit and whose . Output is connected to another input of the first time switch ■ '- * - ^{> rr} device and which generates a control voltage (US) that is dependent on the frequency of the cleaning pulses and by means of which the delay time of the time switch (Z) is changed in such a way that the The ratio of the delay time and the period duration of the useful pulses (duty cycle) is approximately constant, 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß "die Zeitschaltung ein Verzögerungsglied enthült, das aus einem RC-Giied und einer am Ausgang des RC-G-liedes angeschlossenen Schwellwertschaltung (G2) besteht, daß die Verzöge- : rungsseit durch diejenige· Zeit bestimmt wird, in. der sich der Kondensator (C) des RG-Gliedes auf ^di-e ,; Schwellwertspannun^ des Schv;ellv;ertgliedes (G2) auflädt und daß die Steuerspannung (US) dem Widerstand/V (R2) des RC-Gliedes zugeführt wird, so daß sich - je nachdem, ob die Steuerspannung größer oder kleiner ist - der Kondensator (G) des RC-Gliedes schnel3.er oder langsamer auf die Schwellwert spannung der Se/rwell-■wertschaltung (G2) auflädt»2. Circuit arrangement according to claim 1, characterized marked that "the timer a delay element contained, which consists of an RC-Giied and one connected to the output of the RC-G-lied Threshold circuit (G2) is that the delay: since is determined by the time in. the capacitor (C) of the RG element on ^ di-e,; Threshold voltage of the threshold element (G2) charges and that the control voltage (US) corresponds to the resistor / V (R2) of the RC element is fed, so that - depending according to whether the control voltage is larger or smaller is - the capacitor (G) of the RC element faster or slower to the threshold voltage of the Se / rwell ■ value circuit (G2) charges » 3= Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet; daß3 = circuit arrangement according to one of claims 1 or 2, characterized; that PA 9/415/638 -PA 9/415/638 - ■^M.C-v-.rr tm:■ ^ M.C-v-.rr tm: BAD ORIGINALBATH ORIGINAL 009839/1003009839/1003 eine zweite Zeitschaltung vorgesehen ist, die abv/echselnd zu der ersten Zeitschaltung von den Nutzsignalen angesteuert v/ird und daß die Ausgänge der Zeitschaltungen auf ein Koinzidenzgatter führen.a second timer is provided, which alternates at the first timing circuit controlled by the useful signals and that the outputs of the timing circuits on Lead coincidence gate. 4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Regler (REG-) aus einem Verstärker (V) und einem Glättungsglied (GG) besteht, an dessen Ausgang die Steuerspannung (US) abgenommen wird.4. Circuit arrangement according to one of the preceding claims, characterized, that the regulator (REG-) consists of an amplifier (V) and a smoothing element (GG), at whose output the control voltage (US) is removed. 5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Abschalten des Reglers (REG) eine Zusatzschaltung vorgesehen ist, die ein Signal erzeugt, durch das der Regler (REG) gesperrt v;ird und die gleichzeitig eine feste Spannung liefert, die als Steuerspannung der Zeitschaltung zugeführt wird.5. Circuit arrangement according to one of the preceding claims, characterized, that to switch off the controller (REG) an additional circuit is provided which generates a signal through the the regulator (REG) is blocked and which at the same time supplies a fixed voltage, which is used as the control voltage is fed to the timer. 6. Schaltungsanordnung nach Anspruch 5,, ge k e η η-z e i c h η e t durch eine Zusatzschaltung aus einer bistabilen Kippschaltung (G8, G9) mit einen ersten Transistorschalter (TS), dessen Basis mit dem ersten Ausgang der bistabilen Kippschaltung (G8, G9) verbunden ist und an dessen Kollektor das Signal zum Sperren des Reglers abgenommen wird, einem zweiten Transistorschalter (T4), dessen Basis an den zweiten Ausgang 'der bistabilen Kippschaltung (G8, G9) angeschlossen ist, aus einem Transistor (T3) in Kollektorschaltung (EF2), dessen Sasis einerseits mit dem Kollektor des zweiten Transistorschalters (TA)₃ andererseits mit einen Spannungsteiler (ST) verbunden ist und an dessen Emitter die feste Spannimg abgenommen wird, die als Steuerspannunj der Zeitschaltung zugeführt wird, wenn der Regler abgeschaltet ist.6. Circuit arrangement according to claim 5 ,, ge ke η η-z eich η et by an additional circuit consisting of a bistable trigger circuit (G8, G9) with a first transistor switch (TS), the base of which with the first output of the bistable trigger circuit (G8, G9 ) and at the collector of which the signal to block the controller is picked up, a second transistor switch (T4), the base of which is connected to the second output of the bistable multivibrator (G8, G9), a transistor (T3) in a collector circuit ( EF2), the base of which is connected on the one hand to the collector of the second transistor switch (TA) ₃ on the other hand to a voltage divider (ST) and at the emitter of which the fixed voltage is tapped, which is fed to the timing circuit as control voltage when the controller is switched off. ?A 9/415/638? A 9/415/638 ¹ " ■ 0 0 9 8 3 9/1803 ¹ "■ 0 0 9 8 3 9/1803 L.erftifL.erftif