DE2346934A1

DE2346934A1 - DIGITAL PHASE LOOP

Info

Publication number: DE2346934A1
Application number: DE19732346934
Authority: DE
Inventors: Josef Kellner; Hans Dipl Ing Kowalczyk
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-09-18
Filing date: 1973-09-18
Publication date: 1975-04-03
Also published as: FR2244305A1; FR2244305B3; IT1021424B; US3893170A; BE820065A; NL7412357A

Description

Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis zur Erzeugung einer Rechteckschwingung, bei dem zur Synchronisation der Rechteckschwingung mit Datenimpulsen ein Zähler vorgesehen ist, der mit Hilfe eines Zähltaktes konstanter Frequenz von einem konstanten Anfangswert bis zu einem einstellbaren Endwert hochgezählt wird, bei dem der Endwert die Frequenz der Rechteckschwingung bestimmt und bei dom der Endwert in Abhängigkeit vom Inhalt des Zählers beim Eintreffen des Datenimpulses verstellt wird.The invention relates to a digital phase-locked loop for generating a square wave, in which for Synchronization of the square wave with data pulses Counter is provided, which with the help of a counting cycle of constant frequency from a constant initial value up to an adjustable end value is counted up, at which the end value determines the frequency of the square wave and with dom the end value is adjusted depending on the content of the counter when the data pulse arrives.

Bei einer Datenübertragung von einem Datensender zu einem Datenempfänger müssen häufig im Datenempfänger Taktimpulse erzeugt v/erden, die mit Datenimpulsen des Datensenders synchronisiert v/erden. Hierbei treten die Probleme auf, daß infolge von zeitlich veränderlichen Parametern im Datensender die Datenimpulse eine zeitlich veränderliche Frequenz besitzen und daß die Datenimpulse infolge von Störungen nur unvollkommen empfangen werden. Die Störungen können darin bestehen, daß zwischen den Datenimpulsen Störimpulse auftreten oder daß ein oder mehrere Datenimpulse fehlen.When data is transmitted from a data transmitter to a data receiver, clock pulses are often required in the data receiver generated v / earths which are synchronized with data pulses from the data transmitter. Here the problems arise that as a result of time-varying parameters in the data transmitter, the data pulses have a time-varying frequency have and that the data pulses are received only imperfectly due to interference. The disturbances can consist in the fact that glitches occur between the data pulses or that one or more data pulses are missing.

Ein Beispiel für eine Datenübertragungseinrichtung _f bei der die obengenannten Probleme auftreten, ist ein Magnetbandspeicher für eine Speicherung von Binärsignalen, bei dem die Binärsignale mit Hilfe eines selbsttaktierenden Schreibverfahrens gespeichert werden. Ein gebräuchliches, selbst-An example of a data transmission _{device f} in which the above-mentioned problems occur is a magnetic tape memory for storing binary signals, in which the binary signals are stored with the aid of a self-clocking write method. A common, self-

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taktierendes Schreibverfahren für Magnetbandspeicher ist gegenwärtig die Richtungstaktschrift. Sie ist dadurch gekennzeichnet, daß die Binärsignale auf dem Magnetband in Richtungswechseln des Magnetflusses gespeichert sind. Dem Binärsignal "1" ist ein Wechsel von negativem nach positivem Magnetfluß und dem Binärsignal "O" ist ein dazu entgegen gerichteter Wechsel zugeordnet. Die den Binärsignalen zugeordneten Wechsel des Magnetflusses werden als Bitflußwechsel bezeichnet. Aus der Zuordnung von Binärsignalen zu Flußwechseln folgt, daß zwischen zwei benachbarte Bitflußwechsel ein Hilfsflußwechsel eingeschoben werden muß, wenn zwei gleiche Binärsignale aufeinanderfolgen.The clocking writing method for magnetic tape storage is currently the directional clock writing. It is characterized by that the binary signals are stored on the magnetic tape in changes of direction of the magnetic flux. To the Binary signal "1" is a change from negative to positive magnetic flux and the binary signal "O" is an opposite of this Directed change assigned. The changes in the magnetic flux assigned to the binary signals are called bit flux changes designated. From the assignment of binary signals to flow changes it follows that between two adjacent bit flow changes an auxiliary flow change must be inserted if two identical binary signals follow one another.

Beim Lesen eines beschriebenen Magnetbands werden in einen Magnetkopf Lesesignale induziert. Eine Digitalisierungsschaltung gewinnt aus den Lesesignalen rechteckförmige Datenimpulse, die als Bit- oder Hilfsimpulse bezeichnet werden, je nachdem, ob sie von Bit- oder Hilfsflußwechseln erzeugt werden. When reading a written magnetic tape, read signals are induced in a magnetic head. A digitizing circuit wins from the read signals rectangular data pulses, which are referred to as bit or auxiliary pulses, depending depending on whether they are generated by bit or auxiliary flow changes.

Zur Rückgewinnung der gespeicherten Binärsignale aus den Lesesignalen müssen die Bitimpulse von den Hilfsimpulsen getrennt werden. Die Trennung erfolgt mit Hilfe einer Rechteckschwingung, die als Lesefenster bezeichnet wird. Das Lesefenster ist immer geöffnet (z.B. binär 1) wenn ein Bitimpuls eintrifft und immer geschlossen (z.B. binär 0) wenn ein Hilfsimpuls eintreffen kann.The bit pulses from the auxiliary pulses must be used to recover the stored binary signals from the read signals be separated. The separation takes place with the help of a square wave, which is called a reading window. The reading window is always open (e.g. binary 1) when a bit pulse arrives and always closed (e.g. binary 0) when an auxiliary pulse is received can arrive.

Den aufgezeichneten Binärsignalen sind Synchronisationssignale vor- und nachgeschaltet, um das Lesefenster so einzustellen, daß es beim Lesen der Binärsignale bereits die richtige Phasenlage und die richtige Frequenz besitzt.Synchronization signals are connected upstream and downstream of the recorded binary signals in order to set the reading window so that that it already has the correct phase position and the correct frequency when reading the binary signals.

Da die Abstände der Datenimpulse infolge von Änderungen der Geschwindigkeit des Magnetbandes um einen SollwertBecause the spacing of the data pulses as a result of changes in the speed of the magnetic tape around a target value

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schwanken können, muß die Frequenz des Lesefensters ständig an die Frequenz der Bitimpulse angepaßt werden. Außerdem muß die Phase des Lesefensters so synchronisiert werden, daß die Bitimpulse möglichst in der Mitte des geöffneten Lesefensters und die Hilfsimpulse möglichst in der Mitte des geschlossenen Lesefensters eintreffen. Weiterhin dürfen Änderungen der Abstände der Datenimpulse wegen der auftretenden Hilfsimpulse und Verschiebungen einzelner Lesesignale durch die magnetischen Eigenschaften des Magnetbands und des Magrietkopfes (peak-shift) die Synchronisation zwischen den Datenimpulsen und dem Lesefenster nicht stren. Das Leseferster muß auch bei kurzzeitigen Ausfällen der Datenimpulse infolge von Störungen (drop-out) die davor eingenommene Frequenz beibehalten, demit die Synchronisation am Ende des Ausfalls wieder phasenrichtig fortgesetzt werden kann.can fluctuate, the frequency of the reading window must be constantly adapted to the frequency of the bit pulses. In addition, the phase of the reading window must be synchronized so that the bit pulses arrive as possible in the middle of the open reading window and the auxiliary pulses as possible in the center of the reading window closed. Furthermore, changes in the spacing of the data pulses due to the auxiliary pulses and shifts of individual read signals due to the magnetic properties of the magnetic tape and the magnetic head (peak shift) must not impair the synchronization between the data pulses and the read window. The reading frame must also maintain the previous frequency even in the event of brief failures of the data pulses due to interference (drop-out), so that the synchronization can be continued in the correct phase at the end of the failure.

Es sind bereits Synchronisationsschaltungen in Form von Phasenregelkreisen bekannt, die aus einem Phasendetektor und einem spannungsgesteuerten Oszillator bestehen und die mit Hilfe von Bauelementen der analogen Schaltungstechnik aufgebaut sind. Ein Nachteil dieser Schaltungen ist ihre Abhängigkeit von Bauelementetoleranzen, Umgebungsbedingungen und Versorgungsspannungen. Weiterhin haben diese Schaltungen häufig die Nachteile, daß sie abzugleichende Bauelemente besitzen, die eingestellt werden müssen und daß sie oft- sehr schwer auf andere Datenimpulsfrequenzen umzustellen sind.There are already synchronization circuits in the form of phase locked loops known, which consist of a phase detector and a voltage controlled oscillator and which with With the help of components of analog circuit technology. A disadvantage of these circuits is their dependency of component tolerances, environmental conditions and supply voltages. Furthermore, these circuits often the disadvantages that they have to be adjusted components that have to be adjusted and that they often very are difficult to convert to other data pulse frequencies.

Es wurde bereits ein Phasenregelkreis vorgeschlagen, der ausschließlich aus integrierten Digitalbausteinen aufgebaut werden kann. Bei diesem Phasenregelkreis wird der spannungsgesteuerte Oszillator durch.einen ersten Dualzähler ersetzt, der mit Hilfe eines Zähltaktes konstanter Frequenz ständig von einem konstanten Anfangswert bis zu einem einstellbaren Endwert hochgezählt und anschließend wieder auf den Anfangswert zurückgesetzt wird. Mit jedem Zurücksetzen wird ein Takt- A phase-locked loop has already been proposed that exclusively can be built from integrated digital modules. In this phase-locked loop, the voltage-controlled The oscillator was replaced by a first dual counter, which with the help of a counting cycle of constant frequency is counted up from a constant start value to an adjustable end value and then reset to the start value. With each reset, a clock pulse

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impuls erzeugt und am Ausgang des Phasenregelkreises abgegeben. Die Frequenz der Taktimpulse kann mit Hilfe des Endwertes verändert werden-und sie ist dem Endwert umgekehrt proportional. Der Endwert wird bei diesem Phasenregelkreis mit Hilfe eines Rechenwerkes aus dem Inhalt des ersten Dualzählers beim Eintreffen eines Datenimpulses und aus dem Inhalt eines zweiten Dualzählers so berechnet, daß die Frequenz der Taktimpulse möglichst gleich der Frequenz der Datenimpulse ist und daß die Taktimpulse möglichst in der Mitte zwischen den Datenimpulsen auftreten. Der vorgeschlagene Phasenregelkreis hat den Nachteil, daß er sowohl die Bitimpulse als auch die Hilfsimpulse zur Phasenregelung verwendet und damit infolge der wechselnden Impulsabstände keine konstante Regelverstärkung besitzt. Außerdem hat er den Nachteil, daß der Endwert des ersten Dualzählers auch dann proportional zu seinem Inhalt beim Eintreffen eines Datenimpulses verstellt wird, wenn die Frequenz der Datenimpulse konstant bleibt und einzelne Datenimpulse durch einmalige Phasensprünge verschoben werden.pulse generated and delivered at the output of the phase-locked loop. The frequency of the clock pulses can be adjusted with the help of the final value can be changed - and it is inversely proportional to the final value. The final value is in this phase-locked loop with the help of an arithmetic unit from the content of the first binary counter when a data pulse arrives and from the content a second binary counter calculated so that the frequency of the clock pulses is as equal as possible to the frequency of the data pulses is and that the clock pulses occur as possible in the middle between the data pulses. The proposed phase-locked loop has the disadvantage that it uses both the bit pulses and the auxiliary pulses for phase control and thus as a result the changing pulse intervals does not have a constant control gain. It also has the disadvantage that the final value of the first binary counter is adjusted proportionally to its content when a data pulse arrives, if the frequency of the data pulses remains constant and individual data pulses are shifted by single phase jumps.

Der Erfindung liegt die Aufgabe zugrunde, einen Phasenregelkreis anzugeben, der eine geringe Empfindlichkeit gegen einmalige Phasensprünge einzelner Datenimpulse aufweist.The invention is based on the object of specifying a phase-locked loop which has a low sensitivity to single phase jumps of individual data pulses.

Erfindungsgemäß wird bei dem Pliasenregelkreis der eingangs genannten Art die Aufgabe dadurch gelöst, daß als Zähler ein Auf-Ab-Zähler verwendet wird, der nach Erreichen des Endwertes bis zum Anfangswert abwärts zählt, daß in einer Regelschaltung eine Einrichtung vorgesehen ist, die den Endwert nach dem Eintreffen eines Datenimpulses um einen Bruchteil des Endv/ertes erhöht bzw. vermindert, wenn der Datenimpuls eintrifft, während der Zähler aufwärts bzw. abwärts zählt und der Inhalt des Zählers nicht größer ist als der halbe Endwert und daß eine erste bistabile Kippstufe vorhanden ist, die gesetzt bzw. rückgesetzt wird, wenn der Inhalt des Zählers kleiner bzw. größer ist als der halbe Endwert und dieAccording to the invention, the object is achieved in the plias control loop of the type mentioned in that a counter is used as a counter Up-down counter is used, which counts down to the start value after reaching the end value, that in a control circuit a device is provided that the final value after the arrival of a data pulse by a fraction of the final value increases or decreases if the data pulse arrives while the counter counts up or down and the content of the counter is not greater than half the final value and that a first bistable multivibrator is present, which is set or reset when the content of the counter is smaller or larger than half the end value and the

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an ihrem Ausgang die Rechteckschwingung abgibt.emits the square wave at its output.

Der Phasenregelkreis gemäß der Erfindung hat den Vorteil, daß er eine große Störsicherheit besitzt, da alle Impulse für die Regelung unwirksam sind, die eintreffen während der Inhalt des Zählers größer ist als der halbe Endwert und daß der Endwert nicht proportional zum Inhalt des Zählers beim Eintreffen eines Datenimpulses sondern um einen. Bruchteil des gespeicherten Endwertes verstellt wird. Weiterhin hat er den Vorteil, daß er mit geringem Aufwand ausschließlich aus handelsüblichen integrierten Digitalbausteinen aufgebaut werden kann.The phase locked loop according to the invention has the advantage that he has a great immunity to interference, since all the impulses are ineffective for the regulation that occur while the content of the counter is greater than half the final value and that the final value is not proportional to the content of the counter when a data pulse arrives, but by one. Fraction of the stored final value is adjusted. Furthermore, it has the advantage that it can be done with little effort can only be built from commercially available integrated digital modules.

Der* Endwert des Zählers wird mit geringem Aufwand und ohne Verwendung eines Rechenwerkes verändert, wenn die Einrichtung in. der Regelschaltung, die den Endwert erhöht oder vermindert einen Endwertzähler, in. dem der Endwert gespeichert wird, und einen Differenzzählei¹ enthält, wenn als Endwertzähler ein Auf-Ab-Zähler vorgesehen ist, wenn der Endwert durch eine Anzahl von Zählimpulsen erhöht bzw. vermindert wird, die an einem ersten Zähleingang bzw. einem zweiten Zähleingang des Endvertzahlers anliegen und wenn der Differenzzähler die Anzahl der Zählimpulse an einem der Zähleingänge des Endwertzählers abzählt.The * end value of the counter is changed with little effort and without the use of an arithmetic unit if the device in the control circuit that increases or decreases the end value contains an end value counter in which the end value is stored and a difference ^{counter 1} , if as end value counter an up-down counter is provided if the final value is increased or decreased by a number of counting pulses that are applied to a first counting input or a second counting input of the final counter and when the differential counter counts the number of counting pulses at one of the counting inputs of the final value counter counts down.

Eine von der Größe des Endwertes unabhängige konstante Empfindlichkeit wird erreicht, wenn, die Anzahl der Zählimpulse an einem der Zähleingü.uge des Endwertzählers gleich einem Bruchteil, vorzugsweise 1/64 des Endwertes ist.A constant sensitivity independent of the size of the final value is achieved if the number of counting pulses on one of the counting items of the full-scale counter a fraction, preferably 1/64 of the final value.

Ein Abzählen der Zählimpulse wird mit geringem Aufwand erreicht, wenn der Differenzzähler während jeder Rechteckschwingung auf einen Bruchteil, vorzugsweise 1/64 des Endwertes eingestellt wird und mit jedem Zählimpuls an einem der Zähleingänge des Endwertzählers bis zu einem Viert 0 abwärts gezählt wird.The counting pulses can be counted with little effort if the differential counter is used during each square wave is set to a fraction, preferably 1/64 of the final value and with each counting pulse at one of the counting inputs of the final value counter is counted down to a fourth 0.

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Die Zählrichtung des Zählers wird vorteilhaft umgeschaltet, wenn.eine zweite bistabile Kippstufe vorgesehen ist, die gesetzt wird, wenn der Inhalt des Zählers gleich dem Endwert ist und die zurückgesetzt wird, wenn der Inhalt des Zählers gleich dem Anfangswert ist und die den Zähler so umschaltet, daß er abwärts bzw. aufwärts zählt, wenn sie gesetzt bzw. rückgesetzt ist.The counting direction of the counter is advantageously switched over, if a second bistable multivibrator is provided, which is set when the content of the counter equals the final value and which is reset when the content of the counter is equal to the initial value and which the counter so toggles that it counts down or up when it is set or reset.

Falls nur die Phase aber nicht die Frequenz der Rechteckschwingung verändert werden soll wenn ein Datenimpuls um einen geringen Betrag von seinem Soll-Eintreffzeitpunkt verschoben eintrifft, ist es vorteilhaft, daß der Endwert nur verstellt wird, wenn ein Datenimpuls außerhalb eines Erwartungsbereiches eintrifft. Der Erwartungsbereich wird mit geringem Aufwand dadurch erzeugt, daß ein Vergleicher vorgesehen ist, der den Inhalt des Zählers mit einem Bezugswert, vorzugsweise 1/32 des lindwertes vergleicht und der eine dritte bistabile Kippstufe setzt bzw. rücksetzt, wenn der Inhalt des Zählers kleiner bzw. größer wird als der Bezugswert.If only the phase but not the frequency of the square wave should be changed if a data pulse is a small amount from its target arrival time shifted arrives, it is advantageous that the final value is only adjusted if a data pulse outside of a Expected range arrives. The expected range is generated with little effort by using a comparator it is provided that the content of the counter with a reference value, preferably compares 1/32 of the index value and sets or resets a third bistable multivibrator, if the content of the counter becomes smaller or larger than the reference value.

Um den Regelvorgang zu beschleunigen und die Stabilität des Phasenregelkreises zu gev.'ährleisten ist es vorteilhaft, daß der Zähler auf seinen Anfangswert zurückgesetzt wird, wenn ein Datenimpuls im Erwartungsbereich eintrifft und/oder daß in der Regelschaltung Einrichtungen vorgesehen sind, die eine Veränderung des Endwertes durch einen Datenimpuls rückgängig machen, wenn der nächste Datenimpuls, der eintrifft, während der Inhalt des Zählers kleiner ist als der halbe Endwert, im Erwartungsbereich eintrifft.In order to accelerate the control process and to ensure the stability of the phase-locked loop, it is advantageous to that the counter is reset to its initial value when a data pulse arrives in the expected range and / or that in the control circuit devices are provided which reverse a change in the final value by means of a data pulse do if the next data pulse that arrives while the content of the counter is less than half the final value, arrives in the expectation range.

Der Phasenregelkreis wird zum Einphasen besonders schnell auf die Frequenz und die Phase der Datenimpulse eingestellt, wenn der Endwertzähler während einer Synchronisationsfolge nach dem Eintreffen eines Synchronisationsimpulses mit derThe phase-locked loop is set particularly quickly to the frequency and phase of the data pulses for phase-in, if the final value counter during a synchronization sequence after the arrival of a synchronization pulse with the

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halben Zähltaktfrequenz hochgezählt wird, bis der nächste Synchronisationsimpuls eintrifft und wenn der Zähler mit diesem Synchronisationsimpuls auf den Anfangswert eingestellt wird.half the clock frequency is counted up until the next synchronization pulse arrives and if the counter with this synchronization pulse is set to the initial value.

Falls der Phasenregelkreis zur Wiedergewinnung von auf einem Magnetband mit Hilfe der Richtungstaktschrift gespeicherten Biiiärsignalen zur Trennung der von Bit- bzw. Hilfsflußwechseln erzeugten Bit- bzw. Hilfsimpulse eingesetzt werden, wird eine konstante Regelverstärkung dadurch erreicht, daß die Zähltaktfrequenz so gewählt wird, daß die Frequenz der Rechteckschwingung gleich der Frequenz der Bitimpulse ist und daß in der Regelschaltung ein UND-Glied vorgesehen ist, das die Datenimpulse mit der Rcchteckschwingung verknüpft und die Signale am Ausgang des UND-Glieds anstelle der Datenimpulse für die Regelung verwendet.If the phase locked loop to recover from a magnetic tape with the help of the directional clock script stored binary signals to separate the bit or Auxiliary flux changes generated bit or auxiliary pulses used are, a constant control gain is achieved in that the counter clock frequency is chosen so that the The frequency of the square wave is equal to the frequency of the bit pulses and that an AND element is provided in the control circuit is that the data pulses are linked with the square wave and the signals at the output of the AND gate instead the data pulses are used for the regulation.

Im folgenden wird, der digitale Phasenregelkreis gemäß der Erfindung anhand eines in den Figuren 1 bis 6 dargestellten Ausführungsbeispiels näher erläutert. In den Figuren sind gleiche Teile und gleiche Signale mit gleichen Bezugszeichen versehen.
Es zeigen:In the following, the digital phase-locked loop according to the invention is explained in more detail with reference to an embodiment shown in FIGS. In the figures, the same parts and the same signals are provided with the same reference symbols.
Show it:

Fig. 1 ein Signalbild bei einer Aufzeichnung von Binärsinai en auf ein Magnetband,1 shows a signal image when binary sinai s are recorded on a magnetic tape,

Fig. 2 ein Blockschaltbild eines digitalen Phasenregelkreises, 2 shows a block diagram of a digital phase-locked loop,

Fig. 3 ein Signalbild eines digitalen Phasenregelkreises, Fig. 4 ein Schaltbild eines Frequenzteilers, Fig. 5 ein Schaltbild eines Lesefenstergenerators, Fig. 6 ein Schaltbild einer Regelschaltung.3 shows a signal image of a digital phase-locked loop, Fig. 4 is a circuit diagram of a frequency divider, Fig. 5 is a circuit diagram of a reading window generator, 6 is a circuit diagram of a control circuit.

Das in Fig. 1 dargestellte Signalbild zeigt eine Folge von auf einem Magnetband aufgezeichneten Binärsignalen BS. Den Binärsignalen BS ist bei einer Aufzeichnung mit Hilfe derThe signal pattern shown in FIG. 1 shows a sequence of binary signals BS recorded on a magnetic tape. The Binary signals BS is in a recording with the help of

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Richtungstaktschrift ein Verlauf des Magnetflusses MF in Längsrichtung des Magnetbandes zugeordnet, der ebenfalls in Fig. 1 dargestellt ist. In Abszissenrichtung ist die Längeneinheit s aufgetragen. Man sieht, daß sich der Abstand der Flußwechsel auf dem Magnetband in Abhängigkeit von den aufgezeichneten Binärsignalen BS um den Faktor 2 ändert und daß zwischen zwei benachbarte Bitflußwechsel ein .Hilfsflußwechsel eingeschoben wird, wenn gleiche Binärsignale aufeinanderfolgen. Weiterhin sind in Fig. 1 Lesesignale LS dargestellt, wie sie beim Lesen eines in obengenannter Weise beschriebenen Magnetbands in einem Magnetkopf induziert v/erden. In Abszissenrichtung ist die Zeiteinheit t aufgetragen. Eine Digitalisierungsschaltung erzeugt zu den Zeitpunkten, an denen die Lesesignale LS Spitzen aufweisen, rechteckförmige Datenimpulse DI. Die Datenimpulse DI, die den Bitflußwechseln zugeordnet sind, und als Bitimpulse bezeichnet werden, sind in Fig. 1 durch breite Impulse dargestellt. Die Datenimpulse DI, die den Hilfsflußwecbseln zugeordnet sind und als Hilfsimpulse bezeichnet werden, sind in Fig. 1 durch schmale Impulse dargestellt. Directional clock script is assigned a course of the magnetic flux MF in the longitudinal direction of the magnetic tape, which is also assigned is shown in FIG. In the abscissa direction is Unit of length s is applied. It can be seen that the distance between the flux changes on the magnetic tape is dependent of the recorded binary signals BS changes by a factor of 2 and that between two adjacent bit flow changes an auxiliary flow change is inserted when binary signals are the same successive. Furthermore, read signals LS are shown in Fig. 1, as they are when reading an in above-described magnetic tape in one Magnetic head induces grounding. The time unit t is plotted in the direction of the abscissa. A digitizing circuit generates rectangular data pulses DI at the times at which the read signals LS have peaks. the Data pulses DI, which are assigned to the bit flow changes, and referred to as bit pulses are represented in FIG. 1 by wide pulses. The data pulses DI that the Auxiliary flow paths are assigned and referred to as auxiliary pulses are shown in Fig. 1 by narrow pulses.

Mit Hilfe des Lesefensters LF, das ebenfalls in Fig. 1 dargestellt ist, werden die Bitimpulse von den Hilfsimpulsen getrennt. Immer wenn ein Datenimpuls DI eintrifft, während das Lesefenster geöffnet (binär 1) ist, wird dieser als Bitimpuls erkannt und immer wenn ein Datenimpuls DI eintrifft, während das Lesefenster geschlossen (binär 0) ist, wird dieser als Hilfsimpuls erkannt. Wenn das Lesesignal LS während des Auftretens eines Bitimpulses positiv bzw. negativ ist, wird als gelesenes Binärsignal BL das Binärsignal 1 bzw. erkannt.With the help of the reading window LF, which is also shown in FIG the bit pulses are separated from the auxiliary pulses. Whenever a data pulse DI arrives while the reading window is open (binary 1), this is recognized as a bit pulse and whenever a data pulse DI arrives, while the reading window is closed (binary 0), it is recognized as an auxiliary pulse. If the read signal LS during the occurrence of a bit pulse is positive or negative, binary signal 1 or recognized.

Die den aufgezeichneten Binärsignalen vor-und nachgeschalteten Synchronisationssignale bestehend beispielsweise aus einer festgelegten Anzahl von regelmäßig wechselnden BinärsignalenThe upstream and downstream of the recorded binary signals Synchronization signals consisting, for example, of a fixed number of regularly changing binary signals

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1 und O. Diese Synchronisationssignale erzeugen beim Lesen eine Folge von Synchronisationsimpulsen, die nur aus Bitimpulsen besteht und keine Hilfsimpulse enthält. In Fig. 1 können die ersten fünf Binärsignale der Folge von Binärsignalen BS als Synchronisationssignale aufgefaßt v/erden.1 and O. These generate synchronization signals when reading a sequence of synchronization pulses made up only of bit pulses exists and does not contain any auxiliary impulses. In Fig. 1, the first five binary signals of the sequence of binary signals BS interpreted as synchronization signals v / ground.

Das in Fig. 2dargestellte Blockschaltbild des digitalen Phasenregelkreises zeigt einen impulsgenerator IG, eine Regelschaltung RS, einen Frequenzteiler FT und einen Lesefenstergnerator LG.The block diagram of the digital shown in Fig. 2 Phase locked loop shows a pulse generator IG, a control circuit RS, a frequency divider FT and a reading window generator LG.

Der Frequenzteiler FT stellt zusammen mit dem Lesefenstergenerator LG die Regelstrecke des Phasenregelkreises dar. Dem Frequenzteiler FT v/erden an einem ersten Eingang Zähltakt ZT zugeführt, die vom Impulsgenerator IG erzeugt werden. Der Frequenzteiler FT teilt die Frequenz der Zähltakte ZT nach einem veränderbaren Teilungsverhältnis. Er enthält einen Zähler, der mit Hilfe der Zähltakts ZT ständig von einem Anfsngswert 0 bis zu einem einstellbaren Endwert E hochgezählt wird. Nach Erreichen des Endwertes E wird der Zähler jeweils wieder bis zum Anfangswert 0 heruntergezählt. Der Endwert E wird an einem zweiten Eingang des Frequenzteilers FT angelegt. An einem dritten Eingang des Frequenzteilers FT wird ein Phasensignal PS zugeführt, das den Zähler zwangsweise auf 0 zurücksetzen kann. Am Ausgang des Frequenzteilers FT werden ein Signal ZR, das die Zählrichtung des Zählers angibt und der Zählerstand Z abgegeben, der als eine digital dargestellte Dreieckschwingung aufgefaßt werden kann. Die Frequenz dieser Dreieckschwingung kann mit Hilfe des Endwertes E verstellt v/erden und die Phase kann durch Rücksetzen des Zählers mit Hilfe des Phasensignals PS verändert v/erden.The frequency divider FT together with the reading window generator LG represents the controlled system of the phase-locked loop. The frequency divider FT v / ground a counting clock at a first input ZT supplied, which are generated by the pulse generator IG. The frequency divider FT divides the frequency of the counting clocks ZT according to a variable division ratio. It contains a counter that with the help of the counting clock ZT constantly from an initial value 0 up to an adjustable end value E. is counted up. After reaching the end value E, the counter is counted down again to the start value 0. The final value E is applied to a second input of the frequency divider FT. At a third input of the frequency divider FT is supplied with a phase signal PS which can forcibly reset the counter to 0. At the output of the frequency divider FT are a signal ZR, which indicates the counting direction of the counter and the counter reading Z output, which as a digitally represented triangular oscillation can be understood. The frequency of this triangular oscillation can be determined with the help of the final value E is adjusted and the phase can be changed by resetting the counter with the aid of the phase signal PS.

Der Lesefenstergenerator LG erzeugt mit Hilfe des Zählerstands Z und des Endwertes E das Lesefenster LF. Er enthält einen Vergleicher, der den Zählerstand Z mit dem hal-The reading window generator LG generates the reading window LF with the aid of the counter reading Z and the end value E. It contains a comparator that compares the counter reading Z with half

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ben Endwert vergleicht. Wenn der Zählerstand Z gleich dem halben Endwert ist und der Zähler abwärts bzw. aufwärts zählt, wird eine bistabile Kippstufe gesetzt bzw. rückgesetzt. Das Ausgangssignal der bistabilen Kippstufe stellt das Lesefenster LF dar. Es besitzt die gleiche Frequenz wie die Dreieckschwingung und seine Phase ist gegen die Umkehrpunkte der Dreieckschwingung um 90° verschoben.ben final value compares. When the counter reading Z is equal to half the end value and the counter is down or up counts, a bistable multivibrator is set or reset. The output signal of the bistable multivibrator provides the reading window LF. It has the same frequency as the triangular oscillation and its phase is against the reversal points the triangular oscillation shifted by 90 °.

Das Lesefenster LF vrird der Regelschaltung RS und einer nicht dargestellten Decoriierschaltung zugeführt, die mit Hilfe des Lesefensters LF aus den Datenimpulsen DI die aufgezeichneten Binärsignale BS wiedergewinnt. Die Regelschaltung RS erzeugt in Abhängigkeit von den Zeitpunkten,- an denen die Datenimpulse DI eintreffen, den Enüwert E und das Phasensignal PS. Mit Hilfe des Endwertes E und des Phasensignals PS werden die Phase und die Frequenz des Lesefensters so verändert, daß ein Bitirapuls möglichst in der Mitte eines geöffneten Lesefensters LF und ein Hilfsinpuls möglichst in der Hitte eines geschlossenen Lesefensters LF eintrifft. The reading window LF vrird the control circuit RS and one Decorating circuit, not shown, is supplied which, with the aid of the reading window LF, consists of the data pulses DI recorded Binary signals BS recovered. The control circuit RS generates depending on the times - at which the data pulses DI arrive, the enu value E and the Phase signal PS. With the aid of the final value E and the phase signal PS, the phase and the frequency of the reading window are determined changed so that a Bitirapulse as possible in the middle of an open reading window LF and an auxiliary pulse as possible arrives in the middle of a closed reading window LF.

Falls ein Bitimpuls eintrifft, während der Zähler aufwärts zählt, bedeutet das, daß die Frequenz der Dreieckschwingung zu groß ist. In diesem Fall erhöht die Regelschaltung RS den Endwert E und verursacht damit eine Verkleinerung der Frequenz der Dreieckschwingung. Entsprechend wird der Endwert E vermindert, wenn ein Bitimpuls eintrifft, während der Zähler abwärts zählt.If a bit pulse arrives while the counter is counting up, it means that the frequency of the triangular wave is too big. In this case, the control circuit RS increases the final value E and thus causes the frequency to decrease the triangular oscillation. Correspondingly, the final value E is reduced when a bit pulse arrives while the counter counts down.

In'der Regelschaltung RS wird außerdem ein Erwartungsbereich EB für die Bitimpulse erzeugt. Der Erwartungsbereich EB dient dazu, den Regelvorgang zu beschleunigen, die Stabilität des Phasenre^elkreises zv. gewährleisten und den Phasenregelkreis unempfindlich gegen kleine Schwankungen der Bitimpulse um ihre Sollagen zu machen. Trifft ein Bitimpuls im Erwartungsbereich EB ein, so wirdIn addition, an expectation range EB for the bit pulses is generated in the control circuit RS. The expectation range EB serves to accelerate the control process, the stability of the phase control circuit zv. ensure and make the phase-locked loop insensitive to small fluctuations in the bit pulses in order to make their nominal positions. If a bit pulse arrives in the expected range EB, then

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der Endwert E nicht verändert sondern nur das Phasensignal PS erzeugt. Zur Erhöhung der Stabilität wird außerdem eine vorangegangene Veränderung des Endwertes E rückgängig gemacht, wenn ein Bitiinpuls im Erwartungsbereich EB eintrifft.the final value E does not change but only generates the phase signal PS. To increase stability, a previous change in the final value E is reversed when a bit pulse arrives in the expected range EB.

Um zu verhindern, daß auch die in unregelmäßigen Abständen auftretenden Hilfsimpulse für die Regelung wirksam werden_} werden diese in der Regelschaltung RS mit Hilfe des Lesefensters LF ausgeblendet.In order to prevent the auxiliary pulses occurring at irregular intervals for the control can be _effectively} they are hidden in the control circuit RS by means of the reading window LF.

Die Fig. 3 zeigt einige Signale, die beim Betrieb des Phasenregelkreises nach Fig. 2 anfallen. In Abszissenrichtung sind die Einheiten der Zeit t und in Ordinatenrichtung sind die Amplituden der Signale dargestellt. Der Zählerstand Z ist durch eine Dreieckfunktion in analoger Form dargestellt. Weiterhin zeigt die Fig. 3 die Datenimpulse DI, die in der Digitalisierungsschaltung aus den Spitzen der Lesesignale LS erzeugt werden. Die Bitimpulse sind durch breite und die Hilfsimpulse durch schmale Rechteckimpulse dargestellt. Für die Darstellung wurde angenommen, daß zwischen den Zeitpunkten ti und t6 die Frequenz der Datenimpuls DI konstant und gleich der Nennfrequenz ist, daß zum Zeitpunkt t4 ein Phasensprung auftritt und daß zwischen den Zeitpunkten t6 und t7 die Frequenz ebenfalls konstant aber größer ist als die Nennfrequenz. Die Fig. 3 zeigt außerdem das Lesefenster LF und den Erwartungsbereich EB für die Bitimpulse. Weitere Einzelheiten der Fig. 3 werden zusammen mit den in den Figuren 4 bis 6 dargestellten Schaltbildern von Teilen des digitalen Phasenregelkreises beschrieben.Fig. 3 shows some signals that are generated during the operation of the phase-locked loop acc. to Fig. 2. In the abscissa direction are the units of time t and the amplitudes of the signals are shown in the ordinate direction. The counter reading Z is represented by a triangular function in analog form. Furthermore, FIG. 3 shows the data pulses DI in the Digitizing circuit can be generated from the peaks of the read signals LS. The bit pulses are through wide and the Auxiliary pulses represented by narrow square-wave pulses. For the representation was assumed that between the times ti and t6 the frequency of the data pulse DI is constant and is equal to the nominal frequency that a phase jump occurs at time t4 and that between times t6 and t7 the frequency is also constant but greater than the nominal frequency. 3 also shows the reading window LF and the expected range EB for the bit pulses. Further details of FIG. 3 are given together with those in the figures 4 to 6 shown circuit diagrams of parts of the digital phase-locked loop described.

Das in Fig. 4 dargestellte Ausführungsbeispiel des Frequenzteilers FT enthält einen achtstelligen Dualzähler ZA, der aufwärts gezählt wird, wenn Zähltakte ZT an seinem Eingang U1 anliegen und der abwärts gezählt wird, wenn Zähltakte ZT an seinem Eingang D1 anliegen. Weiterhin enthält der Frequenz-The embodiment of the frequency divider shown in FIG FT contains an eight-digit dual counter ZA, which is counted up when counting clocks ZT are at its input U1 are present and which is counted down when counting clocks ZT are present at its input D1. Furthermore, the frequency

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teiler FT einen achtstelligen Vergleicher V1, der den Zählerstand Z am Ausgang des Zählers ZA mit dem Endwert E vergleicht, eine bistabile Kippstufe UD, die festlegt, ob der Zähler ZA aufwärts oder abwärts zählen soll und zwei NAND-Glieder N1 und N2. Dem Frequenzteiler FT werden die Zähltakte ZT zugeführt, deren Frequenz konstant und gleich der 256-fachen Nennfrequenz der Bitimpulse ist. Falls die bistabile Kippstufe UD gesetzt ist, werden die Zähltakte ZT über das NAND-Glied N1 dem Zähleingang U1 zugeführt und der Zähler ZA wird hochgezählt. Der Vergleicher vergleicht den Endwert E, der als Dualzahl am Frequenzteiler FT anliegt, mit dem Zählerstand Z. Bei Gleichheit gibt der Vergleicher V1 einen Impuls an die bistabile Kippstufe UD ab. Mit dem nächsten Zähltakt ZT wird die bistabile Kippstufe UD zurückgesetzt und die ZähltakteZT werden jetzt über das NAND-Glied N2 an den Zähleingang D1 durchgeschaltet und der Zähler ZA wird abwärts gezählt. Wenn der Zähler ZA den Anfangswert 0 erreicht, wird an seinem Ausgang B1 ein negativer Übertrag BO abgegeben, der die bistabile Kippstufe UD wieder setzt und der Zähler ZA wird wieder bis zum Endwert E aufwärts gezählt usw.divider FT an eight-digit comparator V1, which the counter reading Z at the output of the counter ZA with the final value E compares a bistable multivibrator UD, which determines whether the counter ZA is to count up or down and two NAND gates N1 and N2. The frequency divider FT are the Counting clocks ZT supplied, the frequency of which is constant and equal to 256 times the nominal frequency of the bit pulses. if the bistable multivibrator UD is set, the counting clocks ZT are fed to the counting input U1 via the NAND element N1 and the counter ZA is counted up. The comparator compares the final value E, which is present as a binary number at the frequency divider FT, with the counter reading Z. If they are equal, the comparator V1 sends a pulse to the bistable multivibrator UD. With the next Counting clock ZT, the bistable multivibrator UD is reset and the counting clocks ZT are now via the NAND element N2 is switched through to the counter input D1 and the counter ZA is counted down. When the counter ZA reaches the initial value 0, a negative carry BO is output at its output B1, which resets the bistable multivibrator UD and the counter ZA is counted up again to the end value E, etc.

Bei dem in Fig. 3 in analoger Form als Dreieckschwingung dargestellten Zählerstand Z erkennt man, daß die Frequenz der Dreieckschwingung umgekehrt proportional der Höhe des Endwertes E ist. Die Phase der Dreieckschwingung wird mit Hilfe des Phasensignals PS am Rücksetzeingang R des Zählers ZA festgelegt, das den Zähler ZA auf den Anfangswert 0 setzt.In the case of the one shown in analog form in FIG. 3 as a triangular wave Counter reading Z shows that the frequency of the triangular oscillation is inversely proportional to the height of the final value E is. The phase of the triangular wave is with the help of the phase signal PS at the reset input R of the counter ZA which sets the counter ZA to the initial value 0.

Der in Fig. 5 dargestellte Lesefenstergenerator LG enthält eine bistabile Kippstufe FE und einen Vergleicher V2, der den Zählerstand Z mit dem halben Endwert vergleicht. Da der Endwert E als Dualzahl vorliegt, kann der halbe Endwert ohne Schaltungsaufwand durch ein Verschieben um eine Dualstelle nach rechts erzeugt werden. Bei Gleichheit zwischen dem Zählerstand Z und dem halben Endwert gibt der Vergleicher V2The reading window generator LG shown in Fig. 5 contains a bistable trigger stage FE and a comparator V2, the compares the counter reading Z with half the final value. Since the end value E is a binary number, half the end value can be without Circuit effort can be generated by shifting one binary digit to the right. If the count is equal The comparator V2 gives Z and half the final value

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einen Impuls an zwei UND-Gatter A1 und A2 ab. Falls die Gleichheit eintritt, während der Zähler ZA abwärts zählt, gibt das Signal AB das UTiD-GIied A1 frei und der Impuls setzt mit dem nächsten Zähltakt ZT die bistabile Kippstufe FE. Falls die Gleichheit eintritt, während der Zähler ZA aufwärts zählt, gibt das Signal AUF das UND-Glied A2 frei und der Impuls setzt mit dem nächsten Zähltakt ZT die bistabile Kippstufe FE zurück. Die Signale AUF und AB entsprechen dem Signal ZR für die Zählrichtung in Fig. 2. Am Ausgang der bistabilen Kippstufe FE ward das Lesefenster LF abgegeben. In Fig. 3 ist als strichpunktierte Linie der hs.lba Endwert eingezeichnet. Wie man sieht, ist das Lesefenster binär 1, solange der Zählerstand Z kleiner ist als der halbe Endwert und binär 0, solange der Zählerstand Z gröi'3er ist als der halbe Endwert.a pulse to two AND gates A1 and A2. If the equality occurs while the counter ZA is counting down, the signal AB releases the UTiD-GIied A1 and the pulse sets the bistable multivibrator FE with the next counting cycle ZT. If equality occurs, while the counter ZA counts up, the signal UP releases the AND element A2 and the pulse sets the bistable with the next counting cycle ZT Flip-flop FE back. The signals UP and DOWN correspond to the signal ZR for the counting direction in Fig. 2. Am The output of the bistable flip-flop FE was the reading window LF delivered. In Fig. 3, the hs.lba final value is shown as a dash-dotted line. As you can see is the reading window binary 1, as long as the counter reading Z is less than half the final value and binary 0, as long as the counter reading Z is greater than half the final value.

Das in Fir·. 6 dargestellte Ausführungsbeispiel der Regelschaltung RS enthält binäre Schaltelemente zur Erzeugung des Er-w'artimgsbereichs EB und zur Veränderung des Endwertes E und einen Endwortzähler EZ, in dem der Endwert E gespeichert wird.That in Fir ·. 6 illustrated embodiment of the control circuit RS contains binary switching elements for generating the expected range EB and for changing the final value E and an end word counter EZ in which the end value E is stored.

Der Endvrertzähler EZ wird während der Folge von Synchronisationsiinpulsen auf die Frequenz der Synchronisations.impulse eingestellt. Die Frequenz der Synchronisationsinipulse kann gemessen v/erden, indem mit Hilfe des Endwertzählers EZ die Anzahl der Zähltakte ZT zwischen zwei Synchronisationnimpulsen abgezählt wird. Da der Zähler ZA im Frequenzteiler FT zwischen zwei Bitimpulsen aufwärts und abwärts gezählt wird, muß der Endwertzähler ET nur die halbe Anzahl der Zähltakte ZT speichern. In Fig. 3 wurde angenommen, daß zu den Zeitpunkten ti bis t4 Synchronisationsimpulse eintreffen. Zum Zeitpunkt ti wird : daher dem Endwertzähler EZ ein Einphastakt ET zugeführt, der aus den Zähltakten ZT durch Halbieren der Frequenz erzeugt wird.The final counter EZ is during the sequence of synchronization pulses to the frequency of the synchronization.impulse set. The frequency of the synchronization pulse can measured v / ground by using the end value counter EZ the number of counting cycles ZT between two synchronization pulses is counted. Since the counter ZA in the frequency divider FT counts up and down between two bit pulses the end value counter ET only needs to store half the number of counting cycles ZT. In Fig. 3 it was assumed that the Times ti to t4 synchronization pulses arrive. At the point in time ti, therefore, the end value counter EZ becomes a single-phase clock ET supplied, which is generated from the counting clocks ZT by halving the frequency.

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Über ein UND-Glied A3 der Regelschaltung RS wird der Einphastakt ET an den Zähleingang U2 des Endwertzählers EZ angelegt. Der Endwertzähler EZ ist ebenso wie der Zähler ZA ein achtstelliger Dualzähler, der aufwärts bzw. abwärts gezählt wird, wenn Impulse am Zähleingang U2 bzw. D2 anliegen. Der Endwertzähler EZ zählt solange hoch, bis zum Zeitpunkt t2 der nächste Synchronisationsimpuls'eintrifft. Gleichzeitig wird mit dem zum Zeitpunkt t2 eintreffenden Synchronisationsimpuls der Zähler ZA über den Rücksetzeingang R auf den Anfangswert 0 eingestellt. Die Zeitpunkte ti und t2 können zv/ei beliebige Zeitpunkte sein, an denen Synchronisationsiropulce eintreffen. Aus Gründen der Störsicherheit v/erden vorteilhaft zwei Synchronisationsimpulse in der Mitte der Folge von SynchronisationsiiDpulsen gewählt.The single-phase clock ET is applied to the counting input U2 of the end value counter EZ via an AND element A3 of the control circuit RS. The end value counter EZ, like the counter ZA, is an eight-digit dual counter that counts up or down if there are pulses at the counter input U2 or D2. The final value counter EZ counts up until the point in time t2 the next synchronization pulse arrives. Simultaneously becomes with the synchronization pulse arriving at time t2 the counter ZA is set to the initial value 0 via the reset input R. The times ti and t2 can zv / ei be arbitrary times at which Synchronisationsiropulce arrive. For reasons of immunity to interference, two synchronization pulses are advantageously grounded in the middle of the sequence selected by synchronization pulses.

Da die Frequenz des Zähltaktes ZT gleich der 256-fachen Nennfrequens der Bitimpulse ist, wird der Endwertzähler EZ durch die Einphastakte ET bis zum Endv/ert 128 hochgezählt.Since the frequency of the counting clock ZT is 256 times the nominal frequency is the bit pulse, the final value counter EZ is counted up to the final value 128 by the single-phase clocks ET.

Nach dem Zeitpunkt t2 wird der Zähler ZA ebenfalls hochgezählt. \Ienn sein Zählerstand Z gleich dem halben Endwert vy· = 64 ist, wird die bistabile Kippstufe FE im Lesefenstergenerator LG zurückgesetzt und das Lesefenster LF nimmt den Binärwert 0 an. Der Zähler ZA zählt bin zum Endwert E = 128 hoch und anschließend wieder abwärts. Wenn der Zählerstand Z beim Abwärtszählen wieder gleich dem halben Endwert w = 64 ist, wird die bistabile Kippstufe FE wieder gesetzt und das Lesefenster LF nimmt den Binärwert 1 an.After time t2, the counter ZA is also incremented. If its counter reading Z is equal to half the final value vy = 64, the bistable trigger stage FE in the reading window generator LG is reset and the reading window LF assumes the binary value 0. The counter ZA counts up to the end value E = 128 and then down again. When the counter reading Z is again equal to half the end value w = 64 when counting down, the bistable flip-flop FE is set again and the reading window LF assumes the binary value 1.

Wenn dar nächste Synchronisationsimpuls zum Zeitpunkt t3 eintrifft, wenn dc-r Zählerstand Z = O ist, trifft er innerhalb des Erwartungsbereichs EB ein und über ein NAND-Glied N3 wird das Phasensignal PS an den Zähler ZA abgegeben. Da der Zähler ZA bereits den Zählex-stand Z=O hat, bleibt das Phasensignal PS ohne EinflußWhen the next synchronization pulse arrives at time t3, if dc-r count is Z = 0, it arrives within the expectation range EB and becomes N3 via a NAND element the phase signal PS delivered to the counter ZA. Since the counter ZA already has the counting reading Z = O, the phase signal remains PS without influence

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Zur Erzeugung des Endwertbereichs EB enthält die Regelschaltung einen Vergleicher V3, eine bistabile Kippstufe F5 und zwei UND-Gatter A5 und A6. Die Erzeugung des Endwertbereichs EB erfolgt in ähnlicher Weise wie die des Lesefensters LF. Anstelle des halben Endwerts wird dem Vergleicher VJ jedoch 1/32 des Endwerts E zugeführt. Der Endwert E wird zu diesem Zweck dem Vergleicher V3 um fünf Dualstellen nach rechts verschoben zugeführt. Der Erwartungsbereich EB ist binär 1 bzw. wenn der Zähler ZA kleiner bzw. größer ist als 1/32 des Endwerts. Wenn der Zähler ZA den Anfangswert 0 erreicht hat, spei chert der negative Übertrag BO in den Differenzzähler DZ, der ebenfalls ein Dualzähler ist, 1/64 des Endwerts ein.To generate the end value range EB, the control circuit contains a comparator V3, a bistable multivibrator and F5 two AND gates A5 and A6. The end value range EB is generated in a manner similar to that of the reading window LF. Instead of half the final value, however, the comparator VJ 1/32 of the final value E is supplied. The final value E becomes this Purpose of the comparator V3 shifted five binary places to the right fed. The expectation range EB is binary 1 or if the counter ZA is smaller or larger than 1/32 of the final value. When the counter ZA has reached the initial value 0, the negative carry BO stores in the difference counter DZ, the is also a binary counter, 1/64 of the final value.

Wenn der Zählerstand Z wieder gleich 1/32 des Endwerts ist, wird der Erwartungsbereich. EB binär 0 und wenn er wieder gleich dem halben Endwert w ist, wird das Lesefenster LF ebenfalls binär 0. Der Zähler ZA zählt bis zum Endwert E hoch und wieder bis zum Anfangswert 0 herunter usw.When the counter reading Z is again equal to 1/32 of the final value, the expected range becomes. EB binary 0 and if he again is equal to half the end value w, the reading window LF is also binary 0. The counter ZA counts up to the end value E. up and back down to the initial value 0, etc.

Zum Zeitpunkt t4 wird angenommen, daß ein Bitimpuls infolge einer Phasenverschiebung so früh eintrifft, daß er zwar innerhalb des geöffneten Lesefensters LF, aber vor dem Erwartungsbereich EB eintrifft. Über ein UND-Glied A7 setzt der Bitimpuls eine bistabile Kippstufe F2 und eine bistabile Kippstufe F3. Die bistabile Kippstufe F3 gibt an, daß der Endwert E vermindert werden muß, da der Bitimpuls eintraf, während der Zähler TA abv/ärts zählte und die bistabile Kippstufe F2 speichert, daß der Bitimpuls nicht im Erwartungsbereiche EB eintraf. Nach dem Setzen der bistabilen Kippstufe F2 wird eine weitere bistabile Kippstufe F4 gesetzt, die bis zum Eint ■ .ffen des nächsten Bitimpulses speichert, daß der Endwertzäliler EZ vorher abwärts gezählt wurde.At time t4 it is assumed that a bit pulse arrives so early as a result of a phase shift that it is within of the open reading window LF, but arrives before the expectation range EB. The Bit pulse a bistable multivibrator F2 and a bistable multivibrator F3. The bistable multivibrator F3 indicates that the End value E must be reduced, since the bit pulse arrived while the counter TA counted down and the bistable multivibrator F2 stores that the bit pulse did not arrive in the expected range EB. After setting the bistable multivibrator F2, a further bistable flip-flop F4 is set, which saves until the next bit pulse arrives that the End value counter EZ was counted down beforehand.

Wenn der Zähler ZA wieder den Zählerstand Z=O erreicht hat, wird wieder 1/64 des Endwerts E in den Differenzzähler DZ ein-When the counter ZA has reached the count Z = O again, 1/64 of the final value E is again entered in the difference counter DZ.

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geschrieben. Nachdem der Zählerstand Z wieder größer ist als der halbe Endwert und das Lesefenster LF den Binärwert O einnimmt, v/erden über.ein UTJD-GIied A8 und ein NAND-Glied N4 Zähltakte ZT an den Zähleingang D2 des Endwertzählers DZ durchgeschaltet und der Endwertzähler EZ abwärts gezählt. Gleichzeitig werden auch über ein UND-Glied A9 an den Zähleingang D3 des Differenzzählers DZ Zähltakte abgegeben und dieser ebenfalls abwärts gezählt. Wenn der Inhalt des Differenzzählers O ist, entsteht am Ausgang B3 des Differenzzählers DZ ein negativer Übertrag, der die bistabile Kippstufe F3 wieder zurücksetzt und damit das Abwärtszählen des Differenzzählers DZ und des Endwertzählers EZ beendet.written. After the counter reading Z is again greater than half the end value and the reading window LF is the binary value O occupies, v / ground via a UTJD element A8 and a NAND element N4 counting cycles ZT are switched through to the counting input D2 of the end value counter DZ and the end value counter EZ counts down. At the same time, counting clocks are also output via an AND element A9 to the counting input D3 of the difference counter DZ and this also counted down. If the content of the difference counter is 0, the difference counter is output B3 DZ a negative carry that resets the bistable multivibrator F3 and thus the downward counting of the difference counter DZ and the end value counter EZ ended.

Da der Inhalt des Differenzzählers DZ 1/64 des Endwerts E war, kann der Endwertzähler EZ um höchstens 1/64 seines Inhalts verkleinert werden. Es ist dabei ohne Bedeutung, bei welchem Zählerstand Z des Zählers ZA zwischen dem halben Endwert und 1/32 des Endwerts E der Bitimpuls eintraf. In der Darstellung der Fig. 3 \<mrde der Endwert E um zwei Zähleinheiten verringert.Since the content of the difference counter DZ 1/64 of the final value E was, the final value counter EZ can be reduced by a maximum of 1/64 of its content. It doesn't matter at which count Z of the counter ZA between half the end value and 1/32 of the end value E the bit pulse arrived. In the representation of FIG. 3 the final value E decreases by two Counting units reduced.

Z v/i sehen den Bitiiripulsen zu den Zeitpunkten t4 und t5 trifft ein Hilfsimpuls ein. Um zu verhindern, daß dieser Hilfsimpuls für die Regelung wirksam wird, wird er in einem UND-Glied A4 von dem Lesefenster LF ausgesperrt.Z v / i see the bit pulses hit at times t4 and t5 an auxiliary pulse. To prevent this auxiliary pulse for the regulation becomes effective, it is locked out of the reading window LF in an AND element A4.

Da sich die Frequenz der Bitimpulse nicht verändert hat, trifft der nächste Bitimpuls zu seinem Soll-Zeitpunkt t5 ein. Er trifft zwar innerhalb des Erv/artngsbereichs EB ein, jedoch nicht beim Zählerstand Z=O, da mit dem vorhergehenden Bitimpuls der Endwert E verkleinert wurde. Über das NAND-Glied N3 wird wieder das Phasensignal PS abgegeben, das den Zähler ZA auf 0 zurücksetzt. -Außerdem wird über ein NAND-Glied N5 eine bistabile Kippstufe F1 gesetzt und über ein UND-Glied A10 die bistabile Kippstufe F2 wieder zurückge-Since the frequency of the bit pulses has not changed, the next bit pulse arrives at its target point in time t5. Although it arrives within the ERV / artngsbereich EB, but not when the counter reading Z = O, since the final value E was reduced with the previous bit pulse. About the NAND element N3 the phase signal PS is emitted again, which resets the counter ZA to 0. - It also has a NAND gate N5 a bistable flip-flop F1 is set and the bistable flip-flop F2 is returned via an AND element A10.

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setzt. Die bistabile Kippstufe F1 schaltet über ein NAND-Glied N6 und das UND-Glied A3 Zähltakte ZT an den Eingang U2 des Endwertzählers EZ durch, der damit aufwärts gezählt wird» Auf diese Weise wird die Verstellung des Endvrertzählers EZ infolge des Phasensprungs zum Zeitpunktt4 wieder rückgängig gemacht.puts. The bistable flip-flop F1 switches counting clocks ZT to the input via a NAND element N6 and the AND element A3 U2 of the end value counter EZ, which is thus counted upwards »In this way, the adjustment of the end value counter EZ reversed as a result of the phase jump at time t4.

Zwischen den Zeitpunkten t6 und t7 der Fig. 3 wurde angenommen, daß die Frequenz der Bitimpulse konstant und größer ist als die Nennfrequenz. Der Endwert E muß folglich mit jedem Bitimpuls verkleinert werden, um die Frequenz des Lesefensters LF an die Frequenz der Bitimpulse anzupassen. Der Endwert E wird zu diesem Zweck mit jedem Bitimpuls auf die gleiche Weise verkleinert, wie beim Phasensprung zum Zeitpunkt t4.Between the times t6 and t7 of FIG. 3 it was assumed that that the frequency of the bit pulses is constant and greater than the nominal frequency. The final value E must therefore with each bit pulse can be reduced in order to adapt the frequency of the reading window LF to the frequency of the bit pulses. For this purpose, the final value E is reduced with each bit pulse in the same way as with the phase jump to Time t4.

Ganz entsprechend wird der Endvjert E erhöht, wenn, die Frequenz der Bitimpulse kleiner wird als die Nennfrequenz. In diesem Fall wird der Endwert E dadurch erhöht, daß anstelle der bistabilen Kippstufe F3 die bistabile Kippstufe FI gesetzt wird, die bistabile Kippstufe F4 zurückgesetzt wird und die Zähltakte ZT über das NAND-Glied N6 und das UND-Glied A3 an den Zähleingang U2 des Endwertzählers EZ angelegt werden.Correspondingly, the final output E is increased when the frequency the bit pulse becomes smaller than the nominal frequency. In In this case, the final value E is increased by setting the bistable multivibrator FI instead of the flip-flop F3 is, the bistable flip-flop F4 is reset and the counting clocks ZT via the NAND gate N6 and the AND gate A3 can be applied to the counting input U2 of the final value counter EZ.

12 Patentansprüche
6 Figuren12 claims
6 figures

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Claims

Pat e η t a η s ρ r ü c he Pat e η ta η s ρ r ü c he

Digitaler Phasenregelkreis zur Erzeugung einer Rechteckschwingung, bei dem zur Synchronisation der Rechteckschwingung mit Hilfe von Datenimpulsen ein Zähler vorgesehen ist, der mit Hilfe eines Zähltaktes konstanter Frequenz von einem konstanten Anfangswert bis zu einem einstellbaren Endwert hochgezählt wird, bei dem der Endwert die Frequenz der Recht-eckschwingung bestimmt und bei dem der Endwert in Abhängigkeit vom Inhalt des Zäh3.ers beim Eintreffen eines Dateniinpulses verstellt wird, dadurch gekennzeichnet, daß als Zähler (ZA) ein Auf-Ab--Zähler verwendet wirdj der nach Erreichen des Endwertes (E) bis zum Anfangswert abwärts gezählt wird, daß in einer Regeil schaltung (RS) eine Einrichtung vorgesehen ist, die den Endwert (E) nach dem Eintreffen eines Dateniinpulses (Dl) um einen Bruchteil des Endwerts (E) erhöht bzw. vermindert, wenn der Datenimpuls (Dl) eintrifft, während der Zähler (ZA) aufwärts bzw. abwärts zählt und der Inhalt (Z) des Zählers (ZA) nicht größer ist als der halbe Endwert und daß eine erste bistabile Kippstufe (FE) vorhanden ist, die gesetzt bzw. rückgesetzt wird, wenn der Inhalt (Z) des Zählers (ZA) kleiner bzw. größer wird als der halbe Endwert und die an ihrem Ausgang die Rechteckschwingung (LF) abgibt.Digital phase-locked loop for generating a square wave, in which a counter is provided to synchronize the square wave with the help of data pulses, with the help of a counting cycle of constant frequency from a constant start value to an adjustable end value is incremented, at which the end value determines the frequency of the square wave and at which the end value is dependent the content of the counter when a data pulse arrives is adjusted, characterized in that that as counter (ZA) an up-down counter is used after reaching the end value (E) until Initial value is counted down, that in a Regeil circuit (RS) a device is provided which the final value (E) after the arrival of a data pulse (Dl) by one Fraction of the final value (E) increases or decreases when the data pulse (Dl) arrives, while the counter (ZA) increases or counts down and the content (Z) of the counter (ZA) is not greater than half the final value and that a first bistable Flip-flop (FE) is available, which is set or reset when the content (Z) of the counter (ZA) is smaller or smaller. becomes greater than half the final value and which emits the square wave (LF) at its output.

Digitaler Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung in der Regelschaltung (RS), die den Er±v'\/ert (E) erhöht bzw. vermindert, einen Endwertzähler (EZ), in dem der Endwert (E) gespeichert wird und einen Differenzzähler (DZ) enthält, daß als Endwertzähler (EZ) ein Auf-Ab-Zahler vorgesehen ist, daß der Endwert (E) durch eine Anzahl von Zählimpulsen erhöht bzw. vermindert wird, die an einem ersten Zähleingang (U2) bzw. einem zweiten Zähleingang (D2) des End-Digital phase-locked loop according to Claim 1, characterized marked that the facility in the Control circuit (RS), which increases or decreases the Er ± v '\ / ert (E), an end value counter (EZ) in which the end value (E) is stored and contains a difference counter (DZ), that an up-down counter is provided as a final value counter (EZ) is that the final value (E) is increased or decreased by a number of counting pulses that are sent to a first counting input (U2) or a second counter input (D2) of the end

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wertzählers (EZ) anliegen und daß der Differenzzähler (DZ) die Anzahl der Zählimpulse an einem der Zähleingänge (U2, D2) des Endwertzählers (EZ) abzählt.value counter (EZ) are present and that the difference counter (DZ) counts the number of counting pulses at one of the counting inputs (U2, D2) of the end value counter (EZ).

3· Digitaler Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Anzahl der Zählimpulse an einem der Zähleingänge (U2, D2) des Endwertzähler (EZ) gleich einem Bruchteil, vorzugsweise 1/64 des Endwertes (E) ißt.3 · Digital phase-locked loop according to claim 2, characterized characterized in that the number of counting pulses at one of the counting inputs (U2, D2) of the final value counter (EZ) equal to a fraction, preferably 1/64 of the final value (E).

4. Digitaler Phasenregelkreis nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß der Differenzzähler (DZ) während jeder Rechteckschwingung (LF) auf einen Bruchteil, vorzugsweise 1/64 des Endwertes (E) eingestellt wird und mit jedem Zählimpuls an einem der Zähleingänge (U2, D2) des Endwert Zählers (EZ) bis zum Viert 0 heruntergezählt wird.4. Digital phase-locked loop according to one of claims 2 or 3, characterized in that the difference counter (DZ) during each square wave (LF) a fraction, preferably 1/64 of the final value (E) is set and with each counting pulse at one of the counting inputs (U2, D2) of the final value counter (EZ) counted down to the fourth 0 will.

5- Digitaler Phasenregelkreis nach Anspruch 1, dadurch gekennze i cn η et, daß eine zweite bistabile Kippstufe (UD) vorgesehen ist, die gesetzt wird, wenn der Inhalt (Z) des Zählers (ZA) gleich dem Endwert (E) ist, und die zurückgesetzt w^r±vd, wenn der Inhalt (Z) des Zählers (ZA) gleich dem Anfangswert ist und die den Zähler (ZA) so umschaltet, daß er abwärts bzw. aufwärts zählt, wenn sie gesetzt bzw. rückgesetzt ist.5- digital phase-locked loop according to claim 1, characterized in that a second bistable multivibrator (UD) is provided which is set when the content (Z) of the counter (ZA) is equal to the final value (E), and which is reset w ^r ± vd when the content (Z) of the counter (ZA) is equal to the initial value and which switches the counter (ZA) so that it counts down or up when it is set or reset.

6. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche ,dadurch gekennzeichnet, daß der Endwert (E) verstellt wird, wenn ein Datenimpuls (DI) außerhalb eines Erwartungsbereichs (EB) eintrifft.6. Digital phase locked loop according to one of the preceding claims , characterized in that the final value (E) is adjusted when a data pulse (DI) outside of an expected range (EB) arrives.

7· Digitaler Phasenregelkreis nach Anspruch 6, dadurch gekennzeichnet, daß zur Erzeugung des Erwar-7 · Digital phase-locked loop according to claim 6, characterized in that for generating the expected

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tungsbereiches (EB) ein Vergleicher (V2) vorgesehen ist, der den Inhalt (Z) des Zählers (ZA) mit einem Bezugswert, vorzugsweise 1/32 des Endwertes (E) vergleicht und der eine dritte bistabile Kippstufe (F5) setzt bzw. rücksetzt, wenn der Inhalt des Zählers kleiner bzw. größer wird als der Be zug sv/er t.processing range (EB) a comparator (V2) is provided, which the content (Z) of the counter (ZA) with a reference value, preferably compares 1/32 of the final value (E) and sets or resets a third bistable multivibrator (F5), if the content of the counter is smaller or larger than the reference sv / er t.

8. Digitaler Phasenregelkreis nach den Ansprüchen 6 oder 7, dadurch gekennzeichnet, daß der Zähler (ZA) auf seinen Anfangswert zurückgesetzt wird, wenn ein Datenimpuls (DI) im Erwartungsbereich (EB) eintrifft.8. Digital phase-locked loop according to claims 6 or 7, characterized in that the counter (ZA) is reset to its initial value when a data pulse (DI) arrives in the expected range (EB).

9. Digitaler Phasenregelkreis nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß in der Regelschaltung (RS) eine v/eitere Einrichtung vorgesehen ist, die eine Veränderung des Endwertes (E) durch einen Datenimpuls (DI) rückgängig macht, wenn der nächste Datenimpuls (DI), der eintrifft, während der Inhalt (Z) des Zählers (ZA) kleiner ist als der halbe Endwert (E) im Erwartungsbereich (EB) eintrifft.9. Digital phase-locked loop according to one of claims 6 to 8, characterized in that in the Control circuit (RS) a further device is provided, which changes the final value (E) by means of a data pulse (DI) cancels if the next data pulse (DI) that arrives while the content (Z) of the counter (ZA) is less than half the final value (E) in the expected range (EB).

10. Digitaler Phasenregelkreis nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß der Endwertzähler (EZ) während einer Synchronisationsfolge nach dem Eintreffen eines Synchronisationsimpulses mit der halben Zähltaktfrequenz hochgezählt wird, bis der nächste Synchronisationsimpuls eintrifft und daß der Zähler (ZA) mit diesem Synchronisationsimpuls auf den Anfangswert eingestellt wird.10. Digital phase-locked loop according to one of claims 2 to 9, characterized in that the final value counter (EZ) during a synchronization sequence after the arrival of a synchronization pulse with half that Clock frequency is counted up until the next synchronization pulse arrives and that the counter (ZA) with this synchronization pulse is set to the initial value.

11. Anwendung des Phasenregelkreises nach einem der vorhergehenden Ansprüche in einem Magnetbandspeicher, bei dem Binärsignale mit Hilfe der Richtungstaktschrift aufgezeichnet werden und bei dem beim Lesen eines Magnetbandes die von Bit- bzw.11. Use of the phase-locked loop according to one of the preceding Claims in a magnetic tape storage device in which binary signals are recorded with the aid of directional clock writing and in which when reading a magnetic tape the bit or

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Hilfsflußwechseln erzeugten Bit- bzw. Hilfsimpulse voneinander getrennt werden, dadurch gekennzeichnet, daß die Frequenz der Zähltakte (ZT) so gewählt wird, daß bei einem vorgegebenen Endwert (E) die Frequenz der Recht eck schwingung (LF) gleich der Frequenz der. Bitinipulse ist.Auxiliary flux changes generated bit or auxiliary pulses from one another are separated, characterized in that the frequency of the counting clocks (ZT) is chosen so that at a given end value (E), the frequency of the rectangular oscillation (LF) is equal to the frequency of the. Bitinipulse is.

12. Anwendung des Phasenregelkreises nach Anspruch 11, dadurch gekennzeichnet, daß in der Regelschaltung (RS) ein MD-Glied (A4) vorgesehen ist, das die Datenimpulse (Dl) mit der R.echteckschwingung (LF) verknüpft und daß die Signale am Ausgang des UND-Gliedes (A4) anstelle der Datenimpulse (DI) für die Regelung verwendet werden.12. Application of the phase locked loop according to claim 11, characterized in that in the control circuit (RS) an MD element (A4) is provided, which links the data pulses (Dl) with the square wave (LF) and that the signals at the output of the AND element (A4) are used for the regulation instead of the data pulses (DI).

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