DE1589076B2 - Verfahren zum Herstellen von Halbleiteranordnungen - Google Patents
Verfahren zum Herstellen von HalbleiteranordnungenInfo
- Publication number
- DE1589076B2 DE1589076B2 DE1589076A DE1589076A DE1589076B2 DE 1589076 B2 DE1589076 B2 DE 1589076B2 DE 1589076 A DE1589076 A DE 1589076A DE 1589076 A DE1589076 A DE 1589076A DE 1589076 B2 DE1589076 B2 DE 1589076B2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor
- conductor
- platinum
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12036—PN diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Die Bonding (AREA)
- Bipolar Transistors (AREA)
Description
3 4
Wie aus dem Flußdiagramm nach Fig. 1 zu er- mit Hilfe eines Ätzmittels aus einer Mischung von
kennen ist, geht das Verfahren nach der Erfindung Salzsäure und Salpetersäure durchgeführt. Ein bevon
einem Siliciumhalbleiterkörper aus, in welchem sonders vorteilhaftes Ätzmittel besteht aus der Mimehrere
Zonen unterschiedlicher Leitfähigkeit unter schung von 5 Teilen Salzsäure (mit einer Konzentra-
Ausbildung von dazwischenliegenden PN-Übergän- 5 tion von 37%) und einem Teil Salpetersäure (mit
gen erzeugt wurden. Dies kann in bekannter Weise einer 70%igen Konzentration), die bei einer Tempe-
durch Oxidmaskierung und Festkörperdiffusion er- ratur von etwa 70° C angewandt wird. Die Entfer-
folgen. nung der Platinschicht kann mit bloßem Äuge über-
In Fig. 2 ist nur der Ausschnitt eines Halbleiter- wacht werden, welche etwa I1AMinuten nach dem
körpers mit drei Zonen dargestellt. In einem Körper io Eintauschen des Halbleiterkörpers.einsetzt Die Entaus
N-leitendem Silicium, welcher letztlich die KoI- fernung der Plätinschicht kann ferner durch die Verlektorzone
20 eines Transistors bildet, werden durch änderung der Farbe der unmaskierten Bereiche beobnacheinander
erfolgende Diffusionsvorgänge eine achtet werden. Wegen der Stärke der angegebenen
P-leitende Basiszone 21 und eine N-leitende Emitter- Metalle von etwa 1500 A ist der Vorgang gewöhnlich
zone 22 erzeugt. 15 nach etwa 21It Minuten abgeschlossen. Die so erziel-
Zwischen diesen drei Zonen liegen die PN-Über- ten Halbleiterscheiben werden dann aus. dem Ätzgänge
23 und 24. Auf der Oberseite des Halbleiter- mittelbad herausgenommen und nach Entfernung der
körpers, welcher von den Grenzen der PN-Übergänge Fotomaske 28 gewässert und getrocknet (Fig. 5).
23 und 24 geschnitten wird und deshalb eine planare Die anschließende Weiterbehandlung der Halbleiter-Anordnung
bildet, befindet sich eine Silicium-Oxid- 20 scheibe kann, wie vorstehend bereits erwähnt ist,
schicht 25, in der Fenster für die Herstellung von nach zwei verschiedenen Wegen erfolgen.
Elektroden für die Zonen 20, 21 und 22 ausgebildet Nach, dem ersten. AusführungsbeispieL das in sind. Eine Draufsicht auf die als Maske dienende Block V von Fig. 1 angegeben und in Fig. 6 dar-Oxidschicht 25 zeigt F i g. 9. Die zentrale Ringöffnung gestellt ist, wird eine Goldschicht 29 in einer Stärke 94 umgrenzt den Emitterelektrodenbereich, während 25 von etwa 2000 A auf der gesamten Oberfläche der die C-förmige Aussparung 95 den Basiselektroden- Halbleiterscheibe, d. h; sowohl auf die Platinschicht bereich und die sichelförmige Aussparung 96 den 27 als auch auf die frei liegende Titanschicht 26 nie-Bereich der Kollektorelektrode definiert. Die recht- dergeschlagen. Die Goldschicht 29 besitzt auf Platin eckförmigen Aussparungen 97, die sich an das zen- ein anderes- Haftungsvermögen als. auf Titan. Sie trale Muster von beiden Seiten her anschließen, er- 30 kann daher, wie in Block VI von Fig. 1 angegeben geben die Elektrbdenbereiche, die für die elektrischen . ist, durch Absprühen mit Wasser bei etwa 14 kg/cm2 Verbindungen der Kollektor-, Emitter- und Basis- leicht von der Oberfläche der Titanschicht 26 entfernt zonen bei der Galvanisierung vorgesehen sind. Die werden (Fig. 7). Nötigenfalls kann die Stärke der Draufsicht auf F i g. 9 entspricht daher auch der in Goldschicht durch wiederholtes Niederschlagen um F ig.-2 im Querschnitt gezeigten Struktur. 35 jeweils 2000A vergrößert werden. Die tragfähigen
Elektroden für die Zonen 20, 21 und 22 ausgebildet Nach, dem ersten. AusführungsbeispieL das in sind. Eine Draufsicht auf die als Maske dienende Block V von Fig. 1 angegeben und in Fig. 6 dar-Oxidschicht 25 zeigt F i g. 9. Die zentrale Ringöffnung gestellt ist, wird eine Goldschicht 29 in einer Stärke 94 umgrenzt den Emitterelektrodenbereich, während 25 von etwa 2000 A auf der gesamten Oberfläche der die C-förmige Aussparung 95 den Basiselektroden- Halbleiterscheibe, d. h; sowohl auf die Platinschicht bereich und die sichelförmige Aussparung 96 den 27 als auch auf die frei liegende Titanschicht 26 nie-Bereich der Kollektorelektrode definiert. Die recht- dergeschlagen. Die Goldschicht 29 besitzt auf Platin eckförmigen Aussparungen 97, die sich an das zen- ein anderes- Haftungsvermögen als. auf Titan. Sie trale Muster von beiden Seiten her anschließen, er- 30 kann daher, wie in Block VI von Fig. 1 angegeben geben die Elektrbdenbereiche, die für die elektrischen . ist, durch Absprühen mit Wasser bei etwa 14 kg/cm2 Verbindungen der Kollektor-, Emitter- und Basis- leicht von der Oberfläche der Titanschicht 26 entfernt zonen bei der Galvanisierung vorgesehen sind. Die werden (Fig. 7). Nötigenfalls kann die Stärke der Draufsicht auf F i g. 9 entspricht daher auch der in Goldschicht durch wiederholtes Niederschlagen um F ig.-2 im Querschnitt gezeigten Struktur. 35 jeweils 2000A vergrößert werden. Die tragfähigen
Auf die Oberfläche der Oxidschicht 25 wird eine Leiter jedoch, die eine Stärke von etwa 12μΐη be-
erste, zusammenhängende Schicht 26 aus Titan nie- sitzen, können in vorteilhafter Weise durch einen ge-
dergeschlagen. Vor diesem Verfahrensschritt kann trennten Maskierungs- und Niederschlagsprozeß, wie
ferner eine dünne Platinschicht auf dem Siliciumhalb- dies bei dem eingangs erwähnten älteren Verfahren
leiterkörper niedergeschlagen und gesintert werden, 40 ebenfalls vorgesehen ist, hergestellt werden. Der Ver-
um die Bildung einer elektrisch gut leitenden Verbin- fahrensschritt der Maskenerzeugung ist bei dem erfin-
dung zu fördern. dungsgemäßen Verfahren jedoch weniger aufwendig
Im Anschluß an die Bildung der Titanschicht 26 bezüglich der hier gestellten Präzisionsanforderungen,
wird eine zweite Metallschicht 27 aus Platin auf der Schließlich wird die frei liegende Titanschicht 26, wie
Titanoberfläche niedergeschlagen (s. Block II in 45 es in Fig. 8 gezeigt und in Block VII von Fig. 1 an-Fig.
1). Der nächste Schritt besteht, wie es in BlockΙΠ gegeben ist, weggeätzt, wofür ein Ätzmittel der fol-
und im übrigen auch in Fig. 4 dargestellt ist, darin, genden Zusammensetzung verwendet wird:
eine aus einer lichtempfindlichen Lackschicht bestehende Fotomaske 28 auf der Oberfläche der Pia- 69 cmS Schwefelsäure
tinschicht 27 aufzubringen. Die Fotomaske 28 ent- 50 30 cm» Wasser und
spricht der Form der endgültigen Anordnung der 1 cmS Flußsäure.
Elektroden und der tragenden Leiter.
eine aus einer lichtempfindlichen Lackschicht bestehende Fotomaske 28 auf der Oberfläche der Pia- 69 cmS Schwefelsäure
tinschicht 27 aufzubringen. Die Fotomaske 28 ent- 50 30 cm» Wasser und
spricht der Form der endgültigen Anordnung der 1 cmS Flußsäure.
Elektroden und der tragenden Leiter.
Wie aus der Draufsicht gemäß Fig. 10 zu erken- Die Elektroden- und Leitermuster gemäß Fig. 8
nen ist, wird die Fotomaske 28 entsprechend Fig. 4 entsprechen in der Draufsicht der Darstellung nach
geformt. Der Bereich 104 entspricht daher der Emit- 55 Fig. 10, wobei die Bereiche 104, 105 und 106 nunterelektrode
und dem zugehörigen tragfähigen Leiter. mehr Metallschichten aus Gold, Platin und Titan
Der Bereich 105 stellt die Basiselektrode und dessen darstellen. Schließlich wird zur Entfernung des Halbtragende
Leiter dar. Entsprechend ist der Bereich 106 leitermaterials zwischen den einzelnen Bauelementen
der Kollektorelektrode und dem zugehörigen Leiter und unterhalb der Bereiche der tragfähigen Leiter
zugeordnet. Die Bereiche 104, 105 und 106 stellen 60 eine Maskenätzung durchgeführt. Speziell in Fig. 10
entwickelte Abschnitte der lichtempfindlichen Lack- ist gezeigt, daß der fertige Transistor aus dem mit der
schicht der Fotomaske 28 dar, während die restliche, gestrichelten Linie 110 angedeuteten HalbleiterkörinFig.
10 erkennbare Oberfläche von der frei liegen- per und aus den Leiterteilen der Bereiche 104, 105
den Platinschicht 27 (F i g. 4) gebildet wird. und 106 besteht.
Der nächste Verfahrensschritt betrifft, wie aus 65 Bei dem zweiten Ausführungsbeispiel des erfin-
Block IV der Fig. 1 hervorgeht und in Fig. 5 dar- dungsgemäßen Verfahrens werden die unmaskierten
gestellt ist, die Entfernung der unmaskierten Bereiche Abschnitte der Titanschicht 26 nach der Entfernung
der Platinschicht 27. Dieser Verfahrensschritt wird der unmaskierten Abschnitte der Platinschicht 27
(BlockIV in Fig. 1) mit Hilfe des Ätzmittels weggeätzt
(Block VA in Fig. 1), das vorstehend bereits in Zusammenhang mit dem Verfahrensschritt VII des
ersten Ausführungsbeispiels angegeben ist. Das Aussehen der Halbleiteranordnung nach diesem Verfahrensabschnitt
ist im Schnitt in Fi g. 11 und in Draufsicht in Fi g. 10 dargestellt.
Das Halbleiterbauelement wird dann in ein Galvanisierungsbad mit einer Goldlösung als Elektrolyt eingetaucht
(BlockVIa in Fig. 1), wodurch eine elektrisch
leitende Verbindung von der N-leitenden Kollektorzone 20 über die Elektroden der rechteckförmigen
Bereiche 97 sowohl zu der Emitterzone 22 als auch zu der Basiszone 21 hergestellt wird. Bei dieser
Galvanisierung erfolgt lediglich ein selektiver, gleichförmiger
Niederschlag von Gold auf dem bereits vorhandenen Platin-Titan-Muster der ■ gewünschten
Stärke, die durch die Festigkeit der tragenden Leiter bestimmt wird. Abschließend wird wie bei dem ersten
Ausführungsbeispiel· das überschüssige Halbleitermaterial jenseits der gestrichelten Linie 110 (F i g. 10)
weggeätzt, wodurch gleichzeitig die elektrisch leitenden Verbindungen" zwischen der Emitter-, Basis- und
Kollektorzone entfernt werden.
An Stelle der zuletzt erwähnten gleichförmigen Galvanisierung kann ein unterschiedlicher Goldniederschlag
dadurch erfolgen, daß die Platin-Titan-Muster mit schmalen Schlitzen an. den Stellen versehen
werden, wo eine unterschiedliche Goldschichtstärke'gewünscht
wird. Insbesondere; sind über den
Emitter- und Basis-Elektronenbereichen Telativ dünne Goldschichten erwünscht," was durch Schlitze 136
und 137 (Fig. 13) bewirkt werden kann/"Während
des Galvanisierens' (BlockVIA in. Fig. 1) schlägt
sich das Gold zunächst nur an den außenliegenden Bereichen der Emitter- und Basisleiter nieder, da die
inneren Bereiche elektrisch nicht verbunden sind. Dies trifft jedoch für Halbleiteranordnungen mit kurzgeschlossenen PN-Übergängen nicht zu, die einen
gleichmäßigen Niederschlag an sämtlichen Stellen, d. h. auch an beiden Seiten der Schlitze erhalten. Dadurch
können bereits mit bloßem Auge Halbleiterbauelemente mit kurzgeschlossenen, d. h. fehlerhaften
PN-Übergängen erkannt werden. Bei fehlerfreien Bauelementen werden die Schlitze im Verlauf des
Galvanisierungsvorganges durch den Goldniederschlag überbrückt, so daß dann auch die Emitter- und
Basiselektrodenbereiche galvanisiert werden.
Die fertige Halbleiteranordnung hat etwa das in F i g. 14 gezeigte Aussehen, wobei die schattierten
Bereiche 146 und 147 Unterschiede der Goldschichtstärke zwischen den dünn plattierten Emitter- und
Basiselektrodenbereichen 144 und 145 und den tragfähigen Leitern 148 und 149 andeuten sollen.
Bei Bedarf kann eine Vielzahl schmaler Schlitze vorgesehen werden, um zu verhindern, daß die erwähnte
Überbrückung in einer kürzeren als der gewünschten Zeit erfolgt oder daß Fehler bei der Überbrückung
wegen der ungenauen Grenze des darunterliegenden Elektroden- und Leitermusters auftreten.
Wie ohne weiteres ersichtlich ist, entspricht der Unterschied in der Goldschichtstärke im wesentlichen
der Schlitzbreite. .
Aus dem vorstehenden ist erkennbar, daß nach der Fotomaskierung (BlockIII der Fig. 1) zur Festlegung
des Elektroden- und Leitermusters keine weiteren Maskierungsschritte mehr notwendig sind, wodurch
das gesamte Herstellungsverfahren wesentlich vereinfacht wird. Darüber hinaus bietet die unter
Verwendung der Fotomaske durchgeführte Ätzung der Platinschicht eine hohe Auflösungsgenauigkeit,
die bei den nachfolgenden Verfahrensschritten erhalten bleibt. Die nach dem erfindungsgemäßen Verfahren
hergestellten Halbleitervorrichtungen weisen deshalb gleichmäßige und scharf begrenzte Elektroden
und tragende Leitungen auf.
Hierzu 4 Blatt Zeichnungen
Claims (6)
1. Verfahren zum Herstellen von Halbleiter- ren Anschlüssen an dem Gehäuse, in dem die Halbanordnungen
mit tragfähigen elektrischen Lei- 5 leiteranordnung untergebracht ist. Im Falle von HaIbtern,
bei dem auf den mit einer Siliciumoxid- leiteranordnungen in integrierter Schaltkreistechnik
schicht, die Kontaktöffnungen aufweist, bedeck- dienen die tragfähigen Leiter zur Stützung der Bauten
Halbleiterkörper nacheinander Schichten aus elementestruktur und ermöglichen so die Entfernung
Titan, Platin und Gold aufgebracht werden, da- von Material zwischen einzelnen Bauelementen oder
durch gekennzeichnet, daß zunächst io zwischen benachbarten Gruppen von Bauelementen,
nach dem Aufbringen der Titanschicht (26) und wodurch eine vollständige gegenseitige Isolation dieder
Platinschicht (27) auf der Platinschicht eine ser Bauelemente bzw. Bauelementegruppen erzielt
Maske (28) hergestellt wird, die dem gewünsch- wird. ■
ten Leitungsmuster entspricht, daß weiterhin die Die älteren Verfahren weisen jedoch eine Reihe
nicht maskierte Platinschicht durch Ätzen ent- 15 von Unzulänglichkeiten auf. Insbesondere ist eine
fernt wird und daß anschließend die Ätzmaske verhältnismäßig große Anzahl von Maskierungsschrit-
(28) abgelöst wird. " ten erforderlich, was die Durchführung des Verfah-
2. Verfahren nach Anspruch 1, dadurch ge- rens aufwendig macht. Ferner ist die Abtragung des
kennzeichnet, daß nach Entfernung der Ätzmaske Halbleitermaterials unter den niedergeschlagenen Me-(28)
die nicht von der Platinschicht (27) bedeck- 20 tallschichten schwierig und zeitraubend.
ten Teile der Titanschicht (26) entfernt werden Die Aufgabe der Erfindung besteht demgegenüber
und daß danach die zurückgebliebene Platin- in der Schaffung eines Verfahrens der eingangs er-
schicht mit einer Goldschicht (29) plattiert wird. wähnten Art, bei dem die Anzahl der Maskierungs-
3. Verfahren nach Anspruch 1,: dadurch ge- schritte im Vergleich zu den älteren Verfahren erhebkennzeichnet,
daß nach Entfernung der Ätzmaske 25 Hch verringert ist und eine Abtragung von Halbleiter-(28)
auf die gesamte Oberfläche eine Goldschicht material durch Kathodenzerstäubung vermieden wird,
niedergeschlagen wird, daß dann die sich auf der Die Aufgabe wird erfindungsgemäß durch die im
Titanschicht (26) befindliche.Goldschicht durch Kennzeichen des Patentanspruchs 1 angegebenen
Absprühen unter Druck entfernt wird und daß Merkmale gelöst. Vorteilhafte Weiterbildungen und
schließlich die nicht durch Gold maskierte Titan- 30 Ausgestaltungen des Verfahrens nach Patentanschicht
durch Ätzen entfernt wird. sprach 1 sind in den Patentansprüchen 2 bis 6 ge-
4. Verfahren nach Anspruch 1, dadurch ge- kennzeichnet.
kennzeichnet, daß die Platinschicht durch ein Bei dem erfindungsgemäßen Verfahren ist nur zu
salzsäure- und salpetersäurehaltiges Ätzmittel ent- Beginn ein einziger Fotomaskierungsschritt erforder-
ferntwird. 35 lieh, so daß spätere Maskenjustierungen entfallen
5. Verfahren nach Anspruch 3, dadurch ge- können. Weiterhin ist eine Abtragung des unter den
kennzeichnet, daß das Absprühen der nicht auf tragfähigen elektrischen Leitern liegenden Halbleiterder
Titanschicht haftenden- Goldschichtbereiche materials durch Ätzen möglich, was gegenüber der
mit Wasser unter einem Druck von etwa 14 kg/cm2 bei den erwähnten älteren Verfahren erforderlichen
durchgeführt wird. 40 Kathodenzerstäubung eine weitere Verfahrensverein-
6. Verfahren nach Anspruch 2, dadurch ge- fachung darstellt Die hergestellten Leitermuster" sind
kennzeichnet, "daß zur Herstellung" elektrischer sehr scharf umgrenzt und können nach einer vorteil-Verbindungen
in.dem trägfähigen Leitermuster haften Weiterbildung des erfindungsgemäßen Veraus
Platin und Titan Schlitze oder Spalte vorge- fahrens mit variierender Stärke ausgebildet werden,
sehen werden, so daß sich eine unterschiedliche 45 womit eine erhebliche Einsparung des teuren Leiter-Stärke
der Goldplattierung über dem Leiter- werkstoffs verbünden ist.
muster ergibt. Die Erfindung wird mit ihren weiteren Einzelheiten
und Vorteilen an Hand der Zeichnungen näher er-
läutert. Es zeigt
50 Fig. 1 ein Flußdiagramm für die verschiedenen
Verfahrensschritte des erfindungsgemäßen Verfahrens,
Die Erfindung bezieht sich auf ein Verfahren der Fig. 2 bis 8 Schnitte durch einen Abschnitt eines
im Oberbegriff des Patentanspruchs 1 näher bezeich- Halbleiterbauelementes zur Veranschaulichung der
neten Art. einzelnen Verfahrensschritte nach einem ersten Aus-Halbleiteranordnungen
mit tragfähigen elektrischen 55 führungsbeispiel des erfindungsgemäßen Verfahrens,
Leitern sind bereits in den älteren Patenten 12 82 196 Fig. 9 und 10 Draufsichten auf einen Abschnitt und 12 66 406 vorgeschlagen worden. Diese Patente eines Halbleiterbauelementes nach verschiedenen geben ganz allgemein die Herstellung von Schichten Verfahrensschritten des an Hand Fig. 2 bis 8.vermit mehreren Metallen an ausgewählten Oberflächen- anschaulichten Verfahrens,
Leitern sind bereits in den älteren Patenten 12 82 196 Fig. 9 und 10 Draufsichten auf einen Abschnitt und 12 66 406 vorgeschlagen worden. Diese Patente eines Halbleiterbauelementes nach verschiedenen geben ganz allgemein die Herstellung von Schichten Verfahrensschritten des an Hand Fig. 2 bis 8.vermit mehreren Metallen an ausgewählten Oberflächen- anschaulichten Verfahrens,
bereichen der Halbleiterbauelemente an, um Elek- 60 Fig. 11 und 12 Schnitte durch einen Abschnitt
troden und verhältnismäßig dicke Metallstreifen her- eines Halbleiterbauelementes zur Veranschaulichung
zustellen, welche tragfähige elektrische Leiter er- einzelner Verfahrensschritte nach einem zweiten Ausgeben.
Diese tragfähigen elektrischen Leiter werden führungsbeispiel des erfindungsgemäßen Verfahrens
dadurch gebildet, daß durch Kathodenzerstäubung und
das Halbleitermaterial unter den in Dickfilmtechnik 65 Fig. 13 und 14 Draufsichten auf Abschnitte eines
niedergeschlagenen Metallschichten entfernt wird. Im nach dem zweiten Ausführungsbeispiel des erfin-
Falle einzelner Bauelemente, wie beispielsweise Tran- dungsgemäßen Verfahrens hergestellten Halbleiter-
sistoren und Dioden ergeben diese tragfähigen Leiter bauelementes.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US512045A US3388048A (en) | 1965-12-07 | 1965-12-07 | Fabrication of beam lead semiconductor devices |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1589076A1 DE1589076A1 (de) | 1970-03-19 |
DE1589076B2 true DE1589076B2 (de) | 1975-05-22 |
DE1589076C3 DE1589076C3 (de) | 1980-11-06 |
Family
ID=24037447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1589076A Expired DE1589076C3 (de) | 1965-12-07 | 1966-12-02 | Verfahren zum Herstellen von Halbleiteranordnungen mit tragfähigen elektrischen Leitern |
Country Status (11)
Country | Link |
---|---|
US (1) | US3388048A (de) |
AT (1) | AT266219B (de) |
BE (1) | BE690534A (de) |
CH (1) | CH455945A (de) |
DE (1) | DE1589076C3 (de) |
ES (1) | ES334684A1 (de) |
FR (1) | FR1504176A (de) |
GB (1) | GB1166659A (de) |
IL (1) | IL26908A (de) |
NL (1) | NL6617128A (de) |
SE (1) | SE325336B (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3506887A (en) * | 1966-02-23 | 1970-04-14 | Motorola Inc | Semiconductor device and method of making same |
GB1175667A (en) * | 1966-04-07 | 1969-12-23 | Associated Semiconductor Mft | Improvements in the Electrodeposition of Metals using a Composite Mask |
US3537175A (en) * | 1966-11-09 | 1970-11-03 | Advalloy Inc | Lead frame for semiconductor devices and method for making same |
US3507756A (en) * | 1967-08-04 | 1970-04-21 | Bell Telephone Labor Inc | Method of fabricating semiconductor device contact |
US3658489A (en) * | 1968-08-09 | 1972-04-25 | Nippon Electric Co | Laminated electrode for a semiconductor device |
US3620932A (en) * | 1969-05-05 | 1971-11-16 | Trw Semiconductors Inc | Beam leads and method of fabrication |
US3708403A (en) * | 1971-09-01 | 1973-01-02 | L Terry | Self-aligning electroplating mask |
US3926747A (en) * | 1974-02-19 | 1975-12-16 | Bell Telephone Labor Inc | Selective electrodeposition of gold on electronic devices |
US4011144A (en) * | 1975-12-22 | 1977-03-08 | Western Electric Company | Methods of forming metallization patterns on beam lead semiconductor devices |
US4988412A (en) * | 1988-12-27 | 1991-01-29 | General Electric Company | Selective electrolytic desposition on conductive and non-conductive substrates |
WO1991014288A1 (en) * | 1990-03-07 | 1991-09-19 | Santa Barbara Research Center | Magnetoresistor structure and operating method |
CN111945128A (zh) * | 2020-08-18 | 2020-11-17 | 江苏能华微电子科技发展有限公司 | 一种提高铂与衬底黏附性的方法及其产品 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3287612A (en) * | 1963-12-17 | 1966-11-22 | Bell Telephone Labor Inc | Semiconductor contacts and protective coatings for planar devices |
US3325379A (en) * | 1962-05-22 | 1967-06-13 | Hazeltine Research Inc | Method of making metallic patterns having continuous interconnections |
NL134170C (de) * | 1963-12-17 | 1900-01-01 | ||
US3274670A (en) * | 1965-03-18 | 1966-09-27 | Bell Telephone Labor Inc | Semiconductor contact |
-
1965
- 1965-12-07 US US512045A patent/US3388048A/en not_active Expired - Lifetime
-
1966
- 1966-11-11 GB GB50643/66A patent/GB1166659A/en not_active Expired
- 1966-11-21 IL IL26908A patent/IL26908A/xx unknown
- 1966-12-01 BE BE690534D patent/BE690534A/xx not_active IP Right Cessation
- 1966-12-02 DE DE1589076A patent/DE1589076C3/de not_active Expired
- 1966-12-02 CH CH1724766A patent/CH455945A/de unknown
- 1966-12-05 AT AT1124066A patent/AT266219B/de active
- 1966-12-05 ES ES0334684A patent/ES334684A1/es not_active Expired
- 1966-12-06 SE SE16709/66A patent/SE325336B/xx unknown
- 1966-12-06 NL NL6617128A patent/NL6617128A/xx unknown
- 1966-12-07 FR FR86549A patent/FR1504176A/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE1589076C3 (de) | 1980-11-06 |
US3388048A (en) | 1968-06-11 |
BE690534A (de) | 1967-05-16 |
IL26908A (en) | 1970-11-30 |
FR1504176A (fr) | 1967-12-01 |
SE325336B (de) | 1970-06-29 |
DE1589076A1 (de) | 1970-03-19 |
NL6617128A (de) | 1967-06-08 |
ES334684A1 (es) | 1967-11-01 |
CH455945A (de) | 1968-05-15 |
AT266219B (de) | 1968-11-11 |
GB1166659A (en) | 1969-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2319883C3 (de) | Verfahren zum Herstellen von Leitermustern auf einer Halbleiteranordnung | |
DE2611158C2 (de) | Verfahren zum Verformen eines einkristallinen Siliciumkörpers | |
DE2732184A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE1809115A1 (de) | Verfahren zur Herstellung von mehrere Schichten umfassenden Leitungsverbindungen fuer Halbleiteranordnungen | |
DE1640307A1 (de) | Duennschichttechnik zur Herstellung integrierter Schaltungen | |
DE2362241A1 (de) | Elektrische vorrichtung mit duennschichtwiderstaenden und verfahren zu ihrer herstellung | |
DE2636971C2 (de) | Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats | |
DE2033532C3 (de) | Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid | |
DE2723944A1 (de) | Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung | |
DE1589076C3 (de) | Verfahren zum Herstellen von Halbleiteranordnungen mit tragfähigen elektrischen Leitern | |
DE2230171A1 (de) | Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile | |
DE2217647B2 (de) | Verbindungsanordnung zum Anschließen einer integrierten Schaltung und Verfahren zu ihrer Herstellung | |
DE1231812B (de) | Verfahren zur Herstellung von elektrischen Halbleiterbauelementen nach der Mesa-Diffusionstechnik | |
DE1764758A1 (de) | Verfahren zum Bilden von Anschlussleitungen an einen Koerper aus Halbleitermaterial | |
DE2540301C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Leitermuster | |
EP0567764B1 (de) | Halbleiterkörper mit gut haftender Metallisierung | |
DE2453578A1 (de) | Verfahren zum feststellen von vollstaendig durchgehenden bohrungen in einer auf einem halbleitersubstrat angebrachten isolierschicht | |
DE3234925A1 (de) | Duennschichtvorrichtung und verfahren zu deren herstellung | |
DE1665248C3 (de) | Verfahren zur Herstellung eines Trägers für eine miniaturisierte Schaltung | |
DE2425756C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE2250989A1 (de) | Verfahren zur bildung einer anordnung monolithisch integrierter halbleiterbauelemente | |
DE1908901B2 (de) | Verfahren zum herstellen von halbleiterbauelementen unter verwendung einer maske mit einem feinen markierungsmuster | |
DE2613759A1 (de) | Verfahren zum herstellen eines mehrschichtigen metallanschlusskontaktes fuer ein halbleiterbauelement | |
DE2455963A1 (de) | Verfahren zur herstellung einer anordnung, insbesondere einer halbleiteranordnung, mit einem leitermuster auf einem traegerkoerper, (sowie durch dieses verfahren hergestellte anordnung) | |
DE2165844C2 (de) | Integrierte Schaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) |