DE1299705C2 - T-flip-flop made up of logic circuits - Google Patents

Description

In der deutschen Auslegeschrift 1246 027 ist eineIn the German Auslegeschrift 1246 027 there is one

iii kliii kl

g, gg, g

aus einer ersten Verknüpfungsschaltung (2 in F i g. 6) mit ODER-Eingängen und NOR-Eingängen besteht, welche aus ihren ODER- und Rfrom a first logic circuit (2 in FIG. 6) with OR inputs and NOR inputs consists of their OR and R

Zählimpulse führende Leitung (Z) mit einem 35 logische Schaltung aus zwei emitterseitig gekoppelten NOR-Eingang der ersten Verknüpfungsschaltung Transistoren beschrieben, die trotz geringen Schal-(2) verbunden sind und daß der zweite Ausgang tungsaufwandes einen hohen logischen Verknüpfungsder ersten Verknüpfungsschaltung (QT) mit dem wert hat. Diese Schaltung ist in der F i g. 1 wieder-ODER-Eingang verbunden ist. gegeben. Sie besteht aus zwei Transistoren Tl undCounting pulses leading line (Z) with a 35 logic circuit of two emitter-side coupled NOR input of the first logic circuit transistors described, which are connected despite low switching (2) and that the second output processing effort a high logic logic operation of the first logic circuit (QT) with is worth it. This circuit is shown in FIG. 1 again-OR input is connected. given. It consists of two transistors Tl and

3. Logische Schaltung nach Anspruch 1, da- 40 Tl, die kollektorseitig über gleiche Widerstände an durch gekennzeichnet, daß die UND-Schaltung Masse liegen und deren Emitter parallel geschaltet3. Logic circuit according to claim 1, da- 40 Tl, the collector side via the same resistors, characterized in that the AND circuit are ground and their emitters are connected in parallel

sind und über eine Konstantstromquelle 51 ebenfalls mit dem Massepotential verbunden sind. Beide Transistoren werden derartig von logischen Signalen A and are also connected to the ground potential via a constant current source 51. Both transistors are so from logic signals A.

NOR-verknüpften Eingangssignalen zusammen 4S und B angesteuert, daß abgesehen von Umschaltvordurch eine weitere ODER/NOR-Verknüpfung das gangen entweder der Transistor 7Ί oder der Transian ihrem einen Ausgang (Q 1) stehende Ausgangs- stör Tl leitet, während der jeweils andere gesperrt ist. signal und das an ihrem anderen Ausgang (QT) Während die Spannung der logischen Variablen A NORed input signals together 4S and B driven such that apart from Umschaltvordurch another OR / NOR operation the addressed either transistor 7Ί or Transian its one output (Q 1) is derived standing output sturgeon Tl, while the other is blocked . signal and that at its other output (QT) While the voltage of the logical variable A

stehende negierte Ausgangssignal bildet, daß der direkt an der Basis des Transistors Tl liegt, wird die erste Ausgang (Q I) mit einem ODER-Eingang 50 Spannung der logischen Variablen B um einen Betrag der ersten Verknüpfungsschaltung (2) verbunden Ul vermindert an die Basis des Transistors Tl gelst und daß eine zu den Zählimpulsen negierte führt. Ul entspricht dem halben Signalhub zwischen Zahlimpulse führende Leitung vorgesehen ist, die der Spannung logisch 1 und logisch O.
mit einem weiteren der ODER-Eingänge der Die Herabsetzung der Ansteuerspannung für denstanding negated output signal forms that is directly at the base of the transistor Tl , the first output (QI) is connected to an OR input 50 voltage of the logic variable B by an amount of the first logic circuit (2) reduced to the base of the Ul Transistor Tl solved and that one leads to the counter pulses negated. Ul corresponds to half the signal swing between the number pulses leading line is provided that the voltage logic 1 and logic O.
with another of the OR inputs of the The reduction of the control voltage for the

ersten Verknüpfungsschaltung (2) verbunden ist, 55 Transistor Tl um den Wert Ul wird durch die daß an wenigstens einem der NOR-Eingänge der Serienschaltung eines Widerstandes Rl und einer ersten Verknüpfungsschaltung eine dem Wert einen Strom UlIRl liefernden Konstantstromquelle logisch 1 entsprechende Spannung anliegt und 52 bewirkt.first logic circuit (2) is connected, 55 transistor Tl by the value Ul is connected to at least one of the NOR inputs of the series circuit of a resistor Rl and a first logic circuit a constant current source supplying a current UlIRl logic 1 voltage is applied and 52 causes.

daß der zweite Ausgang der ersten Verknüpfungs- Den Eingangspunkten A und B sind Emitterfolgerthat the second output of the first linkage The input points A and B are emitter followers

schaltung mit dem ODER-Eingang verbunden ist. «o vorgeschaltet. Vor dem Eingangspunkt A liegen zweicircuit is connected to the OR input. «O upstream. There are two in front of entry point A.

4. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen der die Zählhnpulse führenden Leitung (Z) und dem NOR-4. Logic circuit according to claim 1, characterized in that between the counting pulses leading line (Z) and the NOR-

Transistoren T 41 und 742 mit den Eingangssignalen A 1 und A1, die gemeinsam auf einem Widerstand R 3 arbeiten; vor dem Eingangspunkt B liegen zwei Transistoren Γ51 und 752, denen die Serienschal-Transistors T 41 and 742 with the input signals A 1 and A1, which work together on a resistor R 3; in front of the input point B there are two transistors Γ51 and 752, to which the series circuit

ersten Ausganges (Ql) mit dem ersten Eingang ⁶5 tung des Widerstandes R1 und der Konstantstromdei UND-Schaltung ein Verzögerungselement (3) quelle 52 als Emitterwiderstand gemeinsam ist. Die liegt, das die ihm zugeleiteten Signale um wenigstens eine Zeit, die der halben Impul«anstiegszeitfirst output (Ql) with the first input ⁶ 5 direction of the resistor R1 and the Konstantstromdei AND circuit a delay element (3) source 52 is common as an emitter resistor. That lies in the fact that the signals fed to it rise by at least half the impulse time

Eingang oder in der Verbindungsleitung desInput or in the connection line of the

q gq g

Schaltung ist insgesamt so bemessen, daß ihre Ausgangssignale C und C einer Schaltung zur Ansteue-The circuit is dimensioned in such a way that its output signals C and C of a circuit for control

rung aller Eingänge einer gleichartigen Schaltung geeignet sind.tion of all inputs of a similar circuit are suitable.

Die bis jetzt beschriebene Schaltung der deutschen Auslegeschrift 1246027 liefert folgende logische Verknüpfung:The circuit of the German Auslegeschrift 1246027 provides the following logical Shortcut:

TS¹I,TS ¹ I,

73-73-

Mit dem Additionszeichen ist hier wie auch im folgenden die logische Disjunktion und mit dem Multiplikationszeichen die logische Konjunktion bezeichnet. As in the following, with the addition sign is the logical disjunction and with the Multiplication sign denotes the logical conjunction.

Die logische Schaltung der F i g. 1 zeichnet sich insbesondere durch kurze Durchschaltzeiten (z. B. 0,5 ns) und kurze Impulsflankenanstiegszeiten (z. B. 1 ns) aus. Die Fig. 2a zeigt das logische Ersatzschaltbild der Schaltung nach F i g. 1.The logic circuit of FIG. 1 is characterized in particular by short switching times (e.g. 0.5 ns) and short pulse edge rise times (e.g. 1 ns). 2a shows the logical equivalent circuit diagram the circuit according to FIG. 1.

Die Aufgabe der vorliegenden Erfindung ist es, ein aufwandarmes T-Flip-Flop zu schaffen, das aus den vorerwähnten logischen Schaltungen aufgebaut ist und deren hohe Geschwindigkeit ausnutzt. T-Flip-Flops sind Flip-Flops, die mit jedem Eingangsimpuls ihren Zustand wechseln, also die Summe modulo 2 aller empfangenen Eingangsimpulse bilden. Sie sind z.B. beschrieben in dem Buch von Phister, »Logical Design of Digital Computers«, Verlag J. Wiley & Sons, New York, 1958, S. 126.The object of the present invention is to create a low-cost T-flip-flop that consists of the the aforementioned logic circuits is constructed and exploits their high speed. T flip flops are flip-flops that change their state with each input pulse, i.e. the sum modulo 2 of all received input pulses. They are described, for example, in Phister's book, Logical Design of Digital Computers, "J. Wiley & Sons, New York, 1958, p. 126.

Die Erfindung betrifft demnach eine logische Schaltung mit ODER-Eingängen und NOR-Eingängen, die aus den ODER-verknüpften und NOR-verknüpften Eingangssignalen zusammen durch eine weitere ODER-NOR-Verknüpfung das an einem ersten Ausgang stehende Ausgangssignal und das an einem zweiten Ausgang stehende negierte Ausgangssignal bildet.The invention therefore relates to a logic circuit with OR inputs and NOR inputs, the OR-linked and NOR-linked input signals together by a further OR-NOR link the output signal at a first output and the on a second output forms the negated output signal.

Diese logische Schaltung ist gemäß der Erfindung durch die folgenden ihrer Ausbildung als T-Flip-Flop dienenden Merkmale gekennzeichnet: Der zweite Ausgang ist mit einem der NOR-Eingänge verbunden; einem der ODER-Eingänge ist eine UND-Schaltung vorgeschaltet; der erste Ausgang ist mit einem ersten Eingang der UND-Schaltung verbunden; eine Zählimpulse führende Leitung ist mit einem zweiten Eingang der UND-Schaltung und mit einem weiteren der NOR-Eingänge verbunden; die Dauer der Zählimpulse ist kleiner als die Umschaltzeit der logischen Schaltung. Das erfindungsgemäße T-Flip-Flop besteht lediglich aus einer der beschriebenen logischen Schaltungen und einer UND-Scnaltung.This logic circuit is according to the invention by following its design as a T-flip-flop serving features characterized: the second output is connected to one of the NOR inputs; one of the OR inputs is preceded by an AND circuit; the first exit is with connected to a first input of the AND circuit; a line carrying counting pulses is with a second input of the AND circuit and connected to a further one of the NOR inputs; the duration the counting pulse is shorter than the switching time of the logic circuit. The inventive T-flip-flop consists only of one of the logic circuits described and an AND circuit.

Wird das erfindungsgemäße T-Flip-Flop als Zählstufe eines Zählers verwendet, dessen Zählstufen kettenartig hintereinandergeschaltet sind (z. B. Dualzähler), so ergibt sich hier der Vorteil, daß der Ausgang der UND-Schaltung einer Zählstufe das dynamische Eingangssignal für die nachfolgende Zählstufe liefert.If the inventive T-flip-flop is used as a counting stage a counter is used, the counting stages of which are connected in series like a chain (e.g. dual counter), the advantage here is that the output of the AND circuit of a counting stage is dynamic Supplies input signal for the subsequent counting stage.

Die Weiterbildungen der Erfindung entsprechend den Unteranspriichen sind dahingehend, daß die UND-Schaltung selbst von logischen Schaltungen nach Fig. 1 gebildet wird. Hierdurch ergibt sich einerseits der Vorteil, daß das erfindungsgemäße T-Flip-Flop aus gleichartigen Aufbauelementen besteht und andererseits, daß auch für die UND-Funk tion die Schnelligkeit der logischen Schaltung nach F i g. 1 zum Tragen kommt.The developments of the invention according to the sub-claims are to the effect that the AND circuit itself is formed by logic circuits according to FIG. This results in on the one hand the advantage that the T-flip-flop according to the invention consists of similar structural elements and on the other hand that also for the AND function the speed of the logic circuit after F i g. 1 comes into play.

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden in Ausführungsbeispielen an Hand der Zeichnung näher erläutert. Von den Zeichnungen zeigtFurther advantages and details of the invention are given below in exemplary embodiments Hand of the drawing explained in more detail. From the drawings shows

Fig. 2b ein Kurzschaltzeichen für die logische Schaltung nach F i g. 2 a,Fig. 2b an abbreviation for the logical Circuit according to FIG. 2 a,

S F i g. 3 a eine logische Schaltung nach F i g. 2 a, die durch äußere Beschaltung ein bistabiles VerhaltenS F i g. 3 a a logic circuit according to FIG. 2 a, the a bistable behavior due to external wiring

aufweist, und
Fig. 3b die Übergangsfunktion der logischenhas, and
Fig. 3b shows the transition function of the logical

Schaltung nach F i g. 3 a,Circuit according to FIG. 3 a,

ίο F i g. 4 ein T-Flip-Flop nach der Erfindung, das von Zählsignalen angesteuert wird,ίο F i g. 4 a T-flip-flop according to the invention, the is controlled by counting signals,

Fig. 5 ein Impuls-Zeitdiagramm zur Schaltung nach F i g. 4,5 shows a pulse-time diagram for the circuit according to FIG. 4,

F i g. 6 das Γ-Flip-Flop der F i g. 4 in abgewandelte ter Form,F i g. 6 the Γ flip-flop of F i g. 4 in modified ter form,

Fig. 7 ein Impuls-Zeitdiagramm zur Schaltung7 shows a pulse-time diagram for the circuit

nach F i g. 6 undaccording to FIG. 6 and

Fig. 8 einen zweistufigen Dualzähler aus Γ-Flip-Flops nach F i g. 6.8 shows a two-stage dual counter composed of Γ flip-flops according to FIG. 6th

•o In den folgenden Ausführungen wird für die Schaltung nach Fig. 1 bzw. 2a das verkürzte Schaltbild der Fig. 2b verwendet. Dessen Λ-Eingänge werden in der nachfolgenden Beschreibung im Hinblick auf F i g. 2 a als ODER-Eingänge und dessen B-Eingänge• o In the following explanations, for the circuit according to Fig. 1 and 2a, the shortened circuit diagram of Fig. 2b is used. Its Λ inputs are in the following description with regard to FIG. 2 a as OR inputs and its B inputs

als NOR-Eingänge bezeichnet werden.are referred to as NOR inputs.

Die logische Schaltung nach F i g. 2 b wird bistabil, wenn ihr Ausgang Q mit einem ihrer NOR-Eingänge verbunden wird. Dies zeigt F i g. 3 a. Ihre jeweilige Stellung ö_i+1 ^m Abhängigkeit von ihren Eingangs-The logic circuit according to FIG. 2 b becomes bistable when its output Q is connected to one of its NOR inputs. This is shown in FIG. 3 a. Their respective position ö _{i + 1} ^m depending on their input

Signalen A1 und B1 und ihrer jeweils vorhergehenden Stellung Q₁ gibt die Tabelle F i g. 3 b an. Zu beachten ist hier, daß Q_ttl immer dann 1 ist, wenn A = 1 ist.Table F i g gives signals A 1 and B1 and their respective preceding position Q _1. 3 b. It should be noted here that Q _{ttl is} always 1 when A = 1.

Durch Anschalten weiterer Transistoren an die Punkte A und B der logischen Schaltung nach F i g. 1 lassen sich die ODER-Eingänge und die NOR-Eingänge vermehr« η. Bei den folgenden Betrachtungen wird eine logische Schaltung nach Fig. 2b zugrunde gelegt, die sowohl drei ODER-Eingänge als auch drei NOR-Eingänge aufweist.By connecting further transistors to points A and B of the logic circuit according to FIG. 1, the OR inputs and the NOR inputs can be increased η. The following considerations are based on a logic circuit according to FIG. 2b, which has both three OR inputs and three NOR inputs.

Die Schaltung der F i g. 4 besteht aus zwei logischen Schaltungen 1 und 2 entsprechend F i g. 2 b mit je drei ODER- und drei NOR-Eingängen und einem Verzögerungselement 3. Die logische Schaltung 1 istThe circuit of FIG. 4 consists of two logic circuits 1 and 2 corresponding to FIG. 2 b with three OR and three NOR inputs and a delay element 3. The logic circuit 1 is

entsprechend F i g. 3 a geschaltet und hat somit ein bistabiles Verhalten entsprechend Fig. 3b. Ihr Ausgang Q1 ist über das Verzögerungselement 3 an einen ODER-Eingang der logischen Schaltung 2 geführt. ■ Über eine Leitung Z gelangen Zählimpulse Z an jeaccording to FIG. 3 a switched and thus has a bistable behavior corresponding to FIG. 3b. Its output Q 1 is fed to an OR input of the logic circuit 2 via the delay element 3. ■ Counting pulses Z arrive via a line Z each

einen NOR-Eingang der logischen Schaltungen 1 und 2. Zwei weitere Eingangsschaltungen S und R sind vorgesehen: Ein logisch 1 entsprechender Impuls auf der Leitung 5 (Setzen) bringt die logische Schaltung 1 in die Stellung Q1 — 1; ein gleicher Impulsa NOR input of logic circuits 1 and 2. Two further input circuits S and R are provided: A pulse corresponding to logic 1 on line 5 (set) brings logic circuit 1 into position Q1-1 ; an equal impulse

auf der Leitung R (Rücksetzen) setzt sie in die Stellung Ql=O zurück. Die freien Eingänge beider logischen Schaltungen liegen an einer logisch O entsprechenden Spannung.on line R (reset) resets it to position Ql = O. The free inputs of both logic circuits are connected to a logic 0 corresponding voltage.

Die logische Schaltung 2 arbeitet bezüglich ihresThe logic circuit 2 operates on its own

Ausganges Ql als UND-Schaltung. Sie liefert dort die Konjunktion Ql — QY.-Ζ. Dieses Konjunktionssignal wird einem ODER-Eingang der logischen Schaltung 1 zugeleitet: Output Ql as an AND circuit. There it delivers the conjunction Ql - QY.-Ζ. This conjunction signal is fed to an OR input of logic circuit 1:

Steht beim Auftreten eines Signals Z=I die logische Schaltung 1 auf 01== 1, so ist Ql = Ol =0; die logische Schaltung 1 erhält infolgedessen an ihrem mit Ql verbundenen ODER-Eingang eine 0, an dem mit der Leitung 7. verbundenen NOR-Eingang eine 1,If, when a signal Z = I occurs, the logic circuit 1 is at 01 == 1, then Ql = Ol = 0; the logic circuit 1 consequently receives a 0 at its OR input connected to Ql , and a 1 at the NOR input connected to line 7.

so daß sie entsprechend ihrer Ubergangsfunktion (F i g. 3 b) in den Zustand Q1 = 0 und 5T = 1 übergeht. so that it changes into the state Q 1 = 0 and 5T = 1 in accordance with its transition function (FIG. 3 b).

Steht beim Auftreten eines Zählimpuises Z=I die logische Schaltung 1 auf Ql-O, so gibt die logische Schaltung 2 ein Signal 52=11 = 1 ^ab· ^D'^e logische Schaltung 1 geht nun von dem Zustand ßl = 0 auf ßl = 1 über.Represents the occurrence of a Zählimpuises Z = I, the logic circuit 1 on Ql-O, the logic circuit 2 outputs a signal 52 = 11 = 1 ^from · ^{D 'e} logic circuit 1 now proceeds from state ssl = 0 to SSL = 1 over.

Die Schaltung nach F i g. 4 wechselt somit nach jedem zweiten Zählimpuls Z=I ihren Zustand: Es liegt das gewünschte Γ-Flip-Flop-Verhalten vor. Außerdem tritt das Signal 52 = 1 nur während jedes zweiten Zählimpulses Z=I auf. Es eignet sich daher als Eingangssignal für eine gleichartige Schaltung, z. B. in einem Frequenzuntersetzer bzw. einem Dualzähler. Die Länge der Zählimpulse Z ist definiert. Die Länge der Signale 52 = 5^Z ist somit ebenfalls definiert. Damit ist 52 als Eingangssigna! für ein nachfolgendes T-Flip-Flop gleichen Aufbaues zeitlich bereits richtig bemessen.The circuit according to FIG. 4 changes its state after every second counting pulse Z = I: Es the desired Γ flip-flop behavior is present. In addition, the signal 52 = 1 occurs only during every second counting pulse Z = I. It is therefore suitable as an input signal for a similar circuit, e.g. B. in a frequency divider or a dual counter. The length of the counting pulses Z is defined. The length of the signals 52 = 5 ^ Z is thus also Are defined. This is 52 as the input signa! for a subsequent T-flip-flop of the same structure Already timed correctly.

Die F i g. 5 zeigt die Wirkungsweise der Schaltung nach F i g. 4 an Hand eines Impuls-Zeitdiagramms. Die F i g. 5 a zeigt den Verlauf der Zählsignale Z. In F i g. 5 b stellen der ausgezogene Impulszug den von Z abhängigen Verlauf von ßl und der gestrichelte Impulszug das gegen Ql um eine Zeit Δ verzögerte Ausgangssignal QV des Verzögerungselementes 3 dar. Die F i g. 5 c zeigt den Verlauf der Ausgangssignale Q2 und 52 der logischen Schaltung 2.The F i g. 5 shows the mode of operation of the circuit according to FIG. 4 on the basis of a pulse-time diagram. The F i g. 5 a shows the course of the counting signals Z. In FIG. 5 b, the solid pulse train shows the course of ßl dependent on Z and the dashed pulse train shows the output signal QV of the delay element 3 delayed by a time Δ relative to Ql. The F i g. 5 c shows the course of the output signals Q2 and 52 of the logic circuit 2.

Zum Verständnis des dargestellten Funktionsablaufes ist es wesentlich zu beachten, daß die verwendeten logischen Schaltungen, bedingt durch ihren differenzverstärkerartigen Aufbau (Transistoren Tl und 7"2 in Fig. 1), ein Schwellwertverhalten haben: Ein von logisch 0 auf logisch 1 ansteigendes Eingangssignal wird erst dann als logisch 1 wirksam, wenn es den halben Wert seiner Amplitude erreicht bzw. überschritten hat. Gleiches gilt in umgekehrter Richtung. Aus den F i g. 5 a und 5 b ist mit dieser Kenntnis zu entnehmen, daß die verwendeten logischen Schaltungen nach der Hauptpatentanmeldung eine Verzögerung Ausgangssignal gegen Eingangssignal von ,1 aufweisen. Erst wenn der erste Zählimpuls Z seinen halben Endwert überschreitet, beginnt der Übergang von Q1 von 1 nach 0.In order to understand the functional sequence shown, it is essential to note that the logic circuits used, due to their differential amplifier-like structure (transistors T1 and 7 "2 in FIG. 1), have a threshold value behavior effective as logic 1 when it has reached or exceeded half the value of its amplitude. The same applies in reverse. With this knowledge, it can be seen from FIGS. 5 a and 5 b that the logic circuits used according to the Main patent application have a delay between the output signal and the input signal of 1. Only when the first counting pulse Z exceeds half its final value does the transition from Q 1 from 1 to 0 begin.

Aus den F i g. 5 a bis 5 c geht auch die bisher nicht beschriebene Aufgabe des Verzögerungselementes 3 in F i g. 4 hervor. Um sie zu verdeutlichen, wird angenommen, daß das Verzögerungselement nicht vorhanden sei. Dann würde Q1 unmittelbar an den betreffenden ODER-Eingang der logischen Schaltung 2 gelangen. Zur Zeit t, geht Q1 von 1 auf 0 und entsprechend 5T von 0 auf 1 über. Z ist bis zum Zeitpunkt ig aber noch l,so daß für die Zeit i_s— /,From the F i g. 5 a to 5 c, the task of the delay element 3 in FIG. 4 emerges. To clarify it, it is assumed that the delay element is not present. Then Q 1 would go directly to the relevant OR input of the logic circuit 2. At time t, Q1 changes from 1 to 0 and, accordingly, from 0 to 1 at 5T. However, Z is still l up to the point in time ig, so that for the time i _s - /,

= 512 = 1= 512 = 1

wäre. Am Ausgang von 52 würde sich von J₁ bis t_t ein Impuls bis zur halben Endamplitude aufbauen. Dieser ist in der F i g. 5 c gestrichelt eingezeichnet. An dieser Stelle soll 52 aber auf logisch 0 bleiben, so daß es sich hier um einen Störimpuls handelt, der auf den betreffenden ODER-Eingang der logischen Schaltung 1 wirken würde und unter Umständen ein Durchschalten der logischen Schaltung 1 von 1 nach 0 durch Z = 1 verhindern könnte. Wird ßl um A verzögert, so kann der genannte Störimpuls nicht auftreten, da nunmehr im Zeitintervall t_t - f, die Konjunktion Ql Z nicht erfüllt wird.would. At the output of 52, a pulse of up to half the final amplitude would build up _{from J 1} to t _t. This is shown in FIG. 5 c shown in dashed lines. At this point, however, 52 should remain at logic 0, so that this is an interference pulse that would act on the relevant OR input of logic circuit 1 and possibly a switching through of logic circuit 1 from 1 to 0 by Z = 1 could prevent. If ßl is delayed by A , the above-mentioned interference pulse cannot occur, since now in the time interval t _t - f, the conjunction Ql Z is not fulfilled.

Das Verzögerungselement kann auch in die Verbindung der logischen Schaltung 1 mit der Leitung Z geschaltet werden.The delay element can also be connected to the logic circuit 1 with the line Z. be switched.

Während der erste Zählimpuls Z einen Übergang der logischen Schaltung 1 von Ql= 1 auf 0 bewirkt,While the first counting pulse Z causes logic circuit 1 to transition from Ql = 1 to 0,

verursacht der zweite Zählimpuls, da nun ~Q\ — 1 ist, ein Signal Q~l = \, das die logische Schaltung 1 auf Ql = zurücksetzt. Der dritte Zählimpuls bewirkt wieder einen Wechsel des Zustandes der logischenthe second counting pulse causes, since ~ Q \ - 1 is now, a signal Q ~ l = \, which resets the logic circuit 1 to Ql =. The third counting pulse causes a change in the state of the logical

Schaltung 1, jedoch keinen Ausgangsimpuls 52 und der letzte Zählimpuls wieder sowohl einen Wechsel von Ql als auch ein Ausgangssigna]52 = 1.Circuit 1, but no output pulse 52 and the last counting pulse again both a change in Q1 and an output signal 52 = 1.

Der F i g. 5 kann auch die größtzulässige Länge der Zählimpulse Z entnommen werden. Ihre Mittelwertbreite, durch ihre Breite auf halbem Wege zwischen 0 und 1 bestimmt, darf danach nicht größer sein als 2Λ. The F i g. 5 the maximum permissible length of the counting pulses Z can also be taken. Their mean value width, determined by their width halfway between 0 and 1, must then not be greater than 2Λ.

Den F i g. 5 a und 5 c ist ferner zu entnehmen, daß die Rückflanke von 52 immer um die Zeit Δ gegen- *° über der Rückflanke von Z verzögert ist. Damit ist der mit 52 in Verbindung stehende ODER-Eingang der logischen Schaltung 1 bei verschwindendem Z immer positiver als ihr mit der Leitung Z verbundener NOR-Eingang. So kann zu diesen Zeitpunkten »5 Q, _t , in F i g. 3 b von der Stellung entsprechend deren Zeile 4 nur über den Zustand Zeile 3 in den Zustand Zeile 1 gelangen, so daß sichergestellt ist, daß Q_{1 +}, stets den richtigen Wert 1 festhält, was wiederum nur durch die Bevorrichtung des Eingangs A 1 gegenüber dem Eingang ßl (s. Tabelle Fig. 3b) ermöglicht wird.The F i g. 5 a and 5 c it can also be seen that the trailing edge of 52 is always delayed by the time Δ against- * ° above the trailing edge of Z. The OR input of logic circuit 1 connected to 52 is therefore always more positive than its NOR input connected to line Z when Z disappears. Thus, at these points in time »5 Q, _t , in FIG. 3 b from the position corresponding to its line 4 only get through the state line 3 into the state line 1, so that it is ensured that Q _{1 +} always holds the correct value 1, which in turn only by the device of the input A 1 opposite the input ßl (see. Table Fig. 3b) is enabled.

Die Fig. 6 zeigt nochmals die Schaltung nach F i g. 4, die jedoch dahingehend abgeändert ist, daß die logische Schaltung 2 nicht von Zählimpulsen Z angesteuert wird, sondern von den negierten Zählimpulsen, die an einen ihrer ODER-Eingänge geführt werden. Diese Ansteuerung hat den Vorteil, daß auf Grund der inneren Schaltverhältnisse der verwendeten logischen Schaltungen das ansteuernde Signal verstärkt und geformt wird; ein weiterer Vorteil ist der, daß nunmehr der Generator für die Zählimpulse Z nur noch mit einem Eingang belastet wird. Die Fig. 6 zeigt weiterhin eine bevorzugte Ausfuhrungsform fiii das Verzögerungselement 3. Dies ist hier durch eine leer laufende Stichleitung 31 realisiert, welche bewirkt, daß das Ausgangssignal ßl der logischer Schaltung 1 auf seinem Mittelwert bei jedem Übergang von logisch 0 auf 1 und umgekehrt für die Zeit Δ verzögert wird.6 again shows the circuit according to FIG. 4, which has been modified in such a way that the logic circuit 2 is not controlled by counting pulses Z, but by the negated counting pulses that are fed to one of its OR inputs. This control has the advantage that, due to the internal switching conditions of the logic circuits used, the controlling signal is amplified and shaped; Another advantage is that the generator for the counting pulses Z is now only loaded with one input. 6 also shows a preferred embodiment fiii the delay element 3. This is implemented here by an idle stub line 31, which causes the output signal ßl of the logic circuit 1 to be at its mean value at each transition from logic 0 to 1 and vice versa for the time Δ is delayed.

Die Eingänge der verwendeten logischen Schaltungen sind verhältnismäßig hochohmig, z. B. bei 10^e H: 500 Ohm kapazitiv, während die Stichleitung 31 ζ. Β einen Wellenwiderstand von 50 bis 100 Ohm hat. Ai das Ende der Stichleitung kann somit ohne Beein trächtigung der beschriebenen Verzögerungsfunktior ein logisches Element nach F i g. 2 eingangsseitig an geschlossen werden, z. B. zwecks Weiterverarbeitunj des jeweiligen Standes Q1 des T-Flip-Flops.The inputs of the logic circuits used are relatively high resistance, z. B. at 10 ^e H: 500 Ohm capacitive, while the stub line 31 ζ. Β has a characteristic impedance of 50 to 100 ohms. Ai the end of the stub line can thus without impairment of the delay function described, a logic element according to FIG. 2 on the input side to be closed, z. B. for the purpose of Weiterverarbeitunj the respective status Q 1 of the T flip-flop.

Die Arbeitsweise der Schaltung nach F i g. 6 ist ii dem Impulszeitdiagramm der Fig. 7 beschrieben Die Fig. 7a zeigt den Verlauf der Zählimpulse/ und Z, Fi g. 7b den Verlauf von ßl in Abhängigkei von den Zählimpulsen und Fig. 7c den Verlau von 52.The operation of the circuit according to FIG. 6 is ii the pulse time diagram of Fig. 7 is described. Fig. 7a shows the course of the counting pulses / and Z, Fi g. 7b shows the course of ßl as a function of the counting pulses and FIG. 7c shows the course from 52.

Im vorhergehenden wurde bereits ausgeführt, dal sich die erfindungsgemäßen Γ-Flip-Flops nach dei F i g. 4 und 7 besonders gut zum Aufbau mehrstufige kettenartiger Folgeschaltungen, wie z. B. FrequenzIn the preceding it was already stated that the Γ flip-flops according to the invention according to dei F i g. 4 and 7 particularly good for building multi-stage chain-like sequential circuits, such as. B. Frequency

teiler (Teilerverhältnis 1: 2 pro Stufe) bzw. Dualzähler, eignen, da sie nach jedem zweiten Zählimpuls (hier Eingangsimpuls) ein Ausgangssignal "QT. = 1 abgeben, daß zur Ansteuerung des in der Kette nachgeschalteten T-Flip-Flops verwendet werden kann.divider (divider ratio 1: 2 per stage) or dual counter, are suitable because they emit an output signal "QT. = 1" after every second counting pulse (here input pulse), which can be used to control the T flip-flop in the chain .

Einen zweistufigen Dualzähler aus zwei T-FKp-Flops 4 und 5 nach der Erfindung zeigt die F i g. 8. Die beiden blockschaltbildmäßig gezeichneten T-Flip-Flops entsprechen denen der F i g. 6. Jedes von ihnen hat somit zwei Zähleingänge Z und Z, einen Setzeingang 5 und einen Rücksetzeingang R, zwei den jeweiligen Flip-Flop-Inhalt angebende Ausgänge Ql und "Q\ sowie zwei den Fortschaltimpuls und den negierten Fortschaltimpuls für die nächste Stufe abgebende Ausgänge 52 und Q 2. A two-stage dual counter made up of two T-FKp flops 4 and 5 according to the invention is shown in FIG. 8. The two T flip-flops shown in the block diagram correspond to those of FIG. 6. Each of them thus has two counting inputs Z and Z, a set input 5 and a reset input R, two outputs Ql and "Q \" specifying the respective flip-flop content, and two outputs emitting the incremental pulse and the negated incremental pulse for the next level 52 and Q 2.

Die Impuls-Zeitdiagramme F i g. 5 und 7 gelten unter der Voraussetzung, daß die Ausgänge 52 und Qz keiner weiteren kapazitiven Belastung ausgesetzt sind. Eine zusätzliche kapazitive Belastung tritt aber dann ein, wenn, wie in F i g. 8 zu ersehen ist, die Ausgänge 52 und/oder Ql einer Stufe an die nächstfolgende Stufe geführt sind. Hier wird die Flankenanstiegszeit von 52 größer. Andererseits ist die Zeit zum Aufbau dieses Signals durch die Dauer der Zählimpulse Z (bei der ersten Stufe, sonst Eingangsimpulse) festgelegt, so daß der Ausgangsimpuls 52 nicht mehr auf den vorgeschriebenen Endwert ansteigen kann. Da sich dieser Vorgang über alle Sl:ufen des Zählers fortsetzt, reicht das Ausgangssignal 52/ einer i-ten Stufe zur Ansteuerung einer (/+l)-tenThe pulse-time diagrams F i g. 5 and 7 apply provided that the outputs 52 and Qz are not exposed to any further capacitive loading. However, an additional capacitive load occurs when, as in FIG. 8 it can be seen that the outputs 52 and / or Ql of a stage are led to the next stage. Here the rise time of 52 increases. On the other hand, the time to build up this signal is determined by the duration of the counting pulses Z (in the first stage, otherwise input pulses), so that the output pulse 52 can no longer rise to the prescribed end value. Since this process continues over all S: ufen of the counter, the output signal 52 / of an i-th stage is sufficient to control a (/ + l) -th

Stufe nicht mehr aus. Der Ausgangsimpuls 5 2< der /-ten Stufe muß somit einer Impulsformung unterworfen werden. Dies ist in einfacher Weise durch Zwischenschaltung einer logischen Schaltung nach F i g. 2 zwischen die betrachteten Stufen zu erreichen, wobei der Ausgang Q~T.₍ auf einen NOR-Eingang und der Ausgang Q I₁ auf einen ODER- Eingang der zwischengeschalteten logischen Schaltung zu fuhren ist. Das Signal 52, und entsprechend Ql₁ werden durch diese Maßnahme um eine halbe Impulsflanken-Stage no longer off. The output pulse 5 2 <of the / th stage must therefore be subjected to pulse shaping. This is done in a simple manner by interposing a logic circuit according to FIG. 2 between the stages under consideration, with the output Q ~ T. _(A NOR input and output QI ₁ of the intermediate logic circuit is an OR input to lead. The signal 52, and accordingly Ql ₁ are obtained by this measure by half Impulsflanken-

¹S anstiegszeit, z. B. um eine Nanosekunde verlängert und erreichen somit wieder die volle zur logischen 1 gehörende Amplitude. ¹ S rise time, e.g. B. extended by a nanosecond and thus reach the full amplitude belonging to logical 1 again.

Da das Γ-Flip-Flop nach der F i g. 4 die die Zählimpulse Z liefernde Quelle doppelt so stark belastetSince the Γ flip-flop according to the F i g. 4 the the counting pulses Z supplying source is loaded twice as much

»o wie das Γ-Flip-Flop nach der F i g. 6, andererseits aber keinen invertierten Zählimpuls Z benötigt, ist es unter der Voraussetzung einer niederohmigen Zählimpulsquelle beim Aufbau einer Zählkette naci Fig. 8 zweckmäßig, als erste Stufe der Zählkette ein»O like the Γ flip-flop according to the fig. 6, on the other hand but does not require an inverted counting pulse Z, it is provided that there is a low-resistance counting pulse source when setting up a counting chain according to FIG. 8, it is expedient to enter as the first stage of the counting chain

^a5 T-Flip-Flop nach F i g. 4 einzusetzen und für alle weiteren Stufen solche nach F i g. 6. ^a 5 T flip-flop according to FIG. 4 and for all further stages those according to F i g. 6th

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

909638/4909638/4

Claims (6)

Patentansprüche:Patent claims: 1. Logische Schaltung mit ODER-Eingängen und NOR-Eingängen, die aus den ODER-verknüpften und NOR-verknüpften Eingangssignalen zusammen durch eine weitere ODER/NOR-Verknüpfung, das an einem ersten Ausgang stehende Ausgangssignal und daß an einem zweiten Ausgang stehende negierte Ausgangssignal bildet, gekennzeichnet durch folgende ihrer Ausbildung als T-Flip-Flop dienende Merkmale: Der zweite Ausgang (QT) ist mit einem der NOR-Eingänge verbunden; einem der ODER-Eingänge ist eine UND-Schaltung (2) vorgeschaltet; der erste Ausgang (Q 1) ist mit einem ersten Eingang der UND-Schaltung verbunden; eine Zählimpulse führende Leitung (Z) ist mit einem zweiten Eingang der UND-Schaltung und mit einem weiteren der NOR-Eingänge verbunden; die Dauer der *> Zählimpulse ist kleiner als die Umschaltzeit der logischen Schaltung einschließlich derjenigen der UND-Schaltung.1. Logical circuit with OR inputs and NOR inputs, the OR-linked and NOR-linked input signals together by a further OR / NOR link, the output signal at a first output and that at a second output negated output signal forms, characterized by the following features serving as a T flip-flop: the second output (QT) is connected to one of the NOR inputs; one of the OR inputs is preceded by an AND circuit (2); the first output (Q 1) is connected to a first input of the AND circuit; a line (Z) carrying counting pulses is connected to a second input of the AND circuit and to a further one of the NOR inputs; the duration of the *> counting pulses is shorter than the switching time of the logic circuit including that of the AND circuit. 2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die UND-Schaltung »5 aus einer ersten Verknüpfungsschaltung (2 in Fig. 4) mit ODER-Eingängen und NOR-Eingängen besteht, welche aus ihren ODER- und NOR-verknüpften Eingangssignalen durch eine weitere ODER/NOR-Verknüpfung das an ihrem einen Ausgang (Ql) stehende Ausgangssignal und daß an ihrem anderen Ausgang (QT) stehende negierte Ausgangssignal bildet, daß der erste Ausgang (Ql) mit einem ODER-Eingang und die2. Logic circuit according to claim 1, characterized in that the AND circuit »5 consists of a first logic circuit (2 in Fig. 4) with OR inputs and NOR inputs, which from their OR and NOR-linked input signals through a further OR / NOR link forms the output signal at its one output (Ql) and that at its other output (QT) standing negated output signal that the first output (Ql) with an OR input and the der Ausgangssignale entspricht, verzögert wiedercorresponds to the output signals, delayed again abgibtgives away 5. Logische Schaltung nach Anspruch 1 und einem oder mehreren der Ansprüche 2 bis 4, gekennzeichnet durch ihre Verwendung als Zählstufe (4, S). 5. Logic circuit according to claim 1 and one or more of claims 2 to 4, characterized by its use as a counting stage (4, S). 6. Logische Schaltung nach Anspruch 3, gekennzeichnet durch ihre Verwendung als Zählstufe (4, 5) zum Aufbau eines Zählers, dessen Zählstufen kettenartig hintereinandergeschaltet sind, unter Verbindung des Ausganges der UND-Schaltung einer Zählstufe mit dem zweiten Eingang der UND-Schaltung und dem NOR-Eingang der der betreffenden Zählstufe (4) folgenden Zählstufe (5), derart, daß die erste Verknüpfungsschaltung Signale abgibt, deren Amplitude und/ oder Zeitdauer zur Durchschaltung einer ihr nachgeschalteten Zählstufe nicht ausreichen, daß der ersten Verknüpfungsschaltung (2) zur Impulsregeneration ihrer Ausgangssignale eine zweite gleichartige Verknüpfungsschaltung nachgeschaltet ist, derart, daß der erste Ausgang der ersten Verknüpfungsschaltung (2) an einen ODER-Eingang der zweiten Verknüpfungsschaltung und der zweite Ausgang der ersten Verknüpfungsschaltung an einen NOR-Eingang der zweiten Verknüpfungsschaltung geführt sind.6. Logical circuit according to claim 3, characterized by its use as a counting stage (4, 5) for the construction of a counter, the counting stages of which are connected one behind the other like a chain are, with connection of the output of the AND circuit of a counter stage with the second input the AND circuit and the NOR input of the relevant counter stage (4) following Counting stage (5), such that the first logic circuit outputs signals whose amplitude and / or the time to switch through a downstream counting stage is not sufficient for the first logic circuit (2) for pulse regeneration of its output signals a second similar logic circuit is connected downstream, such that the first output of the first Logic circuit (2) to an OR input of the second logic circuit and the second output of the first logic circuit to a NOR input of the second Logic circuit are performed.