DE1299705B - T-flip-flop made up of logic circuits - Google Patents

Description

In der deutschen Patentanmeldung P 12 46 027.4-31 (deutsche Auslegeschrift 1246 027) ist eine logische Schaltung aus zwei emitterseitig gekoppelten Transistoren beschrieben, die trotz geringen Schaltungsaufwandes einen hohen logischen Verknüpfungswert hat. Diese Schaltung ist in der F i g. 1 wiedergegeben. Sie besteht aus zwei Transistoren T 1 und T2, die kollektorseitig über gleiche Widerstände an Masse liegen und deren Emitter parallel geschaltet sind und über eine Konstantstromquelle S1 ebenfalls mit dem Massepotential verbunden sind. Beide Transistoren werden derartig von logischen Signalen A und B angesteuert, daß abgesehen von Umschaltvorgängen entweder der Transistor T 1 oder der -Transistor T 2 leitet, während der jeweils andere gesperrt ist.In the German patent application P 12 46 027.4-31 (German Auslegeschrift 1246 027), a logic circuit comprising two transistors coupled on the emitter side is described, which has a high logic value despite the low circuit complexity. This circuit is shown in FIG. 1 reproduced. It consists of two transistors T 1 and T2 which are connected to ground on the collector side via the same resistors and whose emitters are connected in parallel and are also connected to ground potential via a constant current source S1. Both transistors are controlled by logic signals A and B in such a way that, apart from switching operations, either transistor T 1 or transistor T 2 conducts, while the other is blocked.

Während die Spannung der logischen Variablen A direkt an der Basis des Transistors T1 liegt, wird die Spannung der logischen Variablen B um einen Betrag U1 vermindert an die Basis des Transistors T2 geführt. U1 entspricht dem halben Signalhub zwischen der Spannung logisch 1 und logisch 0.While the voltage of the logical variable A directly at the base of the transistor T1, the voltage of the logical variable B is increased by an amount U1 reduced to the base of the transistor T2. U1 is half that Signal swing between the voltage logic 1 and logic 0.

Die Herabsetzung der Ansteuerspannung für den Transistor T 2 um den Wert U 1 wird durch die Serienschaltung eines Widerstandes R 2 und einer einen Strom U 1 IR 2 liefernden Konstantstromquelle S2 bewirkt.The lowering of the control voltage for the transistor T 2 by the value U 1 is brought about by the series connection of a resistor R 2 and a constant current source S2 which supplies a current U 1 IR 2.

Den Eingangspunkten A und B sind Emitterfolger vorgeschaltet. Vor dem Eingangspunkt A liegen zwei Transistoren T41 und T42 mit den Eingangssignalen A 1 und A 2, die gemeinsam auf einem Widerstand R 3 arbeiten; vor dem Eingangspunkt B liegen zwei Transistoren T51 und T52, denen die Serienschaltung des Widerstandes R 2 und der Konstantstromquelle S2 als Emitterwiderstand gemeinsam ist: Die Schaltung ist insgesamt so bemessen, daß ihre Ausgangssignale C und C einer Schaltung zur Ansteuerung aller Eingänge einer gleichartigen Schaltung geeignet sind.The input points A and B are preceded by emitter followers. In front of the input point A there are two transistors T41 and T42 with the input signals A 1 and A 2, which work together on a resistor R 3; In front of the input point B there are two transistors T51 and T52, which share the series connection of the resistor R 2 and the constant current source S2 as an emitter resistor: The circuit is dimensioned in such a way that its output signals C and C of a circuit are suitable for controlling all inputs of a similar circuit are.

Die bis jetzt beschriebene Schaltung der deutschen Auslegeschrift 1246 027 liefert folgende logische Verknüpfung: Q = A1+A2+H3 - 112, JQ=Ä3 - Ä2-(B1+B2).The circuit of the German Auslegeschrift 1246 027 described so far provides the following logic operation: Q = A1 + A2 + H3 - 112, JQ = Ä3 - Ä2- (B1 + B2).

Mit dem Additionszeichen ist hier wie auch im folgenden die logische Disjunktion und mit dem Multiplikationszeichen die logische Konjunktion bezeichnet.Here as in the following, the addition sign is the logical one Disjunction and denotes the logical conjunction with the multiplication sign.

Die logische Schaltung der F i g. 1 zeichnet sich insbesondere durch kurze Durchschaltzeiten (z. B. 0,5 ns) und kurze Impulsflankenanstiegszeiten (z. B. 1 ns) aus. Die F i g. 2 a zeigt das logische Ersatzschaltbild der Schaltung nach F i g. 1.The logic circuit of FIG. 1 is characterized in particular by short switching times (e.g. 0.5 ns) and short pulse edge rise times (e.g. B. 1 ns). The F i g. 2 a shows the logical equivalent circuit diagram of the circuit according to F i g. 1.

Die Aufgabe der vorliegenden Erfindung ist es, ein aufwandsarmes T-Flip-Flop zu schaffen, das ausschließlich aus logischen Schaltungen nach der Hauptpatentanmeldung besteht und das deren hohe Geschwindigkeit ausnutzt. T-Flip-Flops sind Flip-Flops, die mit jedem Eingangsimpuls ihren Zustand wechseln, also die Summe modulo 2 aller empfangenen Eingangsimpulse bilden. Sie sind z. B. beschrieben in dem Buch von P h i s t e r, »Logical Design of Digital Computers«, Verlag J. Wiley & Sons, New York, 1958, S. 126.The object of the present invention is to provide a T-flip-flop with little effort to create that exclusively from logic circuits according to the main patent application and that takes advantage of their high speed. T-flip-flops are flip-flops, which change their state with each input pulse, i.e. the sum modulo 2 of all Form received input pulses. You are e.g. B. described in the book by P h i s t e r, "Logical Design of Digital Computers", Verlag J. Wiley & Sons, New York, 1958, p. 126.

Die Erfindung betrifft demnach eine logische Schaltung mit ODER-Eingängen und NOR-Eingängen, die aus den ODER-verknüpften und NOR-verknüpften Eingangssignalen zusammen, durch eine weitere ODER NOR-Verknüpfung das an einem ersten Ausgang stehende Ausgangssignal und das an einem zweiten Ausgang stehende negierte Ausgangssignal bildet.The invention accordingly relates to a logic circuit with OR inputs and NOR inputs consisting of the ORed and NORed input signals together, the one at a first output by means of a further OR NOR operation Output signal and the negated output signal at a second output forms.

Diese logische Schaltung ist gemäß der Erfindung durch die folgenden ihrer Ausbildung als T-Flip-Flop dienenden Merkmale gekennzeichnet: Der zweite Ausgang ist mit einem der NOR-Eingänge verbunden; einem der ODER-Eingänge ist eine UND-Schaltung. vorgeschaltet; der erste Ausgang ist mit einem ersten Eingang der UND-Schaltung verbunden; eine Zählimpulse führende Leitung ist mit einem zweiten Eingang der UND-Schaltung und mit einem weiteren der NOR-Eingänge verbunden; die Dauer der Zählimpulse ist kleiner als die Umschaltzeit der logischen Schaltung. Das erfindungsgemäße T-Flip-Flop besteht lediglich aus einer der beschriebenen logischen Schaltungen und einer UND-Schaltung.This logic circuit is according to the invention by the following Characteristics of their training as a T-flip-flop: The second output is connected to one of the NOR inputs; one of the OR inputs is an AND circuit. upstream; the first output is connected to a first input of the AND circuit tied together; a line carrying counting pulses is connected to a second input of the AND circuit and connected to another of the NOR inputs; is the duration of the counting pulses less than the switching time of the logic circuit. The inventive T-flip-flop consists only of one of the logic circuits described and an AND circuit.

Wird das erfindungsgemäße T-Flip-Flop als Zählstufe eines Zählers verwendet, dessen Zählstufen kettenartig hintereinandergeschaltet sind (z. B. Dualzähler), so ergibt sich hier der Vorteil, daß der Ausgang der UND-Schaltung einer Zählstufe das dynamische Eingangssignal für die nachfolgende Zählstufe liefert.If the T-flip-flop according to the invention is used as a counting stage of a counter used, the counting levels of which are connected in series in a chain (e.g. dual counter), the advantage here is that the output of the AND circuit is a counting stage supplies the dynamic input signal for the subsequent counting stage.

Die Weiterbildungen der Erfindung entsprechend den Unteransprüchen sind dahingehend; daß die UND-Schaltung selbst von logischen Schaltungen nach F i g. 1 gebildet wird. Hierdurch ergibt sich einerseits der Vorteil, daß das erfindungsgemäße T-Flip-Flop aus gleichartigen Aufbauelementen besteht und andererseits, daß auch für die UND-Funktion die Schnelligkeit der logischen Schaltung nach F i g. 1 zum Tragen kommt.The further developments of the invention according to the subclaims are to the effect; that the AND circuit itself of logic circuits according to F i g. 1 is formed. This has the advantage on the one hand that the inventive T-flip-flop consists of similar structural elements and, on the other hand, that too for the AND function, the speed of the logic circuit according to FIG. 1 to Carry comes.

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden in Ausführungsbeispielen an Hand der Zeichnung näher erläutert. Von den Zeichnungen zeigt F i g. 2b ein Kurzschaltzeichen für die logische Schaltung nach F i g. 2 a, F i g. 3 a eine logische Schaltung nach F i g. 2 a, die durch äußere Beschaltung ein bistabiles Verhalten aufweist, und F i g. 3 b die übergangsfunktion der logischen Schaltung nach F i g. 3 a, F i g. 4 ein T-Flip-Flop nach der Erfindung, das von Zählsignalen angesteuert wird, F i g. 5 ein Impuls-Zeitdiagramm zur Schaltung nach F i g. 4, F i g. 6 das T-Flip-Flop der F i g. 4 in abgewandelter Form, F i g. 7 ein Impuls-Zeitdiagramm zur Schaltung nach F i g. 6 und F i g. 8 einen zweistufigen Dualzähler aus T-Flip-Flops nach F i g. 6.Further advantages and details of the invention are set out below explained in more detail in exemplary embodiments with reference to the drawing. From the drawings shows Fig. 2b is a short circuit symbol for the logic circuit according to FIG. 2 a, F i g. 3a shows a logic circuit according to FIG. 2 a, caused by external wiring exhibits bistable behavior, and F i g. 3 b the transition function of the logical Circuit according to FIG. 3 a, F i g. 4 a T-flip-flop according to the invention, which is from Counting signals is controlled, F i g. 5 shows a pulse-time diagram for the circuit according to FIG F i g. 4, fig. 6 the T flip-flop of FIG. 4 in a modified form, FIG. 7th a pulse-time diagram for the circuit according to FIG. 6 and FIG. 8 a two-stage Dual counter from T flip-flops according to FIG. 6th

In den folgenden Ausführungen wird für die Schaltung nach F i g. 1 bzw. 2 a das verkürzte Schaltbild der F i g. 2 b verwendet. Dessen A-Eingänge werden in der nachfolgenden Beschreibung im Hinblick auf F i g. 2 a als ODER-Eingänge und dessen B-Eingänge als NOR Eingänge bezeichnet werden.In the following explanations for the circuit according to FIG. 1 or FIG. 2 a the shortened circuit diagram of FIG. 2 b used. Whose A inputs are in the following description with regard to FIG. 2 a as OR inputs and whose B inputs are referred to as NOR inputs.

Die logische Schaltung nach F i g. 2 b wird bistabil, wenn ihr Ausgang U mit einem ihrer NOR-Eingänge verbunden wird. Dies zeigt F i g. 3 a. Ihre jeweilige Stellung Qt, 1 in Abhängigkeit von ihren Eingangssignalen A 1 und B 1 und ihrer jeweils vorhergehenden Stellung Qt gibt die Tabelle F i g. 3 b an. Zu beachten ist hier, daß Qt+i immer dann 1 ist, wenn A = 1 ist.The logic circuit according to FIG. 2 b becomes bistable when its output U is connected to one of its NOR inputs. This is shown in FIG. 3 a. Table F i g gives their respective position Qt, 1 as a function of their input signals A 1 and B 1 and their respective previous position Qt. 3 b. It should be noted here that Qt + i is always 1 when A = 1.

Durch Anschalten weiterer Transistoren an die Punkte A und B der logischen Schaltung nach F i g. 1 lassen sich die ODER-Eingänge und die NOR-Eingänge vermehren. Bei den folgenden Betrachtungen wird eine logische Schaltung nach F i g. 2 b zugrunde gelegt, die sowohl drei ODER-Eingänge als auch drei NOR-Eingänge aufweist.By connecting further transistors to points A and B of the logic circuit according to FIG. 1 the OR inputs and the NOR inputs can be increased. In the following considerations, a logic circuit according to FIG. 2 b, which has both three OR inputs and three NOR inputs.

Die Schaltung der F i g. 4 besteht aus zwei logischen Schaltungen 1 und 2 entsprechend F i g. 2 b mit je drei ODER- und drei NOR-Eingängen und einem Verzögerungselement 3. Die logische Schaltung 1 ist entsprechend F i g. 3 a geschaltet und hat somit ein bistabiles Verhalten entsprechend F i g. 3 b. Ihr Ausgang Q 1 ist über das Verzögerungselement 3 an einen ODER-Eingang der logischen Schaltung 2 geführt. Über eine Leitung Z gelangen Zählimpulse Z an je einen NOR-Eingang der logischen Schaltungen 1 und 2. Zwei weitere Eingangsschaltungen S und R sind vorgesehen: Ein logisch 1 entsprechender Impuls auf der Leitung S (Setzen) bringt die logische Schaltung 1 in die Stellung Q 1= 1; ein gleicher Impuls auf der Leitung R (Rücksetzen) setzt sie in die Stellung Q 1 = 0 zurück. Die freien Eingänge beider logischen Schaltungen liegen an einer logisch 0 entsprechenden Spannung.The circuit of FIG. 4 consists of two logic circuits 1 and 2 according to FIG. 2 b with three OR and three NOR inputs and one Delay element 3. The logic circuit 1 is corresponding to F i g. 3 a switched and thus has a bistable behavior according to FIG. 3 b. Your output Q 1 is via the delay element 3 to an OR input of the logic circuit 2 led. Counting pulses Z reach a NOR input of the via a line Z. logic circuits 1 and 2. Two further input circuits S and R are provided: A pulse corresponding to logic 1 on line S (set) brings the logic Shift 1 into position Q 1 = 1; an identical pulse on line R (reset) resets it to position Q 1 = 0. The free inputs of both logic circuits are at a voltage corresponding to logic 0.

Die logische Schaltung 2 arbeitet bezüglich ihres Ausganges Q2 als UND-Schaltung. Sie liefert dort die Konjunktion Q12 = Qi-Z. Dieses Konjunktionssignal wird einem ODER-Eingang der logischen Schaltung 1 zugeleitet: Steht beim Auftreten eines Signals Z = 1 die logische Schaltung 1 auf Q 1=1, so ist 22 = 0 - 1= 0; die logische Schaltung 1 erhält infolgedessen an ihrem mit Q2 verbundenen ODER-Eingang eine 0, an dem mit der Leitung Z verbundenen NOR-Eingang eine 1, so daß sie entsprechend ihrer übergangsfunktion (F i g. 3 b) in den Zustand Q 1= 0 und LYT = 1 übergeht.The logic circuit 2 operates with respect to its output Q2 as AND circuit. There it delivers the conjunction Q12 = Qi-Z. This conjunctive signal is fed to an OR input of logic circuit 1: Stands when it occurs of a signal Z = 1, the logic circuit 1 to Q 1 = 1, then 22 = 0 - 1 = 0; the logic circuit 1 consequently receives at its OR input connected to Q2 a 0, at the NOR input connected to the line Z a 1, so that they accordingly their transition function (FIG. 3 b) changes into the state Q 1 = 0 and LYT = 1.

Steht beim Auftreten eines Zählimpulses Z = 1 die logische Schaltung 1 auf Q 1= 0, so gibt die logische Schaltung 2 ein Signal QZ =1 - 1=1 ab. Die logische Schaltung 1 geht nun von dem Zustand Q 1= 0 auf Q 1= 1 über.If logic circuit 1 is set to Q 1 = 0 when a counting pulse Z = 1 occurs, logic circuit 2 emits a signal QZ = 1 - 1 = 1. The logic circuit 1 now changes from the state Q 1 = 0 to Q 1 = 1.

Die Schaltung nach F i g. 4 wechselt somit nach jedem zweiten Zählimpuls Z = 1 ihren Zustand: Es liegt das gewünschte T-Flip-Flop-Verhalten vor. Außerdem tritt das Signal Q2 = 1 nur während jedes zweiten Zählimpulses Z =1 auf. Es eignet sich daher als Eingangssignal für eine gleichartige Schaltung, z. B. in einem Frequenzuntersetzer bzw. einem Dualzähler. Die Länge der Zählimpulse Z ist definiert. Die Länge der Signale Q32 = QT-Z ist somit ebenfalls definiert. Damit ist Q2 als Eingangssignal für ein nachfolgendes T-Flip-Flop gleichen Aufbaues zeitlich bereits richtig bemessen.The circuit according to FIG. 4 changes after every second counting pulse Z = 1 their state: The desired T-flip-flop behavior is present. aside from that the signal Q2 = 1 occurs only during every second counting pulse Z = 1. It is suitable therefore as an input signal for a similar circuit, e.g. B. in a frequency divider or a dual counter. The length of the counting pulses Z is defined. The length of the Signals Q32 = QT-Z is thus also defined. So there is Q2 as an input signal correctly timed for a subsequent T-flip-flop of the same structure.

Die F i g. 5 zeigt die Wirkungsweise der Schaltung nach F i g. 4 an Hand eines Impuls-Zeitdiagramms. Die F i g. 5 a zeigt den Verlauf der Zählsignale Z. In F i g. 5 b stellen der ausgezogene Impulszug den von Z abhängigen Verlauf von Q 1 und der gestrichelte Impulszug das gegen Q 1 um eine Zeit A verzögerte Ausgangssignal Q 1' des Verzögerungselementes 3 dar. Die F i g. 5 c zeigt den Verlauf der Ausgangssignale Q 2 und Q52 der logischen Schaltung 2.The F i g. 5 shows the mode of operation of the circuit according to FIG. 4 at Hand holding a pulse time chart. The F i g. 5 a shows the course of the counting signals Z. In Fig. 5 b, the uninterrupted pulse train represents the course that depends on Z. from Q 1 and the dashed pulse train the output signal delayed by a time A relative to Q 1 Q 1 'of the delay element 3. The F i g. 5 c shows the course of the output signals Q 2 and Q52 of logic circuit 2.

Zum Verständnis des dargestellten Funktionsablaufes ist es wesentlich zu beachten, daß die verwendeten logischen Schaltungen, bedingt durch ihren differenzverstärkerartigen Aufbau (Transistoren T1 und T 2 in F i g. 1), ein Schwellwertverhalten haben: Ein von logisch 0 auf logisch 1 ansteigendes Eingangssignal wird erst dann als logisch 1 wirksam, wenn es den halben Wert seiner Amplitude erreicht bzw. überschritten hat. Gleiches gilt in umgekehrter Richtung. Aus den F i g..5 a und 5 b ist mit dieser Kenntnis zu entnehmen, daß die verwendeten logischen Schaltungen nach der Hauptpatentanmeldung eine Verzögerung Ausgangssignal gegen Eingangssignal von A aufweisen. Erst wenn der erste Zählimpuls Z seinen halben Endwert überschreitet, beginnt der Übergang von Q 1 von 1 nach 0.It is essential to understand the functional sequence shown It should be noted that the logic circuits used, due to their differential amplifier-like Structure (transistors T1 and T 2 in FIG. 1), have a threshold value behavior: On An input signal that rises from logic 0 to logic 1 is only then considered to be logic 1 becomes effective when it reaches or exceeds half the value of its amplitude Has. The same applies in the opposite direction. From the F i g..5 a and 5 b is with this Knowing that the logic circuits used according to the main patent application have a delay output signal versus input signal of A. Only when the first counting pulse Z exceeds half its final value, the transition begins from Q 1 from 1 to 0.

Aus den F i g. 5 a bis 5 c geht auch die bisher nicht beschriebene Aufgabe des Verzögerungselementes 3 in F i g. 4 hervor. Um sie zu verdeutlichen, wird angenommen, daß das Verzögerungselement nicht vorhanden sei. Dann würde Q 1 unmittelbar an den betreffenden ODER-Eingang der logischen Schaltung 2 gelangen. Zur Zeit t1 geht Q 1 von 1 auf 0 und entsprechend QI von 0 auf 1 über. Z ist bis zum Zeitpunkt t2 aber noch l,so daß für die Zeit t2-t1 u2=Q1-Z= 1 wäre. Am Ausgang von -Q'2 würde sich von t1 bis t2 ein Impuls bis zur halben Endamplitude aufbauen. Dieser ist in der F i g. 5 c gestrichelt eingezeichnet. An dieser Stelle soll U-2 aber auf logisch 0 bleiben, so daß es sich hier um einen Störimpuls handelt, der auf den betreffenden ODER-Eingang der logischen Schaltung 1 wirken würde und unter Umständen ein Durchschalten der logischen Schaltung 1 von 1 nach 0 durch Z = 1 verhindern könnte. Wird Q 1 um A verzögert, so kann der genannte Störimpuls nicht auftreten, da nunmehr im Zeitintervall t2-tl die Konjunktion Q 1 - Z nicht erfüllt wird.From the F i g. 5 a to 5 c, the task of the delay element 3 in FIG. 4 emerges. To clarify it, it is assumed that the delay element is not present. Then Q 1 would go directly to the relevant OR input of the logic circuit 2. At time t1, Q 1 changes from 1 to 0 and QI changes from 0 to 1 accordingly. However, Z is still 1 up to time t2, so that u2 = Q1-Z = 1 for time t2-t1. At the output of -Q'2, a pulse of up to half the final amplitude would build up from t1 to t2. This is shown in FIG. 5 c shown in dashed lines. At this point, however, U-2 should remain at logic 0, so that this is an interference pulse that would act on the relevant OR input of logic circuit 1 and, under certain circumstances, switching logic circuit 1 through from 1 to 0 Z = 1 could prevent. If Q 1 is delayed by A, the above-mentioned interference pulse cannot occur, since the conjunction Q 1 -Z is not fulfilled in the time interval t2-t1.

Das Verzögerungselement kann auch in die Verbindung der logischen Schaltung 1 mit der Leitung Z geschaltet werden.The delay element can also be used in the connection of the logical Circuit 1 can be switched to line Z.

Während der erste Zählimpuls Z einen Übergang der logischen Schaltung 1 von Q 1 = 1 auf 0 bewirkt, verursacht der zweite Zählimpuls, da nun Q3 = 1 ist, ein Signal QZ = 1, das die logische Schaltung 1 auf Q 1 = zurücksetzt. Der dritte Zählimpuls bewirkt wieder einen Wechsel des Zustandes der logischen Schaltung 1, jedoch keinen Ausgangsimpuls U2 und der letzte Zählimpuls wieder sowohl einen Wechsel von Q 1 als auch ein Ausgangssignal Q2 = 1.During the first count pulse Z a transition of the logic circuit 1 causes Q 1 = 1 to 0, the second counting pulse causes, since Q3 = 1 now, a signal QZ = 1, which resets the logic circuit 1 to Q 1 =. The third Counting pulse causes the state of logic circuit 1 to change again, however no output pulse U2 and the last count pulse again both a change from Q 1 as well as an output signal Q2 = 1.

Der F i g. 5 kann auch die größtzulässige Länge der Zählimpulse Z entnommen werden. Ihre Mittelwertbreite, durch ihre Breite auf halbem Wege zwischen 0 und 1 bestimmt, darf danach nicht größer sein als 2A.The F i g. 5, the maximum permissible length of the counting pulses Z can be removed. Their mean width, by their width halfway between 0 and 1 determined, must then not be greater than 2A.

Den F i g. 5 a und 5 c ist ferner zu entnehmen, daß die Rückflanke von U2 immer um die Zeit A gegenüber der Rückflanke von Z verzögert ist. Damit ist der mit Q52 in Verbindung stehende ODER-Eingang der logischen Schaltung 1 bei verschwindendem Z immer positiver als ihr mit der Leitung Z verbundener NOR-Eingang. So kann zu diesen Zeitpunkten Qt+ i m F i g. 3 b von der Stellung entsprechend deren Zeile 4 nur über den Zustand Zeile 3 in den Zustand Zeile 1 gelangen, so daß sichergestellt ist, daß Qt+i stets den richtigen Wert 1 festhält, was wiederum nur durch die Bevorrichtung des Eingangs A 1 gegenüber dem Eingang B 1 (s. Tabelle F i g. 3 b) ermöglicht wird. Die F i g. 6 zeigt nochmals die Schaltung nach F i g. 4, die jedoch dahingehend abgeändert ist, daß die logische Schaltung 2 nicht von Zählimpulsen Z angesteuert wird, sondern von den negierten Zählimpulsen, die an einen ihrer ODER-Eingänge geführt werden. Diese Ansteuerung hat den Vorteil, daß auf Grund der inneren Schaltverhältnisse der verwendeten logischen Schaltungen das ansteuernde Signal verstärkt und geformt wird; ein weiterer Vorteil ist der, daß nunmehr der Generator für die Zählimpulse Z nur noch mit einem Eingang belastet wird. Die Fig. 6 zeigt weiterhin eine bevorzugte Ausführungsform für das Verzögerungselement 3. Dies ist hier durch eine leer laufende Stichleitung 31 realisiert, welche bewirkt, daß das Ausgangssignal Q 1 der logischen Schaltung 1 auf seinem Mittelwert bei jedem Übergang von logisch 0 auf 1 und umgekehrt für die Zeit d verzögert wird.The F i g. 5 a and 5 c can also be seen that the trailing edge of U2 is always delayed by the time A compared to the trailing edge of Z. So is the OR input of logic circuit 1 connected to Q52 when the Z always more positive than its NOR input connected to line Z. So can these times Qt + i m F i g. 3 b from the position corresponding to its line 4 can only get into the state line 1 via the state line 3, so that this is ensured is that Qt + i always holds the correct value 1, which in turn only by the device of input A 1 compared to input B 1 (see table F i g. 3 b) is made possible. the F i g. 6 again shows the circuit according to FIG. 4, but modified accordingly is that the logic circuit 2 is not controlled by counting pulses Z, but of the negated counting pulses that are fed to one of their OR inputs. This control has the advantage that due to the internal switching ratios of the logic circuits used, the driving signal is amplified and shaped will; Another advantage is that now the generator for the counting pulses Z is only charged with one input. Fig. 6 also shows a preferred one Embodiment for the delay element 3. This is here by an idle Realized stub 31, which causes the output signal Q 1 of the logical Circuit 1 at its mean value with each transition from logic 0 to 1 and vice versa is delayed for the time d.

Die Eingänge der verwendeten logischen Schaltungen sind verhältnismäßig hochohmig, z. B. bei 109 Hz 500 Ohm kapazitiv, während die Stichleitung 31 z. B. einen Wellenwiderstand von 50 bis 100 Ohm hat. An das Ende der Stichleitung kann somit ohne Beeinträchtigung der beschriebenen Verzögerungsfunktion ein logisches Element nach F i g. 2 eingangsseitig angeschlossen werden, z. B. zwecks Weiterverarbeitung des jeweiligen Standes Q1 des T-Flip-Flops.The inputs of the logic circuits used are proportionate high resistance, e.g. B. at 109 Hz 500 ohm capacitive, while the stub 31 z. B. has a characteristic impedance of 50 to 100 ohms. At the end of the branch line can thus a logical one without impairing the delay function described Element according to FIG. 2 can be connected on the input side, e.g. B. for further processing of the respective status Q1 of the T flip-flop.

Die Arbeitsweise der Schaltung nach F i g. 6 ist in dem Impulszeitdiagramm der F i g. 7 beschrieben. Die F i g. 7 a zeigt den Verlauf der Zählimpulse Z und Z, F i g. 7 b den Verlauf von Q 1 in Abhängigkeit von den Zählimpulsen und F i g. 7 c den Verlauf von Q2.The operation of the circuit according to FIG. 6 is in the pulse timing diagram the F i g. 7 described. The F i g. 7 a shows the course of the counting pulses Z and Z, F i g. 7 b shows the course of Q 1 as a function of the counting pulses and F i g. 7c shows the course of Q2.

Im vorhergehenden wurde bereits ausgeführt, daß sich die erfindungsgemäßen T-Flip-Flops nach den F i g. 4 und 7 besonders gut zum Aufbau mehrstufiger kettenartiger Folgeschaltungen, wie z. B. Frequenzteiler (Teilerverhältnis 1: 2 pro Stufe) bzw. Dualzähler, eignen, da sie nach jedem zweiten Zählimpuls (hier Eingangsimpuls) ein Ausgangssignal j72 = 1 abgeben, daß zur Ansteuerung des in der Kette nachgeschalteten T-Flip-Flops verwendet werden kann.It has already been stated above that the inventive T flip-flops according to FIGS. 4 and 7 are particularly good for building multi-level chain-like Follow-up circuits, such as B. Frequency divider (divider ratio 1: 2 per stage) or Dual counters are suitable, as they come on after every second counting pulse (here input pulse) Output signal j72 = 1 that is used to control the downstream in the chain T flip flops can be used.

Einen zweistufigen Dualzähler aus zwei T-Flip-Flops 4 und 5 nach der Erfindung zeigt die F i g. B. Die beiden blockschaltbildmäßig gezeichneten T-Flip-Flops entsprechen denen der F i g. 6. Jedes von ihnen hat somit zwei Zähleingänge Z und Z, einen Setzeingang S und einen Rücksetzeingang R, zwei den jeweiligen Flip-Flop-Inhalt angebende Ausgänge Q 1 und Q3 sowie zwei den Fortschaltimpuls und den negierten Fortschaltimpuls für die nächste Stufe abgebende Ausgänge 22 und Q 2.A two-stage dual counter made up of two T-flip-flops 4 and 5 after the Invention shows the F i g. B. The two T-flip-flops shown in block diagrams correspond to those of FIG. 6. Each of them thus has two counter inputs Z and Z, a set input S and a reset input R, two the respective flip-flop content Specifying outputs Q 1 and Q3 as well as two the incremental pulse and the negated one Stepping pulse for outputs 22 and Q 2 emitting the next stage.

Die Impuls-Zeitdiagramme F i g. 5 und 7 gelten unter der Voraussetzung, daß die Ausgänge Q2 und Q2 keiner weiteren kapazitiven Belastung ausgesetzt sind. Eine zusätzliche kapazitive Belastung tritt aber dann ein, wenn, wie in F i g. 8 zu ersehen ist, die AusgängeQ2 und/oder Q2 einer Stufe an die nächstfolgende Stufe geführt sind. Hier wird die Flankenanstiegszeit von 02 größer. Andererseits ist die Zeit zum Aufbau dieses Signals durch die Dauer der Zählimpulse Z (bei der ersten Stufe, sonst Eingangsimpulse) festgelegt, so daß der Ausgangsimpuls Ö2 nicht mehr auf den vorgeschriebenen Endwert ansteigen kann. Da sich dieser Vorgang über alle Stufen des Zählers fortsetzt, reicht das Ausgangssignal einer i-ten Stufe zur Ansteuerung einer (i+1)-ten Stufe nicht mehr aus. Der Ausgangsimpuls Uli der i-ten Stufe muß somit einer Impulsformung unterworfen werden. Dies ist in einfacher Weise durch Zwischenschaltung einer logischen Schaltung nach F i g. 2 zwischen die betrachteten Stufen zu erreichen, wobei der Ausgang Uli auf einen NOR-Eingang und der Ausgang Q 2i auf einen ODER- Eingang der zwischengeschalteten logischen Schaltung zu führen ist. Das Signal 22i und entsprechend Q21 werden durch diese Maßnahme um eine halbe Impulsflankenanstiegszeit, z. B. um eine Nanosekunde verlängert und erreichen somit wieder die volle zur logischen 1 gehörende Amplitude.The pulse-time diagrams F i g. 5 and 7 apply provided that outputs Q2 and Q2 are not subjected to any further capacitive loading. However, an additional capacitive load occurs when, as in FIG. 8 it can be seen that the outputs Q2 and / or Q2 of one stage are led to the next stage. The edge rise time of 02 increases here. On the other hand, the time to build up this signal is determined by the duration of the counting pulses Z (in the first stage, otherwise input pulses), so that the output pulse Ö2 can no longer rise to the prescribed end value. Since this process continues across all stages of the counter, the output signal of an i-th stage is no longer sufficient to control an (i + 1) -th stage. The output pulse Uli of the i-th stage must therefore be subjected to pulse shaping. This is done in a simple manner by interposing a logic circuit according to FIG. 2 between the stages under consideration, the output Uli to a NOR input and the output Q 2i to an OR input of the interconnected logic circuit. The signal 22i and correspondingly Q21 are reduced by half a pulse edge rise time, e.g. B. extended by a nanosecond and thus reach the full amplitude belonging to logical 1 again.

Da das T-Flip-Flop nach der F i g. 4 die die Zählimpulse Z liefernde Quelle doppelt so stark belastet wie das T-Flip-Flop nach der F i g. 6, andererseits aber keinen invertierten Zählimpuls Z benötigt, ist es unter der Voraussetzung einer niederohmigen Zählimpulsquelle beim Aufbau einer Zählkette nach F i g. 8 zweckmäßig, als erste Stufe der Zählkette ein T-Flip-Flop nach F i g. 4 einzusetzen und für alle weiteren Stufen solche nach F i g. 6.Since the T-flip-flop according to the F i g. 4 that deliver the counting pulses Z. Source loaded twice as much as the T-flip-flop according to FIG. 6, on the other hand but does not require an inverted counting pulse Z, it is provided that one low-resistance counting pulse source when building a counting chain according to FIG. 8 appropriate, as the first stage of the counting chain a T-flip-flop according to F i g. 4 and for all further stages are those according to FIG. 6th

Claims (6)

Patentansprüche: 1. Logische Schaltung mit ODER-Eingängen und NOR-Eingängen, die aus den ODER-verknüpften und NOR-verknüpften Eingangssignalen zusammen durch eine weitere ODER/NOR-Verknüpfung, das an einem ersten Ausgang stehende Ausgangssignal und daß an einem zweiten Ausgang stehende negierte Ausgangssignal bildet, nach Patentanmeldung P 1246027.4-31 (deutsche Auslegeschrift 1246 027), gekennzeichnet durch folgende ihrer Ausbildung als T-Flip-Flop dienenden Merkmale: Der zweite Ausgang (Q3) ist mit einem der NOR-Eingänge verbunden; einem der ODER-Eingänge ist eine UND-Schaltung (2) vorgeschaltet; der erste Ausgang (Q 1) ist mit einem ersten Eingang der UND-Schaltung verbunden; eine Zählimpulse führende Leitung (Z) ist mit einem zweiten Eingang der UND-Schaltung und mit einem weiteren der NOR-Eingänge verbunden; die Dauer der Zählimpulse ist kleiner als die Umschaltzeit der logischen Schaltung einschließlich derjenigen der UND-Schaltung. Claims: 1. Logical circuit with OR inputs and NOR inputs, the OR-linked and NOR-linked input signals together another OR / NOR link, the output signal at a first output and that at a second output forms a negated output signal, according to patent application P 1246027.4-31 (German Auslegeschrift 1246 027), characterized by the following Features that serve as a T-flip-flop: The second output (Q3) is connected to one of the NOR inputs; one of the OR inputs is an AND circuit (2) upstream; the first output (Q 1) is connected to a first input of the AND circuit tied together; a line (Z) carrying counting pulses is connected to a second input of the AND circuit and connected to another of the NOR inputs; the duration of the counting pulses is less than the switching time of the logic circuit including that the AND circuit. 2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die UND-Schaltung aus einer ersten Verknüpfungsschaltung (2 in F i g. 4) mit ODER-Eingängen und NOR-Eingängen besteht, welche aus ihren ODER- und NOR-verknüpften Eingangssignalen durch eine weitere ODER/NOR-Verknüpfung das an ihrem einen Ausgang (Q 2) stehende Ausgangssignal und daß an ihrem anderen Ausgang (Ö2) stehende negierte Ausgangssignal bildet, daß der erste Ausgang (Q 1) mit einem ODER-Eingang und die Zählimpulse führende Leitung (Z) mit einem NOR-Eingang der ersten Verknüpfungsschaltung (2) verbunden sind und daß der zweite Ausgang der ersten Verknüpfungsschaltung (Q2) mit dem ODER-Eingang verbunden ist. 2. Logic circuit according to claim 1, characterized in that that the AND circuit from a first logic circuit (2 in FIG. 4) with OR inputs and NOR inputs, which consist of their OR and NOR linked Input signals through another OR / NOR link that at their one output (Q 2) standing output signal and that at its other output (Ö2) standing negated Output signal forms that the first output (Q 1) with an OR input and the Line (Z) carrying counting pulses to a NOR input of the first logic circuit (2) are connected and that the second output of the first logic circuit (Q2) is connected to the OR input. 3. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die UND-Schaltung aus einer ersten Verknüpfungsschaltung (2 in F i g. 6) mit ODER-Eingängen und NOR-Eingängen besteht, welche aus ihren ODER- und NOR-verknüpften Eingangssignalen zusammen durch eine weitere ODER/NOR-Verknüpfung das an ihrem einen Ausgang (Q 2) stehende Ausgangssignal und das an ihrem anderen Ausgang (Q2) stehende negierte Ausgangssignal bildet, daß der erste Ausgang (Q 1) mit einem ODER-Eingang der ersten Verknüpfungsschaltung (2) verbunden ist und daß eine zu den Zählimpulsen negierte Zählimpulse führende Leitung vorgesehen ist, die mit einem weiteren der ODER-Eingänge der ersten Verknüpfungsschaltung (2) verbunden ist, daß an wenigstens einem der NOR-Eingänge der ersten Verknüpfungsschaltung eine dem Wert logisch 1 entsprechende Spannung anliegt und daß der zweite Ausgang der ersten Verknüpfungsschaltung mit dem ODER-Eingang verbunden ist. 3. Logic circuit according to claim 1, characterized characterized in that the AND circuit consists of a first logic circuit (2 in Fig. 6) with OR inputs and NOR inputs, which consist of their OR and NOR-linked input signals through another OR / NOR link the output signal at its one output (Q 2) and the negated output signal at its other output (Q2) forms that the first output (Q 1) with an OR input of the first logic circuit (2) is connected and that a line leading to the counting pulses negated counting pulses is provided with another of the OR inputs of the first logic circuit (2) that is connected to at least one of the NOR inputs of the first logic circuit a voltage corresponding to the value logic 1 is applied and that the second output the first logic circuit is connected to the OR input. 4. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen der die Zählimpulse führenden Leitung (Z) und dem NOR-Eingang oder in der Verbindungsleitung des ersten Ausganges (Q 1) mit dem ersten Eingang der UND-Schaltung ein Verzögerungselement (3) liegt, das die ihm zugeleiteten Signale um wenigstens eine Zeit, die der halben Impulsanstiegszeit der Ausgangssignale entspricht, verzögert wieder abgibt. 4. Logic circuit according to claim 1, characterized in that between the line (Z) carrying the counting pulses and the NOR input or in the connecting line of the first output (Q 1) to the first input of the AND circuit, a delay element (3) is that the signals supplied to it are delayed again by at least a time corresponding to half the pulse rise time of the output signals. 5. Logische Schaltung nach Anspruch 1 und einem oder mehreren der Ansprüche 2 bis 4, gekennzeichnet durch ihre Verwendung als Zählstufe (4, 5). 5. Logical Circuit according to Claim 1 and one or more of Claims 2 to 4, characterized through their use as a counting stage (4, 5). 6. Logische Schaltung nach Anspruch 3, gekennzeichnet durch ihre Verwendung als Zählstufe (4, 5) zum Aufbau eines Zählers, dessen Zählstufen kettenartig hintereinandergeschaltet sind, unter Verbindung des Ausganges der UND-Schaltung einer Zählstufe mit dem zweiten Eingang der UND-Schaltung und dem NOR-Eingang der der betreffenden Zählstufe (4) folgenden Zählstufe (5), derart, daß die erste Verknüpfungsschaltung Signale abgibt, deren Amplitude und/ oder Zeitdauer zur Durchschaltung einer ihr nachgeschalteten Zählstufe nicht ausreichen, daß der ersten Verknüpfungsschaltung (2) zur Impulsregeneration ihrer Ausgangssignale eine zweite gleichartige Verknüpfungsschaltung nachgeschaltet ist, derart, daß der erste Ausgang der ersten Verknüpfungsschaltung (2) an einen ODER-Eingang der zweiten Verknüpfungsschaltung und der zweite Ausgang der ersten Verknüpfungsschaltung an einen NOR-Eingang der zweiten Verknüpfungsschaltung geführt sind.6. Logical circuit according to claim 3, characterized by their use as a counting stage (4, 5) for setting up a counter, the counting stages of which are connected in a chain, with the connection of the Output of the AND circuit of a counting stage with the second input of the AND circuit and the NOR input of the counting stage (5) following the relevant counting stage (4), in such a way that the first logic circuit emits signals whose amplitude and / or the time to switch through a downstream counting stage is not sufficient, that the first logic circuit (2) for pulse regeneration of its output signals a second similar logic circuit is connected downstream, such that the first output of the first logic circuit (2) to an OR input of the second Logic circuit and the second output of the first logic circuit a NOR input of the second logic circuit are performed.