DE1259124B - Anordnung zur Fehlerkorrektur und -anzeige - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

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DEUTSCHES -00^WWS PATENTAMT

AUSLEGESCHRIFT

Int. CL:

G06f

Deutsche Kl.: 42 m3 -11/10

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

J 22823 IX c/42 m3
12. Dezember 1962
18. Januar 1968

Die Erfindung bezieht sich auf eine Anordnung zur Fehlerkorrektur und -anzeige für Datenübertragungskanäle, in denen die Binärziffer Null durch Signale der einen und die Binärziffer Eins durch Signale der anderen Polarität dargestellt werden, mit Schwellwertschaltungen, die bei Fehlen einer vorgegebenen, polaritätsunabhängigen Signalamplitude in einer Bitstelle ein Löschsignal als Anzeige für ein fehlerhaftes Bit liefern, und mit Paritätsanzeigeschaltungen, die aus dem zu prüfenden Bitstellenbereich Paritätssignale ableiten, die mit den Löschsignalen zu Korrektursignalen verknüpft werden.

Es sind Fehlerkorrekturcodes für die Übertragung von Informationen bekannt, die durch die An- oder Abwesenheit eines elektrischen Signals bestimmter Polarität dargestellt werden. In binären Übertragungssystemen ist es leicht möglich, daß bei der Übertragung einer binären Eins durch Rauschen oder andere Störeffekte von der Empfangsstation keine binäre Eins, sondern statt dessen eine binäre Null ao empfangen wird. In gleicher Weise kann eine binäre Null in eine binäre Eins verfälscht werden. Ein solcher Übertragungskanal kann als symmetrischer binärer Kanal aufgefaßt werden, da in ihm eine fehlerhafte Information als das Komplement der Ursprunglieh gesendeten Information empfangen wird. Bei den bekannten Fehlerkorrekturcodes ist es erforderlich, daß jedem der Datenbits eines zu prüfenden Bitstellenbereiches mindestens zwei redundante Paritätsprüfbits zugeordnet sein müssen, die gemeinsam die fehlerhafte Bitstelle bezeichnen, die daraufhin durch einfache Komplementierung korrigiert wird.

So ist beispielsweise eine Anordnung bekanntgeworden, bei der gemeinsam mit vier der eigentlichen Informationsdarstellung dienenden Datenbits drei redundante Paritätsbits verwendet werden, wobei jedem Datenbit mindestens zwei Paritätsbits entsprechen (Neue Technik im Büro, Heft 10, 1959, S. 246 und 247). Die Codierung ist so gewählt, daß die bei einer Prüfung jeweils ermittelten Paritätsanzeigesignale in Kombination eine Prüfzahl ergeben, welche die fehlerhafte Bitstelle bezeichnet, die daraufhin durch Komplementierung korrigiert werden kann. Diese Anordnung gestattet trotz der hohen Redundanz nur die Korrektur einfacher Fehler. Durch Er-Weiterung des gleichen Prinzips auf einen Code, der aus vier Datenbitstellen und vier redundanten Paritätsprüfstellen besteht, können außer der Korrektur einfacher Fehler noch Doppelfehler angezeigt werden.

Bei einer anderen bekannten Anordnung wird einem Stellenbereich von neun Datenbits ein redundanter Prüfbereich von sieben Paritätsbits zugeordnet Anordnung zur Fehlerkorrektur und -anzeige

Anmelder:

International Business Machines Corporation,

Armonk, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

7030 Böblingen, Sindelfinger Str. 49

Als Erfinder benannt:

David Trent Brown, Waplingers Falls, N. Y.;
Paul Wen Woo, Poughkeepsie, N. Y. (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 14. Dezember 1961
(159 282)

(USA.-Patente 2 954432 und 2 954433). Mit den Paritätsbits werden sieben Paritätsprüf gruppen zu je vier Bitstellen gebildet, von denen die Gruppen 1 bis 3 und 4 bis 7 jeweils die gleichen Datenbitstellen umfassen, so daß jedes Datenbit den Paritätsbits zweier Paritätsprüfgruppen zugeordnet ist. An der Empfangsstation werden die Paritätszustände der einzelnen Paritätsprüfgruppen ermittelt. Wenn in zwei Paritätsprüfgrappen eine fehlerhafte Parität auftritt, wird das in diesen Gruppen gemeinsam vorhandene Datenbit korrigiert, indem es komplementiert wird. Mit dieser Anordnung können auch Doppelfehler korrigiert und Dreifach- oder Mehrfachfehler angezeigt werden. Eine ähnliche Anordnung, bei der jedoch die Paritätsbits mit den Datenbits ineinandergeschachtelt übertragen werden, ist in »Bell Laboratories Record«, Juni 1959, S. 213 bis 217, beschrieben. Auch hier dienen jeweils zwei sich überlappende Paritätsprüfgruppen zur Selektion der zu korrigierenden Bitstelle.

Eine andere Methode zur Übertragung von binären Informationen besteht in der Wahl eines Übertragungskanals, auf dem die eine binäre Eins darstellenden Signale einem ersten Signaltyp und die eine

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binäre Null darstellenden Signale einem zweiten Si- zahl Datenbits ist das Redundanzbit Null, und bei gnaltyp angehören. Die beiden Signaltypen können einer ungeraden Anzahl ist es Eins, so daß sich stets durch Signale entgegengesetzter Polarität realisiert eine gerade Anzahl aller Bits- eines zu übertragenden werden. Ein Beispiel hierfür stellt die aus der Ma- Zeichens ergibt.

gnetaufzeichnungstechnik bekannte Phasenmodula- 5 Gemäß der eingangs erwähnten Literaturstelle tion dar, bei der eine binäre Eins durch einen Signal- »Proceedings of the IRE«, Juli 1957, S. 963, kann wechsel von Minus nach Plus und eine binäre Null ein einzelnes Paritätsbit auch für die Korrektur eines durch einen Signalwechsel von Plus nach Minus oder Einzelfehlers in einem über einen binären Löschkanal umgekehrt dargestellt wird. In einem solchen Kanal übertragenen Informationszeichen benutzt werden. ist ein Fehler durch Komplementierung der binären io Da die Lokalisierung der fehlerhaften Information Signale normalerweise nicht möglich. Die einzige durch Amplitudenabfühlung der Einzelsignale erwahrscheinliche Fehlermöglichkeit ist die Aus- folgt, kann beispielsweise ein Geradzahligkeitsbit zur löschung eines ein Bit darstellenden Signals durch Wiederherstellung des fehlerhaften Bits verwendet Rauschen oder andere Störeffekte, so daß die Emp- werden. Aus dem fehlerhaften Bit kann eine binäre fangseinrichtung dieses Signal weder als binäre Eins 15 Eins oder eine binäre Null gemacht werden, je nachnoch als binäre Null identifizieren kann. Diese Kanal- dem, ob das Redundanzbit eine ungerade oder gerade art kann daher als binärer Löschkanal bezeichnet Bitzahl anzeigt. Wenn eine ungerade Anzahl binärer werden. Einsen zur Anzeige kommt, wird aus dem fehlerhaf-

Es ist für einen derartigen Übertragungskanal be- ten Bit eine binäre Eins gemacht, um die gewünschte kannt, ein Geradzahligkeitsbit in Verbindung mit von 20 gerade Anzahl zu erhalten.

den Bitstellen zugeordneten Schwellwertschaltungen Die Sicherheit eines derartigen Fehlerkorrektur-

erzeugten, die Löschung eines Bits anzeigenden Si- systems kann durch die Verwendung zweier Geradgnalen zur Fehlerkorrektur zu benutzen, wobei durch zahligkeitsbits verbessert werden, indem eines von die eine Löschung anzeigenden Signale der Ort (Bit- diesen als Paritätsbit für die ungeraden Bitstellen stelle) des Fehlers und durch das Geradzahligkeits- 25 eines Zeichens und das andere für die geraden Bitsignal (Paritätssignal) der Ziffernwert des ausgelösch- stellen des gleichen Zeichens benutzt wird. In diesem ten Bits bestimmt werden (Proceedings of the IRE, Fall kann die Löschung eines ungeradstelligen Bits in Juli 1957, S. 969 und 970). Die Sicherheit dieser An- einem Zeichen durch das eine Paritätsbit und die Ordnung hat sich jedoch als nicht genügend erwiesen, Löschung eines geradstelligen Bits im gleichen Zeida mit ihr lediglich Einzelfehler erfaßbar sind. 30 chen durch das andere Paritätsbit in einer Weise kor-

Aufgabe der vorliegenden Erfindung ist es, eine rigiert werden, wie es vorausgehend für die Verweneinfache Fehlerkorrektur- und Anzeigeanordnung für dung eines einzelnen Paritätsbits angegeben wurde, einen Übertragungskanal der zuletzt erwähnten Art Durch die Verwendung von zwei Paritätsbits kann anzugeben, die leistungsfähiger ist als die bekannten ein Einzelfehler korrigiert werden. Außerdem ist Anordnungen, d. h. eine größere Korrekturleistung 35 auch ein Doppelfehler korrigierbar, der durch je bei kleiner Coderedundanz aufweist. Bei einer An- einen Einzelfehler in einem gerad- und einem unordnung der eingangs erläuterten Art wird dies im geradstelligen Bit erzeugt wurde. Die Korrektur eines wesentlichen dadurch erreicht, daß der zu prüfende Doppelfehlers in der ungeradstelligen Bitgruppe oder Bitstellenbereich so in Paritätsprüfgruppen unterteilt in der geradstelligen Bitgruppe wäre jedoch nicht ist, daß nur ein Teil der Bitstellen mehreren Paritäts- 40 möglich.

prüfgruppen gemeinsam angehört, daß die Bitstellen- Das Codierschema gemäß F i g. 1 macht maximal

Löschsignale durch Oder-Verknüpfungen zu Lösch- von zwei Paritätsbits Gebrauch. Ein Zeichen enthält signalgruppen zusammengefaßt sind, von denen je zehn Bits, die sich aus zwei Paritätsbits C1 und Cl eine aus allen Bitstellen einer Paritätsprüfgruppe be- und acht Datenbits zusammensetzen. Dieses Zeichen steht, die dieser allein angehören, und eine weitere 45 kann nach dem Phasenmodulationsverfahren auf Maaus allen Bitstellen besteht, die mehreren Paritäts- gnetband aufgezeichnet werden. Aus der Matrix nach prüfgruppen gemeinsam sind, und daß die Gruppen- F i g. 1 ist ersichtlich, in welcher Zuordnung die Löschsignale mit den Paritätssignalen der Paritäts- Paritätsbits zu den Datenbits stehen, um die Gleichprüfgruppen in einer logischen Schaltung zu den zahligkeit einer bestimmten Kombination von Bits Löschsignalgruppen zugeordneten Korrektursignalen ₅₀ eines Zeichens zu bilden. Das Paritätsbit Cl wird erverknüpft werden, die mit den Löschsignalen der zur _zeugi und übertragen als Paritätsbit der Binärinforbetreffenden Löschsignalgruppe gehörigen Bitstellen mation auf den Kanälen 1, 2, 4, S, 7 und 8, während durch Und-Verknüpfung zu Bitstellen-Korrektur- das Paritätsbit C 2 die gleiche Funktion für die Kasignalen vereinigt werden. näle t, 3, 4, 6 und 7 hat.

Weitere vorteilhafte Ausgestaltungen der Erfindung 55 Die Symbole Cl' und C 2' stellen die Kontrollbits sind aus den Ansprüchen in Verbindung mit einem dar, die als Ergebnis einer Geradzahligkeitsprüfung nachfolgend an Hand von Zeichnungen erläuterten des vom Band gelesenen Zeichens in der Korrektur-Ausführungsbeispiel ersichtlich. Es zeigt einrichtung gebildet worden sind. Ist das Zeichen

F i g. 1 eine binäre Matrix zur Darstellung des in richtig vom Band empfangen worden, wird bei einer der erfindungsgemäßen Anordnung verwendeten 60 Geradzahligkeitsprüfung der Datenbits und der zuge-Codes zur Zeichendarstellung und hörigen Paritätsbits Cl und Cl eine binäre Null als

Fig. 2 ein Blockschaltbild einer Fehlerkorrektur- Paritätssignale bzw. Kontrollbits Cl' und CT bilden, und -anzeigeanordnung gemäß der Erfindung! Wenn ein Geradzahligkeitsfehler auftritt, nimmt das-

In einem beliebigen Übertragungskanal kann ein jenige der Kontrollbits C1' und Cl', das dem Kanal Fehler durch die Verwendung eines einzelnen Redun- 65 zugeordnet ist, in dem der Fehler auftritt, den Binärdanz- oder Geradzahligkeitsbits erkannt werden. Ein wert Eins an. Wenn Fehler in den Kanälen beider solches Bit gibt eine Aussage über die binären Einsen Kontrollbits auftreten, erhalten diese gemeinsam den innerhalb einer Information. Bei einer geraden An- Wert Eins.

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Nach der bekannten Technik der Fehlererkennung Eingänge eine binäre Eins oder beide Eingänge eine und -korrektur wird ein Fehler in irgendeinem der binäre Null, so ist auch das Ausgangssignal eine Datenbits durch das koinzidente Auftreten mehrerer binäre Null. Die Ausgangssignale der Exklusiv-Oder-Kontrollbits erkannt und korrigiert, wozu jedem Da- Schaltungen 13 bis 20 gelangen über Und-Schaltuntenbit wenigstens zwei Kontrollbits zugeordnet sein 5 gen 60 bis 68 zu einem Ausgabespeicher 21.
müssen. Aus Fig. 1 ist ersichtlich, daß dies bei der Die Eingangssignale auf Leitungen 10 werden Anordnung gemäß der Erfindung nicht der Fall ist. außerdem zu einer Schwellwertschaltung 25 geleitet, Hier kann für unterschiedliche Fehlerbedingungen die für jede Bitstelle eine für sich bekannte Schwelldie gleiche Kontrollbitkombination auftreten. Zum wertstufe enthält. Diese Schwellwertstufen prüfen die Beispiel erzeugt ein Fehler in der Bitstelle 2 eine io Amplitude der Bitsignale, so daß für jedes empfanbinäre Eins für Cl' und eine binäre Null für C 2'. Die gene Zeichen auf den Bitstellen zugeordneten Ausgleichen Werte für Cl' und Cl' werden aber erhal- gangsleitungen der Schaltung 25 ein Ausgangssignal ten, wenn z. B. die Bitstelle 8 fehlerhaft ist. erzeugt wird, wenn eines der dem Zeichen angehören-

Gegenüber dem vorausgehend erläuterten Fall, den Bits nicht den vorgeschriebenen Amplitudenwert wonach zwei Kontrollbits zur Anzeige der Gerad- 15 aufweist. Ein Ausgangssignal auf einer der Ausgangszahligkeit der geradstelligen oder der ungeradstelligen leitungen der Schwellwertschaltung 25 zeigt somit Bits verwendet werden, wird die Wirksamkeit zweier keinen Binärwert, sondern lediglich das Fehlen eines Kontrollbits bei einer Zuordnung nach der Code- oder mehrerer korrekter Bits an.
matrix von F i g. 1 durch eine zusätzliche Untertei- Die Ausgänge der Schwellwertschaltung 25 sind lung in drei Bitgruppen Cl, 2, 5, 8; C2 3, 6 und 1, 20 mit einer Alarmeinrichtung 26 verbunden. Diese bil-4, 7 wesentlich erhöht. Im Gerade-Ungerade-Fall det eine logische Verknüpfung aller auf den Auswar es z. B. unmöglich, einen Doppelfehler in den gangsleitungen der Schwellwertschaltung 25 auftre-Kanälen 1 und 3 zu korrigieren. Mit der Matrix von tenden Löschsignale zu Bitgruppen-Löschsignalen Fig. 1 wird jedoch ein Fehler in den Kanälen 1 Gl, G2 und G3. Die Art der Verknüpfung ist aus und 3 eine unterschiedliche Kombination Kontroll- 25 F i g. 1 ersichtlich. Eine andere Funktion der Alarmbits Cl' und C 2' erzeugen, die als Korrekturkrite- einrichtung 26 ist es, einen Ausgangsimpuls auf einer rium dienen kann. Die Anzahl der unkorrigierbaren Leitung 70 zu erzeugen, wenn ein unrichtiges Muster Doppelfehler wird daher reduziert. Die einzige Art von Bitlöschungen auftritt. Dies ist der Fall, wenn der Doppelfehlerkombination, die nicht korrigiert mehr als eine Bitlöschung für eine bestimmte Bitwerden kann, ist der Fall, daß ein Doppelfehler in 30 gruppe angezeigt wird oder wenn drei Bitlöschungen zwei Bits in einer einzigen der vorerwähnten Bitgrup- auftreten, so daß alle drei Bitgruppen einen Fehler pen auftritt. anzeigen. Der Ausgang der Alarmeinrichtung 26 mel-

F i g. 3 gibt den logischen Aufbau einer Einrichtung det über Leitung 70 an eine geeignete Steuereinrichzur Fehlerkorrektur für einen binären Löschkanal an. tung, daß ein nicht korrigierbarer Fehler vorliegt. Ein aus zehn Bits bestehendes binäres Zeichen wird 35 Ferner werden die Ausgangssignale der Alarmeinüber ein Kabel 10 empfangen, das z. B. aus Übertra- richtung 26 über einen Inverter 27 und eine Torschalgungsleitungen von den Magnetköpfen einer Magnet- tung 28 den Und-Schaltungen 60 bis 68 zugeführt, bandeinheit bestehen kann. Der binäre Löschkanal um diese bei Auftreten unkorrigierbarer Fehler zu ergibt sich aus der Verwendung einer als Phasen- sperren. Zu einer geeigneten Zeit während eines jeden modulation bekannten Aufzeichnungstechnik, die Si- 40 Korrekturzyklus wird ein Impuls über Leitung 38 gnale unterschiedlicher Polarität für die Binärziffern und Tor 28 zur Durchführung einer Korrektur mittels Eins und Null vorsieht, wobei ein Signal der einen der Und-Schaltungen 60 bis 68 empfangen. Die AusPhase eine binäre Eins und ein Signal der entgegen- gänge der Schwellwertschaltung 25 sind außerdem gesetzten Phase eine binäre Null darstellt. Jedes mit Und-Schaltungen 30 bis 37 verbunden.
Signal hat eine bestimmte Signalstärke bzw. Ampli- 45 Für jedes Zeichen, das in der Speichereinrichtung tude, wenn die Information fehlerlos auf dem Band 11 empfangen wurde, wird eine Geradzahligkeitsaufgezeichnet war. 11 ist eine geeignete Anzeigevor- prüfung in der Paritätsprüfschaltung 71 durchgeführt, richtung zur Unterscheidung zwischen den entgegen- Die Kontrollbits C Γ und C 2' werden durch eine gesetzten Empfangssignalen auf Leitung 10. Werden Serie Exklusiv-Oder-Schaltungen 40 bis 48 gebildet, elektrische Signale von geeigneter Amplitude und 50 Die Exklusiv-Oder-Schaltungen 40 bis 48 kontrollie-Stromstärke empfangen, so gibt die Anzeigeeinrich- ren die Geradzahligkeit der empfangenen Zeichen in tung 11 das empfangene Zeichen in ein zehnstelliges Übereinstimmung mit der in F i g. 1 gezeigten Matrix. Register ein, indem dessen bistabile Elemente in Ab- Wenn die Geradzahligkeitsprüfung ein richtiges Erhängigkeit von der Phase der empfangenen Signale in gebnis zeigt, wird in den Exklusiv-Oder-Schaltungen einen Eins-Zustand oder in einen Null-Zustand ein- 55 47 bis 48 ein binäres Null-Ausgangssignal erzeugt, gestellt werden. Wird für eine bestimmte Stufe der Ergibt diese Prüfung ein unrichtiges Ergebnis, so Anzeigeeinrichtung 11 das Fehlen eines Signals oder in bilden die Exklusiv-Oder-Schaltungen 47 bis 48 anderer Weise eine fehlerhafte Identität ermittelt, so binary Eins-Ausgangssignale für drei mögliche Fehwird dies durch die Korrektureinrichtung gemäß F i g. 2 lerbedingungen.
in einer noch zu erläuternden Weise registriert. 60 Es ist zu bemerken, daß zu einer Zeit, wenn ein

Nachdem die bistabilen Einrichtungen in der An- bestimmtes empfangenes Bit in der Anzeige- und Zeigeeinrichtung 11 in den binären Eins- oder Null- Speichereinrichtung 11 nicht als Null oder Eins unter-Zustand gebracht worden sind, werden die entspre- scheidbar oder in anderer Hinsicht fehlerhaft ist, der chenden Informationen durch Leitungen 12 zu einer Fall auftreten kann, daß die Schwellwertschaltung 25 Serie von Exklusiv-Oder-Schaltungen 13 bis 20 über- 65 anzeigt, daß ein bestimmtes Bit falsch ist. Wenn jetragen. Eine Exklusiv-Oder-Schaltung erzeugt immer doch die Geradzahligkeitskontrolle erfolgt, wird gedann ein Ausgangssignal, wenn an einem seiner Ein- funden, daß die betreffende Gruppe in Ordnung ist. gänge eine binäre Eins auftritt. Führen hingegen beide In diesem Fall, selbst wenn ein bestimmtes Bit ge-

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löscht worden ist, wird keine Korrektur durchgeführt, chenden Bitgruppe zu korrigieren ist. Es können aber da die Löschung dieses Bits berechtigt war. Ist die Fälle auftreten, in denen die entsprechenden fehler-Notwendigkeit für die Einsetzung eines Bits in eine haften Bitgruppen keine Korrektur erfordern, da bestimmte Bitstelle durch eine Fehlerursache ausge- kein Geradzahligkeitsfehler vorliegt. Diese Situatiolöst worden ist und daraufhin durch eine Gerad- 5 nen sind ähnlich denen, wo ein Geradzahligkeitsfehler zahligkeitskontrolle festgestellt worden, daß keine angezeigt wird, aber keine Bitauslöschung festgestellt Geradzahligkeit vorliegt, da das Kontrollbit C1' oder wurde. Sie sind in einem echten binären Löschkanal C 2' in der Schaltung 71 erzeugt wurde, so wird diese nicht möglich, da hier die binären Informationen Anzeige in den Und-Schaltungen 30 bis 37 kombi- nicht als Komplemente der übertragenen Bits empniert zur Bildung eines entsprechenden Korrektur- io fangen werden können. Eine in für sich bekannter signals als Eingangssignal für eine der Exklusiv-Oder- Weise nach einer Wahrheitstabelle bzw. weitergehend Schaltungen 13 bis 20. nach den bekannten Karnaugh-Tafeln aufgebaute

Beim Aufbau der Schaltung ist zu unterscheiden Schaltung zeigt an, wann eine Fehlerkorrektur durchzwischen Fällen, in denen Geradzahligkeitsfehler und geführt werden kann.

Auslöschungen eine Korrektur erfordern und in 15 Die Wahrheitstabelle und die Karnaugh-Tafeln denen Auslöschungen keine Korrektur notwendig sehen einen minimalen Aufwand an logischen Baumachen. Es kann eine Wahrheitstabelle aufgestellt teilen vor, um eine notwendige Anzeige für eine bewerden, die auf den Permutationen der gebildeten stimmte zu korrigierende Bitgruppe zu erzielen. Die Kontrollbits Cl' und C 2' und Permutationen der logischen Bauteile sind Inverter und Und-Schaltunentsprechenden Bitgruppen-Löschsignale Gl, G2 20 gen, die in Fig. 2 von einem Kästchen50 umfaßt und G 3 basieren. Jede Permutation eines der Kon- werden. Oder-Schaltungen 51, 52 und 53 liefern trollbitsCl' und C 2' wird mit allen möglichen Per- Ausgangssignale Gl-K, G2-K, G3-K, die anzeigen, mutationen der entsprechenden Gruppensignale korn- wenn eine bestimmte entsprechende Bitgruppe kombiniert, um die logische Notwendigkeit zu ermitteln, giert werden soll. Die Gleichungen zur Erreichung wann ein gelöschtes Bit einer bestimmten entspre- 25 der Korrekturlogik lauten wie folgt:

Korrektur Gl-Z = Ct' ■ Ü3~ + Cl' · C2' + CT · C2' ■ ΌΊ; Korrektur G2-K = C2' · Ό3 + UT · C2' + Cl'·ΌΪ'-ΌΙ; Korrektur G3-K = Cl' · ÜI + CZ' · G"2.

Die Begründung für diese Logik wird deutlich, Kombination C1', U2' ein Ausgangssignal im Oderwenn die Gleichungen mit der Matrix nach Fig. 1 Kreis 51, die Kombination Cl', OI, Ul ein solches verglichen werden. Als Beispiel werden die Kanäle 2, im Oder-Kreis 52 und die Kombination Cl', ΌΪ ein 3 und 4 genommen, die den drei möglichen Bitgrup- 35 Ausgangssignal im Oder-Kreis 53 erzeugt. Die tatsächpenGl, G 2 und G 3 angehören. Es wird die Glei- lieh ausgeführten Korrekturen werden jedoch lediglich chung zur Korrektur Gl bzw. Kanal 2 in Uberein- durch die Und-Schaltungen 32 und 33 verursacht, da Stimmung mit F i g. 1 verglichen. Ist das Kontrollbit nur diese durch eine Bit-Löschanzeige von der Cl' erzeugt worden, so ist es unmöglich, zu dieser Schwellwertschaltung 25 entsprechend den Kanälen 3 Zeit zu erkennen, ob der Fehler im Kanal 2 oder 40 und 4 geöffnet werden. Der Ausgang der Oder-Schal-Kanal 4 aufgetreten ist. Wenn aber C1' mit dem tung 51, der anzeigt, daß eine Korrektur in der LöschsignalG3~ erscheint, wird sofort deutlich, daß Gruppe Gl auszuführen ist, wird an den Und-Schalsich der Fehler im Kanal 2 befindet. In der gleichen tungen 31, 34 oder 37 nicht wirksam, da keine dieser Weise wird bei Auftreten der Kontrollbits C1' und Und-Schaltungen durch ein Signal von der Schwell-U 2' in Kombination sofort klar, daß der Kanal 4 45 wertschaltung 25 geöffnet wird, keinen Fehler führt, da sonst das Kontrollbit C 2' Es wurden vorausgehend logische Schaltkreise ererzeugt worden wäre. Eine Korrektur ist daher nur in läutert, die von der Schwellwertschaltung 25 Lösch-Kanal 2 erforderlich. Des weiteren ist es mit der signale und von exklusiven Oder-Schaltungen 47 und Kombination von Kontrollbits CI', C 2' nicht klar, 48 Geradzahligkeits-Fehlersignale empfangen und die ob ein Doppelfehler in den Kanälen 2 und 4 oder nur 50 in bezug auf entsprechende Bitgruppen, welche geein Einzelfehler im Kanal 3 vorliegt. Wird nun CI', löschte Bits aufweisen, durch Bitgruppen-Korrektur-C2' kombiniert mit der Anzeige, daß keine Löschung signale Gl-JC, G2-K, G3~K anzeigen, daß eine Korim Kanal 3 (ü2~) vorliegt, so ist es klar, daß zu die- rektur in exklusiven Oder-Schaltungen 13 bis 20 sem Zeitpunkt ein Doppelfehler in den Kanälen 2 durchzuführen ist. Zu der Zeit, wenn ein Korrektur- und 4 vorliegt, so daß zumindest Kanal 2 zu korrigie- 55 impuls auf Leitung 38 erscheint, empfangen die Exren ist. Die gleiche Ableitung kann daraus für die klusiv-Oder-Schaltungen 13 bis 20 die zu prüfende Forderungen zur Korrektur G 2 gefolgert werden. Die Binärinfonnation von der Anzeigeeinrichtung 11 so-Korrektur ist lediglich auf die Anzeige bezogen, ob wie eventuelle Korrektursignale von einer oder zwei ein Kontrollbit Cl' und ein Nichtlöschsignal für die der Und-Schaltungen 30 bis 37. Wenn ein bestimmtes Gruppe Gl oder ob ein Kontrollbit C 2' und ein 60 Bit als fehlerhafte binäre Eins empfangen wurde und Nichtlöschsignal für die Gruppe G 2 erzeugt wurde. daher eine Korrektur notwendig ist, gelangt von der Es ist hier auf einen Fall hinzuweisen, in dem alle entsprechenden Exklusiv-Oder-Schaltung 13 bis 20 Oder-Schaltungen 51, 52 und 53 eine Anzeige liefern, ein korrigiertes-Null-Ausgangssignal zum Abgabeaber nur zwei dieser Anzeigen an den Und-Schaltun- register 21. Erfordert die fehlerhafte binäre Eins gen 30 bis 37 wirksam werden. Als Beispiel wird die 65 keine Korrektur, so stellt das Ausgangssignal der beBildung von Cl', U2', GI genommen, wonach ein treffenden Exklusiv-Oder-Schaltung die richtige Doppelfehler in den Kanälen 3 und 4 vorliegt. Aus binäre Eins für das Register dar. Ebenso wird eine den obigen Gleichungen ist es ersichtlich, daß die fehlerhafte binäre Null, die eine Korrektur notwendig

macht, eine binäre Eins als Ausgangssignal der Exklusiv-Oder-Schaltungen 13 bis 20 erzeugen bzw. eine binäre Null ohne Korrekturnotwendigkeit eine binäre Null erzeugen.

Nachdem das binäre Zeichen korrigiert in das Ausgaberegister 21 eingegeben worden ist, wird es von einer an eine Leitung 72 angeschlossenen Einrichtung weiterverarbeitet. Die acht Datenbits sind in der üblichen Weise mit einem einzelnen Geradzahligkeitsbit versehen. Dieses Kontrollbit wird in der übliehen Weise durch Serien von Exklusiv-Oder-Schaltungen erzeugt, welche die Ausgangssignale von den Exklusiv-Oder-Schaltungen 13 bis 20 zugeführt erhalten, um anzuzeigen, ob die korrigierten Daten eine gerade oder ungerade Anzahl Bits aufweisen.

Verschiedene Abwandlungen des dargestellten Ausführungsbeispiels der Erfindung sind möglich, ohne dabei den Bereich der Erfindung zu verlassen. Das dargestellte Ausführungsbeispiel sieht die Verwendung von maximal zwei Kontrollbits für ein aus ao zehn Bits bestehendes Zeichen vor. Bei der Verwendung von zwei Kontrollbits, von denen jedes die geraden oder ungeraden Bitstellen kontrolliert, werden nur fünfundzwanzig von fünfundvierzig möglichen Fehlern zur Korrektur erfaßt. Durch Verwendung der Matrix nach F i g. 1 kann mit den beiden gleichen Kontrollbits eine Korrektur von dreiunddreißig von fünfundvierzig möglichen Fehlern durchgeführt werden. Der beschriebene Aufbau kann auch bei einer Matrix Verwendung finden, die drei Kontrollbits verwendet bei einem aus neun Datenbits bestehenden Zeichen. Mit dieser Einrichtung werden einige Doppelfehlerfälle zusätzlich korrigierbar. Es können ferner vier Kontrollbits bei einem achtstelligen Datenbitbereich gebildet werden, wodurch ein Aufbau möglich wird, der die Korrektur aller auftretenden Doppelfehlerkombinationen sowie aller möglichen Einzelfehler gestattet. Bei Verwendung einer Fehlertabelle kann ferner ein Aufbau erreicht werden, der die Korrektur von Dreifachfehlern gestattet.

Es ist zu bemerken, daß die zwei Kontrollbits nach der Matrix von F i g. 1 auch in Verbindung mit zusätzlichen Datenbits verwendet werden können, wobei die entsprechenden Bitgruppen auch eine große Anzahl Bits aufweisen können. Die Hinzufügung von weiteren Datenbits erhöht jedoch die möglichen Fehlerkombinationen, während der Anteil unkorrigierbarer Fehler unverändert bleibt.

Claims (5)

Patentansprüche:

1. Anordnung zur Fehlerkorrektur und -anzeige für Datenübertragungskanäle, in denen die Binärziffer Null durch Signale der einen und die Binärziffer Eins durch Signale der anderen Polarität dargestellt werden, mit Schwellwertschaltungen, die bei Fehlen einer vorgegebenen, polaritätsunabhängigen Signalamplitude in einer Bitstelle ein Löschsignal als Anzeige für ein fehlerhaftes Bit liefern, und mit Paritätsanzeigeschaltungen, die aus dem zu prüfenden Bitstellenbereich Paritätssignale ableiten, die mit den Löschsignalen zu Korrektursignalen verknüpft werden, dadurch gekennzeichnet, daß der zu prüfende Bitstellenbereich so in Paritätsprüfgruppen unterteilt ist, daß nur ein Teil der Bitstellen mehreren Paritätsprüfgruppen gemeinsam angehört, daß die Bitstellen-Löschsignale durch Oder-Verknüpfung (26) zu Löschsignalgruppen (Gl, G2, G3) zusammengefaßt sind, von denen je eine aus allen Bitstellen einer Paritätsprüfgruppe besteht, die dieser allein angehören, und eine weitere aus allen Bitstellen besteht, die mehreren Paritätsprüfgruppen gemeinsam sind, und daß die Gruppen-Löschsignale mit den Paritätssignalen der Paritätsprüfgruppen in einer logischen Schaltung (50) zu den Löschsignalgruppen zugeordneten Korrektursignalen (Gl-K, G2-K, G3-K) verknüpft werden, die mit den Löschsignalen der zur betreffenden Löschsignalgruppe gehörigen Bitstellen durch Und-Verknüpfung (30 bis 37) zu Bitstellen-Korrektursignalen vereinigt werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Paritätsprüfgruppen vorgesehen sind, denen in aufsteigender Stellenfolge je eine Bitstelle gemeinsam und je eine Bitstelle einzeln zugeordnet ist.

3. Anordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die logische Schaltung (50) aus den Paritätssignalen (Cl' und C 2') der beiden Paritätsprüfgruppen und den drei zugehörigen Gruppen-Löschsignalen (Gl, G 2, G 3) Gruppenkorrektursignale (Gl-K, G2-K, G3-K) nach dem Schema

Gl-K = CV · Ό3 + CV · Ü2' + OT · C2' · ΌΊ, Gl-K = C2' · Ü3 + UI' · C2' + CV · Ü2' · Ul, G3-K = CVUI + O2~'· Ol

bildet.

4. Anordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß von der Oder-Schaltung (26) bei Auftreten mehr als eines Fehlers innerhalb einer Löschsignalgruppe oder bei Auftreten von mehr als zwei Fehlern innerhalb des zu prüfenden Bitstellenbereiches ein Alarmsignal zur Anzeige eines nicht korrigierbaren Fehlers erzeugt wird.

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zur Bitkorrektur für jede Bitstelle eine Exklusiv-Oder-Schaltung (13 bis 20) vorgesehen ist, von der ein Eingang an die das Bitstellen-Korrektursignal der gleichen Bitstelle bildende Und-Schaltung (30 bis 37) angeschlossen ist und deren zweiter Eingang das zu korrigierende Eingangssignal zugeführt erhält und deren Ausgangssignal das geprüfte und gegebenenfalls korrigierte Bit darstellt.

In Betracht gezogene Druckschriften:

USA.-Patentschriften Nr. 2 954 432, 2 954 433;

A. P. Speiser, »Digitale Rechenanlagen«,
Springer-Verlag, 1961, S. 259 bis 260;

»Neue Technik im Büro«, 1959, H. 10, S. 244 bis 247;

»Bell Laboratories Record«, Juni 1959, S. 213 bis 217.

Hierzu 1 Blatt Zeichnungen

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