DE112021002392T5 - Arraysubstrat und Anzeigevorrichtung - Google Patents

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Yu Feng
Libin Liu
Jiangnan Lu
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BOE Technology Group Co Ltd
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Abstract

Ein Arraysubstrat wird bereitgestellt. Eine jeweilige Pixeltreiberschaltung des Arraysubstrats umfasst einen Treibertransistor, einen Speicherkondensator und einen Transistor, wobei der Transistor eine Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung einer Vielzahl von zweiten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit einer ersten Kondensatorelektrode des Speicherkondensators verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode eines ersten Rücksetztransistors verbunden ist, aufweist, wobei der Transistor so konfiguriert ist, dass er ein Rücksetzsignal über den ersten Rücksetztransistor empfängt. Eine aktive Schicht des Treibertransistors und eine aktive Schicht des Transistors sind mindestens durch eine Isolierschicht voneinander beabstandet. Die aktive Schicht des Treibertransistors umfasst ein erstes Halbleitermaterial. Die aktive Schicht des Transistors umfasst ein zweites Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet.

Description

  • QUERVERWEIS AUF EINEN VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung ist eine Teilfortsetzung der internationalen Anmeldung Nr. PCT/ CN2021/080326 , eingereicht am 11. März 2021. Jede der vorstehenden Anmeldungen wird hierin durch Bezugnahme in ihrer Gesamtheit für alle Zwecke aufgenommen.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf Anzeigetechnologie, insbesondere auf ein Arraysubstrat und eine Anzeigevorrichtung.
  • STAND DER TECHNIK
  • Organische Leuchtdiode (OLED, Organic Light Emitting Diode) Anzeigen sind heute einer der Hotspots auf dem Gebiet der Flachbildschirmforschung. Im Gegensatz zu Dünnfilmtransistor-Flüssigkristallanzeigen (TFT-LCD), die eine stabile Spannung zur Steuerung der Helligkeit verwenden, wird OLED von einem Treiberstrom angesteuert, der zur Steuerung der Beleuchtung konstant gehalten werden muss. Das OLED-Anzeigefeld umfasst eine Vielzahl von Pixeleinheiten, die mit Pixeltreiberschaltungen konfiguriert sind, die in mehreren Zeilen und mehreren Spalten angeordnet sind. Jede Pixeltreiberschaltung umfasst einen Treibertransistor mit einem Gate-Anschluss, der mit einer Gate-Leitung pro Zeile verbunden ist, und einem Drain-Anschluss, der mit einer Datenleitung pro Spalte verbunden ist. Wenn die Zeile, in der die Pixeleinheit angesteuert wird, eingeschaltet wird, wird der mit dem Treibertransistor verbundene Schalttransistor eingeschaltet, und die Datenspannung wird von der Datenleitung über den Schalttransistor an den Treibertransistor angelegt, so dass der Treibertransistor gibt einen Strom entsprechend der Datenspannung an eine OLED-Vorrichtung aus. Die OLED-Vorrichtung wird angesteuert, um Licht mit einer entsprechenden Helligkeit zu emittieren.
  • KURZDARSTELLUNG
  • In einem Aspekt stellt die vorliegende Offenbarung ein Arraysubstrat bereit, das eine Vielzahl von Pixeltreiberschaltungen und eine Vielzahl von lichtemittierenden Elementen umfasst, die jeweils mit der Vielzahl von Pixeltreiberschaltungen verbunden sind; wobei eine jeweilige Pixeltreiberschaltung einen Treibertransistor, einen Speicherkondensator und einen Transistor umfasst, wobei der Transistor eine Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung einer Vielzahl von zweiten Gate-Leitungen verbunden ist, und einer ersten Elektrode, die mit einer ersten Kondensatorelektrode des Speicherkondensators verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode eines ersten Rücksetztransistors verbunden ist, aufweist, wobei der Transistor so konfiguriert ist, dass er ein Rücksetzsignal über den ersten Rücksetztransistor empfängt; eine aktive Schicht des Treibertransistors und eine aktive Schicht des Transistors mindestens durch eine Isolierschicht voneinander beabstandet sind; die aktive Schicht des Treibertransistors ein erstes Halbleitermaterial umfasst; und die aktive Schicht des Transistors ein zweites Halbleitermaterial umfasst, das sich von dem ersten Halbleitermaterial unterscheidet.
  • Optional umfasst das Arraysubstrat ferner ein erstes Verbindungspad in einer ersten Signalleitungsschicht, wobei das erste Verbindungspad die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors verbindet.
  • Optional ist das erste Verbindungspad mit der zweiten Elektrode des Transistors durch eine erste Durchkontaktierung verbunden, die sich mindestens durch eine Passivierungsschicht erstreckt, und ist mit der zweiten Elektrode des ersten Rücksetztransistors durch eine zweite Durchkontaktierung verbunden, die sich mindestens durch die Passivierungsschicht und die Isolierschicht erstreckt.
  • Optional sind Gate-Elektroden des Transistors und des ersten Rücksetztransistors jeweils mit unterschiedlichen Steuersignalleitungen in unterschiedlichen Schichten verbunden.
  • Optional umfasst die jeweilige Pixeltreiberschaltung ferner den ersten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen ersten Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit der zweiten Elektrode des Transistors verbunden ist, umfasst.
  • Optional umfasst das Arraysubstrat ferner eine Knotenverbindungsleitung in der ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als eine Gate-Elektrode des Treibertransistors fungiert.
  • Optional ist die Knotenverbindungsleitung mit der ersten Elektrode des Transistors durch eine dritte Durchkontaktierung verbunden, die sich mindestens durch eine Passivierungsschicht erstreckt; und die Knotenverbindungsleitung mit der ersten Kondensatorelektrode durch eine vierte Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht erstreckt.
  • Optional umfasst der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode; wobei eine orthografische Projektion der zweiten Kondensatorelektrode auf einem Basissubstrat im Wesentlichen eine orthografische Projektion der ersten Kondensatorelektrode auf dem Basissubstrat bedeckt, mit Ausnahme eines Lochbereichs, in dem ein Teil der zweiten Kondensatorelektrode nicht vorhanden ist; und die vierte Durchkontaktierung sich zumindest durch die Passivierungsschicht und den Lochbereich erstreckt.
  • Optional umfasst das Arraysubstrat ferner eine Hilfskondensatorelektrode; wobei die Knotenverbindungsleitung mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt; und wobei das Arraysubstrat ferner einen Hilfskondensator umfasst, der die Hilfskondensatorelektrode und einen Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen umfasst, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einem Gate-Elektrode eines zweiten Transistors verbunden ist.
  • Optional umfasst der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode; und die Hilfskondensatorelektrode und die zweite Kondensatorelektrode sich in derselben Schicht befinden.
  • Optional kreuzt die Knotenverbindungsleitung in einer vorliegenden Stufe die jeweilige zweite Gate-Leitung über.
  • Optional umfasst die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten auf.
  • Optional befindet sich der erste Zweig in derselben Schicht wie eine zweite Kondensatorelektrode des Speicherkondensators; und der zweite Zweig sich in derselben Schicht wie eine Vielzahl von ersten Rücksetzsignalleitungen befindet, eine jeweilige erste Rücksetzsignalleitung der Vielzahl von ersten Rücksetzsignalleitungen so konfiguriert ist, dass sie ein Rücksetzsignal an die erste Elektrode des Transistors liefert.
  • Optional umfasst das Arraysubstrat ferner eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung in einer vorliegenden Stufe den ersten Zweig und den zweiten Zweig überkreuzt.
  • Optional umfasst die jeweilige Pixeltreiberschaltung ferner einen zweiten Transistor, der eine Gate-Elektrode, die mit einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit der zweiten Elektrode des Transistors und der zweiten Elektrode des ersten Rücksetztransistors verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode eines Treibertransistors verbunden ist, umfasst.
  • Optional befindet sich die jeweilige erste Gate-Leitung in einer anderen Schicht als die jeweilige zweite Gate-Leitung; und die jeweilige erste Gate-Leitung in derselben Schicht wie eine Vielzahl von Rücksetzsteuersignalleitungen ist, wobei eine jeweilige Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen mit einer Gate-Elektrode des ersten Rücksetztransistors verbunden ist.
  • Optional umfasst die jeweilige Pixeltreiberschaltung ferner: den ersten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen ersten Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit der zweiten Elektrode des Transistors verbunden ist, umfasst; und einen zweiten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer nächsten Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen zweiten Rücksetzsignalleitung von einer Vielzahl von zweiten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit einer Anode eines jeweiligen lichtemittierenden Elements der Vielzahl von lichtemittierenden Elemente verbunden ist, umfasst.
  • Optional befinden sich die Vielzahl von ersten Rücksetzsignalleitungen in derselben Schicht wie ein zweiter Zweig der jeweiligen zweiten Gate-Leitung; und die Vielzahl von zweiten Rücksetzsignalleitungen sich in derselben Schicht befinden wie ein erstes Verbindungspad in einer ersten Signalleitungsschicht.
  • Optional umfasst das Arraysubstrat ferner ein zweites Verbindungspad in einer ersten Signalleitungsschicht, wobei das zweite Verbindungspad die erste Elektrode des ersten Rücksetztransistors und eine jeweilige erste Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbindet.
  • Optional ist das zweite Verbindungspad mit der jeweiligen ersten Rücksetzsignalleitung durch eine sechste Durchkontaktierung verbunden, die sich mindestens durch eine Passivierungsschicht erstreckt, und ist mit einer ersten Elektrode des ersten Rücksetztransistors durch eine siebte Durchkontaktierung verbunden, die sich mindestens durch die Passivierungsschicht und die Isolierschicht erstreckt.
  • Optional umfasst die jeweilige Pixeltreiberschaltung ferner einen zweiten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer nächsten Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen zweiten Rücksetzsignalleitung einer Vielzahl von zweiten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit einer Anode eines jeweiligen lichtemittierenden Elements der Vielzahl von lichtemittierenden Elementen verbunden ist, umfasst; und wobei die erste Elektrode des zweiten Rücksetztransistors und eine erste Elektrode eines zweiten Rücksetztransistors in einer benachbarten Pixeltreiberschaltung miteinander verbunden sind und eine einstückige Struktur bilden, wobei die jeweilige Pixeltreiberschaltung und die benachbarte Pixeltreiberschaltung direkt benachbart sind und sich in der vorliegenden Stufe befinden.
  • Optional ist die jeweilige zweite Rücksetzsignalleitung mit der einstückigen Struktur durch eine achte Durchkontaktierung verbunden, die sich mindestens durch eine Passivierungsschicht und die Isolierschicht erstreckt.
  • Optional umfasst das Arraysubstrat ferner eine Lichtabschirmung in einer Lichtabschirmungsschicht; wobei eine orthographische Projektion der Lichtabschirmung auf einem Basissubstrat mindestens 50 % einer orthographischen Projektion einer aktiven Schicht des Treibertransistors auf dem Basissubstrat bedeckt.
  • Optional bedeckt die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50 % einer orthographischen Projektion der ersten Kondensatorelektrode auf dem Basissubstrat.
  • Optional umfasst der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode; und die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50 % einer orthographischen Projektion der zweiten Kondensatorelektrode auf dem Basissubstrat bedeckt.
  • Optional umfasst das Arraysubstrat ferner eine Hilfskondensatorelektrode; wobei die Hilfskondensatorelektrode und ein Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; und die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50 % einer orthographischen Projektion der Hilfskondensatorelektrode auf dem Basissubstrat bedeckt.
  • Optional umfasst das Arraysubstrat ferner eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat zumindest teilweise mit einer orthografischen Projektion der aktiven Schicht des Transistors auf dem Basissubstrat überlappt.
  • Optional umfasst das Arraysubstrat ferner eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; und die Vielzahl von Spannungsversorgungsleitungen; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als Gate-Elektrode des Treibertransistors fungiert; und eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion der Knotenverbindungsleitung auf dem Basissubstrat bedeckt.
  • Optional umfasst das Arraysubstrat ferner ein erstes Verbindungspad in einer ersten Signalleitungsschicht, wobei das erste Verbindungspad die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors verbindet; und eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des ersten Verbindungspads auf dem Basissubstrat bedeckt.
  • Optional umfasst das Arraysubstrat ferner eine Hilfskondensatorelektrode; eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; und eine Vielzahl von Spannungsversorgungsleitungen; wobei die Knotenverbindungsleitung mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht erstreckt; die Hilfskondensatorelektrode und ein Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; und eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion der Hilfskondensatorelektrode auf dem Basissubstrat bedeckt.
  • Optional umfasst das Arraysubstrat ferner eine Vielzahl von Spannungsversorgungsleitungen; wobei eine erste jeweilige Spannungsversorgungsleitung und eine zweite jeweilige Spannungsversorgungsleitung, die jeweils mit einer ersten Pixeltreiberschaltung und einer zweiten Pixeltreiberschaltung verbunden sind, miteinander verbunden sind und eine einstückige Struktur bilden, wobei die erste Pixeltreiberschaltung und die zweite Pixeltreiberschaltung direkt benachbart sind und sich in der vorliegenden Stufe befinden.
  • Optional umfasst das Arraysubstrat ferner eine Hilfskondensatorelektrode; eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; eine Vielzahl von Spannungsversorgungsleitungen; und ein erstes Verbindungspad in der ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als Gate-Elektrode des Treibertransistors fungiert; das erste Verbindungspad verbindet die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors; die Knotenverbindungsleitung ist mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden, die sich mindestens durch eine Passivierungsschicht erstreckt; die Hilfskondensatorelektrode und ein Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; eine orthografische Projektion der einstückigen Struktur auf einem Basissubstrat bedeckt mindestens 50 % einer orthografischen Projektion aktiver Schichten von Transistoren jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat, bedeckt mindestens 50 % einer orthographische Projektion von Knotenverbindungsleitungen jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat, bedeckt mindestens 50 % einer orthographischen Projektion von ersten Verbindungspads jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat und bedeckt mindestens 50 % einer orthografischen Projektion von Hilfskondensatorelektroden jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat.
  • Optional umfasst das Arraysubstrat ferner eine Vielzahl von Datenleitungen; wobei die erste jeweilige Spannungsversorgungsleitung und die zweite jeweilige Spannungsversorgungsleitung zwischen einer ersten jeweiligen Datenleitung und einer zweiten jeweiligen Datenleitung liegen, die jeweils mit der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung verbunden sind.
  • Optional umfasst die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten; der erste Zweig umfasst einen ersten Teil in einem Bereich, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer vorliegenden Stufe und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der vorliegenden Stufe umgeben ist, und einen zweiten Teil außerhalb des Bereichs; der erste Teil ein Teil des ersten Zweigs ist, der aktive Schichten von Transistoren jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen überkreuzt; der erste Teil hat eine erste durchschnittliche Breite entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des ersten Zweigs; der zweite Teil hat eine zweite durchschnittliche Breite entlang der Richtung senkrecht zu der Erstreckungsrichtung des ersten Zweigs; und die erste durchschnittliche Breite größer als die zweite durchschnittliche Breite ist.
  • Optional umfasst das Arraysubstrat ferner eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des ersten Teils auf dem Basissubstrat bedeckt.
  • Optional umfasst die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten; der zweite Zweig umfasst einen dritten Teil in einem Bereich, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer vorliegenden Stufe und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der vorliegenden Stufe umgeben ist, und einen vierten Teil außerhalb des Bereichs; der dritte Teil ist ein Teil des ersten Zweigs, der aktive Schichten von Transistoren jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen überkreuzt; der dritte Teil hat eine dritte durchschnittliche Breite entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des zweiten Zweigs; der vierte Teil hat eine vierte durchschnittliche Breite entlang der Richtung senkrecht zu der Erstreckungsrichtung des zweiten Zweigs; und die dritte durchschnittliche Breite größer als die vierte durchschnittliche Breite ist.
  • Optional umfasst das Arraysubstrat ferner eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des dritten Teils auf dem Basissubstrat bedeckt.
  • Optional sind die entsprechenden Schichten einer ersten Pixelansteuerungsschaltung und die entsprechenden Schichten einer zweiten Pixelansteuerungsschaltung, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, im Wesentlichen spiegelsymmetrisch zueinander.
  • Optional umfasst das erste Halbleitermaterial ein polykristallines Siliziummaterial; und das zweite Halbleitermaterial ein Metalloxid-Halbleitermaterial umfasst.
  • In einem weiteren Aspekt stellt die vorliegende Offenbarung eine Anzeigevorrichtung bereit, die das hierin beschriebene oder durch ein hierin beschriebenes Verfahren hergestelltes Arraysubstrat und eine mit dem Arraysubstrat verbundene integrierte Schaltung umfasst.
  • Figurenliste
  • Die folgenden Zeichnungen sind lediglich Beispiele zur Veranschaulichung gemäß verschiedenen offenbarten Ausführungsformen und sollen den Umfang der vorliegenden Erfindung nicht einschränken.
    • 1 ist eine Draufsicht auf ein Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung.
    • 2 ist ein Schaltplan, der die Struktur einer Pixeltreiberschaltung in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 3A ist ein Diagramm, das die Struktur von zwei benachbarten Pixeltreiberschaltungen in einer gleichen Stufe in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 3B ist ein Diagramm, das die Struktur einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3C ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3D ist ein Diagramm, das die Struktur einer ersten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3E ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3F ist ein Diagramm, das die Struktur einer zweiten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3G ist ein Diagramm, das die Struktur einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3H ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3I ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht und eine zweite dielektrische Zwischenschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3J ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3K ist ein Diagramm, das Durchkontaktierungen, die sich durch eine erste Planarisierungsschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3L ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3M ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3N ist ein Diagramm, das Durchkontaktierungen, die sich durch eine zweite Planarisierungsschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3O ist ein Diagramm, das die Struktur einer Anodenschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 3P ist ein Diagramm, das die Struktur einer Pixeldefinitionsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 4A ist eine Querschnittsansicht entlang einer Linie A-A' in 3A.
    • 4B ist eine Querschnittsansicht entlang einer Linie B-B' in 3A.
    • 4C ist eine Querschnittsansicht entlang einer Linie C-C' in 3A.
    • 4D ist eine Querschnittsansicht entlang einer Linie D-D' in 3A.
    • 4E ist eine Querschnittsansicht entlang einer Linie E-E' in 3A.
    • 5A ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht, einer dritten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 5B ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 5C ist ein Diagramm, das die Struktur einer dritten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 6 ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 7A ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 7B ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 7C ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 8A ist ein Diagramm, das die Struktur einer Knotenverbindungsleitung, eines ersten Verbindungspads, einer Hilfskondensatorelektrode, einer jeweiligen Spannungsversorgungsleitung und einer aktiven Schicht eines Leckstromverhinderungstransistors von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 8B ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht, einer dritten leitenden Schicht und einer jeweiligen Spannungsversorgungsleitung von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 9A ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 9B ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht und einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
    • 10A ist ein Diagramm, das die Struktur von zwei benachbarten Pixeltreiberschaltungen in einer gleichen Stufe in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 10B ist ein Diagramm, das die Struktur einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10C ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10D ist ein Diagramm, das die Struktur einer ersten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10E ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10F ist ein Diagramm, das die Struktur einer zweiten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10G ist ein Diagramm, das die Struktur einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10H ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10I ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht und eine zweite dielektrische Zwischenschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10J ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10K ist ein Diagramm, das Durchkontaktierungen, die sich durch eine erste Planarisierungsschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10L ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10M ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10N ist ein Diagramm, das Durchkontaktierungen, die sich durch eine zweite Planarisierungsschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt.
    • 10O ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt.
    • 11A ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht, einer zweiten Planarisierungsschicht, einer Anodenschicht und einer Pixeldefinitionsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 11B ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 11C ist ein Diagramm, das die Struktur einer zweiten Planarisierungsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 11D ist ein Diagramm, das die Struktur einer Anodenschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 11E ist ein Diagramm, das die Struktur einer Pixeldefinitionsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt.
    • 12 ist ein Zeitdiagramm zum Betreiben einer Anzeigevorrichtung in einer Bildanzeigephase in einigen Ausführungsformen gemäß der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die Offenbarung wird nun genauer unter Bezugnahme auf die folgenden Ausführungsformen beschrieben. Es ist anzumerken, dass die folgenden Beschreibungen einiger Ausführungsformen hier nur zum Zwecke der Veranschaulichung und Beschreibung präsentiert werden. Es ist nicht beabsichtigt, erschöpfend zu sein oder auf die offenbarte genaue Form beschränkt zu sein.
  • Die vorliegende Offenbarung stellt unter anderem ein Arraysubstrat und eine Anzeigevorrichtung bereit, die im Wesentlichen eines oder mehrere der Probleme aufgrund von Beschränkungen und Nachteilen des Standes der Technik vermeiden. In einem Aspekt stellt die vorliegende Offenbarung ein Arraysubstrat bereit. In einigen Ausführungsformen umfasst das Arraysubstrat eine Vielzahl von Pixeltreiberschaltungen und eine Vielzahl von lichtemittierenden Elementen, die jeweils mit der Vielzahl von Pixeltreiberschaltungen verbunden sind. In einigen Ausführungsformen umfasst eine jeweilige Pixeltreiberschaltung einen Treibertransistor, einen Speicherkondensator und einen Leckstromverhinderungstransistor, wobei der Leckstromverhinderungstransistor eine Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung einer Vielzahl von zweiten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit einer ersten Kondensatorelektrode des Speicherkondensators verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode eines ersten Rücksetztransistors verbunden ist, aufweist. Optional sind eine aktive Schicht des Treibertransistors und eine aktive Schicht des Leckstromverhinderungstransistors mindestens durch eine Isolierschicht voneinander beabstandet. Optional umfasst die aktive Schicht des Treibertransistors ein erstes Halbleitermaterial. Optional umfasst die aktive Schicht des Leckstromverhinderungstransistors ein zweites Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet.
  • In dem vorliegenden Arraysubstrat können verschiedene geeignete Pixeltreiberschaltungen verwendet werden. Beispiele für geeignete Treiberschaltungen umfassen 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C und 8T2C. In einigen Ausführungsformen ist die jeweilige der Vielzahl von Pixeltreiberschaltungen eine 8T1C-Treiberschaltung. In dem vorliegenden Arraysubstrat können verschiedene geeignete lichtemittierende Elemente verwendet werden. Beispiele für geeignete lichtemittierende Elemente umfassen organische lichtemittierende Dioden, Quantenpunkt-Lichtemittierende Dioden und Mikro-Lichtemittierende Dioden. Optional ist das lichtemittierende Element eine Mikro-Lichtemittierende Diode. Optional ist das lichtemittierende Element eine organische lichtemittierende Diode, die eine organische lichtemittierende Schicht umfasst.
  • 1 ist eine Draufsicht auf ein Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung. Unter Bezugnahme auf 1 umfasst das Arraysubstrat ein Array von Subpixeln Sp. Jedes Subpixel umfasst eine elektronische Komponente, z. B. ein lichtemittierendes Element. In einem Beispiel wird das lichtemittierende Element von einer jeweiligen Pixeltreiberschaltung PDC getrieben. Das Arraysubstrat umfasst eine Vielzahl von erster Gate-Leitungen GL1, eine Vielzahl von zweiter Gate-Leitungen GL2, eine Vielzahl von Datenleitungen DL, eine Vielzahl von Spannungsversorgungsleitungen Vdd und eine jeweilige zweite Spannungsversorgungsleitung (z. B. eine Niederspannungsversorgungsleitung). Vss). Die Lichtemission in einem jeweiligen Subpixel sp wird durch eine jeweilige Pixeltreiberschaltung PDC getrieben. In einem Beispiel wird ein Hochspannungssignal (z. B. ein VDD-Signal) über die jeweilige Hochspannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen Vdd in die jeweilige Pixeltreiberschaltung PDC eingegeben, die mit einer Anode des lichtemittierenden Elements verbunden ist; ein Niederspannungssignal (z. B. ein VSS-Signal) wird über eine Niederspannungsversorgungsleitung Vss in eine Kathode des lichtemittierenden Elements eingegeben. Eine Spannungsdifferenz zwischen dem Hochspannungssignal (z. B. dem VDD-Signal) und dem Niederspannungssignal (z. B. dem VSS-Signal) ist eine Treiberspannung ΔV, die eine Lichtemission in dem lichtemittierenden Element antreibt.
  • 2 ist ein Schaltplan, der die Struktur einer Pixeltreiberschaltung in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. Unter Bezugnahme auf 2, umfasst die Pixeltreiberschaltung in einigen Ausführungsformen einen Treibertransistor Td; einen Speicherkondensator Cst mit einer ersten Kondensatorelektrode Ce1 und einer zweiten Kondensatorelektrode Ce2; einen ersten Transistor T1 mit einer Gate-Elektrode, die mit einer jeweiligen ersten Gate-Leitung GL einer Vielzahl von ersten Gate-Leitungen verbunden ist, einer ersten Elektrode, die mit einer jeweiligen Datenleitung DL einer Vielzahl von Datenleitungen verbunden ist, und einer zweiten Elektrode, die mit einer ersten Elektrode des Treibertransistors Td verbunden ist; einen zweiten Transistor T2 mit einer Gate-Elektrode, die mit der jeweiligen ersten Gate-Leitung GL einer Vielzahl von ersten Gate-Leitungen verbunden ist, einer ersten Elektrode, die mit einer zweiten Elektrode eines Leckstromverhinderungstransistors und einer zweiten Elektrode eines ersten Rücksetztransistors verbunden ist, und einer zweiten Elektrode, die mit der zweiten Elektrode des Treibertransistors Td und einer ersten Elektrode eines vierten Transistors T4 verbunden ist; einen dritten Transistor T3 mit einer Gate-Elektrode, die mit einer jeweiligen lichtemittierenden Steuersignalleitung em einer Vielzahl von lichtemittierenden Steuersignalleitungen verbunden ist, einer ersten Elektrode, die mit einer jeweiligen Spannungsversorgungsleitung Vdd einer Vielzahl von Spannungsversorgungsleitungen und einem zweiten Kondensatorelektrode Ce2 des Speicherkondensators verbunden ist, und einer zweiten Elektrode, die mit der ersten Elektrode des Treibertransistors Td und der zweiten Elektrode des ersten Transistors T1 verbunden ist; einen vierten Transistor T4 mit einer Gate-Elektrode, die mit der jeweiligen lichtemittierenden Steuersignalleitung em verbunden ist, einer ersten Elektrode, die mit der zweiten Elektrode des Treibertransistors Td und der zweiten Elektrode des zweiten Transistors T2 verbunden ist, und einer zweiten Elektrode, die mit einer Anode eines jeweiligen lichtemittierenden Elements LE verbunden ist; einen ersten Rücksetztransistor Tr1 mit einer Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung rstn in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, und einer ersten Elektrode, die mit einer jeweiligen ersten Rücksetzsignalleitung Vint1 einer Vielzahl von ersten Rücksetzsignalleitungen verbunden ist, und einer zweiten Elektrode, die mit der ersten Elektrode des zweiten Transistors T2 und der zweiten Elektrode des Leckstromverhinderungstransistors Tlp verbunden ist; einen zweiten Rücksetztransistor Tr2 mit einer Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung rst(n+1) in einer nächsten Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, einer ersten Elektrode, die mit einer jeweiligen zweiten Rücksetzsignalleitung Vint2 einer Vielzahl von zweiten Rücksetzsignalleitungen verbunden ist, und einer zweiten Elektrode, die mit der Anode des jeweiligen lichtemittierenden Elements LE und der zweiten Elektrode des vierten Transistors T4 verbunden ist. In einigen Ausführungsformen umfasst die vorliegende Pixeltreiberschaltung ferner einen Leckstromverhinderungstransistor Tlp mit einer Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung GLN einer Vielzahl von zweiten Gate-Leitungen verbunden ist, einer ersten Elektrode, die mit der ersten Kondensatorelektrode Ce1 und der Gate-Elektrode des Treibertransistors Td verbunden ist, und einer zweiten Elektrode, die mit der zweiten Elektrode des ersten Rücksetztransistors Tr1 und der ersten Elektrode des zweiten Transistors T2 verbunden ist. Die zweite Kondensatorelektrode Ce2 ist mit der jeweiligen Spannungsversorgungsleitung und der ersten Elektrode des dritten Transistors T3 verbunden.
  • Die Pixeltreiberschaltung umfasst ferner einen ersten Knoten N1, einen zweiten Knoten N2, einen dritten Knoten N3 und einen vierten Knoten N4. Der erste Knoten N1 ist mit der Gate-Elektrode des Treibertransistors Td, der ersten Kondensatorelektrode Ce1 und der ersten Elektrode des Leckstromverhinderungstransistors Tlp verbunden. Der zweite Knoten N2 ist mit der zweiten Elektrode des dritten Transistors T3, der zweiten Elektrode des ersten Transistors T1 und der ersten Elektrode des Treibertransistors Td verbunden. Der dritte Knoten N3 ist mit der zweiten Elektrode des Treibertransistors Td, der zweiten Elektrode des zweiten Transistors T2 und der ersten Elektrode des vierten Transistors T4 verbunden. Der vierte Knoten N4 ist mit der zweiten Elektrode des vierten Transistors T4, der zweiten Elektrode des zweiten Rücksetztransistors Tr2 und der Anode des lichtemittierenden Elements LE verbunden.
  • Das Arraysubstrat umfasst in einigen Ausführungsformen eine Vielzahl von Subpixeln. In einigen Ausführungsformen umfasst die Vielzahl von Subpixeln ein jeweiliges erstes Subpixel, ein jeweiliges zweites Subpixel, ein jeweiliges drittes Subpixel und ein jeweiliges viertes Subpixel. Optional umfasst ein jeweiliges Pixel des Arraysubstrats das jeweilige erste Subpixel, das jeweilige zweite Subpixel, das jeweilige dritte Subpixel und das jeweilige vierte Subpixel. Die Vielzahl von Subpixeln im Arraysubstrat sind in einem Array angeordnet. In einem Beispiel beinhaltet das Array der Vielzahl von Subpixeln ein sich wiederholendes Array im S1-S2-S3-S4-Format, wobei S1 für das jeweilige erste Subpixel steht, S2 für das jeweilige zweite Subpixel steht, S3 für das jeweilige dritte Subpixel steht und S4 für das jeweilige vierte Subpixel steht. In einem weiteren Beispiel ist das S1-S2-S3-S4-Format ein C1-C2-C3-C4-Format, wobei C1 für das jeweilige erste Subpixel einer ersten Farbe steht, C2 für das jeweilige zweite Subpixel einer zweiten Farbe steht, C3 für das jeweilige dritte Subpixel einer dritten Farbe steht und C4 für das jeweilige vierte Subpixel einer vierten Farbe steht. In einem anderen Beispiel ist das S1-S2-S3-S4-Format ein C1-C2-C3-C2'-Format, wobei C1 für das jeweilige erste Subpixel einer ersten Farbe steht, C2 für das jeweilige zweite Subpixel einer zweiten Farbe steht, C3 für das jeweilige dritte Subpixel einer dritten Farbe steht und C2' für das jeweilige vierte Subpixel der zweiten Farbe steht. In einem anderen Beispiel ist das C1-C2-C3-C2'-Format ein R-G-B-G-Format, in dem das jeweilige erste Subpixel ein rotes Subpixel ist, das jeweilige zweite Subpixel ein grünes Subpixel ist, das jeweilige dritte Subpixel ein blaues Subpixel ist und das jeweilige vierte Subpixel ist ein grünes Subpixel.
  • In einigen Ausführungsformen umfasst eine minimale Wiederholungseinheit der Vielzahl von Subpixeln des Arraysubstrats das jeweilige erste Subpixel, das jeweilige zweite Subpixel, das jeweilige dritte Subpixel und das jeweilige vierte Subpixel. Optional umfasst jedes des jeweiligen ersten Subpixels, des jeweiligen zweiten Subpixels, des jeweiligen dritten Subpixels und des jeweiligen vierten Subpixels den ersten Transistor T1, den zweiten Transistor T2, den dritten Transistor T3, den vierten Transistor T4, den ersten Rücksetztransistor Tr1, den zweiten Rücksetztransistor Tr2, den Leckstromverhinderungstransistor Tlp und den Treibertransistor Td.
  • 3A ist ein Diagramm, das die Struktur von zwei benachbarten Pixeltreiberschaltungen in einer gleichen Stufe in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 3B ist ein Diagramm, das die Struktur einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3C ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3D ist ein Diagramm, das die Struktur einer ersten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3E ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3F ist ein Diagramm, das die Struktur einer zweiten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3G ist ein Diagramm, das die Struktur einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3H ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt. 3I ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht und eine zweite dielektrische Zwischenschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt. 3J ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3K ist ein Diagramm, das Durchkontaktierungen darstellt, die sich durch eine erste Planarisierungsschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt. 3L ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt. 3M ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3N ist ein Diagramm, das Durchkontaktierungen, die sich durch eine zweite Planarisierungsschicht erstrecken, in einem in 3A dargestellten Arraysubstrat darstellt. 3O ist ein Diagramm, das die Struktur einer Anodenschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. 3P ist ein Diagramm, das die Struktur einer Pixeldefinitionsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt.
  • 4A ist eine Querschnittsansicht entlang einer A-A'-Linie in 3A. 4B ist eine Querschnittsansicht entlang einer Linie B-B' in 3A. 4C ist eine Querschnittsansicht entlang einer Linie C-C' in 3A. 4D ist eine Querschnittsansicht entlang einer Linie D-D' in 3A. 4E ist eine Querschnittsansicht entlang einer Linie E-E' in 3A.
  • Unter Bezugnahme auf 3A bis 3P und 4A bis 4E sind in einigen Ausführungsformen entsprechende Schichten einer ersten Pixeltreiberschaltung und entsprechende Schichten einer zweiten Pixeltreiberschaltung, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, im Wesentlichen spiegelsymmetrisch zueinander, z. B. um eine Ebene, die senkrecht zu einer Hauptoberfläche des Arraysubstrats und im Wesentlichen parallel zu den Datenleitungen in 3A verläuft.
  • Unter Bezugnahme auf 3A bis 3P und 4A bis 4E umfasst das Arraysubstrat in einigen Ausführungsformen ein Basissubstrat BS, eine Lichtabschirmungsschicht LSL auf dem Basissubstrat BS, eine Pufferschicht BUF auf einer von dem Basissubstrat BS abgewandten Seite der Lichtabschirmungsschicht LSL, ein erstes Halbleitermaterialschicht SMI,1 auf einer von dem Basissubstrat BS abgewandten Seite der Pufferschicht BUF, eine Gate-Isolierschicht GI auf einer von dem Basissubstrat BS abgewandten Seite der ersten Halbleitermaterialschicht SML1, eine erste leitende Schicht Gate1 auf einer von der ersten Halbleitermaterialschicht SMI,1 abgewandten Seite der Gate-Isolierschicht GI, eine Isolierschicht IN auf einer von der Gate-Isolierschicht GI abgewandten Seite der ersten leitenden Schicht Gate1, eine zweite leitende Schicht Gate2 auf einer von der ersten leitende Schicht Gate1 abgewandten Seite der Isolierschicht IN, eine erste dielektrische Zwischenschicht ILD 1 auf einer von der Isolierschicht IN abgewandten Seite der zweiten leitenden Schicht Gate2, eine zweite Halbleitermaterialschicht SMI,2 auf einer von der zweiten leitenden Schicht Gate2 abgewandten Seite der ersten dielektrischen Zwischenschicht II,D1, eine zweite dielektrische Zwischenschicht ILD2 auf einer von der ersten dielektrischen Zwischenschicht ILD1 abgewandten Seite der zweiten Halbleitermaterialschicht SML2, eine dritte leitende Schicht Gate3 auf einer von der zweiten Halbleitermaterialschicht SML2 abgewandten Seite der zweiten dielektrischen Zwischenschicht II,D2, eine Passivierungsschicht PVX auf einer von der zweiten dielektrischen Zwischenschicht ILD2 abgewandten Seite der dritten leitenden Schicht Gate3, eine erste Signalleitungsschicht SD1 auf einer von der dritten leitenden Schicht Gate3 abgewandten Seite der Passivierungsschicht PVX, eine erste Planarisierungsschicht PLN1 auf einer von der Passivierungsschicht PVX abgewandten Seite der ersten Signalleitungsschicht SD1, eine zweite Signalleitungsschicht SD2 auf einer von der ersten Signalleitungsschicht SD1 abgewandten Seite der ersten Planarisierungsschicht PLN1, eine zweite Planarisierungsschicht PLN2 auf einer von der ersten Planarisierungsschicht PLN1 abgewandten Seite der zweiten Signalleitungsschicht SD2, eine Anodenschicht AD auf einer von der zweiten Signalleitungsschicht SD2 abgewandten Seite der zweiten Planarisierungsschicht PLN2 und eine Pixeldefinitionsschicht PDL auf einer von der zweiten Planarisierungsschicht PLN2 abgewandten Seite der Anodenschicht AD.
  • Unter Bezugnahme auf 2, 3A, 3B und 4A bis 4E, umfasst die Lichtabschirmungsschicht LSL in einigen Ausführungsformen eine Lichtabschirmung LS. Zur Herstellung der Lichtabschirmungsschicht LSL können verschiedene geeignete Materialien und verschiedene geeignete Herstellungsverfahren verwendet werden. Beispielsweise kann ein metallisches Material auf dem Substrat durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) abgeschieden werden. Beispiele für geeignete metallische Materialien zur Herstellung der Lichtabschirmungsschicht LSL umfassen, sind aber nicht beschränkt auf Aluminium, Chrom, Wolfram, Titan, Tantal, Molybdän, Kupfer und Legierungen oder Laminate, die diese enthalten.
  • Unter Bezugnahme auf 2, 3A, 3C und 4A bis 4E umfasst die erste Halbleitermaterialschicht SML1 in einigen Ausführungsformen zumindest aktive Schichten einer Vielzahl von Transistoren der Pixeltreiberschaltung, einschließlich des ersten Transistors T1, des zweiten Transistors T2, des dritten Transistors T3, des vierten Transistors T4, des ersten Rücksetztransistor Tr1, den zweiten Rücksetztransistor Tr2 und den Treibertransistor Td. Optional umfasst die erste Halbleitermaterialschicht SMI,1 ferner mindestens jeweilige Teile von ersten Elektroden einer Vielzahl von Transistoren der Pixeltreiberschaltung, einschließlich des ersten Transistors T1, des zweiten Transistors T2, des dritten Transistors T3, des vierten Transistors T4, des ersten Rücksetztransistors Tr1, den zweiten Rücksetztransistor Tr2 und den Treibertransistor Td. Optional umfasst die erste Halbleitermaterialschicht SMI,1 ferner mindestens jeweilige Teile von zweiten Elektroden einer Vielzahl von Transistoren der Pixeltreiberschaltung, einschließlich des ersten Transistors T1, des zweiten Transistors T2, des dritten Transistors T3, des vierten Transistors T4, des ersten Rücksetztransistors Tr1, den zweiten Rücksetztransistor Tr2 und den Treibertransistor Td. Optional umfasst die erste Halbleitermaterialschicht SML1 aktive Schichten, erste Elektroden und zweite Elektroden einer Vielzahl von Transistoren der Pixeltreiberschaltung, einschließlich des ersten Transistors T1, des zweiten Transistors T2, des dritten Transistors T3, des vierten Transistors T4, des ersten Rücksetztransistor Tr1, den zweiten Rücksetztransistor Tr2 und den Treibertransistor Td. Verschiedene geeignete Halbleitermaterialien können zum Herstellen der ersten Halbleitermaterialschicht SMI,1 verwendet werden. Beispiele für die Halbleitermaterialien zum Herstellen der ersten Halbleitermaterialschicht SML1 umfassen Halbleitermaterialien auf Siliziumbasis, wie etwa polykristallines Silizium, einkristallines Silizium und amorphes Silizium.
  • In 3C ist die Pixeltreiberschaltung auf der linken Seite mit Markierungen versehen, die Komponenten von jedem der Vielzahl von Transistoren (T1, T2, T3, T4, Tr1, Tr2 und Td) in der Pixeltreiberschaltung angeben. Beispielsweise umfasst der erste Transistor T1 eine aktive Schicht ACT1, eine erste Elektrode S1 und eine zweite Elektrode D1. Der zweite Transistor T2 umfasst eine aktive Schicht ACT2, eine erste Elektrode S2 und eine zweite Elektrode D2. Der dritte Transistor T3 umfasst eine aktive Schicht ACT3, eine erste Elektrode S3 und eine zweite Elektrode D3. Der vierte Transistor T4 umfasst eine aktive Schicht ACT4, eine erste Elektrode S4 und eine zweite Elektrode D4. Der erste Rücksetztransistor Tr1 umfasst eine aktive Schicht ACTr1, eine erste Elektrode Sr1 und eine zweite Elektrode Dr1. Der zweite Rücksetztransistor Tr2 umfasst eine aktive Schicht ACTr2, eine erste Elektrode Sr2 und eine zweite Elektrode Dr2. Der Treibertransistor Td umfasst eine aktive Schicht ACTd, eine erste Elektrode Sd und eine zweite Elektrode Dd.
  • Optional die aktiven Schichten (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2 und ACTd), die ersten Elektroden (S1, S2, S3, S4, Sr1, Sr2 und Sd) und die zweiten Elektroden (D1, D2 , D3, D4, Dr1, Dr2 und Dd) der jeweiligen Transistoren (T1, T2, T3, T4, Tr1, Tr2 und Td) befinden sich in derselben Schicht.
  • In einigen Ausführungsformen sind die aktiven Schichten (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2 und ACTd), die ersten Elektroden (S1, S2, S3, S4, Sr1, Se2 und Sd) und die zweiten Elektroden (D1 , D2, D3, D4, Dr1, Dr2 und Dd) der jeweiligen Transistoren (T1, T2, T3, T4, Tr1, Tr2 und Td) in der Pixeltreiberschaltung Teile einer einstückigen Struktur.
  • Unter Bezugnahme auf 3C bilden zweite Rücksetztransistoren (z. B. Tr2) jeweils von einer ersten Pixeltreiberschaltung und einer zweiten Pixeltreiberschaltung, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, eine einstückige Struktur. In einem Beispiel sind erste Elektroden (z. B. Sr2) der zweiten Rücksetztransistoren (z. B. Tr2) jeweils von der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, direkt miteinander verbunden, wodurch die einstückige Struktur gebildet wird. Unter Bezugnahme auf 4E ist die jeweilige zweite Rücksetzsignalleitung Vint2 mit einer einstückigen Struktur, die die erste Elektrode Sr2 des zweiten Rücksetztransistors Tr2 und eine erste Elektrode Sr2' eines zweiten Rücksetztransistors in einer benachbarten Pixeltreiberschaltung umfasst, durch eine achte Durchkontaktierung verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt. Unter Bezugnahme auf 3C und 4E überlappt eine orthografische Projektion der jeweiligen zweiten Rücksetzsignalleitung Vint2 auf dem Basissubstrat BS zumindest teilweise mit einer orthografischen Projektion der einstückigen Struktur auf dem Basissubstrat BS.
  • Unter Bezugnahme auf 2, 3A, 3D und 4A bis 4E umfasst in einigen Ausführungsformen die erste leitende Schicht Gate1 in einigen Ausführungsformen eine Vielzahl von ersten Gate-Leitungen (z. B. eine jeweilige erste Gate-Leitung GL), eine Vielzahl von lichtemittierenden Steuersignalleitungen (z. B. eine jeweilige lichtemittierende Steuersignalleitung em), eine Vielzahl von Rücksetzsteuersignalleitungen (z. B. eine jeweilige Rücksetzsteuersignalleitung rstn in einer vorliegenden Stufe, eine jeweilige Rücksetzsteuersignalleitung rst(n+1) in einer nächsten Stufe) und eine erste Kondensatorelektrode Ce1 des Speicherkondensators Cst. Verschiedene geeignete Elektrodenmaterialien und verschiedene geeignete Herstellungsverfahren können verwendet werden, um die erste leitende Schicht Gate1 herzustellen. Beispielsweise kann ein leitfähiges Material durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) auf dem Substrat abgeschieden und gemustert werden. Beispiele für geeignete leitfähige Materialien zum Herstellen der ersten leitenden Schicht Gate1 umfassen, sind aber nicht beschränkt auf Aluminium, Kupfer, Molybdän, Chrom, Aluminium-Kupfer-Legierung, Kupfer-Molybdän-Legierung, Molybdän-Aluminium-Legierung, Aluminium-Chrom-Legierung, Kupfer-Chrom-Legierung, Molybdän-Chrom Legierung, Kupfer-Molybdän-Aluminium-Legierung und dergleichen. Optional können die Vielzahl von ersten Gate-Leitungen (z. B. die jeweilige erste Gate-Leitung GL), die Vielzahl von lichtemittierenden Steuersignalleitungen (z. B. die jeweilige lichtemittierende Steuersignalleitung em), die Vielzahl von Rücksetzsteuersignalleitungen (z. B. die jeweilige Rücksetzsteuersignalleitung rstn in einer vorliegenden Stufe, die jeweilige Rücksetzsteuersignalleitung rst(n + 1) in einer nächsten Stufe) und die erste Kondensatorelektrode Ce1 des Speicherkondensators Cst befinden sich in derselben Schicht.
  • Wie hierin verwendet, bezieht sich der Begriff „derselbe Schicht“ auf die Beziehung zwischen den Schichten, die gleichzeitig in demselben Schritt gebildet werden. In einem Beispiel befinden sich die Vielzahl von ersten Gate-Leitungen und die erste Kondensatorelektrode Ce1 in einer derselben Schicht, wenn sie als Ergebnis eines oder mehrerer Schritte eines gleichen Musterungsprozesses gebildet werden, der in einer gleichen Materialschicht durchgeführt wird. In einem anderen Beispiel können die Vielzahl von ersten Gate-Leitungen und die erste Kondensatorelektrode Ce1 in einer derselben Schicht gebildet werden, indem gleichzeitig der Schritt zum Bilden der Vielzahl von ersten Gate-Leitungen und der Schritt zum Bilden der ersten Kondensatorelektrode Ce1 durchgeführt werden. Der Begriff „derselbe Schicht“ bedeutet nicht immer, dass die Dicke der Schicht oder die Höhe der Schicht im Querschnitt gleich ist.
  • Unter Bezugnahme auf 2, 3A, 3E und 4A bis 4E umfasst in einigen Ausführungsformen die zweite leitende Schicht Gate2 in einigen Ausführungsformen zumindest Teile einer Vielzahl von zweiten Gate-Leitungen (z. B. einen ersten Zweig GLN_B1), eine Hilfskondensatorelektrode ace und eine zweite Kondensatorelektrode Ce2 des Speicherkondensators Cst. Verschiedene geeignete Elektrodenmaterialien und verschiedene geeignete Herstellungsverfahren können verwendet werden, um die zweite leitende Schicht Gate2 herzustellen. Beispielsweise kann ein leitfähiges Material durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) auf dem Substrat abgeschieden und gemustert werden. Beispiele für geeignete leitfähige Materialien zum Herstellen der zweiten leitenden Schicht Gate2 umfassen, sind aber nicht beschränkt auf Aluminium, Kupfer, Molybdän, Chrom, Aluminium-Kupfer-Legierung, Kupfer-Molybdän-Legierung, Molybdän-Aluminium-Legierung, Aluminium-Chrom-Legierung, Kupfer-Chrom-Legierung, Molybdän-Chrom Legierung, Kupfer-Molybdän-Aluminium-Legierung und dergleichen. Optional befinden sich zumindest Teile der Vielzahl von zweiten Gate-Leitungen (z. B. der erste Zweig GLN_B1), die Hilfskondensatorelektrode ace und die zweite Kondensatorelektrode Ce2 des Speicherkondensators Cst in derselben Schicht.
  • Unter Bezugnahme auf 2, 3A, 3F und 4A bis 4E umfasst die zweite Halbleitermaterialschicht SML2 in einigen Ausführungsformen zumindest eine aktive Schicht des Leckstromverhinderungstransistors Tlp. Optional umfasst die zweite Halbleitermaterialschicht SMI,2 ferner mindestens einen Teil einer ersten Elektrode des Leckstromverhinderungstransistors Tlp. Optional umfasst die zweite Halbleitermaterialschicht SMI,2 ferner mindestens einen Teil einer zweiten Elektrode des Leckstromverhinderungstransistors Tlp. Optional umfasst die zweite Halbleitermaterialschicht SMI,2 die aktive Schicht, die erste Elektrode und die zweite Elektrode des Leckstromverhinderungstransistors Tlp. Bei dem vorliegenden Arraysubstrat befindet sich zumindest die aktive Schicht des Leckstromverhinderungstransistors Tlp in einer Schicht, die sich von zumindest den aktiven Schichten anderer Transistoren der Pixeltreiberschaltung unterscheidet. Verschiedene geeignete Halbleitermaterialien können zum Herstellen der zweiten Halbleitermaterialschicht SMI,2 verwendet werden. Beispiele der Halbleitermaterialien zum Herstellen der zweiten Halbleitermaterialschicht SMI,2 umfassen Halbleitermaterial auf Metalloxidbasis wie Indium-Gallium-Zinkoxid und Halbleitermaterialien auf Metalloxynitridbasis wie Zinkoxynitrid.
  • In 3F ist die Pixeltreiberschaltung auf der linken Seite mit Markierungen versehen, die Komponenten des Leckstromverhinderungstransistors Tlp in der Pixeltreiberschaltung angeben. Beispielsweise umfasst der Leckstromverhinderungstransistor Tlp eine aktive Schicht ACTlp, eine erste Elektrode Slp und eine zweite Elektrode Dlp. Optional befinden sich die aktive Schicht ACTlp, die erste Elektrode Slp und die zweite Elektrode Dlp des Leckstromverhinderungstransistors Tlp in derselben Schicht. Unter Bezugnahme auf 3A, 3C, 3F und 4A bis 4E sind eine aktive Schicht ACTd des Treibertransistors Td und eine aktive Schicht ACT1p des Leckstromverhinderungstransistors Tlp voneinander mindestens durch eine Isolierschicht IN beabstandet; die aktive Schicht ACTd des Treibertransistors Td umfasst ein erstes Halbleitermaterial; und die aktive Schicht ACT1p des Leckstromverhinderungstransistors Tlp umfasst ein zweites Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet.
  • Unter Bezugnahme auf 2, 3A, 3G und 4A bis 4E umfasst in einigen Ausführungsformen die dritte leitende Schicht Gate3 in einigen Ausführungsformen zumindest Teile einer Vielzahl von zweiten Gate-Leitungen (z. B. einen zweiten Zweig GLN_B2) und eine Vielzahl von ersten Rücksetzsignalleitungen (z. B. ein jeweiliges erstes Rücksetzsignalleitung Vint1 in einer vorliegenden Stufe und eine jeweilige erste Rücksetzsignalleitung Vint1(n+1) in einer nächsten Stufe). Verschiedene geeignete Elektrodenmaterialien und verschiedene geeignete Herstellungsverfahren können verwendet werden, um die dritte leitende Schicht Gate3 herzustellen. Beispielsweise kann ein leitfähiges Material durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) auf dem Substrat abgeschieden und gemustert werden. Beispiele geeigneter leitfähiger Materialien zum Herstellen der dritten leitenden Schicht Gate3 umfassen, sind aber nicht beschränkt auf Aluminium, Kupfer, Molybdän, Chrom, Aluminium-Kupfer-Legierung, Kupfer-Molybdän-Legierung, Molybdän-Aluminium-Legierung, Aluminium-Chrom-Legierung, Kupfer-Chrom-Legierung, Molybdän-Chrom Legierung, Kupfer-Molybdän-Aluminium-Legierung und dergleichen. Optional die zumindest Teile einer Vielzahl von zweiten Gate-Leitungen (z. B. der zweite Zweig GLN_B2) und der Vielzahl von ersten Rücksetzsignalleitungen (z. B. die jeweilige erste Rücksetzsignalleitung Vint1 in der vorliegenden Stufe und das jeweilige erste Rücksetzsignal Linie Vint1(n+1) in der nächsten Stufe) befinden sich in derselben Schicht.
  • 9A ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. In einigen Ausführungsformen, unter Bezugnahme auf 9A, umfasst die jeweilige zweite Gate-Leitung GLN den ersten Zweig GLN_B1 und den zweiten Zweig GLN_B2 in zwei unterschiedlichen Schichten. Optional befindet sich der erste Zweig GLN_B1 in der zweiten leitenden Schicht Gate2 und der zweite Zweig GLN_B2 in der dritten leitenden Schicht Gate3. Wie in 3A und 4A gezeigt, überlappt in einigen Ausführungsformen eine orthographische Projektion des ersten Zweigs GLN_B1 auf einem Basissubstrat BS zumindest teilweise mit einer orthographischen Projektion des zweiten Zweigs GLN_B2 auf dem Basissubstrat BS.
  • Unter Bezugnahme auf 2, 3A, 3J und 4A bis 4E umfasst die erste Signalleitungsschicht SD1 in einigen Ausführungsformen eine Vielzahl von zweiten Rücksetzsignalleitungen (z. B. eine jeweilige zweite Rücksetzsignalleitung Vint2 in einer vorliegenden Stufe und eine jeweilige zweite Rücksetzsignalleitung Vint2(n - 1) in einer vorherigen Stufe), eine Knotenverbindungsleitung Cln, ein erstes Verbindungspad cp1, ein zweites Verbindungspad cp2, ein Spannungsverbindungspad VCP und eine Relaiselektrode RE. Verschiedene geeignete leitfähige Materialien und verschiedene geeignete Herstellungsverfahren können verwendet werden, um die erste Signalleitungsschicht SD1 herzustellen. Beispielsweise kann ein leitfähiges Material durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) auf dem Substrat abgeschieden und gemustert werden. Beispiele geeigneter leitfähiger Materialien zum Herstellen der ersten Signalleitungsschicht umfassen, sind aber nicht beschränkt auf Aluminium, Kupfer, Molybdän, Chrom, Aluminium-Kupfer-Legierung, Kupfer-Molybdän-Legierung, Molybdän-Aluminium-Legierung, Aluminium-Chrom-Legierung, Kupfer-Chrom-Legierung, Molybdän-Chrom Legierung, Kupfer-Molybdän-Aluminium-Legierung und dergleichen. Optional sind die Vielzahl von zweiten Rücksetzsignalleitungen (z. B. die jeweilige zweite Rücksetzsignalleitung Vint2 in der vorliegenden Stufe und die jeweilige zweite Rücksetzsignalleitung Vint2(n-1) in der vorherigen Stufe), die Knotenverbindungsleitung Cln, das erste Verbindungspad cp1, das zweite Verbindungspad cp2, das Spannungsverbindungspad VCP und die Relaiselektrode RE befinden sich in derselben Schicht. Indem die Vielzahl von ersten Rücksetzsignalleitungen Vint1 und die Vielzahl von zweiten Rücksetzsignalleitungen Vint2 vorhanden sind, können der erste Rücksetztransistor Tr1 und der zweite Rücksetztransistor Tr2 separat mit unterschiedlichen Rücksetzsignalleitungen verbunden werden. Durch diesen einzigartigen Aufbau kann ein Referenzspannungspegel an der Anode des jeweiligen lichtemittierenden Elements weiter stabilisiert werden, wodurch die Helligkeitsgleichförmigkeit zwischen verschiedenen Perioden eines Bildrahmens stark verbessert wird.
  • In einigen Ausführungsformen verbindet die Knotenverbindungsleitung Cln verschiedene Komponenten der Pixeltreiberschaltung mit dem Knoten N1. Unter Bezugnahme auf 4A verbindet die Knotenverbindungsleitung Cln die erste Elektrode Slp des Leckstromverhinderungstransistors Tlp mit der ersten Kondensatorelektrode Ce1, die als eine Gate-Elektrode des Treibertransistors Td fungiert. Die Knotenverbindungsleitung Cln ist mit der ersten Elektrode Slp des Leckstromverhinderungstransistors Tlp durch eine dritte Durchkontaktierung v3 verbunden, die sich durch die Passivierungsschicht PVX und die zweite dielektrische Zwischenschicht ILD2 erstreckt. Die Knotenverbindungsleitung Cln ist mit der ersten Kondensatorelektrode Ce1 durch eine vierte Durchkontaktierung v4 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht ILD1 und die Isolierschicht IN erstreckt. Die Knotenverbindungsleitung Cln ist mit der Hilfskondensatorelektrode ace durch eine fünfte Durchkontaktierung v5 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht ILD2 und die erste dielektrische Zwischenschicht ILD1 erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3D, 4A, 4B, 4C und 6 ist in einigen Ausführungsformen in einem Lochbereich H ein Teil der zweiten Kondensatorelektrode Ce2 nicht vorhanden. Optional bedeckt eine orthografische Projektion der zweiten Kondensatorelektrode Ce2 auf einem Basissubstrat BS im Wesentlichen eine orthografische Projektion der ersten Kondensatorelektrode Ce1 auf dem Basissubstrat BS, mit Ausnahme eines Lochbereichs H, in dem ein Teil der zweiten Kondensatorelektrode Ce2 nicht vorhanden ist. In einem Beispiel bedeckt die orthographische Projektion der zweiten Kondensatorelektrode Ce2 auf dem Basissubstrat BS vollständig mit einem Rand die orthographische Projektion der ersten Kondensatorelektrode Ce1 auf dem Basissubstrat BS mit Ausnahme des Lochbereichs H, in dem ein Teil der zweiten Kondensatorelektrode Ce2 nicht vorhanden ist. Optional erstreckt sich die fünfte Durchkontaktierung v5 durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, den Lochbereich H und die Isolierschicht IN.
  • In einigen Ausführungsformen, unter Bezugnahme auf 3A, 3E, 3G, 3J und 4A, kreuzt die Knotenverbindungsleitung Cln die jeweilige zweite Gate-Leitung GLN in der vorliegenden Stufe über. 5A ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht, einer dritten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Wie in 5A gezeigt, kreuzt die Knotenverbindungsleitung Cln den ersten Zweig GLN_B1 in der zweiten leitenden Schicht Gate2 und den zweiten Zweig GLN_B2 in der dritten leitenden Schicht Gate3 über.
  • 5B ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 5B umfasst der erste Zweig GLN_B1 einen ersten Teil P1 in einem Bereich, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der gleichen Stufe (z. B. der vorliegenden Stufe) umgeben ist, und einen zweiten Teil P2 außerhalb des Bereichs, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der gleichen Stufe (z. B. der vorliegenden Stufe) umgeben ist. Unter Bezugnahme auf 3A, 3F, 4A und 5B ist der erste Teil P1 ein Teil des ersten Zweigs GLN_B1, der jeweils aktive Schichten von Leckstromverhinderungstransistoren von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) überkreuzt. In einigen Ausführungsformen hat der erste Teil P1 eine erste durchschnittliche Breite w1 entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des ersten Zweigs GLN_B1; der zweite Teil P2 hat eine zweite durchschnittliche Breite w2 entlang der Richtung senkrecht zu der Erstreckungsrichtung des ersten Zweigs GLN_B1; und die erste durchschnittliche Breite w1 ist größer als die zweite durchschnittliche Breite w2.
  • 5C ist ein Diagramm, das die Struktur einer dritten leitenden Schicht und einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 5C umfasst der zweite Zweig GLN_B2 einen dritten Teil P3 in einem Bereich, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der gleichen Stufe (z. B. der vorliegenden Stufe) umgeben ist, und einen vierten Teil P4 außerhalb des Bereichs, der von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der gleichen Stufe (z. B. der vorliegenden Stufe) umgeben ist. Unter Bezugnahme auf 3A, 3F, 4A und 5C ist der dritte Teil P3 ein Teil des zweiten Zweigs GLN_B2, der jeweils aktive Schichten von Leckstromverhinderungstransistoren von zwei direkt benachbarten Pixeltreiberschaltungen und in einer gleichen Stufe (z. B. der vorliegenden Stufe) überkreuzt. In einigen Ausführungsformen hat der dritte Teil P3 eine dritte durchschnittliche Breite w3 entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des zweiten Zweigs GLN_B2; der vierte Teil P4 hat eine vierte durchschnittliche Breite w4 entlang der Richtung senkrecht zu der Erstreckungsrichtung des zweiten Zweigs GLN_B2; und die dritte durchschnittliche Breite w3 ist größer als die vierte durchschnittliche Breite w4.
  • Unter Bezugnahme auf 2, 3A, 3M und 4A bis 4E umfasst die zweite Signalleitungsschicht SD2 in einigen Ausführungsformen eine Vielzahl von Spannungsversorgungsleitungen (z. B. die jeweilige Spannungsversorgungsleitung Vdd), eine Vielzahl von Datenleitungen (z. B. die jeweilige Datenleitung DL) und ein Anodenkontaktpad ACP. Verschiedene geeignete leitfähige Materialien und verschiedene geeignete Herstellungsverfahren können verwendet werden, um die zweite Signalleitungsschicht SD2 herzustellen. Beispielsweise kann ein leitfähiges Material durch einen Prozess der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) auf dem Substrat abgeschieden und gemustert werden. Beispiele geeigneter leitfähiger Materialien zum Herstellen der zweiten Signalleitungsschicht SD2 umfassen, sind aber nicht beschränkt auf Aluminium, Kupfer, Molybdän, Chrom, Aluminium-Kupfer-Legierung, Kupfer-Molybdän-Legierung, Molybdän-Aluminium-Legierung, Aluminium-Chrom-Legierung, Kupfer-Chrom-Legierung, Molybdän Chromlegierung, Kupfer-Molybdän-Aluminium-Legierung und dergleichen. Optional befinden sich die Vielzahl von Spannungsversorgungsleitungen (z. B. die jeweilige Spannungsversorgungsleitung Vdd), die Vielzahl von Datenleitungen (z. B. die jeweilige Datenleitung DL) und das Anodenkontaktpad ACP in derselben Schicht.
  • Unter Bezugnahme auf 2, 3A, 3J und 4D ist in einigen Ausführungsformen die Relaiselektrode RE mit der zweiten Elektrode D4 des vierten Transistors T4 und der zweiten Elektrode Dr2 des zweiten Rücksetztransistors Tr2 durch eine neunte Durchkontaktierung v9 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschichtschicht II,D2, die erste dielektrische Zwischenschichtschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt. Ein Anodenkontaktpad ACP ist mit der Relaiselektrode RE durch eine zehnte Durchkontaktierung v10 verbunden, die sich durch die erste Planarisierungsschicht PLN1 erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3J und 4B ist in einigen Ausführungsformen das Spannungsverbindungspad VCP mit dem dritten Transistor T3 (z. B. mit der ersten Elektrode S3 des dritten Transistors T3) durch eine elfte Durchkontaktierung v11 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschichtschicht II,D2, die erste dielektrische Zwischenschichtschicht II,D 1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt. Die jeweilige Spannungsversorgungsleitung Vdd der Vielzahl von Spannungsversorgungsleitungen ist mit dem Spannungsverbindungspad VCP durch eine zwölfte Durchkontaktierung v12 verbunden, die sich durch die erste Planarisierungsschicht PLN1 erstreckt. Das Spannungsverbindungspad VCP ist mit der zweiten Kondensatorelektrode Ce2 des Speicherkondensators Cst durch eine dreizehnte Durchkontaktierung v13 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht ILD2 und die erste dielektrische Zwischenschicht ILD1 erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3J und 4E ist in einigen Ausführungsformen die jeweilige zweite Rücksetzsignalleitung Vint2 einer Vielzahl von zweiten Rücksetzsignalleitungen mit dem zweiten Rücksetztransistor Tr2 (z. B. mit der ersten Elektrode Sr2 des zweiten Rücksetztransistors Tr2) durch eine achte Durchkontaktierung v8 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt. Die jeweilige zweite Rücksetzsignalleitung Vint2 ist mit einer einstückigen Struktur, die die erste Elektrode Sr2 des zweiten Rücksetztransistors Tr2 und eine erste Elektrode Sr2' eines zweiten Rücksetztransistors in einer benachbarten Pixeltreiberschaltung umfasst, durch eine achte Durchkontaktierung v8 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3J und 4C verbindet in einigen Ausführungsformen das zweite Verbindungspad cp2 die erste Elektrode Sr1 des ersten Rücksetztransistors Tr1 und eine jeweilige erste Rücksetzsignalleitung Vint1 einer Vielzahl von ersten Rücksetzsignalleitungen. Das zweite Verbindungspad cp2 ist mit der jeweiligen ersten Rücksetzsignalleitung Vint1 durch eine sechste Durchkontaktierung v6 verbunden, die sich durch die Passivierungsschicht PVX erstreckt, und ist mit einer ersten Elektrode Sr1 des ersten Rücksetztransistors Tr1 durch eine siebte Durchkontaktierung v7 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3J und 4A verbindet in einigen Ausführungsformen das erste Verbindungspad cp1 die zweite Elektrode Dlp des Leckstromverhinderungstransistors Tlp und die zweite Elektrode Dr1 des ersten Rücksetztransistors Tr1. Das erste Verbindungspad cp1 ist mit der zweiten Elektrode Dlp des Leckstromverhinderungstransistors Tlp durch eine erste Durchkontaktierung v1 verbunden, die sich durch die Passivierungsschicht PVX und die zweite dielektrische Zwischenschicht ILD2 erstreckt, und ist mit der zweiten Elektrode Dr1 des ersten Rücksetztransistors Tr1 und der ersten Elektrode S2 des zweiten Transistors T2 durch eine zweite Durchkontaktierung v2 verbunden, die sich durch die Passivierungsschicht PVX, die zweite dielektrische Zwischenschicht II,D2, die erste dielektrische Zwischenschicht II,D1, die Isolierschicht IN und die Gate-Isolierschicht GI erstreckt.
  • Unter Bezugnahme auf 2, 3A, 3O und 4A bis 4E, umfasst das Arraysubstrat in einigen Ausführungsformen ferner eine Anodenschicht AD.
  • Unter Bezugnahme auf 2, 3A, 3P und 4A bis 4E, umfasst das Arraysubstrat in einigen Ausführungsformen ferner eine Pixeldefinitionsschicht PDL. Die Pixeldefinitionsschicht PDL definiert Subpixelöffnungen SA, durch die Subpixelöffnungen SA lichtemittierende Schichten jeweils mit Anoden in jeweiligen Pixeltreiberschaltungen verbunden sind.
  • 6 ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 6 überlappt eine orthographische Projektion der Hilfskondensatorelektrode ace auf einem Basissubstrat zumindest teilweise mit einer orthographischen Projektion der jeweiligen ersten Gate-Leitung GL auf dem Basissubstrat. Unter Bezugnahme auf 2 ist die jeweilige erste Gate-Leitung GL mit einer Gate-Elektrode eines ersten Transistors T1 und einer Gate-Elektrode eines zweiten Transistors T2 verbunden. Unter Bezugnahme auf 6, umfasst das Arraysubstrat ferner einen Hilfskondensator, der die Hilfskondensatorelektrode as und einen Teil einer jeweiligen ersten Gate-Leitung GL einer Vielzahl von ersten Gate-Leitungen umfasst. Durch diese einzigartige Struktur, die die Hilfskapazität bildet, kann der Datenbereich der jeweiligen Pixeltreiberschaltung weiter optimiert werden. Die Hilfskondensatorelektrode ace ist mit dem N1-Knoten der jeweiligen Pixeltreiberschaltung verbunden. Eine ansteigende Flanke eines Gate-Ansteuersignals, das durch die jeweilige erste Gate-Leitung GL läuft, kann einen Spannungspegel an der Hilfskondensatorelektrode ace effektiv anheben, wodurch ein Spannungspegel an dem mit der Hilfskondensatorelektrode ace verbundenen N1-Knoten angehoben wird, wodurch eine Datenspannung eines Anzeigefeldes in einem dunklen Zustand unterdrückt wird. Unter Bezugnahme auf 4A, umfasst der Hilfskondensator optional ferner einen Teil der Lichtabschirmung LS, und die Hilfskapazität umfasst eine erste Hilfskapazität zwischen der Hilfskondensatorelektrode ace und dem Teil der jeweiligen ersten Gate-Leitung GL und eine zweite Hilfskapazität zwischen dem Teil der jeweiligen ersten Gate-Leitung GL und dem Teil der Lichtabschirmung LS. Optional wird die Lichtabschirmung LS mit einem gleichen Spannungssignal versorgt wie die jeweilige Spannungsversorgungsleitung Vdd. In einem Beispiel ist die Lichtabschirmung LS elektrisch mit einer peripheren Spannungsversorgungsleitung in einem peripheren Bereich des Arraysubstrats verbunden, wobei die periphere Spannungsversorgungsleitung elektrisch mit der Vielzahl von Spannungsversorgungsleitungen verbunden ist.
  • Unter Bezugnahme auf 4A, sind in einigen Ausführungsformen die Hilfskondensatorelektrode ace und der Teil der jeweiligen ersten Gate-Leitung GL durch die Isolierschicht IN voneinander beabstandet. Der Teil der jeweiligen ersten Gate-Leitung GL und der Teil der Lichtabschirmung LS sind durch zumindest die Gate-Isolationsschicht GI und die Pufferschicht BUF voneinander beabstandet. Eine kombinierte Dicke der Gate-Isolierschicht GI und der Pufferschicht BUF ist viel größer als eine Dicke der Isolierschicht IN. Dementsprechend ist die erste Hilfskapazität viel größer als die zweite Hilfskapazität. Optional ist die zweite Hilfskapazität vernachlässigbar.
  • 7A ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 7A bedeckt in einigen Ausführungsformen eine orthografische Projektion der Lichtabschirmung LS auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion einer aktiven Schicht ACTd des Treibertransistors Td auf dem Basissubstrat. Durch diese einzigartige Struktur der Lichtabschirmung LS, die den Treibertransistor Td zumindest teilweise abdeckt, können die Hystereseeigenschaften des Treibertransistors Td weiter verbessert werden, wodurch eine Wiederherstellungsrate der Pixelhelligkeit erhöht wird.
  • 7B ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 7B bedeckt in einigen Ausführungsformen eine orthographische Projektion der Lichtabschirmung LS auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion einer ersten Kondensatorelektrode Ce1 des Speicherkondensators auf dem Basissubstrat.
  • 7C ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht und einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 7C bedeckt in einigen Ausführungsformen eine orthografische Projektion der Lichtabschirmung LS auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion einer zweiten Kondensatorelektrode Ce2 des Speicherkondensators auf dem Basissubstrat. In einigen Ausführungsformen bedeckt die orthographische Projektion der Lichtabschirmung LS auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion einer Hilfskondensatorelektrode auf dem Basissubstrat.
  • 8A ist ein Diagramm, das die Struktur einer Knotenverbindungsleitung, eines ersten Verbindungspads, einer Hilfskondensatorelektrode, einer eweiligen Spannungsversorgungsleitung und einer aktiven Schicht eines Leckstromverhinderungstransistors von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 8A bedeckt in einigen Ausführungsformen eine orthographische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion der aktiven Schicht ACT1p des Leckstromverhinderungstransistors auf dem Basissubstrat. Durch diesen einzigartigen Aufbau kann eine Lichteinstrahlung auf die aktive Schicht ACT1p des Leckstromverhinderungstransistors verhindert werden.
  • In einigen Ausführungsformen bedeckt die orthografische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion der Knotenverbindungsleitung Cln auf dem Basissubstrat. 9B ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht und einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 9B haben zumindest ein Teil der jeweiligen Spannungsversorgungsleitung Vdd und zumindest ein Teil der Knotenverbindungsleitung Cln übereinstimmende Konturen. In Bereichen, in denen sie übereinstimmende Konturen aufweisen, sind Kanten der jeweiligen Spannungsversorgungsleitung Vdd und der Knotenverbindungsleitung Cln um einen Abstand von weniger als 3 µm voneinander beabstandet.
  • In einigen Ausführungsformen bedeckt die orthografische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion des ersten Verbindungspads cp1 auf dem Basissubstrat. In einigen Ausführungsformen bedeckt die orthografische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion der Hilfskondensatorelektrode ace auf dem Basissubstrat. Unter Bezugnahme auf 9B, haben zumindest ein Teil der jeweiligen Spannungsversorgungsleitung Vdd und zumindest ein Teil des ersten Verbindungspads cp1 übereinstimmende Konturen. In Bereichen, in denen sie übereinstimmende Konturen aufweisen, sind Kanten der jeweiligen Spannungsversorgungsleitung Vdd und des ersten Verbindungspads cp1 um einen Abstand von weniger als 3 µm voneinander beabstandet.
  • Unter Bezugnahme auf 8A, sind in einigen Ausführungsformen eine erste jeweilige Spannungsversorgungsleitung und eine zweite jeweilige Spannungsversorgungsleitung, die jeweils mit einer ersten Pixeltreiberschaltung PDC1 und einer zweiten Pixeltreiberschaltung PDC2 verbunden sind, miteinander verbunden und bilden eine einstückige Struktur US. In einem Beispiel kann in der einstückigen Struktur US eine Grenze zwischen der ersten jeweiligen Spannungsversorgungsleitung und der zweiten jeweiligen Spannungsversorgungsleitung eine virtuelle Leitung zwischen aktiven Schichten der Leckstromverhinderungstransistoren jeweils von der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 sein. In einem anderen Beispiel kann in der einstückigen Struktur US die Grenze zwischen der ersten jeweiligen Spannungsversorgungsleitung und der zweiten jeweiligen Spannungsversorgungsleitung durch eine Spiegelsymmetrieebene definiert sein, die eine Spiegelsymmetrie zwischen entsprechenden Schichten der ersten Pixeltreiberschaltung und entsprechenden Schichten der zweiten Pixeltreiberschaltung definiert, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, wobei die Spiegelsymmetrieebene senkrecht zu einer Hauptoberfläche des Arraysubstrats und im Wesentlichen parallel zu den Datenleitungen in 3A.
  • Die erste Pixeltreiberschaltung PDC1 und die zweite Pixeltreiberschaltung PDC2 sind direkt benachbart und befinden sich in der vorliegenden Stufe (z. B. der vorliegenden Stufe). In einigen Ausführungsformen bedeckt eine orthografische Projektion der einstückigen Struktur US auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion aktiver Schichten von Leckstromverhinderungstransistoren jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion von Knotenverbindungsleitungen jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion von ersten Verbindungspads jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat und bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 % , mindestens 99 % oder 100 %) einer orthographischen Projektion von Hilfskondensatorelektroden jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat.
  • 8B ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht, einer dritten leitenden Schicht und einer jeweiligen Spannungsversorgungsleitung von zwei benachbarten Pixeltreiberschaltungen in einem in 3A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 8B, in einigen Ausführungsformen, bedeckt in einigen Ausführungsformen eine orthografische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion des ersten Teils P1 des ersten Zweigs GLN_B1 auf dem Basissubstrat. In einigen Ausführungsformen bedeckt die orthografische Projektion der jeweiligen Spannungsversorgungsleitung Vdd auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion des dritten Teils P3 des zweiten Zweigs GLN_B2 auf dem Basissubstrat.
  • Unter Bezugnahme auf 8B, sind in einigen Ausführungsformen eine erste jeweilige Spannungsversorgungsleitung und eine zweite jeweilige Spannungsversorgungsleitung, die jeweils mit einer ersten Pixeltreiberschaltung PDC1 und einer zweiten Pixeltreiberschaltung PDC2 verbunden sind, miteinander verbunden und bilden eine einstückige Struktur US. Die erste Pixeltreiberschaltung PDC1 und die zweite Pixeltreiberschaltung PDC2 sind direkt benachbart und befinden sich in einer gleichen Stufe (z. B. der vorliegenden Stufe). In einigen Ausführungsformen bedeckt eine orthografische Projektion der einstückigen Struktur US auf einem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) des ersten Teils P1 des ersten Zweigs GLN_B1 auf dem Basissubstrat und bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion des dritten Teils P3 des zweiten Zweigs GLN_B2 auf dem Basissubstrat.
  • Unter Bezugnahme auf 8B, überlappen in einigen Ausführungsformen orthographische Projektionen des ersten Zweigs GLN_B1 und des zweiten Zweigs GLN_B2 auf dem Basissubstrat einander zumindest teilweise. In einigen Ausführungsformen weisen mindestens ein Teil (z. B. der erste Teil P1) des ersten Zweigs GLN_B1 und mindestens ein Teil (z. B. der dritte Teil P3) des zweiten Zweigs GLN_B2 übereinstimmende Konturen auf. In Bereichen, in denen sie übereinstimmende Konturen haben, sind Kanten des ersten Zweigs GLN_B1 und des zweiten Zweigs GLN_B2 um einen Abstand von weniger als 3 µm voneinander beabstandet.
  • Unter Bezugnahme auf 8A und 8B bedeckt in einigen Ausführungsformen die orthographische Projektion der einstückigen Struktur US auf dem Basissubstrat mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 % , mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion von aktiven Schichten von Leckstromverhinderungstransistoren jeweils des ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion von Knotenverbindungsleitungen jeweils der ersten Pixeltreiberschaltung PDC1 und die zweite Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthographischen Projektion von ersten Verbindungspads jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z.B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion von Hilfskondensatorelektroden jeweils der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 auf dem Basissubstrat, bedeckt mindestens 50 % (z. B mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) des ersten Teils P1 des ersten Zweigs GLN_B1 auf dem Basissubstrat und bedeckt mindestens 50 % (z. B. mindestens 55 %, mindestens 60 %, mindestens 65 %, mindestens 70 %, mindestens 75 %, mindestens 80 %, mindestens 85 %, mindestens 90 %, mindestens 95 %, mindestens 98 %, mindestens 99 % oder 100 %) einer orthografischen Projektion des dritten Teils P3 des zweiten Zweigs GLN_B2 auf dem Basissubstrat.
  • Unter Bezugnahme auf 8B, liegen in einigen Ausführungsformen die erste jeweilige Spannungsversorgungsleitung und die zweite jeweilige Spannungsversorgungsleitung zwischen einer ersten jeweiligen Datenleitung und einer zweiten jeweiligen Datenleitung, die jeweils mit der ersten Pixeltreiberschaltung PDC1 und der zweiten Pixeltreiberschaltung PDC2 verbunden sind.
  • In einigen Ausführungsformen umfasst das Arraysubstrat eine neuartige Pixeltreiberschaltung. Die Pixeltreiberschaltung umfasst in einigen Ausführungsformen einen Treibertransistor Td und einen Speicherkondensator Cst und einen Leckstromverhinderungstransistor Tlp, der Leckstromverhinderungstransistor eine Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung GLN einer Vielzahl von zweiten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit der ersten Kondensatorelektrode Ce1 und der Gate-Elektrode des Treibertransistors Td verbunden ist, und eine zweite Elektrode, die mit der zweiten Elektrode des ersten Rücksetztransistors Tr1 und der ersten Elektrode des zweiten Transistors T2 verbunden ist, aufweist. Eine aktive Schicht des Treibertransistors Td und eine aktive Schicht des Leckstromverhinderungstransistors Tlp sind voneinander mindestens durch eine Isolierschicht IN beabstandet. Die aktive Schicht des Treibertransistors Td umfasst ein erstes Halbleitermaterial. Die aktive Schicht des Leckstromverhinderungstransistors Tlp umfasst ein zweites Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet. Beispielsweise umfasst die erste Halbleitermaterialschicht ein polykristallines Siliziummaterial; und die zweite Halbleitermaterialschicht ein Metalloxid-Halbleitermaterial umfasst.
  • Das menschliche Auge reagiert empfindlich auf Bildschirmflimmern. Die Erfinder der vorliegenden Offenbarung entdecken überraschenderweise und unerwartet, dass Bildschirmflimmern, insbesondere bei niederfrequenten Bildschirmen, erheblich reduziert werden kann, indem die aktive Schicht des Leckstromverhinderungstransistors Tlp aus einem Metalloxid-Halbleitermaterial hergestellt wird, das hervorragende Hystereseeigenschaften, niedriger Leckstrom (z. B. unter 1 × e-14 Ampere) und geringe Mobilität aufweist. Indem die vorliegende Pixeltreiberschaltung mit der einzigartigen Struktur und den einzigartigen Layouts vorhanden ist, kann die Gate-Spannung des Treibertransistors aufrechterhalten werden, wodurch ein niedriger Leckstrom in dem Bildschirm erreicht wird.
  • 10A ist ein Diagramm, das die Struktur von zwei benachbarten Pixeltreiberschaltungen in einer gleichen Stufe in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 10B ist ein Diagramm, das die Struktur einer Lichtabschirmungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10C ist ein Diagramm, das die Struktur einer ersten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10D ist ein Diagramm, das die Struktur einer ersten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10E ist ein Diagramm, das die Struktur einer zweiten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10F ist ein Diagramm, das die Struktur einer zweiten Halbleitermaterialschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10G ist ein Diagramm, das die Struktur einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10H ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt. 10I ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht und eine zweite dielektrische Zwischenschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt. 10J ist ein Diagramm, das die Struktur einer ersten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. 10K ist ein Diagramm, das Durchkontaktierungen, die sich durch eine erste Planarisierungsschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt. 10L ist ein Diagramm, das Durchkontaktierungen, die sich durch eine Passivierungsschicht, eine zweite dielektrische Zwischenschicht, eine erste dielektrische Zwischenschicht, eine Isolierschicht und eine Gate-Isolierschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt. 10M ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A gezeigten Arraysubstrat darstellt. 10N ist ein Diagramm, das Durchkontaktierungen, die sich durch eine zweite Planarisierungsschicht erstrecken, in einem in 10A dargestellten Arraysubstrat darstellt. 10A bis 10N veranschaulichen ein Arraysubstrat in einer Ausführungsform mit einer ähnlichen Struktur wie der in 3A bis 3N.
  • Das in 10A bis 10N dargestellte Arraysubstrat unterscheidet sich von dem in 3A bis 3N dargestellte Arraysubstrat unter anderem dadurch, dass eine orthographische Projektion der jeweiligen lichtemittierenden Steuersignalleitung em einer Vielzahl von lichtemittierenden Steuersignalleitungen auf dem Basissubstrat zumindest teilweise mit einer orthographischen Projektion der jeweiligen ersten Rücksetzsignalleitung Vint1 einer Vielzahl von ersten Rücksetzsignalleitungen auf dem Basissubstrat überlappt. 10O ist ein Diagramm, das die Struktur einer ersten leitenden Schicht und einer dritten leitenden Schicht von zwei benachbarten Pixeltreiberschaltungen in einem in 10A dargestellten Arraysubstrat darstellt. Unter Bezugnahme auf 10A, 10D, 10G und 10O überlappt eine orthographische Projektion der jeweiligen ersten Rücksetzsignalleitung Vint1(n + 1) in einer nächsten Stufe auf dem Basissubstrat zumindest teilweise mit der orthographischen Projektion der jeweiligen lichtemittierenden Steuersignalleitung em einer Vielzahl von lichtemittierenden Steuersignalleitungen auf dem Basissubstrat.
  • 11A ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht, einer zweiten Planarisierungsschicht, einer Anodenschicht und einer Pixeldefinitionsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 11B ist ein Diagramm, das die Struktur einer zweiten Signalleitungsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 11C ist ein Diagramm, das die Struktur einer zweiten Planarisierungsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 11D ist ein Diagramm, das die Struktur einer Anodenschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. 11E ist ein Diagramm, das die Struktur einer Pixeldefinitionsschicht in einem Arraysubstrat in einigen Ausführungsformen gemäß der vorliegenden Offenbarung darstellt. Das in 11A bis 11E dargestellte Arraysubstrat weist eine andere Anodenanordnung und eine andere Subpixelöffnungsanordnung auf.
  • In einem Beispiel beinhaltet das Array der Vielzahl von Subpixeln ein sich wiederholendes Array im R-G-B-G-Format, in dem das jeweilige erste Subpixel ein rotes Subpixel ist, das jeweilige zweite Subpixel ein grünes Subpixel ist, das jeweilige dritte Subpixel ein blaues Subpixel ist und das jeweilige vierte Subpixel ein grünes Subpixel ist. 11E bezeichnet Subpixelöffnungen für die grünen Subpixel als SA-G1 und SA-G2. In einigen Ausführungsformen haben die Subpixelöffnungen für die grünen Subpixel eine Spiegelsymmetrie in Bezug auf eine Ebene, die senkrecht zu dem Arraysubstrat und parallel zu einer ersten Richtung DR1 (z. B. einer Erstreckungsrichtung der jeweiligen ersten Gate-Leitung GL) ist. Darüber hinaus haben in einigen Ausführungsformen die Subpixelöffnungen für die grünen Subpixel eine Spiegelsymmetrie in Bezug auf eine Ebene, die senkrecht zu dem Arraysubstrat und parallel zu einer zweiten Richtung DR2 (z. B. einer Erstreckungsrichtung der jeweiligen Datenleitung DL) ist.
  • Im Vergleich zu dem in 3A bis 3P dargestellten Arraysubstrat, Durchkontaktierungen (siehe z. B. 11C), die sich durch die zweite Planarisierungsschicht PLN2 erstrecken, in dem in 11A bis 11E dargestellten Arraysubstrat befinden sich an anderen Positionen als die in 3A bis 3P dargestellt, um eine andere Anodenanordnung und eine andere Subpixelöffnungsanordnung unterzubringen.
  • In einem weiteren Aspekt stellt die vorliegende Erfindung eine Anzeigevorrichtung bereit, die das hierin beschriebene oder durch ein hierin beschriebenes Verfahren hergestelltes Arraysubstrat und eine oder mehrere mit dem Arraysubstrat verbundene integrierte Schaltungen umfasst. Beispiele geeigneter Anzeigevorrichtungen umfassen, sind aber nicht beschränkt auf, ein elektronisches Papier, ein Mobiltelefon, einen Tablet-Computer, einen Fernseher, einen Monitor, einen Notebook-Computer, ein digitales Album, ein GPS usw. Optional ist die Anzeigevorrichtung eine Anzeigevorrichtung mit organischen Leuchtdioden. Optional ist die Anzeigevorrichtung eine Flüssigkristallanzeigevorrichtung.
  • 12 ist ein Zeitdiagramm zum Betreiben einer Anzeigevorrichtung in einer Bildanzeigephase in einigen Ausführungsformen gemäß der vorliegenden Offenbarung. Unter Bezugnahme auf 2 und 12, umfasst die Bildanzeigephase in einigen Ausführungsformen eine Anfangs-Unterphase t0, eine Rücksetz-Unterphase t1, eine Datenschreib-Unterphase t2 und eine Lichtemissions-Unterphase t3. In der Anfangs-Unterphase t0 wird ein Abschalt-Rücksetzsteuersignal durch die jeweilige Rücksetzsteuersignalleitung rstn in der vorliegenden Stufe an die Gate-Elektrode des ersten Rücksetztransistors Tr1 geliefert, um den ersten Rücksetztransistor Tr1 abzuschalten. In der Anfangs-Unterphase t0 wird die Gate-Leitung GL mit einem Abschaltsignal versorgt, wodurch der erste Transistor T1 und der zweite Transistor T2 abgeschaltet werden. In der Anfangs-Unterphase t0 wird ein Abschaltsignal durch die jeweilige zweite Gate-Leitung GLN an die Gate-Elektrode des Leckstromverhinderungstransistors Tlp geliefert, um den Leckstromverhinderungstransistor Tlp abzuschalten.
  • In der Rücksetz-Unterphase t1 wird ein Einschalt-Rücksetzsteuersignal durch die jeweilige Rücksetzsteuersignalleitung rstn in der vorliegenden Stufe an die Gate-Elektrode des ersten Rücksetztransistors Tr1 geliefert, um den ersten Rücksetztransistor Tr1 einzuschalten; Zulassen, dass ein Initialisierungsspannungssignal von einer ersten Elektrode des ersten Rücksetztransistors Tr1 zu einer zweiten Elektrode des ersten Rücksetztransistors Tr1 und wiederum zu einer zweiten Elektrode des Leckstromverhinderungstransistors Tlp gelangt. Ein Einschaltsignal wird durch die jeweilige zweite Gate-Leitung GLN an die Gate-Elektrode des Leckstromverhinderungstransistors Tlp geliefert, um den Leckstromverhinderungstransistor Tlp einzuschalten; Zulassen, dass das Initialisierungsspannungssignal von der zweiten Elektrode des Leckstromverhinderungstransistors Tlp zu einer ersten Elektrode des Leckstromverhinderungstransistors Tlp und wiederum zu der ersten Kondensatorelektrode Ce1 und der Gate-Elektrode des Treibertransistors Td gelangt. Die Gate-Elektrode des Treibertransistors Td wird initialisiert. Die zweite Kondensatorelektrode Ce2 empfängt ein Hochspannungssignal von der jeweiligen Spannungsversorgungsleitung Vdd. Die erste Kondensatorelektrode Ce1 wird in der Rücksetz-Unterphase 11 aufgrund einer zunehmenden Spannungsdifferenz zwischen der ersten Kondensatorelektrode Ce1 und der zweiten Kondensatorelektrode Ce2 aufgeladen. In der Rücksetz-Unterphase t1 wird die Gate-Leitung GL mit einem Abschaltsignal versorgt, wodurch der erste Transistor T1 und der zweite Transistor T2 abgeschaltet werden. Die lichtemittierende Steuersignalleitung em wird mit einem Hochspannungssignal versorgt, um den dritten Transistor T3 und den vierten Transistor T4 abzuschalten.
  • In der Datenschreib-Unterphase t2 wird das Abschalt-Rücksetzsteuersignal wieder durch die jeweilige Rücksetzsteuersignalleitung rstn in der vorliegenden Stufe an die Gate-Elektrode des ersten Rücksetztransistors Tr1 geliefert, um den ersten Rücksetztransistor Tr1 abzuschalten. Die Gate-Leitung GL wird mit einem Einschaltsignal versorgt, wodurch der erste Transistor T1 und der zweite Transistor T2 eingeschaltet werden. Eine zweite Elektrode des Treibertransistors Td ist mit der zweiten Elektrode des zweiten Transistors T2 verbunden. Ein Einschaltsignal wird durch die jeweilige zweite Gate-Leitung GLN an die Gate-Elektrode des Leckstromverhinderungstransistors Tlp geliefert, um den Leckstromverhinderungstransistor Tlp einzuschalten. Dementsprechend ist eine Gate-Elektrode des Treibertransistors Td elektrisch mit der ersten Elektrode des zweiten Transistors T2 verbunden (z. B. durch den Leckstromverhinderungstransistor Tlp). Da der zweite Transistor T2 und der Leckstromverhinderungstransistor Tlp in der Datenschreib-Unterphase t2 eingeschaltet sind, sind die Gate-Elektrode und die zweite Elektrode des Treibertransistors Td verbunden und kurzgeschlossen, und nur der PN-Übergang zwischen der Gate-Elektrode und eine erste Elektrode des Treibertransistors Td ist wirksam, wodurch der Treibertransistor Td in einen Diodenverbindungsmodus gebracht wird. Der erste Transistor T1 wird in der Datenschreib-Unterphase t2 eingeschaltet. Das durch die Datenleitung DL übertragene Datenspannungssignal wird von einer ersten Elektrode des ersten Transistors T1 empfangen und wiederum an die erste Elektrode des Treibertransistors Td übertragen, die mit der zweiten Elektrode des ersten Transistors T1 verbunden ist. Ein Knoten N2, der mit der ersten Elektrode des Treibertransistors Td verbunden ist, hat einen Spannungspegel des Datenspannungssignals. Da nur der PN-Übergang zwischen der Gate-Elektrode und einer ersten Elektrode des Treibertransistors Td wirksam ist, steigt der Spannungspegel am Knoten N1 in der Datenschreib-Unterphase t2 allmählich auf (Vdata + Vth), wobei Vdata der Spannungspegel des Datenspannungssignals ist, und Vth der Spannungspegel der Schwellenspannung Th des PN-Übergangs ist. Der Speicherkondensator Cst wird entladen, weil die Spannungsdifferenz zwischen der ersten Kondensatorelektrode Ce1 und der zweiten Kondensatorelektrode Ce2 auf einen relativ kleinen Wert reduziert wird. Die lichtemittierende Steuersignalleitung em wird mit einem Hochspannungssignal versorgt, um den dritten Transistor T3 und den vierten Transistor T4 abzuschalten.
  • In der Lichtemissions-Unterphase t3 wird das Abschalt-Rücksetzsteuersignal wieder durch die jeweilige Rücksetzsteuersignalleitung rstn in der vorliegenden Stufe an die Gate-Elektrode des ersten Rücksetztransistors Tr1 geliefert, um den ersten Rücksetztransistor Tr1 abzuschalten. Die jeweilige erste Gate-Leitung GL wird mit einem Abschaltsignal versorgt, der erste Transistor T1 und der zweite Transistor T2 werden abgeschaltet. Die lichtemittierende Steuersignalleitung em wird mit einem Niederspannungssignal versorgt, um den dritten Transistor T3 und den vierten Transistor T4 einzuschalten. Der Spannungspegel am Knoten N1 in der Lichtemissions-Unterphase t3 wird auf (Vdata + Vth) gehalten, der Treibertransistor Td wird durch den Spannungspegel eingeschaltet und arbeitet im Sättigungsbereich. Ein Pfad wird durch den dritten Transistor T3, den Treibertransistor Td, den vierten Transistor T4 zu dem lichtemittierenden Element LE gebildet. Der Treibertransistor Td erzeugt einen Treiberstrom zum Treiben des lichtemittierenden Elements LE, um Licht zu emittieren. Ein Spannungspegel an einem Knoten N3, der mit der zweiten Elektrode des Treibertransistors Td verbunden ist, ist gleich einer Lichtemissionsspannung des lichtemittierenden Elements LE.
  • In der Lichtemissions-Unterphase t3 umfasst der Leckstromweg, falls vorhanden, für die Gate-Elektrode des Treibertransistors Td einen Weg, der von dem Leckstromverhinderungstransistor Tlp über den ersten Rücksetztransistor Tr1 geht, und einen Weg, der von der Leckstromverhinderungstransistor Tlp durch den zweiten Transistor T2 geht. In der Lichtemissions-Unterphase t3 wird ein Abschaltsignal durch die jeweilige zweite Gate-Leitung GLN an die Gate-Elektrode des Leckstromverhinderungstransistors Tlp geliefert, um den Leckstromverhinderungstransistor Tlp abzuschalten, ein Abschaltsignal wird durch die jeweilige erste Gate-Leitung GL an die Gate-Elektrode des zweiten Transistors T2 geliefert, um den zweiten Transistor T2 abzuschalten, und ein Abschalt-Rücksetzsteuersignal wird durch die jeweilige Rücksetzsteuersignalleitung rstn in der vorliegenden Stufe an die Gate-Elektrode des ersten Rücksetztransistors Tr1 geliefert, um den ersten Rücksetztransistor Tr1 abzuschalten. Aufgrund des Vorhandenseins des Leckstromverhinderungstransistors Tlp in einem abgeschalteten Zustand kann ein Leckstrom, falls vorhanden, für die Gate-Elektrode des Treibertransistors Td weiter reduziert werden.
  • Die vorstehende Beschreibung der Ausführungsformen der Erfindung dient der Veranschaulichung und Beschreibung. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue Form oder auf die beispielhaften Ausführungsformen, die offenbart wurden, beschränken. Dementsprechend sollte die vorstehende Beschreibung als veranschaulichend und nicht als einschränkend betrachtet werden. Natürlich werden Fachleuten auf diesem Gebiet viele Modifikationen und Variationen offensichtlich sein. Die Ausführungsformen werden ausgewählt und beschrieben, um die Prinzipien der Erfindung und ihre beste Art der praktischen Anwendung zu erklären, wodurch es Fachleute auf diesem Gebiet ermöglicht wird, die Erfindung für verschiedene Ausführungsformen und mit verschiedenen Modifikationen zu verstehen, die für die spezielle Verwendung oder Implementierung geeignet sind. Der Umfang der Erfindung soll durch die beigefügten Ansprüche und ihre Äquivalente definiert werden, in denen alle Begriffe in ihrem breitesten sinnvollen Sinn gemeint sind, sofern nichts anderes angegeben ist. Daher schränkt der Begriff „die Erfindung“, „die vorliegende Erfindung“ oder dergleichen den Umfang der Ansprüche nicht notwendigerweise auf eine bestimmte Ausführungsform ein, und die Bezugnahme auf beispielhafte Ausführungsformen der Erfindung impliziert keine Beschränkung der Erfindung, und eine solche Einschränkung ist auch nicht abzuleiten. Die Erfindung ist nur durch den Geist und Umfang der beigefügten Ansprüche beschränkt. Darüber hinaus können sich diese Ansprüche auf die Verwendung von „erster“, „zweiter“ usw. beziehen, gefolgt von einem Substantiv oder Element. Solche Begriffe sind als Nomenklatur zu verstehen und sollten nicht so ausgelegt werden, dass sie die Anzahl der durch eine solche Nomenklatur modifizierten Elemente einschränken, es sei denn, es wurde eine spezifische Zahl angegeben. Alle beschriebenen Vorteile und Vorteile gelten möglicherweise nicht für alle Ausführungsformen der Erfindung. Es versteht sich, dass die beschriebenen Ausführungsformen von Fachleuten auf diesem Gebiet geändert werden können, ohne dass der Bereich der vorliegenden Erfindung, wie er durch die folgenden Ansprüche definiert ist, verlassen wird. Darüber hinaus soll kein Element und keine Komponente in der vorliegenden Offenbarung der Öffentlichkeit gewidmet sein, unabhängig davon, ob das Element oder die Komponente explizit in den folgenden Ansprüchen genannt wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • CN 2021080326 [0001]

Claims (40)

  1. Ein Arraysubstrat, umfassend eine Vielzahl von Pixeltreiberschaltungen und eine Vielzahl von lichtemittierenden Elementen, die jeweils mit der Vielzahl von Pixeltreiberschaltungen verbunden sind; wobei eine jeweilige Pixeltreiberschaltung einen Treibertransistor, einen Speicherkondensator und einen Transistor, wobei der Transistor eine Gate-Elektrode, die mit einer jeweiligen zweiten Gate-Leitung einer Vielzahl von zweiten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit einer ersten Kondensatorelektrode des Speicherkondensators verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode eines ersten Rücksetztransistors verbunden ist, aufweist, wobei der Transistor so konfiguriert ist, dass er ein Rücksetzsignal über den ersten Rücksetztransistor empfängt; eine aktive Schicht des Treibertransistors und eine aktive Schicht des Transistors mindestens durch eine Isolierschicht voneinander beabstandet sind; die aktive Schicht des Treibertransistors ein erstes Halbleitermaterial umfasst; und die aktive Schicht des Transistors ein zweites Halbleitermaterial umfasst, das sich von dem ersten Halbleitermaterial unterscheidet.
  2. Arraysubstrat nach Anspruch 1, ferner umfassend ein erstes Verbindungspad in einer ersten Signalleitungsschicht, wobei das erste Verbindungspad die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors verbindet.
  3. Arraysubstrat nach Anspruch 2, wobei das erste Verbindungspad mit der zweiten Elektrode des Transistors durch eine erste Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt, und mit der zweiten Elektrode des ersten Rücksetztransistors durch eine zweite Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht und die Isolierschicht erstreckt.
  4. Arraysubstrat nach einem der Ansprüche 1 bis 3, wobei Gate-Elektroden des Transistors und des ersten Rücksetztransistors jeweils mit unterschiedlichen Steuersignalleitungen in unterschiedlichen Schichten verbunden sind.
  5. Arraysubstrat nach einem der Ansprüche 1 bis 4, wobei die jeweilige Pixeltreiberschaltung ferner den ersten Rücksetztransistor umfasst, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen ersten Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit der zweiten Elektrode des Transistors verbunden ist, umfasst.
  6. Arraysubstrat nach einem der Ansprüche 1 bis 5, ferner umfassend eine Knotenverbindungsleitung in der ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als eine Gate-Elektrode des Treibertransistors fungiert.
  7. Arraysubstrat nach Anspruch 6, wobei die Knotenverbindungsleitung mit der ersten Elektrode des Transistors durch eine dritte Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt; und die Knotenverbindungsleitung mit der ersten Kondensatorelektrode durch eine vierte Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht erstreckt.
  8. Arraysubstrat nach Anspruch 7, wobei der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode umfasst; wobei eine orthografische Projektion der zweiten Kondensatorelektrode auf einem Basissubstrat im Wesentlichen eine orthografische Projektion der ersten Kondensatorelektrode auf dem Basissubstrat bedeckt, mit Ausnahme eines Lochbereichs, in dem ein Teil der zweiten Kondensatorelektrode nicht vorhanden ist; und die vierte Durchkontaktierung sich zumindest durch die Passivierungsschicht und den Lochbereich erstreckt.
  9. Arraysubstrat nach einem der Ansprüche 6 bis 8, ferner umfassend eine Hilfskondensatorelektrode; wobei die Knotenverbindungsleitung mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt; und wobei das Arraysubstrat ferner einen Hilfskondensator umfasst, der die Hilfskondensatorelektrode und einen Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen umfasst, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist.
  10. Arraysubstrat nach Anspruch 9, wobei der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode umfasst; und die Hilfskondensatorelektrode und die zweite Kondensatorelektrode sich in derselben Schicht befinden.
  11. Arraysubstrat nach einem der Ansprüche 6 bis 10, wobei die Knotenverbindungsleitung die jeweilige zweite Gate-Leitung in einer vorliegenden Stufe überkreuzt.
  12. Arraysubstrat nach einem der Ansprüche 1 bis 11, wobei die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten umfasst.
  13. Arraysubstrat nach Anspruch 12, wobei sich der erste Zweig in derselben Schicht wie eine zweite Kondensatorelektrode des Speicherkondensators befindet; und der zweite Zweig sich in derselben Schicht wie eine Vielzahl von erste Rücksetzsignalleitungen befindet, wobei eine jeweilige erste Rücksetzsignalleitung der Vielzahl von ersten Rücksetzsignalleitungen so konfiguriert ist, dass sie ein Rücksetzsignal an die erste Elektrode des Transistors liefert.
  14. Arraysubstrat nach Anspruch 12 oder Anspruch 13, ferner umfassend eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung den ersten Zweig und den zweiten Zweig in einer vorliegenden Stufe überkreuzt.
  15. Arraysubstrat nach einem der Ansprüche 1 bis 14, wobei die jeweilige Pixeltreiberschaltung ferner einen zweiten Transistor umfasst, der eine Gate-Elektrode, die mit einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen verbunden ist, eine erste Elektrode, die mit der zweiten Elektrode des Transistors und der zweiten Elektrode des ersten Rücksetztransistors verbunden ist, und eine zweite Elektrode, die mit einer zweiten Elektrode des Treibertransistors verbunden ist, umfasst.
  16. Arraysubstrat nach Anspruch 15, wobei sich die jeweilige erste Gate-Leitung in einer anderen Schicht als die jeweilige zweite Gate-Leitung befindet; und die jeweilige erste Gate-Leitung sich in derselben Schicht wie eine Vielzahl von Rücksetzsteuersignalleitungen befindet, wobei eine jeweilige Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen mit einer Gate-Elektrode des ersten Rücksetztransistors verbunden ist.
  17. Arraysubstrat nach einem der Ansprüche 1 bis 16, wobei die jeweilige Pixeltreiberschaltung ferner umfasst: der ersten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer vorliegenden Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen ersten Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit der zweiten Elektrode des Transistors verbunden ist, umfasst; und einen zweiten Rücksetztransistor, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer nächsten Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine ersten Elektrode, die mit einer jeweiligen zweiten Rücksetzsignalleitung einer Vielzahl von zweiten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit einer Anode eines jeweiligen lichtemittierenden Elements der Vielzahl von lichtemittierenden Elemente verbunden ist, umfasst.
  18. Arraysubstrat nach Anspruch 17, wobei sich die Vielzahl von ersten Rücksetzsignalleitungen in derselben Schicht wie ein zweiter Zweig der jeweiligen zweiten Gate-Leitung befinden; und die Vielzahl von zweiten Rücksetzsignalleitungen sich in derselben Schicht wie ein erstes Verbindungspad in einer ersten Signalleitungsschicht befinden.
  19. Arraysubstrat nach einem der Ansprüche 1 bis 18, ferner umfassend ein zweites Verbindungspad in einer ersten Signalleitungsschicht, wobei das zweite Verbindungspad die erste Elektrode des ersten Rücksetztransistors und eine jeweilige erste Rücksetzsignalleitung einer Vielzahl von ersten Rücksetzsignalleitungen verbindet.
  20. Arraysubstrat nach Anspruch 19, wobei das zweite Verbindungspad mit der jeweiligen ersten Rücksetzsignalleitung durch eine sechste Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt, und mit einer ersten Elektrode des ersten Rücksetztransistors durch eine siebte Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht und die Isolierschicht erstrecken.
  21. Arraysubstrat nach einem der Ansprüche 1 bis 20, wobei die jeweilige Pixeltreiberschaltung ferner einen zweiten Rücksetztransistor umfasst, der eine Gate-Elektrode, die mit einer jeweiligen Rücksetzsteuersignalleitung in einer nächsten Stufe einer Vielzahl von Rücksetzsteuersignalleitungen verbunden ist, eine erste Elektrode, die mit einer jeweiligen zweiten Rücksetzsignalleitung einer Vielzahl von zweiten Rücksetzsignalleitungen verbunden ist, und eine zweite Elektrode, die mit einer Anode eines jeweiligen lichtemittierenden Elements der Vielzahl von lichtemittierenden Elementen verbunden ist, umfasst; und wobei die erste Elektrode des zweiten Rücksetztransistors und eine erste Elektrode eines zweiten Rücksetztransistors in einer benachbarten Pixeltreiberschaltung miteinander verbunden sind und eine einstückige Struktur bilden, wobei die jeweilige Pixeltreiberschaltung und die benachbarte Pixeltreiberschaltung direkt benachbart sind und sich in der vorliegenden Stufe befinden.
  22. Arraysubstrat nach Anspruch 21, wobei die jeweilige zweite Rücksetzsignalleitung mit der einstückigen Struktur durch eine achte Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht und die Isolierschicht erstreckt.
  23. Arraysubstrat nach einem der Ansprüche 1 bis 22, ferner umfassend eine Lichtabschirmung in einer Lichtabschirmungsschicht; wobei eine orthographische Projektion der Lichtabschirmung auf einem Basissubstrat mindestens 50 % einer orthographischen Projektion einer aktiven Schicht des Treibertransistors auf dem Basissubstrat bedeckt.
  24. Arraysubstrat nach Anspruch 23, wobei die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50% einer orthographischen Projektion der ersten Kondensatorelektrode auf dem Basissubstrat bedeckt.
  25. Arraysubstrat nach Anspruch 23 oder Anspruch 24, wobei der Speicherkondensator die erste Kondensatorelektrode und eine zweite Kondensatorelektrode umfasst; und die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50 % einer orthographischen Projektion der zweiten Kondensatorelektrode auf dem Basissubstrat bedeckt.
  26. Arraysubstrat nach einem der Ansprüche 23 bis 25, ferner umfassend eine Hilfskondensatorelektrode; wobei die Hilfskondensatorelektrode und ein Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; und die orthographische Projektion der Lichtabschirmung auf dem Basissubstrat mindestens 50 % einer orthographischen Projektion der Hilfskondensatorelektrode auf dem Basissubstrat bedeckt.
  27. Arraysubstrat nach einem der Ansprüche 1 bis 26, ferner umfassend eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat zumindest teilweise mit einer orthografischen Projektion der aktiven Schicht des Transistors auf dem Basissubstrat überlappt.
  28. Arraysubstrat nach einem der Ansprüche 1 bis 27, ferner umfassend: eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; und eine Vielzahl von Spannungsversorgungsleitungen; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als Gate-Elektrode des Treibertransistors fungiert; und eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat zumindest 50 % einer orthografischen Projektion der Knotenverbindungsleitung auf dem Basissubstrat bedeckt.
  29. Arraysubstrat nach einem der Ansprüche 1 bis 28, ferner umfassend: ein erstes Verbindungspad in einer ersten Signalleitungsschicht, wobei das erste Verbindungspad die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors verbindet; und eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des ersten Verbindungspads auf dem Basissubstrat bedeckt.
  30. Arraysubstrat nach einem der Ansprüche 1 bis 29, ferner umfassend: eine Hilfskondensatorelektrode; eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; und eine Vielzahl von Spannungsversorgungsleitungen; wobei die Knotenverbindungsleitung mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden ist, die sich mindestens durch die Passivierungsschicht erstreckt; die Hilfskondensatorelektrode und ein Teil einer j eweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; und eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion der Hilfskondensatorelektrode auf dem Basissubstrat bedeckt.
  31. Arraysubstrat nach einem der Ansprüche 1 bis 30, ferner umfassend eine Vielzahl von Spannungsversorgungsleitungen; wobei eine erste jeweilige Spannungsversorgungsleitung und eine zweite jeweilige Spannungsversorgungsleitung, die jeweils mit einer ersten Pixeltreiberschaltung und einer zweiten Pixeltreiberschaltung verbunden sind, miteinander verbunden sind und eine einstückige Struktur bilden, wobei die erste Pixeltreiberschaltung und die zweite Pixeltreiberschaltung direkt benachbart sind und sich in der vorliegenden Stufe befinden.
  32. Arraysubstrat nach Anspruch 31, ferner umfassend: eine Hilfskondensatorelektrode; eine Knotenverbindungsleitung in einer ersten Signalleitungsschicht; eine Vielzahl von Spannungsversorgungsleitungen; und ein erstes Verbindungspad in der ersten Signalleitungsschicht; wobei die Knotenverbindungsleitung die erste Elektrode des Transistors mit der ersten Kondensatorelektrode verbindet, die als Gate-Elektrode des Treibertransistors fungiert; das erste Verbindungspad die zweite Elektrode des Transistors und die zweite Elektrode des ersten Rücksetztransistors verbindet; die Knotenverbindungsleitung mit der Hilfskondensatorelektrode durch eine fünfte Durchkontaktierung verbunden ist, die sich mindestens durch eine Passivierungsschicht erstreckt; die Hilfskondensatorelektrode und ein Teil einer jeweiligen ersten Gate-Leitung einer Vielzahl von ersten Gate-Leitungen dazu konfiguriert sind, einen Hilfskondensator zu bilden, wobei die jeweilige erste Gate-Leitung mit einer Gate-Elektrode eines ersten Transistors und einer Gate-Elektrode eines zweiten Transistors verbunden ist; und eine orthografische Projektion der einstückigen Struktur auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion aktiver Schichten von Transistoren jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat bedeckt, mindestens 50 % einer orthographischen Projektion von Knotenverbindungsleitungen jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat bedeckt, mindestens 50 % einer orthographischen Projektion von ersten Verbindungspads jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat bedeckt und mindestens 50 % einer orthografischen Projektion von Hilfskondensatorelektroden jeweils der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung auf dem Basissubstrat bedeckt.
  33. Arraysubstrat nach Anspruch 31 oder Anspruch 32, ferner umfassend eine Vielzahl von Datenleitungen; wobei die erste jeweilige Spannungsversorgungsleitung und die zweite jeweilige Spannungsversorgungsleitung zwischen einer ersten jeweiligen Datenleitung und einer zweiten jeweiligen Datenleitung liegen, die jeweils mit der ersten Pixeltreiberschaltung und der zweiten Pixeltreiberschaltung verbunden sind.
  34. Arraysubstrat nach einem der Ansprüche 1 bis 33, wobei die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten umfasst; der erste Zweig einen ersten Teil in einem Bereich und einen zweiten Teil außerhalb des Bereichs umfasst, wobei der Bereich von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer vorliegenden Stufe und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der vorliegenden Stufe umgeben ist; der erste Teil ein Teil des ersten Zweigs ist, der aktive Schichten von Transistoren jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen überkreuzt; der erste Teil eine erste durchschnittliche Breite entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des ersten Zweigs hat; der zweite Teil eine zweite durchschnittliche Breite entlang der Richtung senkrecht zu der Erstreckungsrichtung des ersten Zweigs hat; und die erste durchschnittliche Breite größer als die zweite durchschnittliche Breite ist.
  35. Arraysubstrat nach Anspruch 34, ferner umfassend eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des ersten Teils auf dem Basissubstrat bedeckt.
  36. Arraysubstrat nach einem der Ansprüche 1 bis 35, wobei die jeweilige zweite Gate-Leitung einen ersten Zweig und einen zweiten Zweig jeweils in zwei unterschiedlichen Schichten umfasst; der zweite Zweig einen dritten Teil in einem Bereich und einen vierten Teil außerhalb des Bereichs umfasst, wobei der Bereich von Knotenverbindungsleitungen jeweils von zwei direkt benachbarten Pixeltreiberschaltungen und in einer vorliegenden Stufe und erste Verbindungspads jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen und in der vorliegenden Stufe umgeben ist; der dritte Teil ein Teil des ersten Zweigs ist, der aktive Schichten von Transistoren jeweils von den zwei direkt benachbarten Pixeltreiberschaltungen überkreuzt; der dritte Teil eine dritte durchschnittliche Breite entlang einer Richtung senkrecht zu einer Erstreckungsrichtung des zweiten Zweigs hat; der vierte Teil eine vierte durchschnittliche Breite entlang der Richtung senkrecht zu der Erstreckungsrichtung des zweiten Zweigs hat; und die dritte durchschnittliche Breite größer als die vierte durchschnittliche Breite ist.
  37. Arraysubstrat nach Anspruch 36, ferner umfassend eine Vielzahl von Spannungsversorgungsleitungen; wobei eine orthografische Projektion einer jeweiligen Spannungsversorgungsleitung der Vielzahl von Spannungsversorgungsleitungen auf einem Basissubstrat mindestens 50 % einer orthografischen Projektion des dritten Teils auf dem Basissubstrat bedeckt.
  38. Arraysubstrat nach einem der Ansprüche 1 bis 37, wobei entsprechende Schichten einer ersten Pixeltreiberschaltung und entsprechende Schichten einer zweiten Pixeltreiberschaltung, die direkt benachbart sind und sich in der vorliegenden Stufe befinden, im Wesentlichen spiegelsymmetrisch zueinander sind.
  39. Arraysubstrat nach einem der Ansprüche 1 bis 38, wobei das erste Halbleitermaterial ein polykristallines Siliziummaterial umfasst; und das zweite Halbleitermaterial ein Metalloxid-Halbleitermaterial umfasst.
  40. Anzeigevorrichtung, umfassend das Arraysubstrat nach einem der Ansprüche 1 bis 39 und eine integrierte Schaltung, die mit dem Arraysubstrat verbunden ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
WO2024077536A1 (en) * 2022-10-13 2024-04-18 Boe Technology Group Co., Ltd. Pixel driving circuit, array substrate, and display apparatus

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
TW201338173A (zh) * 2012-02-28 2013-09-16 Sony Corp 電晶體、製造電晶體之方法、顯示裝置及電子機器
CN205722744U (zh) 2016-03-10 2016-11-23 信利（惠州）智能显示有限公司 一种oled像素驱动电路
CN107946337B (zh) 2016-10-12 2020-07-10 群创光电股份有限公司 显示设备
CN108269944B (zh) * 2016-12-30 2020-07-07 乐金显示有限公司 显示装置
KR102317419B1 (ko) 2017-06-30 2021-10-25 엘지디스플레이 주식회사 발광 표시 장치
KR102436659B1 (ko) 2017-12-06 2022-08-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102173434B1 (ko) * 2017-12-19 2020-11-03 엘지디스플레이 주식회사 표시 장치
CN108493198B (zh) 2018-04-11 2020-11-24 京东方科技集团股份有限公司 阵列基板及其制作方法、有机发光二极管显示装置
CN108767016B (zh) * 2018-05-21 2021-09-21 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
CN108962967B (zh) * 2018-08-03 2020-06-30 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置及显示控制方法
CN109148489B (zh) 2018-08-30 2022-06-10 合肥鑫晟光电科技有限公司 一种阵列基板及制作方法、显示装置
KR102315554B1 (ko) * 2019-04-09 2021-10-21 한양대학교 산학협력단 수소 확산 방지막을 포함하는 표시 장치 및 그 제조 방법
CN110444553B (zh) 2019-08-14 2021-12-24 京东方科技集团股份有限公司 感光装置及其制造方法、探测基板和阵列基板
EP4053903A4 (de) 2019-10-29 2023-11-08 Boe Technology Group Co., Ltd. Anzeigesubstrat und verfahren zur herstellung davon sowie anzeigevorrichtung
CN114023801A (zh) 2019-10-29 2022-02-08 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN111724745B (zh) 2020-07-15 2023-11-28 武汉华星光电半导体显示技术有限公司 像素电路及其驱动方法、显示装置
CN212724668U (zh) 2020-07-15 2021-03-16 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
CN112289813B (zh) * 2020-10-29 2022-10-14 湖北长江新型显示产业创新中心有限公司 阵列基板、显示面板及显示装置
CN112289841B (zh) * 2020-10-30 2024-07-05 湖北长江新型显示产业创新中心有限公司 显示面板及显示装置
CN112397025A (zh) 2020-11-24 2021-02-23 合肥维信诺科技有限公司 像素电路及其驱动方法、显示面板
CN112909054A (zh) 2021-01-26 2021-06-04 武汉华星光电半导体显示技术有限公司 像素驱动电路及显示面板

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