DE112020007048T5

DE112020007048T5 - Schaltung zum transferieren von daten von einer taktdomain zu einer anderen

Info

Publication number: DE112020007048T5
Application number: DE112020007048.4T
Authority: DE
Inventors: Andreas Beermann; Martin Muecke
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2020-04-09
Filing date: 2020-04-09
Publication date: 2023-03-30
Also published as: US20220260635A1; JP2023520723A; TW202143676A; KR20220166775A; WO2021204388A1; CN114631283A

Abstract

Die Erfindung betrifft eine Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain, wobei die Schaltung folgende Merkmale aufweist: eine digitale Schaltung, die dazu ausgebildet ist, ein Datensignal zu erzeugen, wobei Übergänge desselben im Gleichlauf mit einem Quellentaktsignal sind, und derartige Daten durch Abtasten des Datensignals im Gleichlauf mit einem Zieltaktsignal zu empfangen; einen Phasenkomparator, der dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal zu bestimmen; und eine Datensignalsynchronisierungsschaltung, die dazu ausgebildet ist, ein Datensignal zu empfangen, wobei Übergänge desselben im Gleichlauf mit dem Quellentaktsignal sind, und auf der Basis desselben ein synchronisiertes Datensignal bereitzustellen, wobei Übergänge desselben im Gleichlauf mit dem Zieltaktsignal sind; wobei die Datensignalsynchronisierungsschaltung dazu ausgebildet ist, zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal umzuschalten; wobei die bestimmte Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal eine vorbestimmte Frequenzbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal ist.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Transferieren von Daten von einer Taktdomain (engl.: clock domain) zu einer anderen Taktdomain, auf eine Testapparatur zum Testen einer Testvorrichtung (eines Testobjekts; engl.: device under test, DUT) sowie auf ein Verfahren zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain.
Hintergrund der Erfindung
Während sich moderne System-on-Chip-Designs (SoC-Designs) weiterhin zunehmenden Herausforderungen bezüglich Größe und Komplexität gegenübersehen, werden mittlerweile zahlreiche asynchrone Taktdomains für verschiedene I/O-(Eingabe/Ausgabe-)Schnittstellen verwendet. Ein Design auf CDC-Basis (CDC = Clock Domain Crossing, Taktdomänen-Kreuzung) ist ein Design, bei dem ein Takt asynchron zu einem anderen Takt ist oder eine variable Phasenbeziehung zu einem anderen Takt hat. Ein Transferieren von Signalen zwischen asynchronen Taktdomains kann zu Setup-or-Hold-Zeitsteuerungsverletzungen führen. Diese Verletzungen können bewirken, dass Signale metastabil sind. Auch wenn Synchronisierer die Metastabilität eliminieren könnten, kann eine unsachgemäße Nutzung wie beispielsweise eine Konvergenz von synchronisierten Signalen oder ungeeignete Synchronisationsprotokolle ebenfalls zu funktionalen CDC-Fehlern führen. Eine funktionale Validierung derartiger SoC-Designs ist eine der komplexesten und aufwendigsten Aufgaben.
Innerhalb einer Taktdomain kann eine ordnungsgemäße statische Zeitsteuerungsanalyse (STA, Static Timing Analysis) garantieren, dass sich Daten innerhalb Takt-Setup- und Hold-Zeiten nicht ändern. Wenn Signale von einer Taktdomain zu einer anderen asynchronen Domain gelangen, gibt es keine Möglichkeit, Metastabilität zu vermeiden, da sich Daten jederzeit ändern können.
Da die CDC-Fehler nicht früh in den Design-Zyklen angegangen und verifiziert werden, weisen viele Designs erst spät in ihren Design-Zyklen oder während einer Post-Silicon-Verifizierung funktionale Fehler auf. Es werden mehrere Abdeckungsmetriken (engl.: coverage metrics) vorgeschlagen, um die Angemessenheit und den Fortschritt der Validierung zu messen, beispielsweise codebasierte Abdeckung, Endlicher-Automat-Abdeckung sowie funktionelle Abdeckung. Trotzdem weisen diese Abdeckungsmetriken keinen direkten Bezug zu CDC-Themen auf.
Außerdem liegt bei einem System zum Testen einer Vorrichtung ein Signal vor, d. h. Startsignal des Tests, z. B. TEST_EN, das durch Flipflops auf der Quellendomain angetrieben wird, z. B. SYNCCLK. Dieses Startsignal muss in eine Zieltaktdomain überführt werden, z. B. FIFOCLK, die dieselbe Taktfrequenz wie SYNCCLK aufweist, jedoch eine unbekannte Phasenbeziehung zu SYNCCLK. Während des Testens schaltet sich das SYNCCLK für jeden einzelnen Testlauf ein und aus. Dies bedeutet, dass die Phasenbeziehung für jeden Test anders ist, so dass es unmöglich ist, den Taktdomainübergang mit einer statischen Lösung, die z. B. durch eine STA erfolgt, zu lösen, da dies sich nicht an die Phasenänderungen anpassen kann.
Die üblichste Lösung für das oben erwähnte Problem ist der Lösungsansatz einer Schaltung mit zwei Flipflops, wie sie in 15 gezeigt ist. In 15 liegt der Nachteil darin, dass das über den Taktdomainübergang hinweg empfangene Signal eine zeitliche Mehrdeutigkeit von 2 Taktzyklen aufweist. Dies geschieht immer dann, wenn sich das Signal in dem Setup/Hold-Zeitfenster um die erfassende Taktflanke herum verändert. In diesem Fall ist nicht bekannt, ob der alte Zustand oder der neue Zustand des Signals erfasst wird. Metastabilität ist nicht die einzige Hauptursache dieser Zufälligkeit. Auch Zitterbewegungen (Jitter), Signalrauschen und Leistungsrauschen können dies beeinflussen. Jedoch bedeutet es letztlich, dass der Test nicht exakt an dem Taktzyklus starten kann, an dem es erforderlich ist.
Die Lösung der Frage, diese Mehrdeutigkeit zu beseitigen, besteht darin, eine PLL (phaselocked-loop, Phasenregelschleife) zu verwenden, die eine der zwei Taktdomains bezüglich der Phase (nicht Frequenz) derart verschiebt, dass die Setup- und Hold-Zeit-Kriterien der empfangenden Taktdomain erfüllt sind, wie z. B. in 15 gezeigt ist. Der Nachteil besteht hier darin, dass die PLL-Einschwingzeit sehr lange ist (einige ms) und dass eine PLL pro Taktdomänen-Kreuzung erforderlich ist. Für Hochgeschwindigkeitstests ist dies nicht akzeptabel.
Um Taktdomänen-Kreuzungen präzise zu verifizieren, ist es notwendig, Mehrdeutigkeit beim Abtasten des Signals zu vermeiden. Diese Mehrdeutigkeit geschieht immer dann, wenn das Signal die Setup/Hold-Kriterien an dem erfassenden FF (Flipflop) verletzt. In diesem Fall kann Metastabilität auftreten, wodurch es unvorhersehbar wird, welcher Logikpegel gerade erfasst wird. Diese Ungewissheit dauert einen Taktzyklus lang. Dies führt zu einer zeitlichen Mehrdeutigkeit des erfassten Signals von 2 Taktzyklen.
Bei einer herkömmlichen Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain, beispielsweise eine in 16 als Diagramm und in 17 gezeigte Schaltung, ist es notwendig, bei jeder Phasenänderung des SYNCCLK zu resynchronisieren. Das heißt, eine Synchronisierung/Resynchronisierung für jeden neuen Testlauf erfordert etwa 1 ms PLL-Einschwingzeit. Dieses erste Eingangsdatum markiert den Beginn des Signalverlaufs, und deshalb wird an der Datenschnittstelle eine strenge Zeitsteuerung gefordert. Das heißt, wie in 15 gezeigt ist, dass FF 1 einen Freigabeübergang bestimmt und ein Phasendetektor, PD, eine bekannte Phasenausrichtung gewährleistet. Ein Takt 3 ist ein verzögerter Takt 1 (n=1) oder ein Vielfaches des Takts 1 (n>1).
Somit besteht eine Aufgabe der vorliegenden Erfindung darin, diese Nachteile zu vermeiden und folglich ein verbessertes Konzept für eine Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain bei einer präzisen Zeitsteuerung bereitzustellen.
Diese Aufgabe wird durch eine Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß Anspruch 1, eine Testapparatur zum Testen eines Testobjekts, die eine Schaltung gemäß der vorliegenden Anmeldung gemäß Anspruch 13 aufweist, und ein Verfahren zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß Anspruch 16 gelöst.
Manche Ausführungsbeispiele der vorliegenden Erfindung stellen ferner ein Computerprogramm zum Ausführen von Schritten des erfindungsgemäßen Verfahrens bereit.
Kurzdarstellunq der Erfindung
Gemäß einem ersten Aspekt der vorliegenden Anmeldung, eine Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain, wobei die Schaltung Folgendes aufweist: eine digitale Schaltung, die dazu ausgebildet ist, ein Datensignal zu erzeugen, wobei Übergänge desselben im Gleichlauf mit einem Quellentaktsignal sind, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Ausgeben von Daten auf der Basis eines Eingangsdatenwerts ist, der einer Abtastzeit auf einem Zeitraster zugeordnet ist, bezüglich der Zeit gleichmäßig beabstandet, und derartige Daten durch Abtasten des Datensignals im Gleichlauf mit einem Zieltaktsignal zu empfangen, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Empfangen bereitgestellter Daten ist; einen Phasenkomparator, der z. B. mit dem Prozessor gekoppelt ist, um das Synchronisierungstaktsignal zu empfangen, und mit dem Wandler gekoppelt ist, um das Wandlertaktsignal zu empfangen, wobei der Phasenkomparator dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal zu bestimmen, d. h. der Phasenkomparator führt einen Vergleich einer Zeitsteuerung einer ansteigenden Flanke oder einer abfallenden Flanke zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal durch, wodurch er einen Phasenvergleich zwischen den Signalen durchführt; und eine Datensignalsynchronisierungsschaltung, die z. B. ein erstes Flipflop FF, einen Selektor und ein zweites Flipflop FF aufweist und dazu ausgebildet ist, ein Datensignal zu empfangen, das z. B. im Gleichlauf mit dem Synchronisierungstaktsignal bereitgestellt wird, wobei Übergänge desselben im Gleichlauf mit dem Quellentaktsignal sind, und auf der Basis desselben ein synchronisiertes Datensignal bereitzustellen, wobei Übergänge desselben im Gleichlauf mit dem Zieltaktsignal sind; wobei die Datensignalsynchronisierungsschaltung dazu ausgebildet ist, zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal umzuschalten; wobei zwischen dem Quellentaktsignal und dem Zieltaktsignal eine vorbestimmte Frequenzbeziehung vorliegt, die z. B. bei dem vorbestimmten Wert festgelegt ist.
Gemäß Ausführungsbeispielen der vorliegenden Anmeldung ist die Datensignalsynchronisierungsschaltung dazu ausgebildet, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal zwischen einem ersten Modus, bei dem das Datensignal, das in zeitlichem Gleichlauf mit dem Quellentaktsignal ist, an Flanken eines ersten Flankentyps, z. B. an abfallenden Flanken, des Zieltaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps, z. B. ansteigenden Flanken, des Zieltaktsignals abgetastet wird, um das synchronisierte Datensignal zu erhalten, das in zeitlichem Gleichlauf mit dem Zieltaktsignal ist, und einem zweiten Modus, bei dem das Datensignal, das in zeitlichem Gleichlauf mit dem Quellentaktsignal ist, an Flanken des zweiten Flankentyps, z. B. ansteigenden Flanken, des Zieltaktsignals abgetastet wird, um das synchronisierte Datensignal zu erhalten, das in zeitlichem Gleichlauf mit dem Zieltaktsignal ist, zu wählen.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung weist die Datensignalsynchronisierungsschaltung Folgendes auf: eine erste Flipflop-Schaltung, die dazu ausgebildet ist, das Datensignal zu empfangen, das z. B. ein Testsignal auf der anderen Taktdomain als das Wandlertaktsignal ist und von dem Prozessor zum Ausrichten der Ausgangszeitsteuerung der Signaldaten bereitgestellt ist, wobei die erste Flipflopschaltung dazu ausgebildet ist, das Datensignal bei einer ersten Abtastphase abzutasten, z. B. wenn die Phasenbeziehung angibt, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal in einer ersten vorbestimmten Bandbreite liegt, z. B. kleiner ist als ein vorbestimmter Wert, für den Fall, dass die Phasendifferenz ein potenzielles Risiko birgt, zu Metastabilität zu führen, wird die Phase des Abtastens des Freigabesignals invertiert, um Abtastzeitinstanzen von Taktflanken des Synchronisierungstaktsignals weg zu bewegen, um ein abgetastetes Signal zu erhalten; einen Signalselektor, der dazu ausgebildet ist, das Datensignal zu empfangen, und der mit der ersten Flipflop-Schaltung gekoppelt ist, um das abgetastete Signal zu empfangen, wobei der Signalselektor dazu ausgebildet ist, eines der empfangenen Signale, z. B. in Abhängigkeit von der Phasenbeziehung auszuwählen, um ein ausgewähltes Signal zu erhalten; eine zweite Flipflop-Schaltung, die mit dem Signalselektor gekoppelt ist, um das ausgewählte Signal zu empfangen, wobei die zweite Flipflop-Schaltung dazu ausgebildet ist, das ausgewählte Signal, das z. B. Datensignal, oder das abgetastete Signal, bei einer zweiten Abtastphase abzutasten, z. B. wenn die Phasenbeziehung in einer zweiten vorbestimmten Bandbreite liegt, die sich von der ersten vorbestimmten Bandbreite unterscheidet und sich üblicherweise nicht mit der ersten vorbestimmten Bandbreite überlappt, und die beispielsweise angeben kann, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal größer ist als ein vorbestimmter Wert; in diesem Fall wird die Flanke des abgetasteten Signals mit dem Wandlertaktsignal synchronisiert, d. h. die Ausgangszeitsteuerung der Signale wird ausgerichtet, und somit ist es nicht nötig, die Anstiegszeitsteuerung des Taktsignals auszurichten.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung, wobei das Quellentaktsignal von einer Vorrichtung bereitgestellt wird oder durch eine Vorrichtung verwendet wird, z. B. von einem Prozessor oder einem Speicher oder einer Loopback-Schnittstelle usw., wobei die digitale Schaltung ein Wandler ist, der dazu ausgebildet ist, Daten zwischen analog und digital umzuwandeln, z. B. zwischen einer digitalen Darstellung und einer analogen Darstellung, z. B. von einer digitalen Darstellung zu einer analogen Darstellung oder von einer analogen Darstellung zu einer digitalen Darstellung, und wobei das Datensignal ein Freigabesignal ist, das die Analog-Digital-Wandlung eines Signals auslöst, d. h. das Freigabesignal wird im Gleichlauf mit dem Synchronisierungstaktsignal bereitgestellt.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung umfasst die Datensignalsynchronisierungsschaltung ferner Folgendes: eine FIFO-Schaltung (first-in-first-out, zuerst Abgelegtes wird als Erstes bearbeitet), die mit einer Datenquelle, z. B. dem digitalen Signalprozessor, gekoppelt ist, um die Signaldaten zu empfangen, und die mit der zweiten Flipflop-Schaltung gekoppelt ist, die eine Verzögerungszeit auf der Basis der Phasendifferenz zwischen dem Freigabesignal und dem Wandlertaktsignal berechnet, um ein Ausgangssignal des zweiten Flipflops zu empfangen, oder eine verzögerte Version eines Ausgangssignals der zweiten Flipflop-Schaltung, z. B. die eine Datensignal-Ausgangszeitsteuerung des Wandlers angibt, wobei die FIFO-Schaltung ansprechend auf das Ausgangssignal der zweiten Flipflop-Schaltung Signaldaten dem Wandler bereitstellt.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung ist die FIFO-Schaltung über eine Verzögerungsschaltung, die das Ausgangssignal der zweiten Flipflop-Schaltung z. B. gemäß dem Wandlungsdatentaktsignal verzögert, mit dem Ausgang der zweiten Flipflop-Schaltung gekoppelt. Außerdem weist der Selektor einen Multiplexer auf, wobei der Multiplexer eines von Eingangssignalen auf der Basis der Informationen über die Phasenbeziehung auswählt.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung weist der Phasenkomparator einen Phase-zu-Digital-Wandler auf, wobei der Phase-zu-Digital-Wandler dazu ausgebildet ist, die Phasendifferenz zwischen dem Quellentaktsignal und dem Zieltaktsignal zum Bestimmen der Phasenbeziehung zu messen. Außerdem weist die Schaltung einen Oszillator auf, wobei ein Ausgangssignal des Oszillators als das Zieltaktsignal verwendet wird, oder wobei die Schaltung dazu ausgebildet ist, das Zieltaktsignal von dem Ausgangssignal des Oszillators abzuleiten.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung ist die Schaltung dazu ausgebildet, das Quellentaktsignal und das Zieltaktsignal von einem gemeinsamen Referenzsignal abzuleiten, derart, dass Frequenzen des Quellentaktsignals und des Zieltaktsignals in einer vorbestimmten Beziehung stehen, beispielsweise dahingehend reguliert werden, in einer vorbestimmten Beziehung zu stehen, und derart, dass beispielsweise keine Phasenregelung zwischen einer Phase des Quellentaktsignals und einer Phase des Zieltaktsignals vorliegt, derart, dass Phasen des Synchronisierungstaktsignals und des Wandlertaktsignals in Bezug aufeinander frei schweben können. Ferner ist der Wandler ein Digital-Analog-Wandler oder ein Analog-Digital-Wandler.
Ein zweiter Aspekt der vorliegenden Anmeldung, eine Testapparatur zum Testen eines Testobjekts, die die Schaltung gemäß der vorliegenden Anmeldung aufweist. Gemäß einem Ausführungsbeispiel der vorliegenden Anmeldung ist die Testapparatur dazu ausgebildet, einen Testablauf zu beginnen, z.B. einen Testablauf, der Mehrkanalmodule verwendet, die dem Testobjekt Signale bereitstellen und Signale auswerten, die von einem Testobjekt empfangen werden, im Gleichlauf mit dem Quellentaktsignal.
Gemäß dem Ausführungsbeispiel der vorliegenden Anmeldung ist die Testapparatur dazu ausgebildet, ein analoges Signal, das unter Verwendung des Wandlers auf der Basis von durch die Vorrichtung bereitgestellten Signalwerten erhalten wird, dem Testobjekt bereitzustellen, z. B. um dadurch das Testobjekt zu stimulieren, und/oder wobei die Vorrichtung dazu ausgebildet ist, digitale Daten zu erhalten, die z. B. durch eine Datenquelle, d. h. einen digitalen Signalprozessor, bereitgestellt werden, auf der Basis eines digitalisierten Testobjektsignals, das von der digitalen Schaltung erhalten wird, unter Verwendung des Teilverzögerungsfilterns (Fractional-Delay-Filterns), und die digitalen Daten auszuwerten, z. B. um das Testobjekt zu charakterisieren.
Gemäß einem dritten Aspekt der vorliegenden Anmeldung, ein Verfahren zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain, wobei das Verfahren folgende Schritte aufweist: Empfangen eines Quellentaktsignals von einer Vorrichtung, oder das durch eine Vorrichtung verwendet wird, und eines Zieltaktsignals, das durch eine digitale Schaltung verwendet wird; Bestimmen einer Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal; Empfangen eines Datensignals von der Vorrichtung und Bereitstellen eines synchronisierten Datensignals auf der Basis desselben; und Umschalten zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal; wobei eine Frequenzbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal bei dem vorbestimmten Wert festgelegt ist.
Gemäß einem vierten Aspekt der vorliegenden Anmeldung ist ein Computerprogramm vorgesehen, wobei das Computerprogramm dazu ausgebildet ist, das oben beschriebene Verfahren zu implementieren, wenn es auf einem Computer oder einer Mikrosteuerung ausgeführt wird, so dass das oben beschriebene Verfahren durch das Computerprogramm implementiert wird.
Figurenliste
Im Folgenden werden Ausführungsbeispiele der vorliegenden Anmeldung unter Bezugnahme auf die Figuren ausführlicher beschrieben, bei denen:

1 ein schematisches Blockdiagramm einer Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
2 ein schematisches Zeitsteuerungsdiagramm eines Phasenkomparators gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
3 ein schematisches Blockdiagramm des Phasenkomparators gemäß 2 gemäß dem Konzept der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
4 ein Blockdiagramm einer Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
5 ein schematisches Blockdiagramm zeigt, das eine Testapparatur zum Testen eines Testobjekts gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung angibt;
6 ein schematisches Zeitsteuerungsdiagramm zum Erläutern eines normalen Resynchronisierungsprozesses, falls keine Mehrdeutigkeit vorliegt, zeigt;
7 ein schematisches Zeitsteuerungsdiagramm gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
8 ein schematisches Diagramm eines Betriebs eines Verarbeitungsblocks zeigt, wie sie bei einem der Ausführungsbeispiele der vorliegenden Anmeldung implementiert werden könnte;
9 ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 1 zeigt, der in dem schematischen Diagramm der 8 angegeben ist;
10 ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 2 zeigt, der in dem schematischen Diagramm der 8 angegeben ist;
11 ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 3 zeigt, der in dem schematischen Diagramm der 8 angegeben ist;
12 eine schematische Veranschaulichung zeigt, die Betriebsbereiche aller drei Fälle angibt, die in dem schematischen Diagramm der 8 angegeben sind;
13 ein Flussdiagramm zeigt, dass Schritte eines Verfahrens zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem vierten Ausführungsbeispiel des Konzepts der vorliegenden Erfindung der vorliegenden Anmeldung angibt;
14 ein schematisches Blockdiagramm einer Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem Modifikationsausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
15 ein schematisches Blockdiagramm und ein schematisches Zeitsteuerungsdiagramm gemäß einem Beispiel des Standes der Technik zeigt;
16 ein schematisches Blockdiagramm gemäß einem Beispiel des Standes der Technik, um Mehrdeutigkeit zu vermeiden, zeigt; und
17 ein schematisches Zeitsteuerungsdiagramm gemäß einem Stand der Technik zeigt.

Ausführliche Beschreibung der Ausführungsbeispiele
Die folgende Beschreibung legt spezifische Einzelheiten wie beispielsweise bestimmte Ausführungsbeispiele, Prozeduren, Techniken usw. zum Zweck der Erläuterung und nicht der Einschränkung dar. Fachleuten wird einleuchten, dass abgesehen von diesen spezifischen Einzelheiten andere Ausführungsbeispiele verwendet werden können. Obwohl die folgende Beschreibung unter Verwendung von nichteinschränkenden beispielhaften Anwendungen ermöglicht wird, kann die Technologie auf jegliche Art von Wandlern angewendet werden. In manchen Fällen wird auf eine ausführliche Beschreibung hinreichend bekannter Verfahren, Schnittstellen, Schaltungen und Vorrichtungen verzichtet, um die Beschreibung nicht aufgrund von unnötigen Einzelheiten undeutlich zu machen.
Gleiche oder äquivalente Elemente mit gleicher oder äquivalenter Funktionalität werden in der folgenden Beschreibung durch gleiche oder äquivalente Bezugszeichen angegeben.
1 zeigt ein schematisches Blockdiagramm einer Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Eine Schaltung 100 weist eine digitale Schaltung 4, einen Phasenkomparator, PDC, 6 und eine Datensignalsynchronisierungsschaltung 8 auf.
Die digitale Schaltung 4, d. h. eine andere Taktdomain, ist mit dem PDC 6 gekoppelt und liefert ein Zieltaktsignal an den PDC 6. Außerdem ist die digitale Schaltung 4 mit der Datensignalsynchronisierungsschaltung 8 gekoppelt und empfängt ein synchronisiertes Datensignal, d. h. die digitale Schaltung 4 ist dazu ausgebildet, ein Datensignal zu erzeugen, wobei Übergänge desselben im Gleichlauf mit einem Quellentaktsignal sind, und derartige Daten durch Abtasten der Daten im Gleichlauf mit einem Zieltaktsignal zu empfangen. Die digitale Schaltung kann ein Wandler, d. h. Digital-Analog-Wandler oder Analog-Digital-Wandler, sein.
Der PDC 6 ist mit der digitalen Schaltung 4 gekoppelt, um das Zieltaktsignal zu empfangen, das z. B. Wandlertaktsignal, falls die digitale Schaltung 4 ein Wandler ist, und das Quellentaktsignal, z. B. ein Synchronisierungstaktsignal, das ein Taktsignal zum Angeben einer Zeitsteuerung zum Ausgeben von Daten auf der Basis eines Eingangsdatenwerts ist, der einer Abtastzeit auf einem Zeitraster zugeordnet ist, z. B. bezüglich der Zeit gleichmäßig beabstandet, von einer Taktdomain zu empfangen. Der PDC 6 ist dazu ausgebildet, einen Vergleich einer Zeitsteuerung einer ansteigenden Flanke oder einer abfallenden Flanke zwischen dem Quellentaktsignal, z. B. Synchronisierungstaktsignal, und dem Zieltaktsignal, z. B. Wandlertaktsignal, durchzuführen, wodurch er einen Phasenvergleich zwischen den Signalen durchführt. Das heißt, die Schaltung 100 ist dazu ausgebildet, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Wandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken eines ersten Flankentyps, z. B. an abfallenden Flanken, des Wandlertaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps, z. B. ansteigenden Flanken, des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Wandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken des zweiten Flankentyps des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist, zu wählen.
Wie oben beschrieben wurde, detektiert der PDC 6 die Phasendifferenz zwischen z. B. dem Synchronisierungstaktsignal und dem Wandlertaktsignal. Außerdem weist der PDC 6 einen Phase-zu-Digital-Wandler auf, wobei der Phase-zu-Digital-Wandler dazu ausgebildet ist, eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zum Bestimmen der Phasenbeziehung zu messen.
Die Datensignalsynchronisierungsschaltung 8 ist mit dem PDC 6 gekoppelt, um eine Information über die Phasenbeziehung zu empfangen, z. B. Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Zieltaktsignal, und ist dazu ausgebildet, ein Datensignal zu empfangen, das z. B. im Gleichlauf mit dem Quellentaktsignal bereitgestellt wird, wobei Übergänge desselben im Gleichlauf mit dem Quellentaktsignal sind, und auf der Basis desselben ein synchronisiertes Datensignal bereitzustellen, wobei Übergänge desselben im Gleichlauf mit dem Zieltaktsignal sind. Außerdem ist die Datensignalsynchronisierungsschaltung 8 dazu ausgebildet, zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal umzuschalten.
2 zeigt ein schematisches Zeitsteuerungsdiagramm des PDC 6, und 3 zeigt ein schematisches Blockdiagramm des PDC 6. Wie in 2 und 3 gezeigt ist, werden dem PDC 6 ein Referenztaktsignal REFCLK / REF_CLK und ein Messtaktsignal MEASCLK / MEAS_CLK bereitgestellt. Anschließend liefert der PDC 6 die Verzögerung zwischen der ansteigenden Flanke REF_CLK, d. h. der ansteigenden Flanke des Referenztaktsignals, zu der ansteigenden Flanke MEAS_CLK, d. h. der ansteigenden Flanke des Messtaktsignals. Wie oben beschrieben wurde, bestimmt der PDC 6 die Phasendifferenz zwischen MEASCLK und REFCLK. Diese Phasendifferenz kann wie folgt berechnet werden: Phase = Verzögerung / Periode. Die Verzögerung ist die absolute Zeitdifferenz beider Taktflanken. Somit muss der PDC 6 präzise sein, wenn das Teilmerkmal des digitalen Signalprozessors, DSP, ins Spiel kommt. Für die einfache Entscheidung dessen, welche Taktflanke zum Erfassen des Datensignals verwendet wird, muss die Genauigkeit des PDC nicht unbedingt sehr hoch sein.
Gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung wird die Phasendifferenz zwischen einer Taktdomain, z. B. einer Vorrichtung, die dazu ausgebildet ist, ein Datensignal bereitzustellen, z. B. einem Prozessor, einem Speicher oder einer Loopback-Schnittstelle, und einer anderen Taktdomain, z. B. der digitalen Schaltung 4, durch den PDC 6 gemessen. Außerdem kann die Datensignalsynchronisierungsschaltung 8 auf der Basis der bestimmten Phasendifferenz eine Bereitstellung des synchronisierten Datensignals zwischen einer Basierung auf einer ansteigenden Flanke des Zielsignals und einer Basierung auf einer abfallenden Flanke des Zielsignals umschalten. Deshalb ist es möglich, einen Zyklussprung (cycle slip), der durch die Phasenmehrdeutigkeit verursacht wird, zu vermeiden, und das Datensignal korrekt und mit präziser Zeitsteuerung zu transferieren.
Außerdem benötigt die Messung des PDC 6 nur kurze Zeit, z. B. 1 bis 10 Mikrosekunden. Im Gegensatz dazu ist es im Fall eines PLL-Lösungsansatzes in der bekannten Technik erforderlich, länger auf ein PLL-Einschwingen zu warten, z. B. 1 Millisekunde. Deshalb kann die Schaltung 100 schneller arbeiten.
4 zeigt ein Blockdiagramm einer Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Der Unterschied zu dem ersten Ausführungsbeispiel ist eine Vorrichtung 2, d. h. die Schaltung 200 gemäß dem zweiten Ausführungsbeispiel weist ferner die Vorrichtung 2 auf, die dazu ausgebildet ist, ein Quellentaktsignal bereitzustellen, oder die ein solches verwendet. Deshalb ist die Vorrichtung 2 mit dem PDC 6 gekoppelt, um ein Quellentaktsignal bereitzustellen, und mit der Datensignalsynchronisierungsschaltung 8 gekoppelt, um ein Datensignal bereitzustellen. Eine andere Konfiguration der Schaltung 200 ist dieselbe wie die der Schaltung 100, und auf eine weitere Erläuterung wird verzichtet, um eine unnötige Wiederholung der Beschreibung zu vermeiden.
Die Schaltung 100, 200 kann einen Oszillator, z. B. einen spannungsgesteuerten SAW-Oszillator (SAW = Surface Acoustic Wave, Oberflächenwelle), aufweisen, wobei ein Ausgangssignal des Oszillators als das Wandlertaktsignal verwendet wird, oder wobei die Schaltung dazu ausgebildet ist, das Wandlertaktsignal von dem Ausgangssignal des Oszillators abzuleiten. Die Schaltung ist dazu ausgebildet, das Synchronisierungstaktsignal und das Wandlertaktsignal von einem gemeinsamen Referenzsignal abzuleiten, so dass Frequenzen des Synchronisierungstaktsignals und des Wandlertaktsignals in einer vorbestimmten Beziehung stehen.
5 zeigt ein schematisches Blockdiagramm gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Es ist eine Testapparatur zum Testen eines Testobjekts 5 gezeigt, die sich mit dem Ausgang der digitalen Schaltung (DAC, digital-to-analog converter, Digital-Analog-Wandler) 4 verbindet, die eine Schaltung gemäß der vorliegenden Erfindung aufweist. Wie in 5 gezeigt ist, weist die Datensignalsynchronisierungsschaltung 8 eine erste Flipflop-Schaltung, FF, 10, einen Signalselektor, z. B. Multiplexer 12, eine zweite Flipflop-Schaltung, FF, 14 und eine FIFO-Schaltung (FIFO = first-in-first-out, zuerst Abgelegtes wird als Erstes bearbeitet)) 16 auf. Die FIFO 16 ist mit einer Datenquelle, z. B. einem digitalen Signalprozessor, gekoppelt, um die Signaldaten zu empfangen, und ist mit der zweiten FF 14 über eine zusätzliche Verzögerungsschaltung („Verzögerung N“) gekoppelt, die dazu verwendet wird, das Ausgangssignal der FF 14 um eine programmierbare Anzahl von Zieltaktsignalzyklen zu verzögern. Die Anzahl von Taktzyklen wird derart gewählt, dass das FIFO-Freigabesignal READ_EN exakt zu dem korrekten Zeitpunkt aktiv wird, wenn in der FIFO genügend Daten zur Verfügung stehen und das Testobjekt die Daten über den DAC empfangen soll, wobei die FIFO 16 ansprechend auf das Ausgangssignal der Verzögerungsschaltung, READ_EN, dem Wandlersignal Daten bereitstellt.
Die erste FF 10 ist mit der Vorrichtung 2, z. B. einem Prozessor, einem Speicher oder einer Loopback-Schnittstelle, gekoppelt, um ein Datensignal, TEST_EN, zu empfangen, das z. B. ein Testsignal auf der anderen Quellentaktdomain SYNCCLK als das Zieltaktsignal, FIFOCLK, ist und von der Vorrichtung zum Ausrichten der Ausgangszeitsteuerung der Signaldaten bereitgestellt wird, wobei die FF 10 dazu ausgebildet ist, das Datensignal bei einer ersten Abtastphase abzutasten, wenn die Phasenbeziehung angibt, dass ein Wert einer Phasendifferenz zwischen dem Quellentaktsignal und dem Zieltaktsignal in einer ersten vorbestimmten Bandbreite liegt, z. B. kleiner ist als ein vorbestimmter Wert, falls die Phasendifferenz ein potenzielles Risiko birgt, zu Metastabilität zu führen, wird die Phase des Abtastens des Datensignals invertiert, um Abtastzeitinstanzen von Taktflanken des Quellentaktsignals weg zu bewegen, um ein abgetastetes Signal zu erhalten. Die Informationen über die Phasenbeziehung zwischen der Quellentaktdomain SYNCCLK und der Zieltaktdomain FIFOCLK werden durch den Phase-zu-Digital-Wandler (PDC) 6 gemessen.
Der Signalselektor, d. h. Multiplexer 12 ist mit der Vorrichtung 2 zum Empfangen des Datensignals TEST_EN gekoppelt und ist mit der ersten FF 10 gekoppelt, um das abgetastete Signal zu empfangen, wobei der Multiplexer 12 dazu ausgebildet ist, eines der empfangenen Signale, z. B. in Abhängigkeit von der Phasenbeziehung, auszuwählen, um ein ausgewähltes Signal, EN_SYNC, zu erhalten. Der Multiplexer 12 wählt eines von Eingangssignalen auf der Basis der Informationen über die Phasenbeziehung aus.
Die zweite FF 14 ist mit dem Multiplexer 12 zum Empfangen des ausgewählten Signals EN_SYNC gekoppelt, wobei die zweite FF 14 dazu ausgebildet ist, das Datensignal TEST_EN bei einer zweiten Abtastphase abzutasten, wenn die Phasenbeziehung in einer zweiten vorbestimmten Bandbreite liegt, die sich z. B. von der ersten vorbestimmten Bandbreite unterscheidet und sich üblicherweise nicht mit der ersten vorbestimmten Bandbreite überlappt, und die beispielsweise angeben kann, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal größer ist als ein vorbestimmter Wert; in diesem Fall wird die Flanke des abgetasteten Signals mit dem Wandlertaktsignal synchronisiert, d. h. die Ausgangszeitsteuerung der Signale wird ausgerichtet, und somit ist es nicht nötig, die Anstiegszeitsteuerung des Taktsignals auszurichten.
6 zeigt ein schematisches Zeitsteuerungsdiagramm zum Erläutern eines normalen Resynchronisierungsprozesses, falls keine Mehrdeutigkeit vorliegt. Wie in 6 gezeigt ist, werden dann, wenn der Test gestartet wird, das Quellentaktsignal, SYNCCLK, Datensignal und TEST_EN synchronisiert, und das Zieltaktsignal, FIFOCLK, und das synchronisierte Datensignal, EN_SYNCED, werden synchronisiert. Bei diesem Beispiel sind die ansteigende Flanke des Quellentaktsignals und die ansteigende Flanke des Zieltaktsignals weit entfernt. In diesem Fall würde der Multiplexer 12 dazu umgeschaltet werden, das TEST_EN direkt als Quelle für das ausgewählte Signal, EN_SYNC, zu verwenden, wobei das Flipflop 10 umgangen wird. Da die ansteigenden Flanken des Quellentaktsignals und des Zieltaktsignals weit entfernt sind, liegt beim Erfassen des EN_SYNC-Signals durch das Flipflop 14 keine Mehrdeutigkeit vor. Die digitale Schaltung (der Wandler) 4 ist in der Lage, ein Datensignal bei einer korrekten Zeitsteuerung zu empfangen.
7 zeigt ein schematisches Zeitsteuerungsdiagramm gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung. Der Unterschied zur 6 besteht darin, dass die Taktflanken des Quellentaktsignals, SYNCCLK, und des Zieltaktsignals, FIFOCLK, sehr nahe beieinander liegen. Wie in 7 angegeben ist, wird der Beginn des Signalverlaufs durch das Datensignal, TEST_EN, bestimmt, und somit, wie durch das Bezugszeichen 30 angegeben ist, ist es möglich, die ansteigende Flanke des Quellentaktsignals, SYNCCLK, auf die ansteigende Flanke des Datensignals, TEST_EN, abzustimmen. In diesem Fall liegen die ansteigende Flanke des Quellentaktsignals und die ansteigende Flanke des Datensignals sehr nahe beieinander. In diesem Fall würde ein Erfassen des TEST_EN-Signals mit der ansteigenden Flanke des Zieltaktsignals aufgrund der Verletzung der Setup/Hold-Kriterien des erfassenden Flipflops zu Mehrdeutigkeit führen, es wird unklar, in welchem Taktzyklus des Zieltaktsignals das TEST_EN-Signal erfasst wird. Um diese Situation zu überwinden, wird das Signal TEST_EN zuerst mit einem Flipflop 10 erfasst, das Daten auf der ansteigenden Flanke von N_FIFOCLK erfasst (was äquivalent zu einem Erfassen auf der abfallenden Flanke von FIFOCLK ist), was zu dem Signal EN_SYNC führt. Anschließend erfasst ein zweites Flipflop 14 EN_SYNC auf der ansteigenden Flanke von FIFOCLK, um das Signal EN_SYNCED zu erzeugen. Das synchronisierte Datensignal, EN_SYNCED, ist immer ansprechend auf die ansteigende Flanke des Zieltaktsignals. Mehrdeutigkeiten, d. h. eine Mehrdeutigkeit beim Abtasten des Datensignals, TEST_EN, werden vermieden, indem zu einem Signal geschaltet wird, das durch das invertierte Zieltaktsignal N_FIFOCLK erfasst wurde. Somit ist es möglich, das Datensignal zu einem korrekten Zeitpunkt der digitalen Schaltung bereitzustellen.
Wie oben beschrieben wurde, wird der Beginn des Signalverlaufs durch das Datensignal, das Signal TEST_EN, bestimmt, und somit sind Zeitsteuerungsanforderungen an der Datenschnittstelle relativ entspannt.
8 zeigt ein Entscheidungsdiagramm eines Betriebs eines Verarbeitungsblocks, wie er bei dem in 14 gezeigten Ausführungsbeispiel der vorliegenden Anmeldung implementiert sein könnte. Der Block weist eine Funktion auf, einen gemessenen Phasenwert von PDC, z. B. PDC 6, zu erhalten, um zu entscheiden, welcher Betriebsfall relevant ist, und entsprechend edge_select (Flanke_Auswahl) und delay_select (Verzögerung_Auswahl) anzuwenden.
9 zeigt ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 1, der in dem in 14 gezeigten schematischen Diagramm und dem Entscheidungsdiagramm der 8 angegeben ist. Der Betriebsfall 1 gibt einen Fall an, bei dem ein Signal en_r eine Mehrdeutigkeit zeigt. Außerdem weist der Betriebsfall 1 die folgenden Kriterien auf:

0≤Phase<0,25,
edge_select= abfallen (1) und
delay_select = nein (0).

10 zeigt ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 2, der in dem in 14 gezeigten schematischen Diagramm und dem Entscheidungsdiagramm der 8 angegeben ist. Der Betriebsfall 2 gibt einen Fall an, bei dem ein Signal en_f eine Mehrdeutigkeit zeigt. Außerdem weist der Betriebsfall 2 die folgenden Kriterien auf:

0,25≤Phase<0,75
edge_select = ansteigen (0)
delay_select = nein (0)

11 zeigt ein schematisches Zeitsteuerungsdiagramm des Betriebsfalls 3, der in dem in 14 gezeigten schematischen Diagramm und dem Entscheidungsdiagramm der 8 angegeben ist. Der Betriebsfall 3 gibt einen Fall an, bei dem ein Signal en_r eine Mehrdeutigkeit zeigt, wobei eine zusätzliche Verzögerung angelegt wird. Außerdem weist der Betriebsfall 3 die folgenden Kriterien auf:

0,75≤Phase<1
edge_select = abfallen (1)
delay_select = ja (1)

12 zeigt eine schematische Veranschaulichung, die Betriebsbandbreiten aller drei Fälle angibt, die in dem in 14 gezeigten schematischen Diagramm und dem Entscheidungsdiagramm der 8 angegeben werden. Wie in 12 angegeben ist, tritt eine ansteigende Flanke des synchronisierten Signals fifo_en ein und zwei Klickzyklen nach der ansteigenden Flanke des Quellensignals fifoen_s auf. Deshalb wird die Mehrdeutigkeit jeweiliger Fälle 1 bis 3 effektiv vermieden.
13 zeigt ein Flussdiagramm, das Schritte eines Verfahrens zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung angibt.
Zuerst, Empfangen eines Quellentaktsignals und eines Zieltaktsignals, die durch eine digitale Schaltung verwendet werden (Schritt 10). Das heißt, ein Phasenkomparator, d. h. der PDC 6, wie er in 1 gezeigt ist, beispielsweise empfängt das Quellentaktsignal und das Zieltaktsignal von der digitalen Schaltung, d. h. beispielsweise der digitalen Schaltung 4 in 1 oder 2. Der Synchronisierungstakt kann von einem Prozessor, einem Speicher oder einer Loopback-Schnittstelle bereitgestellt werden.
Als Nächstes, Bestimmen einer Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal (S12) und Empfangen eines Datensignals von der Vorrichtung (S14). Das heißt, an der Datensignalsynchronisierungsschaltung, z. B. der Datensignalsynchronisierungsschaltung 8 in 1 oder 2, wird das Datensignal empfangen, wobei Übergänge desselben im Gleichlauf mit dem Quellentaktsignal sind.
Dann, Umschalten zwischen einer Bereitstellung des synchronisierten Datensignals, z. B. EN_SYNCED, auf der Basis eines Abtastens des Datensignals, z. B. TEST_EN, ansprechend auf eine ansteigende Flanke des Zieltaktsignals, z. B. FIFOCLK, und einer Bereitstellung des synchronisierten Datensignals, EN_SYNCED, auf der Basis eines Abtastens des Datensignals, TEST_EN, ansprechend auf eine abfallende Flanke des Zieltaktsignals, FIFOCLK, in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal (S16). Das heißt, die Datensignalsynchronisierungsschaltung wählt den abgetasteten Typ, z. B. an ansteigenden Flanken oder an abfallenden Flanken abgetastet, wie in 7 gezeigt ist, aus. Eine Frequenzbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal wird an dem vorbestimmten Wert festgelegt. Anschließend wird der digitalen Schaltung 4 über die FIFO 16 ein synchronisiertes Datensignal auf der Basis z. B. des Synchronisierungsdatensignals, das eine ausgewählte Bereitstellung aufweist, z. B. EN_SYNCED, bereitgestellt.
Gemäß einem vierten Aspekt der vorliegenden Anmeldung ist ein Computerprogramm bereitgestellt, wobei das Computerprogramm dazu ausgebildet ist, das oben beschriebene Verfahren zu implementieren, wenn es auf einem Computer oder einer Mikrosteuerung ausgeführt wird, so dass das oben beschriebene Verfahren durch das Computerprogramm implementiert wird.
14 zeigt das Schaltbild eines Modifizierungsbeispiels des offenbarten Ausführungsbeispiels. Wie oben erwähnt wurde, lösen die Ausführungsbeispiele der vorliegenden Anmeldung das Mehrdeutigkeitsproblem, indem sie den PDC verwenden, um die Phasendifferenz zwischen den beiden Taktdomains zu messen, und anschließend eine spezielle Empfangsschaltung verwenden, die in der Lage ist, das TEST_EN-Signal entweder an der ansteigenden oder der abfallenden Flanke des empfangenden Takts zu erfassen. Eine Steuerlogik entscheidet, welche Flanke geeignet ist. Dies vermeidet die Mehrdeutigkeit von zwei Taktzyklen für den Teststart, da es möglich ist, genau zu bestimmen, welcher Taktzyklus das Signal gerade erfasst, wie in 14 gezeigt ist.
Obwohl manche Aspekte im Zusammenhang mit einer Apparatur beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entsprechen. Analog dazu stellen Aspekte, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Apparatur dar. Einige oder alle der Verfahrensschritte können durch eine (oder unter Verwendung einer) Hardwareapparatur bzw. einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei manchen Ausführungsbeispielen können einer oder mehrere der wichtigsten Verfahrensschritte durch eine derartige Apparatur ausgeführt werden.
Der erfindungsgemäße Datenstrom kann auf einem digitalen Speichermedium gespeichert oder kann auf einem Übertragungsmedium wie beispielsweise einem drahtlosen Übertragungsmedium oder einem verdrahteten Übertragungsmedium wie z. B. dem Internet übertragen werden.
Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers durchgeführt werden, auf der bzw. dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken (oder zusammenwirken können), dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Anmeldung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsbeispiele umfassen ein Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das aufgezeichnete Medium sind üblicherweise greifbar bzw. nicht-flüchtig.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Apparatur oder ein System, die bzw. das dazu ausgelegt ist, ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren an einen Empfänger zu übertragen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder dergleichen sein. Die Apparatur oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms an den Empfänger umfassen.
Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren vorzugsweise seitens einer beliebigen Hardwareapparatur durchgeführt.
Die hierin beschriebene Apparatur kann unter Verwendung einer Hardwareapparatur, eines Computers oder einer Kombination einer Hardwareapparatur und eines Computers implementiert werden.
Die hierin beschriebene Apparatur oder beliebige Komponenten der hierin beschriebenen Apparatur kann bzw. können zumindest teilweise in Hardware und/oder in Software implementiert werden.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims

Eine Schaltung zum Transferieren von Daten von einer Taktdomain zu einer anderen Taktdomain, wobei die Schaltung folgende Merkmale aufweist: eine digitale Schaltung, die dazu ausgebildet ist, ein Datensignal zu erzeugen, wobei Übergänge desselben im Gleichlauf mit einem Quellentaktsignal sind, und derartige Daten durch Abtasten des Datensignals im Gleichlauf mit einem Zieltaktsignal zu empfangen; einen Phasenkomparator, wobei der Phasenkomparator dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal zu bestimmen; und eine Datensignalsynchronisierungsschaltung, die dazu ausgebildet ist, ein Datensignal zu empfangen, wobei Übergänge desselben im Gleichlauf mit dem Quellentaktsignal sind, und auf der Basis desselben ein synchronisiertes Datensignal bereitzustellen, wobei Übergänge desselben im Gleichlauf mit dem Zieltaktsignal sind; wobei die Datensignalsynchronisierungsschaltung dazu ausgebildet ist, zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal umzuschalten; wobei die ermittelte Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal eine vorbestimmte Frequenzbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal ist.
Die Schaltung gemäß Anspruch 1, bei der die Datensignalsynchronisierungsschaltung dazu ausgebildet ist, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal zwischen einem ersten Modus, bei dem das Datensignal, das in zeitlichem Gleichlauf mit dem Quellentaktsignal ist, an Flanken eines ersten Flankentyps des Zieltaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps des Zieltaktsignals abgetastet wird, um das synchronisierte Datensignal zu erhalten, das in zeitlichem Gleichlauf mit dem Zieltaktsignal ist, und einem zweiten Modus, bei dem das Datensignal, das in zeitlichem Gleichlauf mit dem Quellentaktsignal ist, an Flanken des zweiten Flankentyps des Zieltaktsignals abgetastet wird, um das synchronisierte Datensignal zu erhalten, das in zeitlichem Gleichlauf mit dem Zieltaktsignal ist, zu wählen.
Die Schaltung gemäß einem Anspruch 1 oder 2, bei der die Datensignalsynchronisierungsschaltung folgende Merkmale aufweist: eine erste Flipflop-Schaltung, die dazu ausgebildet ist, das Datensignal zu empfangen, wobei die erste Flipflopschaltung dazu ausgebildet ist, das Datensignal bei einer ersten Abtastphase abzutasten, um ein abgetastetes Signal zu erhalten; einen Signalselektor, der dazu ausgebildet ist, das Datensignal zu empfangen, und der mit der ersten Flipflop-Schaltung gekoppelt ist, um das abgetastete Signal zu empfangen, wobei der Signalselektor dazu ausgebildet ist, eines der empfangenen Signale auszuwählen, um ein ausgewähltes Signal zu erhalten; eine zweite Flipflop-Schaltung, die mit dem Signalselektor gekoppelt ist, um das ausgewählte Signal zu empfangen, wobei die zweite Flipflop-Schaltung dazu ausgebildet ist, das ausgewählte Signal bei einer zweiten Abtastphase abzutasten.
Die Schaltung gemäß einem der Ansprüche 1 bis 3, bei der das Quellentaktsignal von einer Vorrichtung bereitgestellt wird oder durch eine Vorrichtung verwendet wird, bei der die digitale Schaltung ein Wandler ist, der dazu ausgebildet ist, Daten zwischen analog und digital umzuwandeln, und wobei das Datensignal ein Freigabesignal ist, das die Analog-und-Digital-Wandlung eines Signals auslöst.
Die Schaltung gemäß Anspruch 3 oder 4, bei der die Datensignalsynchronisierungsschaltung ferner folgende Merkmale umfasst: eine FIFO-Schaltung, die mit einer Datenquelle gekoppelt ist, um die Signaldaten zu empfangen, und die mit der zweiten Flipflop-Schaltung gekoppelt ist, um ein Ausgangssignal des zweiten Flipflops zu empfangen, oder eine verzögerte Version eines Ausgangssignals der zweiten Flipflop-Schaltung, wobei die FIFO-Schaltung ansprechend auf das Ausgangssignal der zweiten Flipflop-Schaltung Der digitalen Schaltung Signaldaten bereitstellt.
Die Schaltung gemäß Anspruch 5, bei der die FIFO-Schaltung über eine Verzögerungsschaltung, die das Ausgangssignal der zweiten Flipflop-Schaltung verzögert, mit dem Ausgang der zweiten Flipflop-Schaltung gekoppelt ist.
Die Schaltung gemäß einem der Ansprüche 3 bis 6, bei der der Selektor einen Multiplexer aufweist, wobei der Multiplexer eines von Eingangssignalen auf der Basis der Informationen über die Phasenbeziehung auswählt.
Die Schaltung gemäß einem der Ansprüche 1 bis 7, bei der der Phasenkomparator einen Phase-zu-Digital-Wandler aufweist, wobei der Phase-zu-Digital-Wandler dazu ausgebildet ist, die Phasendifferenz zwischen dem Quellentaktsignal und dem Zieltaktsignal zum Bestimmen der Phasenbeziehung zu messen.
Die Schaltung gemäß einem der Ansprüche 1 bis 8, wobei die Schaltung einen Oszillator aufweist, wobei ein Ausgangssignal des Oszillators als das Zieltaktsignal verwendet wird, oder wobei die Schaltung dazu ausgebildet ist, das Zieltaktsignal von dem Ausgangssignal des Oszillators abzuleiten.
Die Schaltung gemäß einem der Ansprüche 1 bis 9, wobei die Schaltung dazu ausgebildet ist, das Quellentaktsignal und das Zieltaktsignal von einem gemeinsamen Referenzsignal abzuleiten, derart, dass Frequenzen des Quellentaktsignals und des Zieltaktsignals in einer vorbestimmten Beziehung stehen, und derart, dass keine Phasenregelung zwischen einer Phase des Quellentaktsignals und einer Phase des Zieltaktsignals vorliegt.
Die Schaltung gemäß einem der Ansprüche 4 bis 10, bei der der Wandler ein Digital-Analog-Wandler ist.
Die Schaltung gemäß einem der Ansprüche 4 bis 11, bei der der Wandler ein Analog-Digital-Wandler ist.
Eine Testapparatur zum Testen eines Testobjekts, die die Schaltung gemäß einem der Ansprüche 1 bis 12 aufweist.
Die Testapparatur gemäß Anspruch 13, wobei die Testapparatur dazu ausgebildet ist, einen Testablauf im Gleichlauf mit dem Quellentaktsignal durchzuführen.
Die Testapparatur gemäß Anspruch 14, wobei die Apparatur dazu ausgebildet ist, ein analoges Signal, das unter Verwendung des Wandlers auf der Basis von durch das Testobjekt bereitgestellten Signalwerten erhalten wird, bereitzustellen, und/oder wobei der Prozessor dazu ausgebildet ist, digitale Daten zu erhalten, die auf der Basis eines digitalisierten Testobjektsignals, das von der digitalen Schaltung erhalten wird, unter Verwendung des Teilverzögerungsfilterns bereitgestellt werden, und die digitalen Daten auszuwerten.
Ein Verfahren zum Transferieren von Daten von einer Taktdomain zu einer anderen, wobei das Verfahren folgende Schritte aufweist: Empfangen eines Quellentaktsignals und eines Zieltaktsignals, das durch eine digitale Schaltung verwendet wird; Bestimmen einer Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal; Empfangen eines Datensignals, und Bereitstellen eines synchronisierten Datensignals auf der Basis desselben; und Umschalten zwischen einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine ansteigende Flanke des Zieltaktsignals und einer Bereitstellung des synchronisierten Datensignals auf der Basis eines Abtastens des Datensignals ansprechend auf eine abfallende Flanke des Zieltaktsignals in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal; wobei eine Frequenzbeziehung zwischen dem Quellentaktsignal und dem Zieltaktsignal bei dem vorbestimmten Wert festgelegt ist.
Ein Computerprogramm zum Durchführen des Verfahrens gemäß Anspruch 16, wenn das Computerprogramm auf einem Computer oder einer Mikrosteuerung abläuft.