DE112020007047T5

DE112020007047T5 - Schaltung zum umwandeln eines signals zwischen digital und analog

Info

Publication number: DE112020007047T5
Application number: DE112020007047.6T
Authority: DE
Inventors: Andreas Beermann; Martin Muecke; Christian VOLMER
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2020-04-09
Filing date: 2020-04-09
Publication date: 2023-03-30
Also published as: JP2023520724A; TWI777418B; JP7492603B2; CN114641934A; TW202211632A; KR20220166259A; US20220263515A1; WO2021204387A1

Abstract

Die Erfindung betrifft eine Schaltung zum Umwandeln eines Signals zwischen digital und analog. Gemäß einem Aspekt der Erfindung weist die Schaltung folgende Merkmale auf: Eine Schaltung zum Umwandeln eines Signals zwischen digital und analog, wobei die Schaltung folgende Merkmale aufweist: einen Prozessor, der dazu ausgebildet ist, ein Synchronisierungstaktsignal bereitzustellen oder zu verwenden; einen Wandler, der dazu ausgebildet ist, Daten unter Verwendung eines Wandlertaktsignals zwischen digital und analog umzuwandeln; einen Phasenkomparator, wobei der Phasenkomparator dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu bestimmen; und einen digitalen Signalprozessor, der mit dem Phasenkomparator gekoppelt ist, um Informationen über die Phasenbeziehung zu empfangen, wobei der digitale Signalprozessor dazu ausgebildet ist, eine Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, in Abhängigkeit von der Phasenbeziehung anzulegen, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Umwandeln eines Signals zwischen digital und analog, eine Testapparatur zum Testen eines Testobjekts und ein Verfahren zum Umwandeln eines Signals zwischen digital und analog.
Hintergrund der Erfindung
Während eine Kapazitätsauslastung von auf dem neuesten technischen Stand befindlichen Vorrichtungen zunimmt, wird die Herausforderung, die Leistungsfähigkeit derartiger Vorrichtungen in Mengen des Produktionsumfangs auszuwerten, zunehmend schwieriger. Eine Schwierigkeit stammt von herkömmlichen Arten, Hochgeschwindigkeitsvorrichtungen zu testen, die bei höheren Frequenzen tendenziell die kombinierte Leistungsfähigkeit des Testobjekts (DUT, device under test) und der Testhardware und nicht die Leistungsfähigkeit lediglich des DUT alleine widerspiegeln.
Beim Testen von hohe Geschwindigkeit und hohe Leistungsfähigkeit aufweisenden Vorrichtungen im GHz-(Gigahertz)Frequenzbereich wird der einschränkende Faktor bezüglich der Leistungsfähigkeit bei herkömmlichen automatischen Testgeräten (ATE - automatic test equipment) mehr und mehr durch Zitterbewegungen (Jitter) in dem Ansteuern- und Umwandlungs- (stimulus and conversion) (Abtast)-Taktsignal der Analog-Digital-Wandler (ADCs - analog-to-digital-converters) und Digital-Analog-Wandler (DACs - digital-to-analog-converters), die ein Bestandteil der Testhardware sind, bestimmt. Jitter ist die zeitliche Variation eines periodischen Signals, oft in Bezug auf eine Referenztaktquelle. Jitter kann bei Charakteristika wie beispielsweise einer Frequenz aufeinanderfolgender Impulse oder einer Phase von periodischen Signalen beobachtet werden. Bezüglich der Leistungsfähigkeit von ATEs lautet eine übliche Annahme jedoch, dass der begrenzende Effekt lediglich durch Jitter in dem Wandlungstakt (Umsetzungstakt, engl.: conversion clock) bewirkt wird. Deshalb werden üblicherweise hohe Ausgaben und ein hoher Entwicklungsaufwand dafür getätigt, Takte mit ultraniedrigem Jitter bereitzustellen, beispielsweise indem Taktgeneratoren mit niedrigem Jitter entwickelt werden, die hochentwickelte Architekturen von Phasenregelschleifen (PLL - phase-locked loops) beinhalten.
In letzter Zeit werden ADCs und DACs für einen Dauerbetrieb bei einer feststehenden Abtastrate erzeugt. Das heißt, wenn ADCs und DACs im Dauermodus verwendet werden, wird die Wandlerabtastrate mit einer PLL bei der Datenrate festgelegt. Alle Frequenzen zum Umwandeln der Signale sind üblicherweise bekannt, und somit ist es möglich, den digitalen Signalprozessor (DPS - digital signal processor) zum Umwandeln von einer willkürlichen Nutzerdatenrate in die Wandlerrate zu verwenden. Es ist möglich, dasselbe im Burst-Modus zu tun, wie beispielsweise in 8 gezeigt ist. Jedoch ist es erforderlich, die PLL vor jeder Messung einzurichten, um die Taktzeitsteuerung auszurichten, wie in 9 gezeigt ist. Das heißt, es ist erforderlich, eine präzise Zeitsteuerung des Bursts in einer Auflösung, die unterhalb der Wandlerrate liegt, zu erzielen.
Eine herkömmliche Schaltung zum Umwandeln eines Signals, beispielsweise eine in 7 als Diagramm gezeigte Schaltung, erfordert eine PLL für jeden Kanal. Die einfachste Konfiguration der PLL weist einen Phasenkomparator, ein Schleifenfilter und einen spannungsgesteuerten Oszillator auf; im Allgemeinen erfordert eine PLL jedoch spezielle und teure externe Komponenten. Außerdem kann eine PLL mit niedrigem Jitter nicht bei einem CMOS-Prozess integriert werden, und deshalb nehmen PLLs viel Platinenraum ein. Die Zeit, die die PLL zum Einschwingen vor jedem Burst benötigt, ist ebenfalls ein Problem bei ATEs, bei denen das Testen oft aus einer großen Anzahl von relativ kurzen Bursts besteht.
Somit besteht eine Aufgabe der vorliegenden Erfindung darin, ein verbessertes Konzept für eine Schaltung zum Umwandeln eines Signals einem Burstmodus bereitzustellen.
Diese Aufgabe wird durch eine Schaltung zum Umwandeln eines Signals zwischen digital und analog gemäß Anspruch 1, eine Testapparatur zum Testen eines Testobjekts gemäß Anspruch 15 und ein Verfahren zum Umwandeln eines Signals zwischen digital und analog gemäß Anspruch 18 gelöst.
Manche Ausführungsbeispiele der vorliegenden Erfindung stellen ferner ein Computerprogramm zum Ausführen von Schritten des erfindungsgemäßen Verfahrens bereit.
Kurzdarstellung der Erfindung
Gemäß einem ersten Aspekt der vorliegenden Anmeldung, eine Schaltung zum Umwandeln eines Signals zwischen digital und analog, z. B. zwischen einer digitalen Darstellung und einer analogen Darstellung, d. h. von einer digitalen Darstellung in eine analoge Darstellung oder von einer analogen Darstellung in eine digitale Darstellung, wobei die Schaltung folgende Merkmale aufweist: einen Prozessor, der dazu ausgebildet ist, ein Synchronisierungstaktsignal bereitzustellen oder zu verwenden, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Ausgeben von Daten auf der Basis eines Eingangsdatenwerts ist, der einer Abtastzeit auf einem Zeitraster oder einer Zeitachse zugeordnet ist, z. B. bezüglich der Zeit gleichmäßig beabstandet; einen Wandler, der dazu ausgebildet ist, Daten unter Verwendung eines Wandlertaktsignals zwischen digital und analog umzuwandeln, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Empfangen einer Dateneinheit ist, die von dem Prozessor bereitgestellt wird, und/oder eine Zeit, wann eine Umwandlung zwischen digital und analog ausgeführt wird, definieren soll; einen Phasenkomparator, der z. B. mit dem Prozessor gekoppelt ist, um das Synchronisierungstaktsignal zu empfangen, und der mit dem Wandler gekoppelt ist, um das Wandlertaktsignal zu empfangen, wobei der Phasenkomparator dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu bestimmen, d. h. der Phasenkomparator ist dazu ausgebildet, einen Vergleich einer Zeitsteuerung einer ansteigenden Flanke oder einer abfallenden Flanke zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal durchzuführen, wodurch er einen Phasenvergleich zwischen den Signalen durchführt; und einen digitalen Signalprozessor, der mit dem Phasenkomparator gekoppelt ist, um Informationen über die Phasenbeziehung zu empfangen, z. B. eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Komparatortaktsignal, wobei der digitale Signalprozessor dazu ausgebildet ist, eine Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, anzulegen, z. B. einen zeitdiskreten Ausgangswert, der einer anderen Abtastzeit zugeordnet ist, z. B. nicht auf dem ursprünglichen Zeitraster oder der ursprünglichen Zeitachse, z. B. um eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zumindest teilweise zu kompensieren, in Abhängigkeit von der Phasenbeziehung, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt, die z. B. bei dem vorbestimmten Wert festgelegt ist.
Gemäß Ausführungsbeispielen der vorliegenden Anmeldung ist die Schaltung dazu ausgebildet, auf der Basis von Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu entscheiden, ob ein Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, bei einer ansteigenden Flanke oder einer abfallenden Flanke des Wandlertaktsignals abgetastet wird, um ein Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung ist die Schaltung dazu ausgebildet, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken eines ersten Flankentyps, z. B. an abfallenden Flanken, des Wandlertaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps, z. B. ansteigenden Flanken, des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken des zweiten Flankentyps des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist, zu wählen.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung weist die Schaltung Folgendes auf: eine erste Flipflop-Schaltung, die mit dem Prozessor gekoppelt ist, um ein Freigabesignal zu empfangen, das z. B. ein Testsignal auf einer anderen Taktdomain als das Wandlertaktsignal ist und von dem Prozessor zum Ausrichten der Ausgangszeitsteuerung der Signaldaten bereitgestellt ist, wobei die erste Flipflopschaltung dazu ausgebildet ist, das Freigabesignal bei einer ersten Abtastphase abzutasten, wenn die Phasenbeziehung angibt, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal in einer ersten vorbestimmten Bandbreite liegt, z. B. kleiner ist als ein vorbestimmter Wert, für den Fall, dass die Phasendifferenz ein potenzielles Risiko birgt, zu Metastabilität zu führen, wird die Phase des Abtastens des Freigabesignals invertiert, um Abtastzeitinstanzen von Taktflanken des Synchronisierungstaktsignals weg zu bewegen, um ein abgetastetes Signal zu erhalten; einen Signalselektor, der mit dem Prozessor gekoppelt ist, um das Freigabesignal zu empfangen, und der mit der ersten Flipflop-Schaltung gekoppelt ist, um das abgetastete Signal zu empfangen, wobei der Signalselektor dazu ausgebildet ist, eines der empfangenen Signale, z. B. in Abhängigkeit von der Phasenbeziehung auszuwählen, um ein ausgewähltes Signal zu erhalten; eine zweite Flipflop-Schaltung, die mit dem Signalselektor gekoppelt ist, um das ausgewählte Signal zu empfangen, wobei die zweite Flipflop-Schaltung dazu ausgebildet ist, das Freigabesignal bei einer zweiten Abtastphase abzutasten, wenn die Phasenbeziehung in einer zweiten vorbestimmten Bandbreite liegt, die sich z. B. von der ersten vorbestimmten Bandbreite unterscheidet und sich üblicherweise nicht mit der ersten vorbestimmten Bandbreite überlappt, und die beispielsweise angeben kann, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal größer ist als ein vorbestimmter Wert; in diesem Fall wird die Flanke des abgetasteten Signals mit dem Wandlertaktsignal synchronisiert, d. h. die Ausgangszeitsteuerung der Signale wird ausgerichtet, und somit ist es nicht nötig, die Anstiegszeitsteuerung des Taktsignals auszurichten; und eine FIFO-Schaltung, die mit dem digitalen Signalprozessor gekoppelt ist, um die Signaldaten zu empfangen, und die über eine über eine Verzögerungsschaltung, die z. B. eine Verzögerungszeit auf der Basis der Phasendifferenz zwischen dem Freigabesignal und dem Wandlertaktsignal berechnet, mit der zweiten Flipflop-Schaltung gekoppelt ist, um eine verzögerte Version eines Ausgangssignals der zweiten Flipflop-Schaltung zu empfangen, die z. B. eine Signaldatenausgangszeitsteuerung des Wandlers angibt, wobei die FIFO-Schaltung dem Wandler Signaldaten bereitstellt, die dem abgetasteten Freigabesignal zugeordnet sind.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung weist der Selektor einen Multiplexer auf, wobei der Multiplexer auf der Basis der Informationen über die Phasenbeziehung eines von Eingangssignalen auswählt. Außerdem weist der Phasenkomparator einen Phasen-zu-Digital-Wandler auf, wobei der Phasen-zu-Digital-Wandler dazu ausgebildet ist, eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zum Bestimmen der Phasenbeziehung zu messen. Ferner ist der digitale Signalprozessor, z. B. ein Teilverzögerungsfilter, dazu ausgebildet, einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal entgegenzuwirken und/oder sie zumindest teilweise zu kompensieren.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung ist der digitale Signalprozessor, z. B. ein Teilverzögerungsfilter, dazu ausgebildet, einen gefilterten Datenwert bereitzustellen, der einer Umwandlungszeit in einem durch das Wandlertaktsignal bestimmten Zeitraster zugeordnet ist, z. B. Signalabtastwert, der in der Tat durch den Wandler zu einem durch das Wandlertaktsignal bestimmten Zeitpunkt von digital zu analog umgewandelt wird, auf der Basis eines oder mehrerer Eingangsdatenwerte, die im Gleichlauf mit dem Synchronisierungstaktsignal bereitgestellt sind, z. B. ein oder mehrere durch den Prozessor bereitgestellte Signalabtastwerte, die zu durch das Synchronisierungstaktsignal bestimmten Zeiten von digital zu analog umgewandelt werden sollten, was aufgrund der Zeitverschiebung/Phasenverschiebung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal nicht möglich ist; und/oder wobei der digitale Signalprozessor, z. B. ein Teilverzögerungsfilter, dazu ausgebildet ist, gefilterte Datenwerte bereitzustellen, die auf eine Zeitachse ausgerichtet sind, die durch das Synchronisierungstaktsignal bestimmt wird, auf der Basis eines oder mehrerer Datenwerte, die in einem durch das Wandlertaktsignal bestimmten Zeitraster definiert sind, z. B. ein oder mehrere Signalabtastwerte, die in der Tat zu durch das Wandlertaktsignal bestimmten Zeiten durch den Wandler von analog zu digital umgewandelt wurden, die jedoch zu durch das Synchronisierungstaktsignal bestimmten Zeiten von analog zu digital umgewandelt werden hätten sollen, was jedoch aufgrund der Zeitverschiebung/Phasenverschiebung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal nicht möglich ist.
Gemäß den Ausführungsbeispielen der vorliegenden Anmeldung verwendet der digitale Signalprozessor oder das Teilverzögerungsfilter eine Farrow-Struktur. Jedoch ist eine beliebige andere geeignete Einrichtung zum Implementieren einer Verzögerung zulässig. Die Schaltung weist einen Oszillator auf, wobei ein Ausgangssignal des Oszillators als das Wandlertaktsignal verwendet wird, oder wobei die Schaltung dazu ausgebildet ist, das Wandlertaktsignal von dem Ausgangssignal des Oszillators abzuleiten. Die Schaltung ist dazu ausgebildet, das Synchronisierungstaktsignal und das Wandlertaktsignal von einem gemeinsamen Referenzsignal abzuleiten, so dass Frequenzen des Synchronisierungstaktsignals und des Wandlertaktsignals in einer vorbestimmten Beziehung stehen. Der Wandler ist ein Digital-Analog- oder ein Analog-Digital-Wandler.
Gemäß einem zweiten Aspekt der vorliegenden Anmeldung, eine Testapparatur zum Testen eines Testobjekts, die die Schaltung gemäß der vorliegenden Anmeldung aufweist. Die Testapparatur ist dazu ausgebildet, einen Testablauf zu beginnen, z.B. einen Testablauf, der Mehrkanalmodule verwendet, die dem Testobjekt Signale bereitstellen und Signale auswerten, die von einem Testobjekt empfangen werden, im Gleichlauf mit dem Quellentaktsignal. Die Testapparatur ist dazu ausgebildet, ein analoges Signal, das unter Verwendung des Wandlers erhalten wird, auf der Basis von Eingangssignalwerten, die z. B. durch den Prozessor bereitgestellt werden, dem Testobjekt bereitzustellen, z. B. um dadurch das Testobjekt zu stimulieren, und/oder wobei die Apparatur dazu ausgebildet ist, digitale Daten zu erhalten, die durch den digitalen Signalprozessor bereitgestellt werden, auf der Basis eines digitalisierten Testobjektsignals, das von dem Wandler erhalten wird, unter Verwendung der Verzögerung, und die digitalen Daten auszuwerten, z. B. um das Testobjekt zu charakterisieren.
Gemäß einem dritten Aspekt der vorliegenden Anmeldung, ein Verfahren zum Umwandeln eines Signals zwischen digital und analog, wobei das Verfahren folgende Schritte aufweist: Empfangen eines Synchronisierungstaktsignals, das von einem Prozessor bereitgestellt wird oder durch einen Prozessor verwendet wird, und eines Wandlertaktsignals, das durch einen Wandler verwendet wird; Bestimmen einer Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal; und Anlegen einer Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, auf der Basis der Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt.
Gemäß einem Ausführungsbeispiel der vorliegenden Anmeldung weist das Verfahren folgende Schritte auf: Wählen, in Abhängigkeit von der Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal, zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstakt ist, an Flanken eines ersten Flankentyps des Wandlertakts abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps des Wandlertakts abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstakt ist, an Flanken des zweiten Flankentyps des Wandlertakts abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist; und Bereitstellen der Signaldaten, die dem abgetasteten Freigabesignal zugeordnet sind, an den Wandler.
Gemäß einem vierten Aspekt der vorliegenden Anmeldung ist ein Computerprogramm vorgesehen, wobei das Computerprogramm dazu ausgebildet ist, das oben beschriebene Verfahren zu implementieren, wenn es auf einem Computer oder einer Mikrosteuerung ausgeführt wird, so dass das oben beschriebene Verfahren durch das Computerprogramm implementiert wird.
Figurenliste
Im Folgenden werden Ausführungsbeispiele der vorliegenden Anmeldung unter Bezugnahme auf die Figuren ausführlicher beschrieben, bei denen:

1 ein schematisches Blockdiagramm einer Schaltung zum Umwandeln eines Signals gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
2 ein schematisches Zeitsteuerungsdiagramm eines Phasenkomparators gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
3 ein schematisches Blockdiagramm des Phasenkomparators gemäß 2 gemäß dem Konzept der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
4 eine schematische Veranschaulichung zeigt, die die Phasenbeziehung zwischen dem Synchronisierungstakt und dem Wandlertakt gemäß dem ersten Ausführungsbeispiel des Konzepts der vorliegenden Erfindung der vorliegenden Anmeldung zeigt;
5 ein schematisches Blockdiagramm zeigt, das ein Implementierungsbeispiel der Schaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung der vorliegenden Anmeldung angibt;
6 ein schematisches Blockdiagramm zeigt, das eine Testapparatur zum Testen eines Testobjekts gemäß einem dritten Ausführungsbeispiel des Konzepts der vorliegenden Erfindung der vorliegenden Anmeldung angibt;
7 ein Flussdiagramm zeigt, das Schritte eines Verfahrens zum Umwandeln eines Signals zwischen digital und analog gemäß einem dritten Ausführungsbeispiel des Konzepts der vorliegenden Erfindung der vorliegenden Anmeldung angibt;
8 ein schematisches Blockdiagramm gemäß einem Stand der Technik zeigt; und
9 ein schematisches Zeitsteuerungsdiagramm gemäß einem Stand der Technik zeigt.

Ausführliche Beschreibung der Ausführungsbeispiele
Die folgende Beschreibung legt spezifische Einzelheiten wie beispielsweise bestimmte Ausführungsbeispiele, Prozeduren, Techniken usw. zum Zweck der Erläuterung und nicht der Einschränkung dar. Fachleuten wird einleuchten, dass abgesehen von diesen spezifischen Einzelheiten andere Ausführungsbeispiele verwendet werden können. Obwohl die folgende Beschreibung unter Verwendung von nichteinschränkenden beispielhaften Anwendungen ermöglicht wird, kann die Technologie auf jegliche Art von Wandlern angewendet werden. In manchen Fällen wird auf eine ausführliche Beschreibung hinreichend bekannter Verfahren, Schnittstellen, Schaltungen und Vorrichtungen verzichtet, um die Beschreibung nicht aufgrund von unnötigen Einzelheiten undeutlich zu machen.
Gleiche oder äquivalente Elemente mit gleicher oder äquivalenter Funktionalität werden in der folgenden Beschreibung durch gleiche oder äquivalente Bezugszeichen angegeben.
1 zeigt ein schematisches Blockdiagramm einer Schaltung zum Umwandeln eines Signals gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Eine Schaltung 100 weist einen Prozessor 2, einen Wandler 4, einen Phasenkomparator, PDC, 6 und einen digitalen Signalprozessor, DSP, 8, auf.
Der Prozessor 2 ist mit dem PDC 6 gekoppelt und stellt dem PDC 6 ein Synchronisierungstaktsignal bereit. Außerdem ist der Prozessor 2 mit dem DSP 8 gekoppelt und stellt dem DSP 8 Daten/Signaldaten bereit. Der Prozessor 2 ist dazu ausgebildet, ein Synchronisierungstaktsignal bereitzustellen oder zu verwenden, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Ausgeben von Daten auf der Basis eines Eingangsdatenwerts ist, der einer Abtastzeit auf einem Zeitraster oder einer Zeitachse zugeordnet ist, z. B. bezüglich der Zeit gleichmäßig beabstandet. Bei diesem Ausführungsbeispiel ist gezeigt, dass das Synchronisierungstaktsignal von dem Prozessor 2 dem PDC 6 bereitgestellt wird. Jedoch kann das Synchronisierungstaktsignal dem Prozessor 2 von einer anderen Datenquelle bereitgestellt werden. In diesem Fall verwendet der Prozessor 2 das bereitgestellte Synchronisierungstaktsignal.
Der Wandler 4 ist mit dem PDC 6 gekoppelt und stellt dem PDC 6 ein Wandlertaktsignal bereit. Außerdem ist der Wandler 4 mit dem DSP 8 gekoppelt und empfängt über den DSP 8 durch den Prozessor 2 bereitgestellte Signaldaten. Der Wandler 4 ist dazu ausgebildet, Daten unter Verwendung eines Wandlertaktsignals zwischen digital und analog umzuwandeln, das z. B. ein Taktsignal zum Angeben einer Zeitsteuerung zum Empfangen von Daten ist, die von dem Prozessor bereitgestellt werden, und/oder eine Zeit, wann eine Umwandlung zwischen digital und analog ausgeführt wird, definieren soll. Der Wandler 4 ist ein Digital-Analog- oder ein Analog-Digital-Wandler.
Der PDC 6 ist mit dem Prozessor 2 gekoppelt, um das Synchronisierungstaktsignal zu empfangen, und ist mit dem Wandler 4 gekoppelt, um das Wandlertaktsignal zu empfangen, und der PDC 6 ist dazu ausgebildet, einen Vergleich einer Zeitsteuerung einer ansteigenden Flanke oder einer abfallenden Flanke zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal durchzuführen, wodurch er einen Phasenvergleich zwischen den Signalen durchführt. Das heißt, der PDC 6 detektiert die Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal. Außerdem weist der PDC 6 einen Phase-zu-Digital-Wandler auf, wobei der Phase-zu-Digital-Wandler dazu ausgebildet ist, eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zum Bestimmen der Phasenbeziehung zu messen.
Der DSP 8 ist mit dem PDC 6 gekoppelt, um Informationen über die Phasenbeziehung zu empfangen, z. B. eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal, wobei der DSP 8 dazu ausgebildet ist, eine Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, anzulegen, z. B. einen zeitdiskreten Ausgangswert, der einer anderen Abtastzeit zugeordnet ist, z. B. nicht auf dem ursprünglichen Zeitraster oder der ursprünglichen Zeitachse, z. B. um eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zumindest teilweise zu kompensieren, in Abhängigkeit von der Phasenbeziehung, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt, die z. B. bei dem vorbestimmten Wert festgelegt ist. Ferner ist der DSP 8 dazu konfiguriert, einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal entgegenzuwirken und/oder sie zumindest teilweise zu kompensieren.
Bei der Schaltung 100 liegt eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vor, die z. B. bei dem vorbestimmten Wert festgelegt ist. Die vorbestimmte Frequenzbeziehung ist auf der Basis des erforderlichen Ergebnisses oder des Betriebszustands der Schaltung oder beliebiger anderer Kriterien definiert.
Wie oben beschrieben wurde, stellt der Prozessor 2 die Signaldaten dem DSP 8 bereit und stellt das Synchronisierungstaktsignal dem PDC 6 bereit. Der PDC 6 empfängt das Wandlertaktsignal von dem Wandler 4 und bestimmt eine Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlersignal. Informationen über die ermittelte Phasenbeziehung werden von dem PDC 6 dem DSP 8 bereitgestellt. Anschließend legt der DSP 8 eine Verzögerung an die zwischen dem Prozessor 2 und dem Wandler 4 ausgetauschten Signaldaten in Abhängigkeit von der Phasenbeziehung an. Somit wird die Ausgangszeitsteuerungsdifferenz, die dadurch bewirkt wird, dass das Wandlertaktsignal gegenüber dem Synchronisierungstaktsignal phasenverschoben ist, an dem Wandler 4 korrigiert.
2 zeigt ein schematisches Zeitsteuerungsdiagramm des PDC 6, und 3 zeigt ein schematisches Blockdiagramm des PDC 6. Wie in 2 und 3 gezeigt ist, werden dem PDC 6 ein Referenztaktsignal REFCLK/REF_CLK und ein Messtaktsignal MEAS_CLK bereitgestellt. Anschließend liefert der PDC 6 die Verzögerung zwischen der ansteigenden Flanke REF_CLK, d. h. der ansteigenden Flanke des Referenztaktsignals, zu der ansteigenden Flanke MEAS_CLK, d. h. der ansteigenden Flanke des Messtaktsignals. Wie oben beschrieben wurde, bestimmt der PDC 6 die Phasendifferenz, d. h. Verzögerung des Signals, das heißt die Genauigkeit des PDC 6 beeinflusst direkt die Zeitsteuerungsgenauigkeit der Schaltung. Somit ist es erforderlich, dass der PDC 6 genau ist.
4 zeigt eine schematische Veranschaulichung, die die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal angibt. Der DSP 8, oder wie in 4 gezeigt ist, die Teilverzögerungsfilterung, die in dem DSP 8 enthalten ist, ist dazu ausgebildet, einen gefilterten Datenwert (Signalabtastwert) bereitzustellen, der einer Umwandlungszeit in einem durch das Wandlertaktsignal bestimmten Zeitraster zugeordnet ist, der in der Tat durch den Wandler zu einem durch das Wandlertaktsignal bestimmten Zeitpunkt von digital zu analog umgewandelt wird, auf der Basis eines oder mehrerer Eingangsdatenwerte, die im Gleichlauf mit dem Synchronisierungstaktsignal bereitgestellt sind, z. B. ein oder mehrere durch den Prozessor 2 bereitgestellte Signalabtastwerte, die zu durch das Synchronisierungstaktsignal bestimmten Zeiten von digital zu analog umgewandelt werden sollten, was aufgrund der Zeitverschiebung/Phasenverschiebung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal und/oder dem DSP 8 oder dem Teilverzöergungsfiltern nicht möglich ist; ist dazu ausgebildet, gefilterte Datenwerte bereitzustellen, die auf eine Zeitachse ausgerichtet sind, die durch das Synchronisierungstaktsignal bestimmt wird, auf der Basis eines oder mehrerer Datenwerte, die in einem durch das Wandlertaktsignal bestimmten Zeitraster definiert sind, z. B. ein oder mehrere Signalabtastwerte, die in der Tat zu durch das Wandlertaktsignal bestimmten Zeiten durch den Wandler von analog zu digital umgewandelt wurden, die jedoch zu durch das Synchronisierungstaktsignal bestimmten Zeiten von analog zu digital umgewandelt werden hätten sollen, was jedoch aufgrund der Zeitverschiebung/Phasenverschiebung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal nicht möglich ist.
Außerdem ist es möglich, dass der PDC 6 in einen standardmäßigen CMOS-Prozess integriert wird, und deshalb ermöglicht er eine höhere Dichte im Vergleich zu dem Fall eines PLL-Lösungsansatzes in der bekannten Technik. Ferner, eine zentrale Takterzeugung für alle Wandlerblöcke, und somit ermöglicht dies auch eine höhere Dichte. Ein weiterer Vorteil besteht darin, dass verwendbare PDC-Messungen innerhalb viel kürzerer Zeit verfügbar sind als die üblichen Einschwingzeiten von PLLs mit geringem Phasenrauschen.
5 zeigt ein schematisches Blockdiagramm, das eine Implementierung der Schaltung 200 gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung angibt. Wie in 5 gezeigt ist, weist die Schaltung 200 ferner eine erste Flipflop-Schaltung, FF, 10, einen Signalselektor, z. B. Multiplexer 12, eine zweite Flipflop-Schaltung, FF, 14 und einen Oszillator, VSCO (voltage controlled SAW oscillator, spannungsgesteuerter SAW-Oszillator, SAW = surface acoustic wave, akustische Oberflächenwelle), 16, auf. Außerdem weist der DSP 8 ein Teilverzögerungsfilter auf, das mit einer Farrow-Struktur implementiert oder bei einer beliebigen anderen geeigneten Implementierung verwendet werden kann.
Die erste FF 10 ist mit dem Prozessor 2 gekoppelt, um ein Freigabesignal, TEST_EN, zu empfangen, das z. B. ein Testsignal auf der anderen Taktdomain als das Wandlertaktsignal ist und von dem Prozessor zum Ausrichten der Ausgangszeitsteuerung der Signaldaten bereitgestellt wird, wobei die FF 10 dazu ausgebildet ist, das Freigabesignal bei einer ersten Abtastphase abzutasten, wenn die Phasenbeziehung angibt, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal in einer ersten vorbestimmten Bandbreite liegt, z. B. kleiner ist als ein vorbestimmter Wert, falls die Phasendifferenz ein potenzielles Risiko birgt, zu Metastabilität zu führen, wird die Phase des Abtastens des Freigabesignals invertiert, um Abtastzeitinstanzen von Taktflanken des Synchronisierungstaktsignals weg zu bewegen, um ein abgetastetes Signal zu erhalten. Die vorbestimmte Bandbreite wird z. B. auf der Basis der erforderlichen Genauigkeit des Tests bestimmt.
Der Signalselektor, d. h. Multiplexer 12 ist mit dem Prozessor 2 zum Empfangen des Freigabesignals TEST_EN gekoppelt und ist mit der ersten FF 10 gekoppelt, um das abgetastete Signal zu empfangen, wobei der Multiplexer 12 dazu ausgebildet ist, eines der empfangenen Signale, z. B. in Abhängigkeit von der Phasenbeziehung, auszuwählen, um ein ausgewähltes Signal, EN_SYNC, zu erhalten. Der Multiplexer 12 wählt eines von Eingangssignalen auf der Basis der Informationen über die Phasenbeziehung aus.
Die zweite FF 14 ist mit dem Multiplexer 12 zum Empfangen des ausgewählten Signals EN_SYNC gekoppelt, wobei die zweite FF 14 dazu ausgebildet ist, das Freigabesignal TEST_EN bei einer zweiten Abtastphase abzutasten, wenn die Phasenbeziehung in einer zweiten vorbestimmten Bandbreite liegt, die sich z. B. von der ersten vorbestimmten Bandbreite unterscheidet und sich üblicherweise nicht mit der ersten vorbestimmten Bandbreite überlappt, und die beispielsweise angeben kann, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal größer ist als ein vorbestimmter Wert; in diesem Fall wird die Flanke des abgetasteten Signals mit dem Wandlertaktsignal synchronisiert, d. h. die Ausgangszeitsteuerung der Signale wird ausgerichtet, und somit ist es nicht nötig, die Anstiegszeitsteuerung des Taktsignals auszurichten.
In 4 ist gezeigt, dass die Phasendifferenz auf der Basis der ansteigenden Flanke bestimmt wird, jedoch ist es auch möglich, wie beschrieben wurde, dass die Schaltung 200 abfallende Flanken auswählt. Das heißt, die Schaltung 200 ist dazu ausgebildet, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken eines ersten Flankentyps, z. B. an abfallenden Flanken, des Wandlertaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps, z. B. ansteigenden Flanken, des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken des zweiten Flankentyps des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist, zu wählen.
Der VCSO 16 ist mit dem Wandler 4 gekoppelt. Ein Ausgangssignal des VCSO 16 wird als das Wandlertaktsignal verwendet. Die Schaltung 200 ist dazu konfiguriert, das Synchronisierungstaktsignal und das Wandlertaktsignal von einem gemeinsamen Referenzsignal abzuleiten, so dass Frequenzen des Synchronisierungstaktsignals und des Wandlertaktsignals in einer vorbestimmten Beziehung vorliegen. Außerdem kann die Schaltung 200 dazu ausgebildet sein, das Wandlertaktsignal von dem Ausgangssignal des VCSO 16 abzuleiten.
Wie außerdem in 5 gezeigt ist, ist eine FIFO-Schaltung (first-in-first-out, zuerst Abgelegtes wird als Erstes bearbeitet) mit dem DSP 8 zum Empfangen der Signaldaten gekoppelt und über eine zusätzliche Verzögerungsschaltung („Verzögerung N“), die dazu verwendet wird, das Ausgangssignal der FF 14 um eine programmierbare Anzahl von Zieltaktsignalzyklen zu verzögern, mit der zweiten FF 14 gekoppelt. Die Anzahl von Taktzyklen wird derart gewählt, dass das FIFO-Freigabesignal READ_EN präzise zu dem korrekten Zeitpunkt aktiv wird, wenn in der FIFO genügend Daten zur Verfügung stehen und das Testobjekt Daten über den DAC empfangen soll, wobei die FIFO Signaldaten, die dem abgetasteten Freigabesignal zugeordnet sind, dem Wandler 4 bereitstellt.
Wie außerdem in 5 gezeigt ist, ist die Schaltung 200 dazu ausgebildet, auf der Basis von Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu entscheiden, ob ein Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, bei einer ansteigenden Flanke oder bei einer abfallenden Flanke des Wandlertaktsignals abgetastet wird, um ein Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal steht.
6 zeigt ein schematisches Blockdiagramm, das eine Testapparatur zum Testen eines Testobjekts gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung angibt.
In 6 umfasst die Testapparatur die Schaltung 200 gemäß dem zweiten Ausführungsbeispiel, jedoch kann die Testapparatur die Schaltung 100 gemäß dem ersten Ausführungsbeispiel umfassen. Wie in 6 angegeben ist, umfasst der PDC 6 ferner eine Verarbeitungsschaltung, um Informationen bezüglich Phasendifferenz dem DSP 8 und dem Selektor 12 bereitzustellen. Auf die ausführliche Erläuterung wird verzichtet, um eine wiederholte Erklärung der Schaltung der vorliegenden Erfindung zu vermeiden.
Wie in 6 gezeigt ist, wird bei der Testapparatur ein Beginn des Signalverlaufs durch ein Signal (TEST_EN) bestimmt, z. B. Starten eines Testablaufs, z. B. eines Testablaufs, der Mehrkanalmodule verwendet, die dem Testobjekt Signale bereitstellen und Signale auswerten, die von einem Testobjekt empfangen werden, im Gleichlauf mit dem Synchronisierungstaktsignal. Somit sind Zeitsteuerungsanforderungen an der Datenschnittstelle relativ entspannt.
Außerdem ist die Testapparatur, d. h. die Schaltung 200, dazu ausgebildet, ein analoges Signal, das unter Verwendung des Wandlers 4 erhalten wird, auf der Basis von Eingangssignalwerten, die durch den Prozessor 2 bereitgestellt werden, dem Testobjekt bereitzustellen, beispielsweise um dadurch das Testobjekt zu stimulieren, und/oder wobei die Apparatur dazu ausgebildet ist, digitale Daten zu erhalten, die durch den DSP 8 bereitgestellt werden, auf der Basis eines digitalisierten Testobjektsignals, das von dem Wandler 4 erhalten wird, unter Verwendung der Verzögerung, und die digitalen Daten auszuwerten, z. B. das Testobjekt zu charakterisieren.
7 zeigt ein Flussdiagramm, das Schritte eines Verfahrens zum Umwandeln eines Signals zwischen digital und analog gemäß einem dritten Ausführungsbeispiel des Konzepts der vorliegenden Erfindung angibt.
Zuerst, Empfangen eines Synchronisierungstaktsignals und eines Wandlertaktsignals (S10). Das heißt, ein Phasenkomparator, d. h. beispielswese der PDC 6, wie er in 1 oder 2 gezeigt ist, empfängt das Synchronisierungstaktsignal von einem Prozessor, d. h. beispielsweise dem Prozessor 2 in 1 oder 2, und das Wandlertaktsignal von dem Wandler, d. h. beispielsweise dem Wandler 4 in 1 oder 2. Der Synchronisierungstakt kann durch den Prozessor 2 oder durch eine beliebige andere Quelle bereitgestellt werden.
Als Nächstes, Bestimmen einer Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal (S12). Anschließend, Anlegen einer Verzögerung an Signaldaten auf der Basis der Phasenbeziehung (S14). Das heißt, Anlegen einer Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, auf der Basis der ermittelten Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal im Schritt S12. Außerdem liegt eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vor.
Zusätzlich zu den oben erwähnten Schritten ist es möglich, einen Abtastflankenmodus zu wählen. Das heißt, das Verfahren weist ferner einen Schritt des Auswählens des Abtastflankenmodus auf, d. h. Auswählen zwischen einem ersten Modus und einem zweiten Modus in Abhängigkeit von der ermittelten Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal. Bei dem ersten Modus wird ein Freigabesignal, das in zeitlichem Gleichlauf mit dem Synchronisationstakt ist, an Flanken eines ersten Flankentyps, z. B. an einer abfallenden Flanke, des Wandlertaktsignals abgetastet, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an einer Flanke eines zweiten Flankentyps, z. B. einer ansteigenden Flankem des Wandlertakts, abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist. Bei dem zweiten Modus wird das Freigabesignal, das in zeitlichem Gleichlauf mit dem Synchronisierungstakt ist, an Flanken des zweiten Flankentyps z. B. an der ansteigenden Flanke, abgetastet, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist. Anschließend werden die Signaldaten, die dem abgetasteten Freigabesignal zugeordnet sind, dem Wandler, z. B. dem Wandler 4 in 1 oder 2, bereitgestellt.
Gemäß einem vierten Aspekt der vorliegenden Anmeldung ist ein Computerprogramm bereitgestellt, wobei das Computerprogramm dazu ausgebildet ist, das oben beschriebene Verfahren zu implementieren, wenn es auf einem Computer oder einer Mikrosteuerung ausgeführt wird, so dass das oben beschriebene Verfahren durch das Computerprogramm implementiert wird.
Obwohl manche Aspekte im Zusammenhang mit einer Apparatur beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entsprechen. Analog dazu stellen Aspekte, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Apparatur dar. Einige oder alle der Verfahrensschritte können durch eine (oder unter Verwendung einer) Hardwareapparatur bzw. einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei manchen Ausführungsbeispielen können einer oder mehrere der wichtigsten Verfahrensschritte durch eine derartige Apparatur ausgeführt werden.
Der erfindungsgemäße Datenstrom kann auf einem digitalen Speichermedium gespeichert oder kann auf einem Übertragungsmedium wie beispielsweise einem drahtlosen Übertragungsmedium oder einem verdrahteten Übertragungsmedium wie z. B. dem Internet übertragen werden.
Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers durchgeführt werden, auf der bzw. dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken (oder zusammenwirken können), dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Anmeldung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsbeispiele umfassen ein Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das aufgezeichnete Medium sind üblicherweise greifbar bzw. nicht-flüchtig.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Apparatur oder ein System, die bzw. das dazu ausgelegt ist, ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren an einen Empfänger zu übertragen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder dergleichen sein. Die Apparatur oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms an den Empfänger umfassen.
Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren vorzugsweise seitens einer beliebigen Hardwareapparatur durchgeführt.
Die hierin beschriebene Apparatur kann unter Verwendung einer Hardwareapparatur, eines Computers oder einer Kombination einer Hardwareapparatur und eines Computers implementiert werden.
Die hierin beschriebene Apparatur oder beliebige Komponenten der hierin beschriebenen Apparatur kann bzw. können zumindest teilweise in Hardware und/oder in Software implementiert werden.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims

Eine Schaltung zum Umwandeln eines Signals zwischen digital und analog, wobei die Schaltung folgende Merkmale aufweist: einen Prozessor, der dazu ausgebildet ist, ein Synchronisierungstaktsignal bereitzustellen oder zu verwenden; einen Wandler, der dazu ausgebildet ist, Daten unter Verwendung eines Wandlertaktsignals zwischen digital und analog umzuwandeln; einen Phasenkomparator, wobei der Phasenkomparator dazu ausgebildet ist, eine Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu bestimmen; und einen digitalen Signalprozessor, der mit dem Phasenkomparator gekoppelt ist, um Informationen über die Phasenbeziehung zu empfangen, wobei der digitale Signalprozessor dazu ausgebildet ist, eine Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, in Abhängigkeit von der Phasenbeziehung anzulegen, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt.
Die Schaltung gemäß Anspruch 1, wobei die Schaltung dazu ausgebildet ist, auf der Basis von Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zu entscheiden, ob ein Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, bei einer ansteigenden Flanke oder einer abfallenden Flanke des Wandlertaktsignals abgetastet wird, um ein Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist.
Die Schaltung gemäß Anspruch 2, wobei die Schaltung dazu ausgebildet ist, in Abhängigkeit von den Informationen über die Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken eines ersten Flankentyps des Wandlertaktsignals abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertaktsignal ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstaktsignal ist, an Flanken des zweiten Flankentyps des Wandlertaktsignals abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist, zu wählen.
Die Schaltung gemäß einem der Ansprüche 1 bis 3, wobei die Schaltung folgende Merkmale aufweist: eine erste Flipflop-Schaltung, die mit dem Prozessor gekoppelt ist, um ein Freigabesignal zu empfangen, wobei die erste Flipflopschaltung dazu ausgebildet ist, das Freigabesignal bei einer ersten Abtastphase abzutasten, wenn die Phasenbeziehung angibt, dass ein Wert einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal in einer ersten vorbestimmten Bandbreite liegt, um ein abgetastetes Signal zu erhalten; einen Signalselektor, der mit dem Prozessor gekoppelt ist, um das Freigabesignal zu empfangen, und der mit der ersten Flipflop-Schaltung gekoppelt ist, um das abgetastete Signal zu empfangen, wobei der Signalselektor dazu ausgebildet ist, eines der empfangenen Signale auszuwählen, um ein ausgewähltes Signal zu erhalten; eine zweite Flipflop-Schaltung, die mit dem Signalselektor gekoppelt ist, um das ausgewählte Signal zu empfangen, wobei die zweite Flipflop-Schaltung dazu ausgebildet ist, das Freigabesignal bei einer zweiten Abtastphase abzutasten, wenn die Phasenbeziehung in einer zweiten vorbestimmten Bandbreite liegt; und eine FIFO-Schaltung, die mit dem digitalen Signalprozessor gekoppelt ist, um die Signaldaten zu empfangen, und die über eine Verzögerungsschaltung mit der zweiten Flipflop-Schaltung gekoppelt ist, um eine verzögerte Version eines Ausgangssignals der zweiten Flipflop-Schaltung zu empfangen, wobei die FIFO-Schaltung dem Wandler Signaldaten bereitstellt, die dem abgetasteten Freigabesignal zugeordnet sind.
Die Schaltung gemäß Anspruch 4, bei der der Selektor einen Multiplexer aufweist, wobei der Multiplexer eines von Eingangssignalen auf der Basis der Informationen über die Phasenbeziehung auswählt.
Die Schaltung gemäß einem der Ansprüche 1 bis 5, bei der der Phasenkomparator einen Phase-zu-Digital-Wandler aufweist, wobei der Phase-zu-Digital-Wandler dazu ausgebildet ist, eine Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal zum Bestimmen der Phasenbeziehung zu messen.
Die Schaltung gemäß einem der Ansprüche 1 bis 6, bei der der digitale Signalprozessor dazu ausgebildet ist, einer Phasendifferenz zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal entgegenzuwirken und/oder sie zumindest teilweise zu kompensieren.
Die Schaltung gemäß Anspruch 7, bei der der digitale Signalprozessor dazu ausgebildet ist, einen gefilterten Datenwert bereitzustellen, der einer Umwandlungszeit in einem durch das Wandlertaktsignal bestimmten Zeitraster zugeordnet ist, auf der Basis eines oder mehrerer Eingangsdatenwerte, die im Gleichlauf mit dem Synchronisierungstaktsignal bereitgestellt sind; und/oder wobei der digitale Signalprozessor dazu ausgebildet ist, gefilterte Datenwerte bereitzustellen, die auf eine Zeitachse ausgerichtet sind, die durch das Synchronisierungstaktsignal bestimmt wird, auf der Basis eines oder mehrerer Datenwerte, die in einem durch das Wandlertaktsignal bestimmten Zeitraster definiert sind.
Die Schaltung gemäß Anspruch 7 oder 8, bei der der digitale Signalprozessor ein nichtrekursives Filter, FIR-Filter, verwendet.
Die Schaltung gemäß Anspruch 7 oder 8, bei der der digitale Signalprozessor eine Farrow-Struktur verwendet.
Die Schaltung gemäß einem der Ansprüche 1 bis 10, wobei die Schaltung einen Oszillator aufweist, wobei ein Ausgangssignal des Oszillators als das Wandlertaktsignal verwendet wird, oder wobei die Schaltung dazu ausgebildet ist, das Wandlertaktsignal von dem Ausgangssignal des Oszillators abzuleiten.
Die Schaltung gemäß einem der Ansprüche 1 bis 11, wobei die Schaltung dazu ausgebildet ist, das Synchronisierungstaktsignal und das Wandlertaktsignal von einem gemeinsamen Referenzsignal abzuleiten, so dass Frequenzen des Synchronisierungstaktsignals und des Wandlertaktsignals in einer vorbestimmten Beziehung stehen.
Die Schaltung gemäß einem der Ansprüche 1 bis 12, bei der der Wandler ein Digital-Analog-Wandler ist.
Die Schaltung gemäß einem der Ansprüche 1 bis 12, bei der der Wandler ein Analog-Digital-Wandler ist.
Eine Testapparatur zum Testen eines Testobjekts, die die Schaltung gemäß einem der Ansprüche 1 bis 14 aufweist.
Die Testapparatur gemäß Anspruch 15, wobei die Testapparatur dazu ausgebildet ist, einen Testablauf im Gleichlauf mit dem Synchronisierungstaktsignal durchzuführen.
Die Testapparatur gemäß Anspruch 16, wobei die Apparatur dazu ausgebildet ist, ein analoges Signal, das unter Verwendung des Wandles erhalten wird, auf der Basis von Eingangssignalwerten dem Testobjekt bereitzustellen, und/oder wobei die Apparatur dazu ausgebildet ist, digitale Daten zu erhalten, die durch den digitalen Signalprozessor bereitgestellt werden, auf der Basis eines digitalisierten Testobjektsignals, das von dem Wandler erhalten wird, unter Verwendung der Verzögerung, und die digitalen Daten auszuwerten.
Ein Verfahren zum Umwandeln eines Signals zwischen digital und analog, wobei das Verfahren folgende Schritte aufweist: Empfangen eines Synchronisierungstaktsignals, das von einem Prozessor bereitgestellt wird oder durch einen Prozessor verwendet wird, und eines Wandlertaktsignals, das durch einen Wandler verwendet wird; Bestimmen einer Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal; und Anlegen einer Verzögerung an Signaldaten, die zwischen dem Prozessor und dem Wandler ausgetauscht werden, auf der Basis der Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal, wobei eine vorbestimmte Frequenzbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal vorliegt.
Das Verfahren gemäß Anspruch 18, wobei das Verfahren folgende Schritte aufweist: Wählen, in Abhängigkeit von der Phasenbeziehung zwischen dem Synchronisierungstaktsignal und dem Wandlertaktsignal, zwischen einem ersten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstakt ist, an Flanken eines ersten Flankentyps des Wandlertakts abgetastet wird, um ein Zwischensignal zu erhalten, und bei dem das Zwischensignal an Flanken eines zweiten Flankentyps des Wandlertakts abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist, und einem zweiten Modus, bei dem das Freigabesignal, das eine Umwandlung von Daten zwischen digital und analog auslöst, das in zeitlichem Gleichlauf mit dem Synchronisierungstakt ist, an Flanken des zweiten Flankentyps des Wandlertakts abgetastet wird, um das Freigabesignal zu erhalten, das in zeitlichem Gleichlauf mit dem Wandlertakt ist; und Bereitstellen der Signaldaten, die dem abgetasteten Freigabesignal zugeordnet sind, an den Wandler.
Ein Computerprogramm zum Durchführen des Verfahrens gemäß Anspruch 18 oder 19, wenn das Computerprogramm auf einem Computer oder einer Mikrosteuerung abläuft.