TWI482434B - 切換式電容電路以及控制切換式電容電路的方法 - Google Patents

Description

切換式電容電路以及控制切換式電容電路的方法

本發明係關於切換式電容電路，尤指一種利用延遲控制訊號及產生反相控制訊號來進行切換的切換式電容電路，以及其相關的控制方法。

於現今的通訊系統中，本地振盪訊號(local oscillation signal，LO signal)係主要藉由壓控振盪器(voltage-controlled oscillator，VCO)來產生。對於包含電感電容共振槽電路(inductor-capacitor tank circuit，LC tank circuit)之壓控振盪器來說，由於其具有良好的品質因子(quality factor)及訊號純淨度(signal purity)，故可提供準確的本地振盪訊號以提升射頻收發器(radio frequency transceiver，RF transceiver)之靈敏度(sensitivity)。

一般來說，晶片上的電感佔有相當大的面積，因此，通常會藉由調整電容值來改變壓控振盪器之振盪頻率，其中切換電容陣列(switch-capacitor array)係依據切換電壓來產生不連續的切換電容值。然而，切換電容陣列之切換式電容電路可能會產生接面電容效應(junction capacitance effect)，以及切換式電容電路之中的電晶體可能會因為耦合輸出端之電壓而意外地導通，因而降低壓控振盪器的性能。

因此，需要一種不僅可提昇切換式電容電路之切換品質，並且幾乎不會增加額外的電路佈局面積的創新電路設計，以解決上述問題。

有鑑於此，本發明的目的之一在於提供一種利用延遲控制訊號及產生反相控制訊號來進行切換的切換式電容電路以及其相關的控制方法，來解決上述問題。

依據本發明之實施例，其揭示一種切換式電容電路。該切換式電容電路包含一反相器、一第一電容以及一第一開關單元。該反相器係用以接收一控制訊號來產生對應於該控制訊號的一反相控制訊號。該第一電容係耦接於一第一輸出端以及一第一端點之間。該第一開關單元係用以接收一第一輸入訊號以及一第二輸入訊號，並依據該第一輸入訊號來選擇性地將該第二輸入訊號耦接至該第一端點。該第一輸入訊號係由該控制訊號與該反相控制訊號的其中之一來決定，以及該第二輸入訊號係由該控制訊號與該反相控制訊號的其中之另一來決定。

依據本發明之實施例，其另揭示一種切換式電容電路。該切換式電容電路包含一反相器、一電容以及一開關單元。該反相器係用以根據一控制訊號來產生一反相控制訊號。該電容係耦接於一輸出端以及一端點之間。該開關單元係具有耦接該端點之一汲極、接收該反相控制訊號之一源極、及根據該控制訊號來控制之一閘極。

依據本發明之實施例，其揭示一種控制一切換式電容電路的方法。該切換式電容電路包含一電容。該電容耦接於一輸出端以及一端點之間。該方法包含：接收一控制訊號；依據該控制訊號來產生對應該控制訊號之一反相控制訊號；以及依據一第一輸入訊號來選擇性地將一第二輸入訊號耦接至該端點，其中該第一輸入訊號係由該控制訊號與該反相控制訊號的其中之一來決定，以及該第二輸入訊號係由該控制訊號與該反相控制訊號的其中之另一來決定。

本發明所揭示之利用延遲控制訊號及產生反相控制訊號來進行切換的切換式電容電路，其不僅可具有差動切換式電容架構之高品質因子，並且可避免切換式電路應用於壓控振盪器時所產生之接面電容效應以及可防止開關單元意外導通。此外，本發明所揭示之切換式電容電路幾乎不會增加額外的面積，也無需複雜的電路佈局。

雖然本發明所揭示之切換式電容電路的優點係基於壓控振盪器之中電感電容共振槽電路的應用來說明，但此並非用來做為本發明之限制，換言之，本發明所揭示之切換式電容電路可應用於(但並不侷限於)壓控振盪器、共振槽電路或其他可調節頻率之切換式電容陣列的電路。

請參閱第1圖，第1圖係為本發明切換式電容電路之一第一實施例的示意圖。切換式電容電路100包含一反相器(inverter)110、一第一電容C1以及一第一開關單元(switch unit)120。反相器120係用以接收一控制訊號CS來產生對應於控制訊號CS的一反相控制訊號ICS。第一電容C1係耦接於一第一輸出端V_OUT1以及一第一端點N1之間。第一開關單元120係用以接收一第一輸入訊號S_IN1以及一第二輸入訊號S_IN2，並依據第一輸入訊號S_IN1來選擇性地將第二輸入訊號S_IN2耦接至第一端點N1，其中第一輸入訊號S_IN1係由控制訊號CS與反相控制訊號ICS的其中之一來決定，以及第二輸入訊號S_IN2係由控制訊號CS與反相控制訊號ICS的其中之另一來決定。

舉例來說，於此實施例中，第一開關單元120可為一電晶體M1，以及電晶體M1之閘極、源極及汲極係分別耦接於第一輸入訊號S_IN1、第二輸入訊號S_IN2及第一端點N1。請注意，於此實施例中，第一開關單元120係直接接收控制訊號CS來做為第一輸入訊號S_IN1，以及直接接收反相控制訊號ICS來做為第二輸入訊號S_IN2，然而，以上僅供說明之需，並非用來做為本發明之限制。於一設計變化中，第一開關單元120可直接接收反相控制訊號ICS來做為第一輸入訊號S_IN1，以及直接接收控制訊號CS來做為第二輸入訊號S_IN2，也就是說，反相器110亦可耦接於電晶體M1之閘極。於另一設計變化中，控制訊號CS可先經由適當的訊號處理(例如，放大或縮小)，才作為饋入至第一開關單元120的第一輸入訊號S_IN1，以及反相控制訊號ICS可先經由適當的訊號處理(例如，放大或縮小)，才作為饋入至第一開關單元120的第二輸入訊號S_IN2。於此實施例中，在第一輸入訊號S_IN1(亦即，控制訊號CS)為該第一準位(例如，高電壓準位)的情形下，電晶體M1之源極所耦接的第二輸入訊號S_IN2(亦即，反相控制訊號ICS)係為低電壓準位，因此，電晶體M1會被導通，電流係自第一端點N1流至電晶體M1(亦即，第一開關單元120)；在第一輸入訊號S_IN1(亦即，控制訊號CS)為該第二準位(例如，低電壓準位)的情形下，電晶體M1之源極所耦接的第一輸入訊號S_IN1(亦即，反相控制訊號ICS)係為高電壓準位，因此，即便電晶體M1會被截止，漏電流(leakage current)仍可自電晶體M1(亦即，第一開關單元120)流至第一端點N1以提升第一端點N1之電壓，進而降低接面電容效應的影響。

請參閱第2圖，第2圖係為本發明切換式電容電路之一第二實施例的示意圖，其中切換式電容電路200係同時採用差動式(differential)電路之設計概念以及第1圖所示之切換式電容電路100的設計概念。切換式電容電路200包含第1圖所示之反相器110、第一電容C1及第一開關單元120、一第二電容C2、一第二開關單元230以及一第三開關單元240。第二電容C2係耦接於一第二輸出端V_OUT2以及一第二端點N2之間。第二開關單元230係耦接於第一端點N1及第二端點N2之間，用以依據第一輸入訊號S_IN1來選擇性地將N1第一端點耦接至第二端點N2。第三開關單元240係耦接於第二端點N2，用以接收第一輸入訊號S_IN1以及第二輸入訊號S_IN2，並依據第一輸入訊號S_IN1來選擇性地將第二輸入訊號S_IN2耦接至第二端點N2。值得注意的是，第一輸入訊號S_IN1係由控制訊號CS與反相控制訊號ICS的其中之一來決定，以及第二輸入訊號S_IN2係由控制訊號CS與反相控制訊號ICS的其中之另一來決定。

舉例來說，於此實施例中，第一開關單元120、第二開關單元230及第三開關單元240係分別為一第一電晶體M1、一第二電晶體M2及一第三電晶體M2。第一、第二及第三電晶體M1～M3之閘極係均耦接於第一輸入訊號S_IN1，第一及第二電晶體M1及M2之汲極係均耦接於第一端點N1，第一及第三電晶體M1及M3之源極係均耦接於第二輸入訊號S_IN2，以及第二電晶體M2之源極及第三電晶體M3之汲極係均耦接於第二端點N2。在第一輸入訊號S_IN1(亦即，控制訊號CS)為該第一準位(例如，高電壓準位)的情形下，第一及第三電晶體M1及M3之源極所耦接的第二輸入訊號S_IN2(亦即，反相控制訊號ICS)係為低電壓準位，因此，第一、第二及第三電晶體M1～M3均會被導通，此外，第一及第二電容C1及C2可視為理想的接地電容。在第一輸入訊號S_IN1(亦即，控制訊號CS)為該第二準位(例如，低電壓準位)的情形下，第一及第三電晶體M1及M3之源極所耦接的第一輸入訊號S_IN1(亦即，反相控制訊號ICS)係為高電壓準位，即便第一、第二及第三電晶體M1～M3均會被截止，漏電流仍可自電晶體M1流至第一端點N1以提升第一端點N1之電壓，以及自電晶體M3流至第二端點N2以提升第二端點N2之電壓，不僅可避免第二電晶體M2之導通，亦可降低接面電容效應的影響。

值得注意的是，一般來說，第二端點N2之電壓藉由漏電流所提升的電壓不會太多(例如，幾百毫伏)，因此，當第二端點N2之電壓經由第二輸出端V_OUT2耦合較大的電壓時，第二端點N2之電壓仍然可能會低於第二電晶體M2之閘極電壓，使得第二電晶體M2意外地導通。請參閱第3圖，第3圖係為第2圖所示之切換式電容電路之訊號時序圖。由第3圖可知，於時間點T1之前，控制訊號CS係處於高電壓準位，第一、第二及第三電晶體M1～M3均為導通狀態，以及第一端點N1及第二端點N2之電壓均可視為接地電壓(亦即，零電壓)。於時間點T1時，控制訊號CS由高電壓準位切換為低電壓準位，第二電晶體M2理想上應為截止狀態。在第一及第二端點N1及N2之電壓分別經由第一及第二輸出端V_OUT1及V_OUT2耦合較大電壓的情形下，第二端點N2之電壓係低於第二電晶體M2之閘極電壓(亦即，零電壓)，使得第二電晶體M2意外地導通，因而可能影響壓控振盪器的振盪頻率準確性及訊號純淨度。

請一併參閱第4圖及第5圖。第4圖係為本發明切換式電容電路之一第三實施例的示意圖，以及第5圖係為第4圖所示之切換式電容電路之訊號時序圖。切換式電容電路400係基於第2圖所示之切換式電容電路200的架構，兩者之間主要的差別在於切換式電路400另包含一延遲單元(delay unit)D，其中延遲單元D係耦接於第一、第二及第三開關單元120、230及240，設置以延遲第一輸入訊號S_IN1來產生延遲後之第一輸入訊號S_IN1。另外，第二開關單元230係依據延遲後之第一輸入訊號S_IN1來選擇性地將第一端點N1耦接至第二端點N2，以及第三開關單元240係依據延遲後之第一輸入訊號S_IN1來選擇性地將第二輸入訊號S_IN2耦接至第二端點N2。第一輸入訊號S_IN1被延遲的時間，或延遲單元D所造成之延遲，可依據第一電容C1之阻抗值及第一開關單元120之阻抗值來設置，或第二電容C2之阻抗值及第三開關單元240之阻抗值來加以決定。由第5圖可知，於時間點T1之前，控制訊號CS係處於高電壓準位，第一、第二及第三電晶體M1～M3均為導通狀態，以及第一端點N1及第二端點N2之電壓均可視為接地電壓(亦即，零電壓)。於時間點T1與時間點T2之間(亦即，於延遲時段TD期間)，雖然控制訊號CS已切換為低電壓準位，但第二電晶體M2之閘極所接收到的訊號仍處於高電壓準位，此外，第一及第三電晶體M1及M3之源極係均耦接於具高電壓準位之反相控制訊號ICS。於延遲時段TD期間，第一端點N1及第二端點N2之電壓可被充電至一預充電壓值(例如，上述之高電壓準位)。如上所述，延遲時段TD可依據第一電容C1之阻抗值及第一開關單元120之阻抗值，或第二電容C2之阻抗值及第三開關單元240之阻抗值來加以決定，因此，延遲單元D所造成之延遲及該預充電壓值可視實際設計考量/需求而定。延遲單元D係用以防止第一端點N1及第二端點N2之振盪電壓低於0。於時間點T2之後，因為第一端點N1及第二端點N2之電壓已被充電至該預充電壓值，以及電晶體M2之閘極係接收到經延遲後之第一輸入訊號S_IN1(其具有低電壓準位)，所以可避免發生第二電晶體M2意外導通的情形。簡言之，第一端點N1及第二端點N2之電壓於延遲時段TD期間可被提升至足夠高的電壓值以避免第二電晶體M2意外導通，進而提升壓控振盪器的振盪頻率準確性及訊號純淨度。

請注意，以上所述之第一及第二輸入訊號與控制訊號及反相控制訊號之間的對應關係係僅供說明之需，並非用來做為本發明之限制。舉例來說，於一設計變化中，第一開關單元120可直接接收反相控制訊號ICS來做為第一輸入訊號S_IN1，以及直接接收控制訊號CS來做為第二輸入訊號S_IN2。也就是說，反相器110係耦接於第一電晶體M1之閘極，延遲單元D則可耦接於第一電晶體M1及第三電晶體M3之源極。或是說，在另一實施例中，可以將延遲單元D與反相器110相互置換或結合。

此外，第1圖所示之單端(single-ended)輸出的切換式電容電路100亦可採用第4圖所示之延遲單元的設計概念以提升壓控振盪器之性能。請參閱第6圖，第6圖係為本發明切換式電容電路之一第四實施例的示意圖，其中切換式電容電路600係基於第1圖所示之切換式電容電路100的架構，兩者之間主要的差別在於切換式電路600另包含一延遲單元D，其中延遲單元D係耦接於第一開關單元120，設置以延遲第一輸入訊號S_IN1來產生延遲後之第一輸入訊號S_IN1。另外，第一開關單元120係依據延遲後之第一輸入訊號S_IN1來選擇性地將第二輸入訊號S_IN2耦接至第一端點N1，其中第一輸入訊號S_IN1被延遲的時間可依據第一電容C1之阻抗值及第一開關單元120之阻抗值來決定。由於熟習技藝者經由閱讀上述相關說明應可輕易地了解切換式電容電路600之運作細節，故進一步的說明在此便不再贅述。

由上述可知，本發明所揭示之切換式電容電路可應用於(但並不侷限於)壓控振盪器、共振槽電路或其他可調節頻率之切換式電容陣列的電路，因此，採用本發明所揭示之切換式電容電路具有可避免切換式電路應用於壓控振盪器時所產生之接面電容效應、提升壓控振盪器之品質因子，以及防止開關單元意外導通等優點；此外，本發明所揭示之切換式電容電路幾乎不會增加額外的面積，也無需複雜的電路佈局。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、400、600．．．切換式電容電路

110．．．反相器

120、230、240．．．開關單元

C1、C2．．．電容

D．．．延遲單元

M1、M2、M3．．．電晶體

N1、N2．．．端點

V_OUT1、V_OUT2．．．輸出端

第1圖為本發明切換式電容電路之一第一實施例的示意圖。

第2圖為本發明切換式電容電路之一第二實施例的示意圖。

第3圖為第2圖所示之切換式電容電路之訊號時序圖。

第4圖為本發明切換式電容電路之一第三實施例的示意圖。

第5圖為第4圖所示之切換式電容電路之訊號時序圖。

第6圖為本發明切換式電容電路之一第四實施例的示意圖。

400．．．切換式電容電路

110．．．反相器

120、230、240．．．開關單元

C1、C2．．．電容

D．．．延遲單元

M1、M2、M3．．．電晶體

N1、N2．．．端點

V_OUT1、V_OUT2．．．輸出端

Claims (11)

1. 一種切換式電容電路，包含：一反相器，用以接收一控制訊號來產生對應於該控制訊號的一反相控制訊號；一第一電容，耦接於一第一輸出端以及一第一端點之間；一延遲單元，耦接於該第一開關單元，該延遲單元設置以延遲該第一輸入訊號來產生延遲後之該第一輸入訊號；以及一第一開關單元，耦接於該延遲單元，該第一開關單元用以接收延遲後之該第一輸入訊號以及一第二輸入訊號，並依據延遲後之該第一輸入訊號來選擇性地將該第二輸入訊號耦接至該第一端點；其中該第一輸入訊號係由該控制訊號與該反相控制訊號的其中之一來決定，以及該第二輸入訊號係由該控制訊號與該反相控制訊號的其中之另一來決定；以及在該控制訊號之一訊號準位經切換之後，該第一開關單元接收到具有經切換後之該訊號準位之該控制訊號所對應的延遲後之該第一輸入訊號的時間，會晚於該第一開關單元接收到具有經切換後之該訊號準位之該控制訊號所對應的該第二輸入訊號的時間。
2. 如申請專利範圍第1項所述之切換式電容電路，其中該第一開關單元係為一電晶體，以及該電晶體之閘極、源極及汲極係分別耦接於延遲後之該第一輸入訊號、該第二輸入訊號及該第一端點。
3. 如申請專利範圍第1項所述之切換式電容電路，其中該第一輸入訊號被延遲的時間係依據該第一電容之阻抗值及該第一開關單元之阻抗值來決定。
4. 如申請專利範圍第1項所述之切換式電容電路，其中該延遲單元用以防止該第一端點的一振盪電壓低於0。
5. 如申請專利範圍第1項所述之切換式電容電路，另包含：一第二電容，耦接於一第二輸出端以及一第二端點之間；以及一第二開關單元，耦接於該延遲單元且耦接於該第一端點及該第二端點之間，用以依據延遲後之該第一輸入訊號來選擇性地將該第一端點耦接至該第二端點；以及一第三開關單元，耦接於該延遲單元以及該第二端點，用以接收延遲後之該第一輸入訊號以及該第二輸入訊號，並依據延遲後之該第一輸入訊號來選擇性地將該第二輸入訊號耦接至該第二端點。
6. 如申請專利範圍第5項所述之切換式電容電路，其中該第一開關單元、該第二開關單元及該第三開關單元係分別為一第一電晶體、一第二電晶體及一第三電晶體；該第一、第二及第三電晶體之閘極係均耦接於該第一輸入訊號；該第一及第二電晶體之汲極係均耦接於該第一端點；該第一及第三電晶體之源極係均耦接於 該第二輸入訊號；以及該第二電晶體之源極及該第三電晶體之汲極係均耦接於該第二端點。
7. 如申請專利範圍第6項所述之切換式電容電路，其中該第一輸入訊號被延遲的時間係依據該第一電容之阻抗值及該第一開關單元之阻抗值，或該第二電容之阻抗值及該第三開關單元之阻抗值來決定。
8. 一種切換式電容電路，包含：一反相器，用以根據一控制訊號來產生一反相控制訊號；一延遲單元，設置以延遲該控制訊號來產生延遲後之該控制訊號；一電容，耦接於一輸出端以及一端點之間；以及一開關單元，耦接於該延遲單元，該開關單元具有耦接該端點之一汲極、接收該反相控制訊號之一源極、及根據延遲後之該控制訊號來控制之一閘極；其中該開關單元係依據延遲後之該控制訊號來選擇性地將該反相控制訊號耦接至該端點；以及在該控制訊號之一訊號準位經切換之後，該閘極接收到具有經切換後之該訊號準位之該控制訊號所對應的延遲後之該控制訊號的時間，會晚於該源極接收到具有經切換後之該訊號準位之該控制訊號所對應的該反相控制訊號的時間。
9. 如申請專利範圍第8項所述之切換式電容電路，其中該控制訊號被延遲的時間係依據該電容之阻抗值及該開關單元之阻抗值來決定。
10. 如申請專利範圍第8項所述之切換式電容電路，其中該延遲單元用以防止該端點的一振盪電壓低於0。
11. 一種控制一切換式電容電路的方法，該切換式電容電路包含一電容，該電容耦接於一輸出端以及一端點之間，該方法包含：接收一控制訊號；依據該控制訊號來產生對應該控制訊號之一反相控制訊號；延遲一第一輸入訊號來產生延遲後之該第一輸入訊號；以及依據延遲後之該第一輸入訊號來選擇性地將一第二輸入訊號耦接至該端點，其中該第一輸入訊號係由該控制訊號與該反相控制訊號的其中之一來決定，以及該第二輸入訊號係由該控制訊號與該反相控制訊號的其中之另一來決定；其中在該控制訊號之訊號準位經切換之後，延遲後之該第一輸入訊號之訊號準位被切換的時間，會晚於該第二輸入訊號之訊號準位被切換的時間。