DE102006027419A1 - Digitale Einstellung eines Oszillators - Google Patents

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Abstract

Die Erfindung betrifft die Einstellung einer Oszillationsfrequenz eines Oszillators, insbesondere digitale Grobeinstellung eines PLL-Oszillators, mittels einer Schaltungsanordnung, umfassend wenigstens ein Paar von Kondensatoren (C, C'), von welchen erste Anschlüsse mit dem Oszillator verbunden sind und zweite Anschlüsse mittels einer Schalteranordnung wahlweise mit einem ersten Bezugspotential (vss) verbindbar sind, um das Kondensatorpaar (C, C') in einen Schwingkreis des Oszillators einzubeziehen, wobei die Schalteranordnung umfasst: erste FETs (T1, T1') zum jeweiligen Verbinden der zweiten Anschlüsse mit dem ersten Bezugspotential (vss), einen zweiten FET (T2) zum Miteinanderverbinden der zweiten Anschlüsse, und dritte FETs (T3, T3') zum jeweiligen Verbinden der zweiten Anschlüsse mit einem zweiten Bezugspotential (vdd), welches sich vom ersten Bezugspotential (vss) unterscheidet.

Description

  • Die vorliegende Erfindung betrifft die Einstellung einer Oszillationsfrequenz eines Oszillators. Insbesondere betrifft die Erfindung eine Schaltungsanordnung für eine derartige Frequenzeinstellung sowie die Verwendung einer derartigen Schaltungsanordnung.
  • Es ist bekannt, die Oszillationsfrequenz eines einen elektrischen Schwingkreis umfassenden Oszillators dadurch zu verändern bzw. einzustellen, dass wahlweise eine elektrische Kapazität in den Schwingkreis einbezogen wird. Im Bereich der Mikroelektronik kann das wahlweise Zuschalten einer solchen Kapazität vorteilhaft mittels eines oder mehrerer Feldeffekttransistoren, nachfolgend als "FET" bzw. "FETs" bezeichnet, bewerkstelligt werden.
  • Bei der Verwendung von FETs zum wahlweisen Zuschalten (und Abschalten) einer (gegebenenfalls zusätzlichen) Kapazität eines Schwingkreises ergibt sich in der Praxis insbesondere für eine sehr kleine zuzuschaltende Kapazität das Problem, dass zwischen den verschiedenen Anschlüssen einschließlich des Substrats eines FET stets mehr oder weniger große parasitäre Kapazitäten vorhanden sind. Diese parasitären Kapazitäten können zwar bei der Auslegung einer zur Einstellung der Oszillationsfrequenz verwendeten Schaltungsanordnung berücksichtigt werden, reduzieren jedoch nachteilig den erzielbaren Einstellbereich hinsichtlich der Kapazität und folglich hinsichtlich der Oszillationsfrequenz. Dieses Problem ist umso gravierender, je größer der betreffende FET dimensioniert ist (Kanallänge und/oder Kanalbreite). Eine große Kanalbreite eines zum wahlweisen Zuschalten der Kapazität verwendeten FET ist jedoch insofern vorteilhaft bzw. erforderlich, als damit der "Ein-Widerstand" des FET, d. h. der elektrische Widerstand der Source-Drain-Strecke (Kanal) im eingeschalteten Zustand des FET, kleiner ist. Wenn der Kanal des eingeschalteten FET in einem die zugeschaltete Kapazität enthaltenden Schwingkreispfad liegt, so ist ein kleiner Ein-Widerstand insbesondere vorteilhaft zur Vermeidung einer mit dem Zuschalten der Kapazität einhergehenden Dämpfung des Schwingkreises (bzw. Verringerung der Güte des Schwingkreises).
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, die oben erwähnten Nachteile zu beseitigen und insbesondere eine Einstellung einer Oszillationsfrequenz eines Oszillators zu ermöglichen, bei welcher eine wahlweise Veränderung der Oszillationsfrequenz in effizienter Weise und ohne signifikante Dämpfung des Oszillators erzielt werden kann.
  • Gemäß der Erfindung ist eine Schaltungsanordnung zur Einstellung einer Oszillationsfrequenz eines Oszillators vorgesehen, umfassend wenigstens ein Paar von Kondensatoren, von welchen erste Anschlüsse mit dem Oszillator verbunden sind und zweite Anschlüsse mittels einer Schalteranordnung wahlweise mit einem ersten Bezugspotential verbindbar sind, um das Kondensatorpaar in einen Schwingkreis des Oszillators einzubeziehen, wobei die Schalteranordnung umfasst:
    • – erste FETs zum jeweiligen Verbinden der zweiten Anschlüsse mit dem ersten Bezugspotential,
    • – einen zweiten FET zum miteinander Verbinden der zweiten Anschlüsse, und
    • – dritte FETs zum jeweiligen Verbinden der zweiten Anschlüsse mit einem zweiten Bezugspotential, welches sich vom ersten Bezugspotential unterscheidet.
  • Bei der erfindungsgemäßen Schaltungsanordnung kann ein Kondensatorpaar in den Schwingkreis des Oszillators einbezogen werden, indem die ersten FETs eingeschaltet werden und die zweiten Kondensatoranschlüsse somit mit dem ersten Bezugspotential verbunden werden. Um hierbei den elektrischen Widerstand des einbezogenen Pfads zu verkleinern, ist der zweite FET vorgesehen, mittels welchem gleichzeitig die zweiten Kondensatoranschlüsse miteinander verbunden werden können. Die dritten FETs können schließlich vorteilhaft dazu verwendet werden, die im ausgeschalteten Zustand der ersten FETs und des zweiten FET noch wirksamen parasitären Kapazitäten, insbesondere z. B. die Source-Substrat- und Drain-Substrat-Kapaziät des zweiten FET, beträchtlich zu verringern, indem über die dritten FETs das an den zweiten Kondensatoranschlüssen und somit den Source- und Drain-Anschlüssen des zweiten FET herrschenden Potentiale in einer Weise "verschoben" werden, bei welcher die parasitären Kapazitäten verringert werden.
  • Zum Zuschalten des Kondensatorpaars bzw. der sich daraus ergebenden Kapazität werden die ersten FETs sowie der zweite FET eingeschaltet (und die dritten FETs ausgeschaltet). Bevorzugt sind diese FETs derart dimensioniert bzw. werden diese FETs derart angesteuert, dass diese jeweils eine vergleichsweise niederohmige Verbindung schaffen (zwischen den zweiten Kondensatoranschlüssen und dem ersten Bezugspotential mittels der ersten FETs und zwischen den zweiten Kondensatoranschlüssen mittels des zweiten FET).
  • Zum Abschalten des Kondensatorpaars bzw. der damit gebildeten Kapazität werden die ersten FETs sowie der zweite FET ausgeschaltet und die dritten FETs eingeschaltet. Damit werden die an den zweiten Kondensatoranschlüssen herrschenden Potentiale in einer Weise verschoben, bei welcher parasitäre Kapazitäten verringert werden. Um die in diesem Zustand durch die dritten FETs geschaffenen Verbindungen besonders effektiv vom Schwingkreis "abzukoppeln", ist in einer besonders bevorzugten Ausführungsform vorgesehen, dass die durch die dritten FETs gebildeten Verbindungen der zweiten Kondensatoranschlüsse mit dem zweiten Bezugspotential vergleichsweise hochohmig sind. Der Begriff "hochohmig" soll hierbei insbesondere den Fall umfassen, bei welchem der Ein-Widerstand eines dritten FET mindestens um einen Faktor 10, insbesondere 100, größer als der Ein-Widerstand des entsprechenden ersten FET und/oder des zweiten FET ist. Alternativ oder zusätzlich kann auch vorgesehen sein, dass der Ein-Widerstand eines dritten FET größer als 102 Ω, insbesondere größer als 103 Ω ist.
  • In einer Ausführungsform ist vorgesehen, dass das Kondensatorpaar aus identisch dimensionierten Kondensatoren gebildet ist. Insbesondere in diesem Fall ist es auch bevorzugt, wenn die ersten FETs identisch dimensioniert sind und/oder die dritten FETs identisch dimensioniert sind.
  • In einer schaltungstechnisch besonders einfachen Ausführungsform ist vorgesehen, dass die ersten und zweiten Bezugspotentiale von Versorgungspotentialen einer mikroelektronisch integrierten Schaltungsanordnung (z. B. in CMOS-Technologie) gebildet sind, welche die zur Einstellung der Oszillationsfrequenz verwendete Schaltungsanordnung und bevorzugt wenigstens einen Teil der den Oszillator bildenden Komponenten enthält.
  • In einer Ausführungsform ist vorgesehen, dass der Schwingkreis wenigstens ein induktives Element enthält, welches zusammen mit wenigstens einem Kondensator ein schwingungsfähiges System bildet.
  • In einer bevorzugten Ausführungsform dient die erfindungsgemäße Schaltungsanordnung zur Grobeinstellung eines in anderer Weise feineinstellbaren Oszillators, beispielsweise zur Grobeinstellung eines spannungsgesteuerten Oszillators (VCO). Bei einem spannungsgesteuerten Oszillator kann der Schwingkreis z. B. von einem induktiven Element (z. B. mikroelektronisch ausgebildete Spule) gebildet sein, welches mit einem spannungesteuerten Kondensator (Varaktor) zusammen wirkt. In an sich bekannter Weise kann ein solcher Schwingkreis durch eine aktive Rückkopplung bzw. wenigstens eine Komponente mit negativem Widerstand "entdämpft" werden. Der Varaktor kann dann zur Feineinstellung einer Oszillationsfrequenz verwendet werden, die mittels der erfindungsgemäßen Schaltungsanordnung durch entsprechendes Zuschalten eines oder mehrerer Kondensatorpaare grob eingestellt wird.
  • In einer Ausführungsform, die für einen besonders großen Einstellbereich sehr vorteilhaft ist, sind mehrere Kondensatorpaare mit jeweils zugeordneter Schalteranordnung der beschriebenen Art vorgesehen. Diese mehreren Kondensatorpaare mit jeweils zugeordneter Schalteranordnung können insbesondere parallel zueinander angeordnet sein, wobei die ersten Kondensatoranschlüsse jeweils mit denselben Schaltungsknoten des Oszillators verbunden sind. Bei diesen Schaltungsknoten kann es sich z. B. um Anschlüsse des induktiven Elements handeln.
  • In einer Ausführungsform ist vorgesehen, dass Gate-Anschlüsse der ersten FETs und/oder der dritten FETs mit einem digitalen Steuersignal beaufschlagbar sind. Die Schaltungsanordnung kann damit vorteilhaft zur digitalen Einstellung der Oszillationsfrequenz genutzt werden. Die von den einzelnen Kondensatorpaaren jeweils gebildeten Kapazitätswerte können hierbei identisch oder auch voneinander verschieden sein. In letzterem Fall können die Kapazitätswerte oder die durch Zuschaltung dieser Kapazitäten erzielbaren Oszillationsfrequenzen z. B. gemäß einer Binärkodierung ansteuerbar sein.
  • Für die Ansteuerung der ersten, zweiten und dritten FETs kann bei entsprechender FET-Auslegung (insbesondere Leitungstyp) ein einziges digitales Steuersignal zum Zuschalten bzw. Abschalten eines Kondensatorpaars verwendet werden. Auch ist es möglich, ein solches digitales Steuersignal für einen Teil der FETs als Ansteuersignal (am Gate-Anschluss) zu verwenden, wohingegen eine invertierte Version dieses Steuersignals zur Ansteuerung eines anderen Teils der FETs verwendet wird. In einer vorteilhaften Weiterbildung der Erfindung ist vorgesehen, dass zumindest der Gate-Anschluss des zweiten FET mit einem festen Steuerpotential beaufschlagt wird, bei welchem es sich z. B. um ein Versorgungspotential der Schaltungsanordnung und/oder des Oszillators handeln kann. Das Einschalten und Ausschalten des zweiten FET beruht in diesem Fall nicht auf einer Änderung des Gate-Potentials sondern einer hierfür ebenso geeigneten Änderung der an den Source- und Drain-Anschlüssen des zweiten FET herrschenden Potentialen, die durch das Schalten der ersten und dritten FETs hervorgerufen wird.
  • Wie es oben bereits erwähnt wurde, ist gemäß einer vorteilhaften Ausführungsform vorgesehen, dass die dritten FETs im eingeschalteten Zustand eine hochohmige Verbindung der zweiten Anschlüsse mit dem zweiten Bezugspotential vorsehen. Der sich hierbei ergebende Ein-Widerstand eines dritten FET ist bevorzugt wenigstens um einen Faktor 103 kleiner als der Aus-Widerstand dieses FET.
  • Die durch einen dritten FET in seinem eingeschalteten Zustand geschaffene, oben erwähnte hochohmige Verbindung kann in einfacher Weise durch eine hinreichend groß dimensionierte Kanallänge, nachfolgend auch als "L" bezeichnet, bzw. kleine Kanalbreite, nachfolgend auch als "W" bezeichnet, gewährleistet werden. Insbesondere in diesem Fall kann sich jedoch das Problem ergeben, dass das Einschalten der dritten FETs vergleichsweise langsam vonstatten geht. Dies behindert eine rasche Verstellung der Oszillatorfrequenz bzw. verzögert die gemäß der Erfindung vorgesehene Reduzierung der parasitären Kapazitäten. Zur Beseitigung dieses Problems ist gemäß einer Weiterbildung der Erfindung vorgesehen, dass die Schalteranordnung parallel zu den dritten FETs ferner jeweils einen vierten FET umfasst. Mit einem kurzen Einschalten des vierten FET beim Einschalten des zugehörigen dritten FET kann gewissermaßen die "Einschalt-Zeitspanne" des dritten FET durch den parallel geschalteten vierten FET überbrückt werden. Dies ist insbesondere dann sehr effektiv, wenn das W/L-Verhältnis des vierten FET größer als das W/L-Verhältnis des parallel dazu angeordneten dritten FET ist (z. B. wenigstens um eine Faktor 2 größer). Das kurzzeitige Einschalten der vierten FETs beim Einschalten der dritten FETs kann durch eine entsprechend ausgebildete Ansteuerschaltung bewerkstelligt werden, welcher das oder die Steuersignale zum Schalten der ersten, zweiten und dritten FETs eingegeben werden und auf Basis dieses Signals bzw. dieser Signale ein Steuersignal zur Ansteuerung der vierten FETs erzeugt und an den Gate-Anschlüssen der vierten FETs anlegt. Eine solche Ansteuerschaltung kann beispielsweise eine Logikgatter-Einrichtung und ein Verzögerungsglied, welches die Einschaltdauer der vierten FETs definiert, aufweisen.
  • Eine bevorzugte Verwendung der erfindungsgemäßen Schaltungsanordnung ist die digitale Grobeinstellung eines spannungsgesteuerten, in einem Phasenregelkreis angeordneten Oszillators.
  • Ein Phasenregelkreis, auch als "PLL" bezeichnet, dient ganz allgemein dazu, einen steuerbaren Oszillator, der ein Ausgangssignal mit einer Ausgangsfrequenz erzeugt, mittels einer Rückkopplung mit einem Eingangssignals mit einer Eingangsfrequenz zu synchronisieren. Der PLL umfasst hierfür einen Phasendetektor bzw. Phasenvergleicher, an dessen Eingang das PLL-Eingangssignal und das PLL-Ausgangssignal anliegt. Ein die Phasendifferenz zwischen diesen beiden Signalen repräsentierendes Signal wird zumeist über ein aktives oder passives, digitales oder analoges Filter ("Loop Filter") zur Ansteuerung des Oszillators verwendet.
  • Die Anwendungsbereiche von PLL-Schaltkreisen sind vielfältig. Beispielsweise können PLLs für die Taktrückgewinnung aus digitalen Signalfolgen oder die FM-Demodulation eingesetzt werden. In Kommunikationsstandards wie "SONET" oder "SDH" werden Takterzeugungsschaltungen zur Erzeugung von Taktsignalen beim Senden und Empfangen von Daten benötigt. In einer derartigen Schaltung kann ein PLL-Schaltkreis z. B. aus einem als Referenz eingegebenen Eingangstaktsignal eine oder mehrere Ausgangstaktsignale zur Verwendung in einem Kommunikationssystem erzeugen. Die Synchronisation des PLL-Ausgangssignals auf ein Eingangstaktsignal bedeutet hierbei nicht unbedingt, dass die Frequenzen dieser beiden Signale identisch sind. Vielmehr kann in an sich bekannter Weise ein mehr oder weniger beliebiges Frequenzverhältnis durch eine Anordnung von Frequenzteilern am Eingang und/oder am Ausgang und/oder im Rückkoppelpfad des PLL-Schaltkreises realisiert werden.
  • Die Verwendung der erfindungsgemäßen Schaltungsanordnung in einem PLL-Schaltkreis zur Taktgewinnung bzw. Taktrückgewinnung ist insofern sehr vorteilhaft, als damit ein großer PLL-Fangbereich ("Capture Range") bei gleichzeitig kleinem Phasenfehler (insbesondere so genannter "Jitter") des PLL-Ausgangstaktsignals erzielt werden kann. In diesem Zusammenhang ist folgendes zu bedenken: Ein großer Fangbereich erfordert ganz allgemein eine mehr oder weniger rasche und große Verstellbarkeit des Oszillationsfrequenz, wie dies z. B. durch einen relativ groß dimensionierten Varaktor im Schwingkreis des PLL-Oszillators realisiert werden könnte. Da bei Verwendung eines in weiten Grenzen verstellbaren Varaktors jedoch Störungen wie ein Rauschen im Bereich des Oszillators mehr oder weniger effizient in Phasenfehler wie ein Phasenrauschen im PLL-Ausgangssignal gewandelt werden, verschlechtert ein groß dimensionierter Varaktor tendenziell die Qualität des PLL-Ausgangssignals. Dieses Problem kann mittels der Erfindung dadurch überwunden werden, dass in dem PLL eine gemäß der Erfindung ausgebildete Grobeinstellung mit einer in an sich bekannter Weise an einem Varaktor realisierten Feineinstellung kombiniert wird, um einen großen PLL-Fangbereich bei gleichzeitig kleinem Phasenfehler zu erzielen. Um hierbei zur Erzielung eines geringen Phasenfehlers günstig einen hohen Qualitätsfaktor der zugeschalteten Kondensatoren bzw. Kapazitäten zu erzielen, können ohne weiteres in ihrer Kanalbreite vergleichsweise groß dimensionierte Schalttransistoren verwendet werden, da gemäß der Erfindung die damit tendenziell vergrößerten parasitären Kapazitäten bei der erfindungsgemäßen Gestaltung reduziert sind. Im Ergebnis wird eine Kondensatoranordnung geschaffen, bei welcher die parasitären Kapazitäten minimiert sind, ohne den Qualitätsfaktor des Schwingkreises (z. B. "LC tank") signifikant zu beinträchtigen, kombiniert mit einer schnellen Umschaltzeit.
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar:
  • 1 ein Blockdiagramm eines Phasenregelkreises (PLL), umfassend einen spannungsgesteuerten Oszillator (VCO) mit Grob- und Feineinstellung seiner Oszillationsfrequenz,
  • 2 ein Schaltbild zur Veranschaulichung der Grobeinstellung des Oszillators,
  • 3 ein Schaltbild zur Veranschaulichung einer gegenüber der Ausführung von 2 verbesserten Grobeinstellung,
  • 4 ein Schaltbild zur Veranschaulichung einer Grobeinstellung gemäß einer ersten Ausführungsform der Erfindung,
  • 5 ein der 4 entsprechendes Schaltbild zur detaillierteren Veranschaulichung der Funktionsweise der ersten Ausführungsform, und
  • 6 ein Schaltbild zur Veranschaulichung einer Grobeinstellung gemäß einer zweiten Ausführungsform der Erfindung.
  • 1 zeigt einen Phasenregelkreis 10, nachfolgend als PLL 10 bezeichnet, von an sich bekanntem Aufbau. Ein solcher PLL stellt eine bevorzugte Anwendungsumgebung für die weiter unten beschriebene erfindungsgemäße Schaltungsanordnung zur Einstellung einer Oszillationsfrequenz dar.
  • Der PLL 10 weist einen spannungsgesteuerten Oszillator (VCO) 12 zur Erzeugung eines PLL-Ausgangssignals mit einer Frequenz fout auf, welches für in 1 nicht dargestellte Schaltungsteile einer "Mixed Signal"-Schaltungsanordnung verwendet wird, die auch die in 1 dargestellten Komponenten enthält.
  • Das Ausgangssignal des VCO 12 wird über einen Rückkopplungspfad 14 bestehend aus einem ersten Frequenzteiler 16, einem Wandlerglied 18 und einem zweiten Teiler 20 an einen Eingang eines Phasendetektors bzw. Phasenvergleichers 22 als Rückkoppelsignal mit einer Frequenz f2 geführt. Ein anderer Eingang des Phasendetektors 22 wird mit einem Eingangstaktsignal (PLL-Eingangssignal) beaufschlagt, welches eine Frequenz f1 aufweist.
  • Die rückgekoppelte Frequenz f2 entspricht einem Bruchteil der Ausgangsfrequenz fout, welcher durch das Produkt der Teilungsfaktoren der Teiler 16, 20 definiert ist. Das Wandlerglied 18 wandelt das differenzielle Ausgangssignal des ersten Teilers 16 in ein Signal, welches auf ein festes Bezugspotential bezogen ist ("Single ended") und an den Eingang des zweiten Teilers 20 weitergegeben wird. Abweichend vom dargestellten Ausführungsbeispiel könnten in an sich bekannter Weise alternativ oder zusätzlich zu den dargestellten Teilern 16, 20 auch Teiler im Eingangsbereich (für das Signal f1) und/oder im Ausgangsbereich (für das Signal fout) verwendet werden.
  • Der Phasendetektor 22 erzeugt an seinem Ausgang ein Ansteuersignal für eine steuerbare Stromquelle 24 ("Charge Pump"), welches repräsentativ für die detektierte Phasendifferenz zwischen den Signalen f1 und f2 ist.
  • Die somit abhängig von der Phasendifferenz zwischen f1 und f2 angesteuerte Stromquelle 24 erzeugt ein Stromsignal, welches zu einem Filter 26 ("Loop Filter") mit Integrationscharakteristik geführt wird. Mittels des über das Filter 26 geführten Signals wird eine Feineinstellung des VCO 12 hinsichtlich seiner Oszillationsfrequenz fout vorgenommen, so dass die Ausgangsfrequenz fout mit der Eingangsfrequenz f1 synchronisiert wird, d. h. diese beiden Frequenzen in einem vorgegebenen Frequenzverhältnis zueinander stehen.
  • Zur Grobeinstellung der Oszillationsfrequenz des VCO 12 ist eine digitale Einstelleinrichtung 28 vorgesehen, die ebenfalls mit dem VCO 12 verbunden ist und dazu dient, in gewünschter Weise die in 1 symbolisierten Schalterelemente ein- bzw. auszuschalten, um damit jeweils eines von mehreren Kondensatorpaaren in einen Schwingkreis des VCO 12 einzubeziehen bzw. von diesem Schwingkreis zu trennen.
  • Der Oszillator 12 umfasst wie in 1 dargestellt ein induktives Element, welches mit einer Kondensatoranordnung und den wahlweise zuschaltbaren Kondensatorpaaren einen Schwingkreis ausbildet, dessen Resonanzfrequenz im Wesentlichen von dem Wert der insgesamt aktuell zugeschalteten Kapazität abhängt (Grobeinstellung mittels der Einrichtung 28). Erste Anschlüsse der zuschaltbaren Kondensatoren sind hierbei jeweils mit den beiden Anschlüssen des induktiven Elements verbunden, wohingegen die zweiten Kondensatoranschlüsse eines jeden Kondensatorpaars wie in 1 symbolisiert miteinander verbindbar sind. Parallel zu den wahlweise zuschaltbaren Kondensatorpaaren umfasst der Schwingkreis einen Varaktor, der durch das vom Filter 26 zugeführte Signal angesteuert wird (Feineinstellung im Rahmen der PLL-Regelung). Schließlich ist eine Transistoranordnung vorgesehen, welche in aktiver Weise die elektrischen Verluste im Schwingkreis kompensiert und somit den Schwingkreis entdämpft. Wenngleich die in
  • 1 ersichtliche Topologie des VCO 12 eine bevorzugte Ausführung darstellt, so erlaubt diese Gestaltung durchaus weitreichende Modifikationen. Die konkrete schaltungstechnische Realisierung des Oszillators 12 ist im Rahmen der Erfindung von zweitrangiger Bedeutung.
  • Die Erfindung betrifft die Art und Weise, wie die optional vorgesehenen Kapazitätswerte der Kondensatorpaare wahlweise zugeschaltet bzw. wieder vom Schwingkreis getrennt werden.
  • Die 2 und 3 veranschaulichen am Beispiel eines einzigen Kondensatorpaars C, C' eine auf internen betrieblichen Entwicklungen der Anmelderin beruhende Schaltungsanordnung zur Einstellung eines Oszillators, von welchem der Einfachheit halber in den 2 und 3 nur ein induktives Element (Spule) L dargestellt ist und welcher insgesamt beispielsweise den in 1 dargestellten Aufbau besitzt.
  • Bei der Ausführung gemäß 2 sind erste Anschlüsse der Kondensatoren C, C' mit den beiden Anschlüssen des induktiven Elements L verbunden und zweite Anschlüsse mittels einer Schalteranordnung wahlweise mit einem Bezugspotential vss verbindbar, um das Kondensatorpaar C, C' in den Schwingkreis des betreffenden Oszillators einzubeziehen. Die Schalteranordnung ist von zwei ersten FETs T1, T1' gebildet, mittels welchen die zweiten Kondensatoranschlüsse jeweils mit dem Bezugspotential vss verbunden werden können. Die Ansteuerung der FETs T1, T1' erfolgt hierbei über ein digitales Steuersignal s, welches den Gate-Anschlüssen der FETs T1, T1' zugeführt wird (bei dem PLL von 1 kann ein solches Steuersignal s von der digitalen Einstelleinrichtung 28 erzeugt werden).
  • Im eingeschalteten Zustand der FETs T1, T1' sind die zweiten Kondensatoranschlüsse über niederohmige Pfade (leitende FETs) mit dem Bezugspotential vss verbunden, bei welchem es sich um ein Versorgungspotential des Gesamtsystems handelt. In diesem eingeschalteten Zustand ist somit eine Reihenschaltung aus den Kondensatoren C und C' in den Schwingkreis einbezogen, so dass sich eine bestimmte Oszillationsfrequenz ergibt.
  • Durch Ausschalten der FETs T1, T1' kann das Kondensatorpaar C, C' wieder vom Schwingkreis getrennt werden, was zu einer entsprechenden Veränderung der Oszillationsfrequenz führt.
  • Im eingeschalteten Zustand der FETs befinden sich zwei Kanalwiderstände in einem Pfad des Schwingkreises, so dass dessen Qualitätsfaktor mehr oder weniger verkleinert wird. Um diese Beeinträchtigung gering zu halten, sollten die FETs T1, T1' in ihrer Kanalbreite vergleichsweise groß dimensioniert sein, so dass deren Ein-Widerstand entsprechend klein ist. Dies wiederum erhöht tendenziell die im ausgeschalteten Zustand dieser Transistoren vorhandenen parasitären Kapazitäten (Diffusionskapazitäten an den Source- und Drain-Bereichen von T1 und T1'). Dies wiederum reduziert den Einstellbereich für die Oszillationsfrequenz.
  • Bei der nachfolgenden Beschreibung weiterer Ausführungsbeispiele werden für gleichwirkende Komponenten die gleichen Bezugszeichen verwendet und im Wesentlichen nur auf die Unterschiede zu den jeweils vorangegangenen Ausführungen eingegangen.
  • Eine gewisse Verbesserung der in 2 dargestellten Schaltungsanordnung wurde mit der Schaltungsanordnung gemäß 3 erreicht.
  • 3 zeigt eine Schaltungsanordnung, bei welcher zusätzlich ein FET T2 zum miteinander Verbinden der zweiten Kondensatoranschlüsse vorgesehen ist. Der zweite FET T2 wird hierbei simultan mit den ersten FETs T1, T1' durch das gemeinsame digitale Steuersignal s angesteuert. Im eingeschalteten Zustand aller FETs ist der resistive Anteil des zugeschalteten Schwingkreispfads vorteilhaft verringert. Dennoch verbleibt die Problematik im Hinblick auf die parasitären Kapazitäten im ausgeschalteten Zustand der FETs T1, T1', T2.
  • 4 veranschaulicht ein ersten Ausführungsbeispiel der Erfindung.
  • Bei dieser Schaltungsanordnung sind zusätzlich dritte FETs T3, T3' vorgesehen, die jeweils einem der ersten FETs T1, T1' zugeordnet sind und in Reihe mit diesen Transistoren derart geschaltet sind, dass damit die zweiten Kondensatoranschlüsse mit einem zweiten Bezugspotential vdd verbunden werden können, welches sich vom ersten Bezugspotential vss unterscheidet und welches im dargestellten Ausführungsbeispiel ein gegenüber vss positives, zweites Versorgungspotential des Gesamtsystems darstellt. Die Steueranschlüsse (Gate-Anschlüsse) dieser dritten FETs T3, T3' werden durch das Steuersignal s beaufschlagt. Eine weitere Modifikation der in 4 dargestellten Schaltungsanordnung gegenüber der Ausführung nach 3 besteht darin, dass der Gate-Anschluss des zweiten FET T2 nicht mit dem Steuersignal s beaufschlagt wird (was möglich wäre) sondern mit dem zweiten Bezugspotential vdd verbunden ist.
  • Die Funktion der Schaltungsanordnung zum wahlweisen Zuschalten des Kondensatorpaars C, C' basiert auf dem simultanen Einschalten bzw. Ausschalten der ersten und zweiten FETs T1, T1', T2, wie dies oben bereits beschrieben wurde. Die dritten FETs werden jedoch komplementär in dem Sinne betrieben, dass diese dann eingeschaltet werden, wenn T1, T1' und T2 ausgeschaltet werden, wohingegen die dritten FETs T3, T3' ausgeschaltet werden, wenn T1, T1' und T2 eingeschaltet werden. Die dritten FETs T3, T3' sind hinsichtlich ihrer Kanallänge L und Kanalbreite W derart dimensioniert, dass diese im eingeschalteten Zustand "hochohmige Pfade" b bzw. b' zwischen den Kondensatoren C, C' und vdd bilden und im ausgeschalteten Zustand "sehr hochohmige Pfade" b bzw. b' bilden.
  • Im eingeschalteten Zustand von T1, T1', T2 (Kondensatorpaar zugeschaltet) besitzen T3, T3' praktisch keinen Einfluss auf die Anordnung.
  • Wenn hingegen T1, T1', T2 ausgeschaltet sind (Kondensatorpaar vom Schwingkreis getrennt), so führt die (hochohmige) Verbindung zwischen den zweiten Kondensatoranschlüssen und dem zweiten Bezugspotential vdd dazu, dass das an den zweiten Kondensatoranschlüssen und somit an den entsprechenden Anschlüssen der Transistoren T1, T1', T2 herrschenden Potentiale in Richtung des Bezugspotentials vdd "gezogen" werden, was zu einer beträchtlichen Reduzierung der unerwünschten parasitären Kapazitäten führt. Zusammenfassend ergibt sich im zugeschalteten Zustand des Kondensatorpaars ein niederohmiger Pfad a und ergeben sich im ausgeschalteten Zustand des Kondensatorpaars zwei hochohmige Pfade b, b'.
  • Diese vorteilhafte Wirkung der zusätzlichen dritten FETs T3, T3' ist nochmals in einer hinsichtlich des Aufbaus von T2 detaillierteren Darstellung in 5 verdeutlicht. In 5 sind am Beispiel des FET T2 für eine Ausbildung als NMOS-Transistor sich ergebende "pn-Dioden" symbolisiert, an welchen die parasitären Kapazitäten als Diffusionskapazitäten vorliegen. Der Wert dieser parasitären Kapazitäten am Source-Anschluss und Drain-Anschluss von T2 ist stark abhängig von der Differenz der Potentiale zwischen dem Source-Anschluss und dem Substrat bzw. dem Drain-Anschluss und dem Substrat von T2. Durch die im abgeschalteten Zustand des Kondensatorpaars C, C' mit den Transistoren T3, T3' geschaffenen hochohmigen Pfade werden die Potentiale am Source-Anschluss und Drain-Anschluss von T2 gleichermaßen erhöht, so dass die Werte der parasitären Kapazitäten drastisch verringert werden (Das Substrat von T2 ist mit vss verbunden).
  • Da bei dem Ausführungsbeispiel gemäß der 4 und 5 die dritten FETs T3, T3' einen anderen Leitungstyp (PMOS) als die ersten FETs T1, T1' (NMOS) aufweisen, kann das digitale Steuersignal s vorteilhaft unmittelbar zur Ansteuerung sämtlicher Transistoren verwendet werden. Da beim Zuschalten und Wegschalten des Kondensatorpaars die an den zweiten Kondensatoranschlüssen herrschenden Potentiale entsprechend stark variieren, kann der zweite FET T2 durch diese Potentialänderung geschaltet werden (Gate-Anschluss von T2 ist permanent mit vdd verbunden).
  • Zusammenfassend wird ein Verfahren mit folgenden Schritten zur Einstellung der Oszillationsfrequenz eines Oszillators vorgesehen:
    • – wahlweises Verbinden von zweiten Anschlüssen eines Paars von Kondensatoren mit einem ersten Bezugspotential vss durch Einschalten von ersten FETs T1, T1' und miteinander durch Einschalten eines zweiten FET T2, wobei erste Anschlüsse der Kondensatoren mit dem Oszillator verbunden sind, und
    • – beim Ausschalten von T1, T1', T2, Verbinden der zweiten Anschlüsse mit einem zweiten Bezugspotential vdd durch Einschalten von dritten FETs T3, T3'.
  • 6 zeigt ein modifiziertes Ausführungsbeispiel der Erfindung, bei welchem gegenüber dem Ausführungsbeispiel gemäß der 4 und 5 ferner vierte FETs T4, T4' vorgesehen sind, die jeweils parallel zu einem der dritten FETs T3, T3' angeordnet sind und mittels einer Ansteuerschaltung 40 in simultaner Weise angesteuert werden. Hierfür ist ein Ausgangsanschluss der Ansteuerschaltung 40 mit den Gate-Anschlüssen der als PMOS-Transistoren ausgebildeten FETs T4, T4' verbunden.
  • Die Ansteuerschaltung 40 dient dazu, beim Einschalten der dritten FETs T3, T3' kurzzeitig auch die vierten FETs T4, T4' einzuschalten. Damit wird erreicht, dass die Schaffung der hochohmigen Pfade b, b' beschleunigt wird. Das Einschalten von T3 und T3' durch das Steuersignal s erfolgt nämlich vergleichsweise langsam, da diese Transistoren zur Gewährleistung eines hochohmigen Pfads dimensioniert sind. Die als "Boost"-Transistoren dienenden FETs T4, T4' überbrücken gewissermaßen die Einschaltzeitdauer von T3, T3'. Hierfür ist es zweckmäßig, wenn T4, T4' derart dimensioniert sind, dass diese rasch eingeschaltet werden können, wobei diese (sehr kurzzeitig) auch einen relativ niederohmigen Pfad schaffen können. Bei der Dimensionierung T4, T4' kann z. B. vorgesehen sein, dass die Kanalbreite W wesentlich größer als die Kanallänge L ist. Unabhängig davon ist es bevorzugt, wenn das Verhältnis zwischen Kanalbreite W und Kanallänge L für die vierten FETs wesentlich größer als das entsprechende Verhältnis der jeweils parallel dazu angeordneten dritten FETs ist.
  • Bei der dargestellten Ausführungsform funktioniert die Ansteuerschaltung 40 wie folgt: Das Steuersignals wird einem Eingang eines ODER-Gatters 42 eingegeben. Einem zweiten Eingang des ODER-Gatters 42 wird das Steuersignal s über ein invertierendes Verzögerungsglied 44 eingegeben. Das Signal s besitzt den logischen Wert "0" (niedriges Potential, z. B. vss), wenn das Kondensatorpaar C, C' zugeschaltet sein soll (T1, T1' und T2 niederohmig eingeschaltet). Das Signal s besitzt den logischen Wert "1" (hohes Potential, z. B. vdd), falls das Kondensatorpaar C, C' inaktiv sein soll (T1, T1' und T2 ausgeschaltet und T3, T3' hochohmig eingeschaltet).
  • In diesem Fall wird am Ausgang des ODER-Gatters 42 genau dann ein kurzzeitiger Signalzustandswechsel von 1 auf 0 erzeugt, wenn das Steuersignal s vom Wert 1 auf den Wert 0 wechselt, d. h. wenn der hochohmige Pfad über T3, T3' geschaffen werden soll.
  • Die Transistoren T4, T4' werden folglich kurzzeitig eingeschaltet, wobei die Einschaltzeitdauer der Verzögerung des Verzögerungsglieds 44 entspricht. Dieses kurzzeitige Einschalten von T4, T4' hilft, die an den zweiten Kondensatoranschlüssen herrschenden Potentiale "nach vdd zu ziehen".
  • Selbstverständlich können die einerseits in den 4 und 5 und andererseits in 6 dargestellten Schaltungsanordnungen zur Oszillationsfrequenzeinstellung auch mehrfach, parallel zueinander, an einem Oszillator vorgesehen sein (wie dies z. B. in 1 symbolisiert ist).

Claims (10)

  1. Schaltungsanordnung zur Einstellung einer Oszillationsfrequenz (fout) eines Oszillators (12), umfassend wenigstens ein Paar von Kondensatoren (C, C'), von welchen erste Anschlüsse mit dem Oszillator (12) verbunden sind und zweite Anschlüsse mittels einer Schalteranordnung wahlweise mit einem ersten Bezugspotential (vss) verbindbar sind, um das Kondensatorpaar (C, C') in einen Schwingkreis des Oszillators (12) einzubeziehen, wobei die Schalteranordnung umfasst: – erste FETs (T1, T1') zum jeweiligen Verbinden der zweiten Anschlüsse mit dem ersten Bezugspotential (vss), – einen zweiten FET (T2) zum miteinander Verbinden der zweiten Anschlüsse, und – dritte FETs (T3, T3') zum jeweiligen Verbinden der zweiten Anschlüsse mit einem zweiten Bezugspotential (vdd), welches sich vom ersten Bezugspotential (vss) unterscheidet.
  2. Schaltungsanordnung nach Anspruch 1, zur Grobeinstellung eines spannungsgesteuerten Oszillators (12).
  3. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei mehrere Kondensatorpaare (C, C') mit jeweils zugeordneter Schalteranordnung vorgesehen sind.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei Gate-Anschlüsse der ersten FETs (T1, T1') und/oder der dritten FETs (T3, T3') mit einem digitalen Steuersignal (s) beaufschlagbar sind.
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei der Gate-Anschluss des zweiten FET (T2) mit einem festen Steuerpotential (vdd) beaufschlagt wird.
  6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei die dritten FETs (T3, T3') im eingeschalteten Zustand eine hochohmige Verbindung der zweiten Anschlüsse mit dem zweiten Bezugspotential (vdd) vorsehen.
  7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei die Schalteranordnung parallel zu den dritten FETs (T3, T3') ferner jeweils einen vierten FET (T4, T4') umfasst.
  8. Schaltungsanordnung nach Anspruch 7, wobei das W/L-Verhältnis des vierten FET (T4, T4') größer als das W/L-Verhältnis des parallel dazu angeordneten dritten FET (T3, T3') ist.
  9. Schaltungsanordnung nach Anspruch 8, umfassend eine Ansteuerschaltung 40, die dazu ausgebildet ist, beim Einschalten der dritten FETs (T3, T3') die vierten FETs (T4, T4') kurzzeitig einzuschalten.
  10. Verwendung einer Schaltungsanordnung nach einem der vorangehenden Ansprüche zur digitalen Grobeinstellung eines spannungsgesteuerten, in einem Phasenregelkreis (10) angeordneten Oszillators (12).
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