DE112016007034T5 - Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand - Google Patents

Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand Download PDF

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S. Liao Szuya
Biswajeet Guha
Tahir Ghani
Christopher N. Kenyon
Leonard P. GULER
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Abstract

Selbstausgerichtete Gate-Rand-Trigate- und FinFET-Bauelemente und Verfahren zum Herstellen von selbstausgerichteten Gate-Rand-Trigate- und FinFET-Bauelementen werden beschrieben. Bei einem Beispiel umfasst eine Halbleiterstruktur eine Mehrzahl von Halbleiter-Finnen, die auf einem Substrat angeordnet sind und durch eine oberste Oberfläche einer Grabenisolationsregion hervorstehen. Eine Gate-Struktur ist über der Mehrzahl von Halbleiter-Finnen angeordnet. Die Gate-Struktur definiert eine Kanalregion in jeder der Mehrzahl von Halbleiter-Finnen. Source- und Drain-Regionen sind an gegenüberliegenden Enden der Kanalregionen von jeder der Mehrzahl von Halbleiter-Finnen an gegenüberliegenden Seiten der Gate-Struktur. Die Halbleiterstruktur umfasst ferner eine Mehrzahl von Gate-Rand-Isolationsstrukturen. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen wechseln sich mit einzelnen der Mehrzahl von Halbleiter-Finnen ab.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Erfindung befinden sich auf dem Gebiet von Halbleiterbauelementen und der Verarbeitung insbesondere von Trigate- und FinFET-Bauelementen mit selbstausgerichtetem Gate-Rand und Verfahren zum Herstellen von Trigate- und FinFET-Bauelementen mit selbstausgerichtetem Gate-Rand.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit zur Optimierung des Verhaltens von jedem Bauelement wird immer wichtiger.
  • Bei der Herstellung von integrierten Schaltungsbauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Bei herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen werden Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und weil sie einen weniger komplizierten Trigate-Herstellungsprozess ermöglichen bevorzugt.
  • Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die lithografischen Prozesse, die zum Strukturieren dieser Bausteine verwendet werden überwältigend. Genauer gesagt kann es einen Kompromiss zwischen der kleinsten Abmessung eines Merkmals, das in einem Halbleiterstapel strukturiert ist (der kritischen Abmessung) und der Beabstandung zwischen solchen Merkmalen geben.
  • Figurenliste
    • 1 stellt eine Draufsichtsansicht eines Layouts dar, umfassend Finnen-basierte Halbleiterbauelemente, die eine Ende-zu-Ende-Beabstandung unterbringen.
    • 2A-2D stellen Querschnittsansichten von wesentlichen Prozessoperationen bei einem herkömmlichen FinFET- oder Trigate-Prozess-Herstellungsschema dar.
    • 3A-3D stellen Querschnittsansichten von wesentlichen Prozessoperationen bei einem selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar.
    • 4A-4C stellen verschiedene Draufsicht- und Querschnittansichten von herkömmlichen Fin-FET- oder Trigate-Strukturen dar.
    • 5 stellt eine Querschnittansicht eines Fin-FET- oder Trigate-Bauelements dar, hergestellt unter Verwendung eines selbstausgerichteten Gate-Rand-Prozess-Herstellungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 6A-6F stellen Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 7A-7F stellen Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 8A stellt eine Querschnittansicht eines nicht-planaren Halbleiterbauelements mit einer selbstausgerichteten Gate-Rand-Isolation dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 8B stellt eine Draufsichtsansicht entnommen entlang der Achse a-a' des Halbleiterbauelements von 8A dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 9A-9C stellen Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 10 stellt eine Rechenvorrichtung gemäß einer Implementierung eines Ausführungsbeispiels der Erfindung dar.
    • 11 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst.
  • Beschreibung der Ausführungsbeispiele
  • Trigate- und FinFET-Bauelementen mit selbstausgerichtetem Gate-Rand und Verfahren zum Herstellen von Trigate- und FinFET-Bauelementen mit selbstausgerichtetem Gate-Rand werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Einbringungs- und Material-Systeme, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Erfindung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Erfindung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Erfindung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, darstellende Repräsentationen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Ein oder mehrere Ausführungsbeispielen der vorliegenden Erfindung richten sich auf Halbleiter-Strukturen oder -Bauelemente mit einer oder mehreren Gate-Rand-Strukturen (z.B. Gate-Isolationsregionen) von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Ein oder mehrere Ausführungsbeispiele richten sich auf die Herstellung von lokalen Zwischenverbindungen für solche Gate-Elektrodenstrukturen. Zusätzlich werden Verfahren zum Herstellen von Gate-Rand-Isolationsstrukturen auf selbstausgerichtete Weise beschrieben. Bei einem oder mehreren Ausführungsbeispielen werden selbstausgerichtete Gate-Rand-Strukturen für Logik-Transistoren basierend auf komplementären Metall-Oxid-Halbleiter- (CMOS = complementary metal oxide semiconductor) Bauelementen hergestellt.
  • Um einen Kontext zu geben, ist die Skalierung von Gate-Endabdeckungs- und Graben-Kontakt (TCN; trench contact) Endabdeckungsregionen ein wichtiger Beitrag in Richtung der Verbesserung von Transistorlayout-Bereich und -Dichte. Gate- und TCN-Endabdeckungsregionen beziehen sich auf eine Gate- und TCN-Überlappung der Diffüsionsregion/Finnen von Halbleiterbauelementen. Als ein Beispiel stellt 1 eine Draufsichtsansicht eines Layouts 100 dar, umfassend Finnen-basierte Halbleiterbauelemente, die eine Ende-zu-Ende-Beabstandung unterbringen. Bezugnehmend auf 1 basieren das erste 102 und zweite 104 Halbleiterbauelement auf Halbleiter-Finnen 106 bzw. 108. Jedes Bauelement 102 und 104 weist jeweils eine Gate-Elektrode 110 oder 112 auf. Zusätzlich weist jedes Bauelement 102 und 104 Graben-Kontakte (TCNs) 114 bzw. 116 an Source- und Drain-Regionen der Finnen 106 bzw. 108 auf. Die Gate-Elektroden 110 und 112 und die TCNs 114 und 116 weisen jeweils eine Endabdeckungsregion auf, die entfernt von den entsprechenden Finnen 106 bzw. 108 angeordnet ist.
  • Bezugnehmend wiederum auf 1 müssen üblicherweise Gate- und TCN-Endabdeckungs-Abmessungen einen Spielraum für Maskenausrichtungsfehler umfassen, um eine robuste Transistoroperation für eine Masken-Fehlausrichtung im schlimmsten Fall sicherzustellen, die eine Ende-zu-Ende-Beabstandung 118 hinterlässt. Somit ist eine weitere wichtige Entwurfsregel, die kritisch für die Verbesserung der Transistorlayoutdichte ist, die Beabstandung zwischen zwei benachbarten Endabdeckungen, die einander zugewandt sind. Die Parameter von „2*Endabdeckung + Ende-zu-Ende-Beabstandung“ werden unter Verwendung von lithographischer Strukturierung immer schwieriger zu skalieren, um die Skalierungsanforderungen für neue Technologien zu erfüllen. Genauer gesagt erhöht die zusätzliche Endabdeckungslänge, die erforderlich ist, um einen Maskenausrichtungsfehler zu erlauben, auch Gate-Kapazitätswerte aufgrund der längeren Überlappungslänge zwischen TCN und Gate-Elektroden, wodurch der Produktdynamische Energieverbrauch erhöht und das Verhalten verschlechtert wird. Frühere Lösungen haben sich auf das Verbessern des Ausrichtungsbudgets und Strukturierungs- oder Auflösungs-Verbesserungen konzentriert, um ein Schrumpfen sowohl von Endabdeckungsabmessung als auch Endabdeckung-zu-Endabdeckung-Beabstandung zu ermöglichen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung werden Ansätze beschrieben, die eine selbstausgerichtete Gate-Endabdeckung und TCN-Überlappung einer Halbleiter-Finne bereitstellen, ohne den Bedarf, eine Maskenausrichtung zu erlauben. Bei einem solchen Ausführungsbeispiel ist ein Einweg-Abstandhalter an den Rändern der Halbleiter-Finne hergestellt, der die Gate-Endabdeckungs- und Kontakt-Überlappungs-Abmessungen bestimmt. Der durch den Abstandhalter definierte Endabdeckungsprozess ermöglicht, dass die Gate- und TCN-Endabdeckungsregionen im Hinblick auf die Halbleiter-Finne selbstausgerichtet sind und erfordert daher keine zusätzliche Endabdeckungslänge, um eine Maskenfehlausrichtung zu berücksichtigen. Ferner erfordern die hierin beschriebenen Ansätze keine lithographische Strukturierung bei vorangehend erforderlichen Stufen da, die Gate- und TCN-Endabdeckungs/Überlappungs-Abmessungen fest bleiben, was zu einer Verbesserung (d.h. Reduzierung) der Bauelement-zu-Bauelement-Variabilität bei den elektrischen Parametern führt.
  • Um einen Seite-an-Seite-Vergleich bereitzustellen, stellen 2A-2D Querschnittansichten von wesentlichen Prozessoperationen bei einem herkömmlichen FinFET- oder Trigate-Prozess-Fabrikationsschema dar, während 3A-3D Querschnittsansichten von wesentlichen Prozessoperationen bei einem selbstausgerichteten Gate-Rand-Prozess-Fabrikationsschema für Fin-FET- oder Trigate-Bauelemente darstellen, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 2A und 3A ist ein Bulk-Halbleitersubstrat 220 oder 300 bereitgestellt, wie beispielsweise ein einkristallines Bulk-Silizium-Substrat mit Finnen 202 bzw. 302, die darin geätzt sind. Bei einem Ausführungsbeispiel sind die Finnen direkt in dem Bulk-Substrat 200 oder 300 gebildet und als solche kontinuierlich bzw. durchgehend mit dem Bulk-Substrat 200 oder 300 gebildet. Es wird darauf hingewiesen, dass innerhalb des Substrats 200 oder 300 flache Grabenisolationsstrukturen zwischen den Finnen gebildet sein können. Bezugnehmend auf 3A bleiben eine Hartmaskenschicht 304, wie beispielsweise eine Siliziumnitrid-Hartmaskenschicht, und eine Anschlussflächen-Oxidschicht 306, wie beispielsweise eine Siliziumdioxidschicht, auf den Finnen 302 nach dem Strukturieren, um die Finnen 302 zu bilden. Im Gegensatz dazu, Bezugnehmend auf 2A, wurde eine solche Hartmaskenschicht und Anschlussflächen-Oxidschicht entfernt.
  • Bezugnehmend auf 2B ist eine Dummy- oder Permanent-Gate-Dielektrikum-Schicht auf den freiliegenden Oberflächen der Halbleiter-Finnen 202 gebildet und eine Dummy-Gateschicht 212 ist über der resultierenden Struktur gebildet. Im Gegensatz dazu ist bezugnehmend auf 3B eine Dummy- oder Permanent-Gate-Dielektrikum-Schicht 310 auf den freiliegenden Oberflächen der Halbleiter-Finnen 302 gebildet und Dummy-Abstandhalter 312 sind benachbart zu der resultierenden Struktur gebildet.
  • Bezugnehmend auf 2C wird eine Gate-Endabdeckungs-Schneidestrukturierung ausgeführt und Isolationsregionen 214 werden an den resultierenden strukturierten Dummy-Gate-Enden 216 gebildet. Bei dem herkömmlichen Prozessschema muss eine größere Gate-Endabdeckung hergestellt werden, um eine Gatemasken-Fehlausrichtung zu erlauben, die durch die mit Pfeil gekennzeichneten Regionen 218 gezeigt ist. Im Gegensatz dazu, Bezugnehmend auf 3C, werden selbstausgerichtete Isolationsregionen 314 durch Bereitstellen einer Isolationsschicht über der Struktur von 3B gebildet, z. B. durch Abscheidung und Planarisierung. Bei einem solchen Ausführungsbeispiel erfordert der selbstausgerichtete Gate-Endabdeckungsprozess keinen zusätzlichen Raum für eine Maskenausrichtung im Vergleich zu 2C und 3C.
  • Bezugnehmend auf 2D ist die Dummy-Gate-Elektrode 212 von 2C durch permanente Gate-Elektroden ersetzt. In dem Fall der Verwendung einer Dummy-Gate-Dielektrikum-Schicht kann eine solche Dummy-Gate-Dielektrikum-Schicht auch durch eine permanente Gate-Dielektrikum-Schicht bei diesem Prozess ausgetauscht werden. Bei dem spezifischen gezeigten Beispiel wird ein Dualmetall-Gate-Austauschprozess ausgeführt, um eine N-Typ Gate-Elektrode 220 über einer ersten Halbleiter-Finne 202A bereitzustellen und eine P-Typ Gate-Elektrode 222 über einer zweiten Halbleiter-Finne 202B bereitzustellen. Die N-Typ Gate-Elektrode 220 und die P-Typ Gate-Elektrode 222 sind zwischen den Gate-Rand-Isolationsstrukturen 214 gebildet, bilden aber einen P/N-Übergang 224 wo sie sich treffen. Die genaue Position des P/N-Übergangs 224 kann variieren, abhängig von einer Fehlausrichtung, wie durch die mit Pfeil gekennzeichneten Regionen 226 gezeigt ist.
  • Im Gegensatz dazu sind Bezugnehmend auf 3D die Hartmaskenschicht 304 und Anschlussflächen-Oxidschicht 306 entfernt und die Dummy-Abstandhalter 314 aus 3C sind durch permanente Gate-Elektroden ersetzt. In dem Fall der Verwendung einer Dummy-Gate-Dielektrikum-Schicht kann eine solche Dummy-Gate-Dielektrikum-Schicht auch durch eine permanente Gate-Dielektrikum-Schicht bei diesem Prozess ausgetauscht werden. Bei dem spezifischen gezeigten Beispiel wird ein Dualmetall-Gate-Austauschprozess ausgeführt, um eine N-Typ Gate-Elektrode 320 über einer ersten Halbleiter-Finne 302A bereitzustellen und eine P-Typ Gate-Elektrode 322 über einer zweiten Halbleiter-Finne 302B bereitzustellen. Die N-Typ Gate-Elektrode 320 und die P-Typ Gate-Elektrode 322 sind zwischen den Gate-Rand-Isolationsstrukturen 314 gebildet und auch durch diese getrennt.
  • Bezugnehmend wiederum auf 2D kann eine lokale Zwischenverbindung hergestellt werden, um N-Typ Gate-Elektrode 220 und P-Typ Gate-Elektrode 322 zu kontaktieren, um einen leitfähigen Pfad um den P/N-Übergang 224 bereitzustellen. Auf ähnliche Weise kann Bezugnehmend auf 3D eine lokale Zwischenverbindung 340 hergestellt werden, um N-Typ Gate-Elektrode 320 und P-Typ Gate-Elektrode 322 zu kontaktieren, um einen leitfähigen Pfad über die dazwischenliegende Isolationsstruktur 314 bereitzustellen. Bezugnehmend sowohl auf 2D als auch 3D kann eine Hartmaske 242 oder 342 auf der lokalen Zwischenverbindung 249 bzw. 340 gebildet sein. Insbesondere bezugnehmend auf 3D, ist bei einem Ausführungsbeispiel die Kontinuität der lokalen Zwischenverbindung 340 durch einen dielektrischen Plug (Stecker) 350 in Fällen unterbrochen, in denen eine Unterbrechung des elektrischen Kontakts entlang einer Gate-Leitung nötig ist.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Erfindung umfasst ein Verarbeitungsschema für eine selbstausgerichtete Gate-Endabdeckung (SAGE; self-aligned gate endcap) die Bildung von Gate/Graben-Kontakt-Endabdeckungen, die selbstausgerichtet mit Finnen sind, ohne eine zusätzliche Länge zu erfordern, um Masken-Fehlausrichtungen zu berücksichtigen. Somit können Ausführungsbeispiele implementiert sein, um ein Schrumpfen des Transistorlayoutbereichs zu ermöglichen. Ferner würde ein Prozess mit flexibler Finnen-Höhe (z.B. Multi-Hsi) eine unabhängige Optimierung von unterschiedlichen Zellen für Leistung und Verhalten ermöglichen. Ein integrierter Prozessfluss, der beide Merkmale ermöglicht, kann implementiert werden, um Skalierungs- und Verhaltens-Herausforderungen für eine zukünftige CMOS-Technik zu erfüllen. Hierin beschriebene Ausführungsbeispiele können die Herstellung von Gate-Rand-Isolationsstrukturen umfassen, die auch als Gate-Wände bezeichnet werden können.
  • Um mehr Kontext zu geben, wird darauf hingewiesen, dass die Gate-Endabdeckungs-Skalierung üblicherweise durch Lithographie-Fehlausrichtungs-Spielraum und Ätz-Vorspannung begrenzt ist und zu einer schlechten Transistordichte und einer erhöhten Gate-Kapazität beiträgt. Um einen darstellenden Kontext zu geben, stellen 4A-4C verschiedene Draufsicht- und Querschnittansichten von herkömmlichen FinFET- oder Trigate-Strukturen dar.
  • Bezugnehmend auf 4A ist eine Draufsicht gezeigt, um die Gate-Endabdeckungs- und Ende-zu-Ende-Beabstandung zu demonstrieren. Eine Mehrzahl von Gates 402 ist über einer Mehrzahl von Finnen 400. Unterbrechungen in der Gate-Leitung sind als Endabdeckungen 404 gezeigt. Ohne Gate-Wände kann die Beabstandung zwischen Endabdeckungen variieren. 4B ist eine Querschnittsansicht einer einzelnen Finne 410, die aus einem Substrat 416 gebildet ist, gezeigt nach einer herkömmlichen Aussparung einer flachen Grabenisolation. Die Finne 410 hat einen unteren Finnenabschnitt 412 und einen oberen Finnenabschnitt 414. Der obere Finnenabschnitt 414 ist der Abschnitt, der über einer obersten Oberfläche der Grabenisolationsregion 418 hervorsteht und kann entworfen sein, um eine Höhe Hsi aufzuweisen. Eine Oxidschicht 420 kann auf dem oberen Abschnitt gebildet sein, abhängig von der Stufe des Prozesses, wie nachfolgend weiter beschrieben wird. 4C ist eine Querschnittsansicht einer Mehrzahl von Finnen, die entlang derselben Richtung beabstandet sind.
  • Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen ermöglicht ein integrierter FINFET-Prozess eine selbstausgerichtete Gate-Endabdeckung (SAGE). Bei einem Ausführungsbeispiel ist eine SAGE mit Einweg-Abstandhaltern um die Finnen hergestellt. Die Gate-Ende-zu-Ende-Beabstandung ist durch eine SAGE-Wand definiert, die robust für alle nachgeschalteten Prozesse ist. Da der Prozess ein selbstausgerichteter Prozess ist, ist bei einem Ausführungsbeispiel kein zusätzlicher Endabdeckungs-Spielraum für eine Masken-Fehlausrichtung erforderlich, was eine Skalierung orthogonal zum Gate (OGD; orthogonal to gate) ermöglicht.
  • Als exemplarische Implementierung stellt 5 eine Querschnittansicht eines Fin-FET- oder Trigate-Bauelements dar, hergestellt unter Verwendung eines selbstausgerichteten Gate-Rand-Prozess-Herstellungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 5 hat eine Mehrzahl von Finnen untere Abschnitte 412 und obere Abschnitte 414 über einem Substrat 416. Die oberen Abschnitte 414 sind über einer Isolationsregion 430. Eine Mehrzahl von Gate-Rand-Isolationsstrukturen 432, die untere dielektrische Regionen 434 und obere dielektrische Regionen 436 umfassen können, ist zwischen den Finnen angeordnet. Eine Gate-Endabdeckungs-Beabstandung 438 ist zwischen einer benachbarten Finne und einer Gate-Rand-Isolationsstruktur 432 bereitgestellt.
  • Hierin beschriebene Ausführungsbeispiele können implementiert sein, um eine Integration einer selbstausgerichteten Gate-Endabdeckung (SAGE) in einen CMOS-Prozessfluss bereitzustellen. SAGE kann eine Transistorskalierung durch Schrumpfen der Gate-Endabdeckung, Reduzieren der Gate-Kapazität und Reduzieren von Prozessvariationen ermöglichen. Frühere Lösungen haben sich auf das Verbessern des Ausrichtungsbudgets und Strukturierungs-/ Auflösungs-Verbesserungen konzentriert, um ein Schrumpfen sowohl von einer Gate-Endabdeckungs- als auch Endabdeckung-zu-Endabdeckung-Beabstandung zu ermöglichen. Ausführungsbeispiele jedoch, die hierin beschrieben sind, können auf eine verbesserte Transistorlayoutdichte und Gate-Kapazität abzielen (z.B. Dynamische Energie- und Verhaltens-Verbesserung) mit einer entsprechenden Reduzierung der Gesamtmaskenanzahl.
  • Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen können Schlüsselaspekte eines SAGE-Prozessflusses folgende umfassen, sind aber nicht auf diese beschränkt: (1) Bauen einer selbstausgerichteten „SAGE-WAND“ in einer Gate-Ende-zu-Ende-Beabstandung, die robust für nachgeschaltete Verarbeitung ist, (2) Bestimmen einer besten Position zur Einfügung einer flachen Grabenisolations- (STI; shallow trench isolation) Aussparung, die die Integrität der SAGE nicht kompromittiert, (3) Dummy-Oxid-Verarbeitung, umfassend selektive Oxidation von Finnen-Hut ILD für robusten Schutz während Poly-Ätzen, oder (4) Leerraum-freie Poly-Abscheidung in der Gate-Endabdeckungs-Beabstandung.
  • Bei einem ersten Verarbeitungsschema wird SAGE nach der STI-Aussparung implementiert. Als einen exemplarischen Fluss stellen 6A-6F Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 6A ist eine Mehrzahl von Halbleiter-Finnen 602 über einem Substrat 600 gebildet, wie beispielsweise eine Mehrzahl von einkristallinen Silizium-Finnen, die aus einem einkristallinen Substrat gebildet sind. Bei einem Ausführungsbeispiel ist ein Materialstapel über jeder Finne 602 angeordnet. Bei einem solchen exemplarischen Ausführungsbeispiel umfasst der Materialstapel eine oberste Hartmaske 604, wie beispielsweise eine Siliziumnitrid-Hartmaske. Die oberste Hartmaske 604 ist auf einer Puffer-Hartmaske 606 angeordnet, wie beispielsweise einer Siliziumoxid-Puffer-Hartmaske. Die oberste Hartmaske 604 und die Puffer-Hartmaske 606 sind über einem Strukturierungsfilm 608 angeordnet, wie beispielsweise einem polykristallinen Siliziumstrukturierungsfilm. Eine obere Finnen-Hartmaske 610, wie beispielsweise eine Kohlenstoff-dotierte obere Finnen-Hartmaske ist zwischen dem Strukturierungsfilm 608 und der Mehrzahl von Finnen 602 angeordnet. Es wird darauf hingewiesen, dass obwohl alle Finnen derart gezeigt sind, dass sie dieselbe Höhe (Hsi) aufweisen, die Finnen-Höhen (z.B. Multi-Hsi) basierend auf Verhaltens-Bedarf variiert werden können.
  • Bezugnehmend auf 6B ist eine Grabenisolationsregion 612, wie beispielsweise eine Siliziumoxid-Grabenisolationsregion, lateral benachbart zu unteren Abschnitten der Mehrzahl von Halbleiter-Finnen 602 gebildet. Die Grabenisolationsregion 612 weist eine oberste Oberfläche unter oberen Abschnitten der Mehrzahl von Halbleiter-Finnen 602 auf. Bei einem Ausführungsbeispiel wird die Grabenisolationsregion 612 gebildet durch Deckschicht-Abscheidung eines Siliziumoxidmaterials, Planarisieren des Deckschicht-abgeschiedenen Siliziumoxidmaterials und dann Aussparen des Deckschicht-abgeschiedenen Siliziumoxidmaterials unter obersten Oberflächen der Mehrzahl von Halbleiter-Finnen 602. Bei einem Ausführungsbeispiel werden die oberste Hartmaske 604 und die Puffer-Hartmaske 606 während der Bildung der Grabenisolationsregion 612 entfernt, wie in 6B gezeigt ist.
  • Bezugnehmend auf 6C sind Opfer-Abstandhalter 616, wie beispielsweise amorphe Silizium-Abstandhalter benachbart zu den Seitenwänden der oberen Abschnitte von jeder der Mehrzahl von Halbleiter-Finnen 602 und benachbart zu den Materialien gebildet, die über der Mehrzahl von Halbleiter-Finnen 602 verbleiben. Bei einem Ausführungsbeispiel wird ein konformer Abscheidungs- und anisotroper Ätzprozess verwendet, um die Opfer-Abstandhalter 616 zu bilden. Bei einem solchen Ausführungsbeispiel werden Seitenwandabschnitte 618 mit einem durchgehenden Verbindungsabschnitt 620 über den Finnen gebildet, wie gezeigt ist. Bei anderen Ausführungsbeispielen jedoch wird der durchgehende Verbindungsabschnitt 620 nicht bei der Bildung der Opfer-Abstandhalter 616 beibehalten. Bei einem Ausführungsbeispiel werden vor den Opfer-Abstandhaltern 616 freiliegende Abschnitte der Finnen oxidiert. Zum Beispiel werden bei einem Ausführungsbeispiel freiliegende Abschnitte des Strukturierungsfilms 608 und freiliegende Abschnitte der Finnen 602 oxidiert, um Oxidschicht 614A und/oder Oxidschicht 614B zu bilden, wie in 6C gezeigt ist.
  • Bezugnehmend auf 6D ist eine Mehrzahl von Gate-Rand-Isolationsstrukturen 626 zwischen den Opfer-Abstandhaltern 616 gebildet. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen 626 einen unteren dielektrischen Abschnitt 628 und eine dielektrische Abdeckung 630 auf dem unteren dielektrischen Abschnitt 628. Die dielektrische Abdeckung 630 ist separat und verschieden von dem unteren dielektrischen Abschnitt 628 der Gate-Rand-Isolationsstrukturen 626. Bei einem Ausführungsbeispiel wird die Mehrzahl von Gate-Rand-Isolationsstrukturen 626 gebildet durch Abscheiden und dann Aussparen eines ersten dielektrischen Materials, wie beispielsweise einer Siliziumnitridschicht, um die unteren dielektrischen Abschnitte 628 bereitzustellen. Ein dielektrisches Abdeckungsmaterial, wie beispielsweise ein Metall-Oxid-Material (z.B. Hafniumoxid) wird dann in den ausgesparten Regionen über den unteren dielektrischen Abschnitten 628 gebildet. Das dielektrische Abdeckungsmaterial kann planarisiert werden, um die dielektrische Abdeckung 630 zu bilden oder kann aufwärts gewachsen werden, um die dielektrische Abdeckung 630 direkt bereitzustellen. Bei einem Ausführungsbeispiel des ersteren Falls werden der durchgehende Abschnitt 620 (falls vorhanden) und die oberste Oberfläche der Oxidschicht 614A (falls vorhanden) während des Planarisierungsprozesses entfernt, um den Strukturierungsfilm 608 freizulegen, wie in 6D gezeigt ist.
  • Erneut bezugnehmend auf 6D werden bei einem Ausführungsbeispiel vor dem Bilden der Mehrzahl von Gate-Rand-Isolationsstrukturen 626 freiliegende Abschnitte der Grabenisolationsregion 612 ausgespart, um eine topographische Grabenisolationsregion 622 bereitzustellen. Genauer gesagt werden Aussparungen 625 an Positionen von freiliegenden Abschnitten der Grabenisolationsregion 612 gebildet. Die Aussparungen 625 sind unter einer obersten Oberfläche 624 der Grabenisolationsregion 612, nun der topographischen Grabenisolationsregion 622. Bei einem Ausführungsbeispiel ist die Mehrzahl von Gate-Rand-Isolationsstrukturen 626 in den Aussparungen 625 gebildet und als solches ist sie unter der obersten Oberfläche 624 der Grabenisolationsregion 612, nun der topographischen Grabenisolationsregion 622, gebildet. Bei einem bestimmten Ausführungsbeispiel sind die Gate-Rand-Isolationsstrukturen 626 strukturell dadurch verankert, dass sie in den Aussparungen 625 gebildet sind.
  • Bezugnehmend auf 6E sind die Opfer-Abstandhalter 616 entfernt. Bei einem Ausführungsbeispiel werden die Opfer-Abstandhalter 616 durch einen Nassätz- oder Trockenätz-Prozess entfernt. Bei einem solchen Ausführungsbeispiel werden der Strukturierungsfilm 608 und die verbleibenden Abschnitte der Oxidschicht 614A während oder nach der Entfernung der Opfer-Abstandhalter 616 entfernt. Bei einem solchen Ausführungsbeispiel ist die Hartmaske 610 der oberen Finne auf dieser Stufe freiliegend.
  • Bezugnehmend auf 6F ist eine Gate-Struktur 630 über der Struktur von 6E gebildet. Die Struktur von 6F umfasst die Mehrzahl von Finnen 602 mit oberen Abschnitten 632 und unteren Abschnitten 634. Die oberen Abschnitte 632 sind zwischen den aber niedriger als die Gate-Rand-Isolationsstrukturen 626. Ferner sind die oberen Abschnitte 632 über der obersten Oberfläche 624 der Grabenisolationsregion 612/622. Obwohl sie in 6F als erhalten gezeigt ist wird darauf hingewiesen, dass die Hartmaske 610 der oberen Finne vor der Bildung der Gate-Struktur 630 entfernt werden kann. Bei anderen Ausführungsbeispielen kann die Hartmaske 610 der oberen Finne nachfolgend bei der finalen Gate-Verarbeitung entfernt werden, um ein Trigate-FinFET-Bauelement bereitzustellen oder kann schließlich beibehalten werden, um ein Doppelgate-FinFET-Bauelement bereitzustellen. Zusätzlich können die Oxidabschnitte 614B vor der Bildung der Gate-Struktur 630 entfernt werden oder können nachfolgend bei der finalen Gate-Verarbeitung entfernt werden, z.B. bei einem Gate-Austausch-Prozess.
  • Bezugnehmend wiederum auf 6A-6F weist bei einem Ausführungsbeispiel ein Start-Si-Stapel für einen SAGE-Fluss einen FinFET-Hut und ein Poly-Si zwischen Finnen-Oberseite und Hartmaske auf. Die Verarbeitung folgt einem herkömmlichen FINFET-Fluss durch Finnen-Strukturierung und STI-Aussparung. Nachfolgend werden Einweg-Abstandhalter um die Finnen und die Poly-Oberseite abgeschieden, um die Gate-Endabdeckungsgröße zu definieren. Danach folgt das Füllen der Ende-zu-Ende-Beabstandung mit einem Material niedriger dielektrischer Konstante (z.B. SiN/SiOCN) und einer ätzresistenten Abdeckung (z.B. Metalloxide), was zusammen die SAGE-Wand bildet. Bei einem Ausführungsbeispiel ist die dielektrische Konstante des Wandkerns niedrig, um den Rand-Kapazitätswert zu minimieren, und die Oberseite der Wand hat eine ätzresistente Abdeckung, um Wanderosion während einer nachgeschalteten (downstream) Verarbeitung zu minimieren. Eine SAGE-Planarisierungs- oder Polier-Operation definiert die Höhe der Wand über der Finne. Nach der SAGE-Polier-Operation werden die Einweg-Abstandhalter entfernt und Finnen werden durch ein schützendes Oxid abgedeckt und Gate-Poly auf denselben abgeschieden.
  • Nach der Verarbeitung bis und einschließlich 6F können zusätzliche Gate-Strukturen 630 gebildet werden. Bei einem Ausführungsbeispiel wird die Gate-Struktur 630 dann auf eine Höhe unter der Höhe der Gate-Rand-Isolationsstrukturen 626 ausgespart. Bei einem anderen Ausführungsbeispiel wird die Gate-Struktur 630 zuerst durch einen Gate-Austausch-Prozess verarbeitet und dann schließlich einer Aussparung auf eine Höhe unter der Höhe der Gate-Rand-Isolationsstrukturen 626 unterzogen. In jedem Fall, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, unterbricht nach der nachfolgenden Verarbeitung die Mehrzahl von Gate-Rand-Isolationsstrukturen 626 eine Kontinuität der Gate-Struktur 630 oder der endgültigen permanenten Gate-Struktur in Segmente, z.B. wie oben in Zuordnung zu den 3C und 3D beschrieben ist und unten in Zuordnung zu den 8A und 8B beschrieben ist.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen, z.B. wie oben in Zuordnung zu 3D beschrieben ist und unten in Zuordnung zu 8A beschrieben ist. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch. Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen, z.B. wie oben in Zuordnung zu 3D beschrieben ist und unten in Zuordnung zu 8A beschrieben ist.
  • Bei einem zweiten Verarbeitungsschema wird SAGE vor der STI-Aussparung implementiert. Als einen exemplarischen Fluss stellen 7A-7F Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 7A ist eine Mehrzahl von Halbleiter-Finnen 602 über einem Substrat 600 gebildet, wie beispielsweise eine Mehrzahl von einkristallinen Silizium-Finnen, die aus einem einkristallinen Substrat gebildet sind. Bei einem Ausführungsbeispiel ist ein Materialstapel über jeder Finne 602 angeordnet. Bei einem solchen exemplarischen Ausführungsbeispiel umfasst der Materialstapel eine oberste Hartmaske 604, wie beispielsweise eine Siliziumnitrid-Hartmaske. Die oberste Hartmaske 604 ist auf einer Puffer-Hartmaske 606 angeordnet, wie beispielsweise einer Siliziumoxid-Puffer-Hartmaske. Die oberste Hartmaske 604 und die Puffer-Hartmaske 606 sind über einem Strukturierungsfilm 608 angeordnet, wie beispielsweise einem polykristallinen Siliziumstrukturierungsfilm. Eine obere Finnen-Hartmaske 610, wie beispielsweise eine Kohlenstoff-dotierte obere Finnen-Hartmaske, ist zwischen dem Strukturierungsfilm 608 und der Mehrzahl von Finnen 602 angeordnet. Es wird darauf hingewiesen, dass obwohl alle Finnen derart gezeigt sind, dass sie dieselbe Höhe (Hsi) aufweisen, die Finnen-Höhen (z.B. Multi Hsi) basierend auf Verhaltens-Bedarf variiert werden können.
  • Bezugnehmend auf 7B wird ein Grabenisolationsmaterial 712 über und konform mit der Mehrzahl von Halbleiter-Finnen 602 gebildet. Bei einem Ausführungsbeispiel wird das Grabenisolationsmaterial 712 durch konforme Abscheidung eines Siliziumoxidmaterials über der Struktur von 7A gebildet.
  • Bezugnehmend auf 7C ist eine Mehrzahl von Gate-Rand-Isolationsstrukturen 726 zwischen Regionen des Grabenisolationsmaterials 712 gebildet. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen 726 einen unteren dielektrischen Abschnitt 728 und eine dielektrische Abdeckung 730 auf dem unteren dielektrischen Abschnitt 728. Die dielektrische Abdeckung 730 ist separat und verschieden von dem unteren dielektrischen Abschnitt 728 der Gate-Rand-Isolationsstrukturen 726. Bei einem Ausführungsbeispiel wird die Mehrzahl von Gate-Rand-Isolationsstrukturen 726 gebildet durch Abscheiden und dann Aussparen eines ersten dielektrischen Materials, wie beispielsweise einer SiN-Schicht, einer SiCN-Schicht, einer SiOCN-Schicht, einer SiOC-Schicht, oder einer SiC-Schicht, um die unteren dielektrischen Abschnitte 728 bereitzustellen. Bei einem Ausführungsbeispiel ist das erste dielektrische Material eine Siliziumnitridschicht. Ein dielektrisches Abdeckungsmaterial, wie beispielsweise ein Metall-Oxid-Material (z.B. Hafniumoxid, Hafnium-Aluminium-Oxid, oder Aluminiumoxid) wird dann in den ausgesparten Regionen über den unteren dielektrischen Abschnitten 728 gebildet. Bei einem Ausführungsbeispiel ist das Metall-Oxid-Material Hafniumoxid. Bei einem anderen Ausführungsbeispiel ist das dielektrische Abdeckungsmaterial ein Low-k-Dielektrikum. Das dielektrische Abdeckungsmaterial kann planarisiert werden, um die dielektrische Abdeckung 730 zu bilden oder kann aufwärts gewachsen werden, um die dielektrische Abdeckung 730 direkt bereitzustellen. Bei einem Ausführungsbeispiel des ersteren Falls werden obere Schichten während des Planarisierungsprozesses entfernt, um den Strukturierungsfilm 608 freizulegen, wie in 7C gezeigt ist. Zusätzlich ist das Grabenisolationsmaterial 712 nun ein nicht durchgängiges Grabenisolationsmaterial 721, da die Abschnitte über den Finnen entfernt sind. Obwohl sie nicht als solches hergestellt sind, sind Gate-Rand-Isolationsstrukturen 726 effektiv innerhalb von „Aussparungen“ des Grabenisolationsmaterials 721 ausgespart.
  • Bezugnehmend auf 7D wird nach dem Bilden der Mehrzahl von Gate-Rand-Isolationsstrukturen 726 das Grabenisolationsmaterial 721 ausgespart, um eine Grabenisolationsregion 722 bereitzustellen. Eine oberste Oberfläche 724 des Grabenisolationsmaterials 721 ist unter einem oberen Abschnitt der Finnen 602 ist aber über den „Aussparungen“ 725, in denen die Gate-Rand-Isolationsstrukturen 626 gebildet sind. Bei einem bestimmten Ausführungsbeispiel sind die Gate-Rand-Isolationsstrukturen 726 strukturell dadurch verankert, dass sie in den Aussparungen 725 gebildet sind.
  • Bezugnehmend auf 7E ist der Strukturierungsfilm 608 entfernt. Bei einem Ausführungsbeispiel wird der Strukturierungsfilm 608 entfernt unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses entfernt. Bei einem solchen Ausführungsbeispiel ist Hartmaske 610 der oberen Finne auf dieser Stufe freiliegend, wie in 7E gezeigt ist. Optional können Oxidabschnitte 714B an freiliegenden Oberflächen der Finnen 602 gebildet werden, wie auch in 7E gezeigt ist.
  • Bezugnehmend auf 7F ist eine Gate-Struktur 630 über der Struktur von 7E gebildet. Die Struktur von 7F umfasst die Mehrzahl von Finnen 602 mit oberen Abschnitten 632 und unteren Abschnitten 634. Die oberen Abschnitte 632 sind zwischen den aber niedriger als die Gate-Rand-Isolationsstrukturen 626. Ferner sind die oberen Abschnitte 632 über der obersten Oberfläche 724 der Grabenisolationsregion 722. Obwohl sie in 7F als erhalten gezeigt ist wird darauf hingewiesen, dass die Hartmaske 610 der oberen Finne vor der Bildung der Gate-Struktur 730 entfernt werden kann. Bei anderen Ausführungsbeispielen kann die Hartmaske 610 der oberen Finne nachfolgend bei der finalen Gate-Verarbeitung entfernt werden, um ein Trigate-FinFET-Bauelement bereitzustellen oder kann schließlich beibehalten werden, um ein Doppelgate-FinFET-Bauelement bereitzustellen. Zusätzlich können die Oxidabschnitte 714B vor der Bildung der Gate-Struktur 730 entfernt werden oder können nachfolgend bei der finalen Gate-Verarbeitung entfernt werden, z.B. bei einem Gate-Austausch-Prozess.
  • Bezugnehmend wiederum auf 7A-7F ist bei einem Ausführungsbeispiel der Startstapel für diesen Prozess derselbe wie in Zuordnung zu 6A beschrieben ist. Die dielektrischen Einweg-Abstandhalter werden dann jedoch direkt nach der Finnen-Strukturierung abgeschieden. Danach folgt eine SAGE-Wand-Filmabscheidung und SAGE-Polieren. Es wird darauf hingewiesen, dass kein STI-Polieren bei diesem Fluss notwendig ist. Dem SAGE-Wand-Polieren folgt die STI-Aussparung, um die Hsi zu definieren. Es wird auch darauf hingewiesen, dass der Prozess eine zusammengeführte SAGE-Abstandhalter-Abscheidung bei Bauelementen einer bestimmten Entwurfsregel umfassen kann, wo die Finnen nahe beieinander sind. Bei einem Ausführungsbeispiel kann ein Vorteil dieses zweiten Prozessflusses umfassen, dass die SAGE-Wand tief in die STI vergraben ist und somit die Integrität der SAGE-Wand gegenüber dem ersten Verarbeitungsschema verbessert sein kann.
  • Nach der Verarbeitung bis und einschließlich 7F können zusätzliche Gate-Strukturen 730 gebildet werden. Bei einem Ausführungsbeispiel wird die Gate-Struktur 730 dann auf eine Höhe unter der Höhe der Gate-Rand-Isolationsstrukturen 726 ausgespart. Bei einem Ausführungsbeispiel wird die Gate-Struktur 730 zuerst durch einen Gate-Austausch-Prozess verarbeitet und dann schließlich einer Aussparung auf eine Höhe unter der Höhe der Gate-Rand-Isolationsstrukturen 726 unterzogen. In jedem Fall, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, unterbricht nach der nachfolgenden Verarbeitung die Mehrzahl von Gate-Rand-Isolationsstrukturen 726 eine Kontinuität der Gate-Struktur 730 oder der endgültigen permanenten Gate-Struktur in Segmente, z.B. wie oben in Zuordnung zu den 3C und 3D beschrieben ist und unten in Zuordnung zu den 8A und 8B beschrieben ist.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen, z.B. wie oben in Zuordnung zu 3D beschrieben ist und unten in Zuordnung zu 8A beschrieben ist. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch. Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen, z.B. wie oben in Zuordnung zu 3D beschrieben ist und unten in Zuordnung zu 8A beschrieben ist.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird, relevant für beide SAGE-Prozesse 6A-6F und 7A-7F, eine dielektrische Schicht auf den Finnen gebildet (Finnen-Hut; fin hat), die die Finne während dem Poly-Ätzen schützt. Die Finnen-Hut-Schicht kann auf Stickstoff- und Kohlenstoff-reichem Material gebildet werden, um einer STI-Aussparungs-Verarbeitung zu widerstehen. Die Poly-Ätzverarbeitung neigt jedoch dazu, mehr Selektivität gegenüber O-reichen Dielektrika aufzuweisen. Bei einem Ausführungsbeispiel wird die Finnen-Hutschicht „teilweise umgewandelt“ in Si-Oxid durch ein hoch dosiertes energiearmes O-Implantat. Dieser Prozess kann implementiert werden, um den Schutz im Hinblick auf die Finnen-Oberseite während dem Poly-Ätzen zu erhöhen, was üblicherweise die schwächste Stufe des Flusses ist. Die Finnen-Hutschicht kann auch „vollständig oxidiert“ werden, was verwendet werden kann, um die Bauelement-Architektur von FinFET zu Trigate zu ändern.
  • Allgemeiner ausgedrückt stellen ein oder mehrere, hierin beschriebene Ausführungsbeispiele einen Weg dar für Flächenskalierung, Reduzieren der Kapazität und/oder beseitigen verschiedener kritischer Front-End-Masken, wie beispielsweise Gate-Schneidemasken. Bei einem solchen Ausführungsbeispiel kann die Breite eines minimalen Transistors um bis zu 30% reduziert werden durch Implementieren von einem oder mehreren der hierin beschriebenen Ansätze. Die kleinere Transistorgröße reduziert den Kapazitätswert zwischen dem Gate und TCN und andere parasitäre Kapazitäten. Bei einem Ausführungsbeispiel sind keine zusätzlichen Maskenschritte notwendig, um die Endabdeckungen, Kontakte und lokalen Zwischenverbindungs-Leitungen zu erzeugen, so dass die vielen Masken, die für solche Merkmale bei dem Standardprozess benötigt werden, eliminiert werden.
  • Genauer gesagt umfassen Schlüsselmerkmale von einem oder mehreren Ausführungsbeispielen, die vorangehend beschrieben wurden, eines oder mehrere aus Folgenden: (1) die Gate-Endabdeckung ist die Distanz von dem Finnen-Rand zu dem Isolationsrand. Diese Distanz ist definiert durch die Abstandhalterbreite und ist dieselbe Größe für alle Transistoren. Keine lithographische Strukturierung ist notwendig, um die Endabdeckung zu definieren, so dass kein Bedarf besteht, eine Maskenausrichtung in der Endabdeckung zu erlauben. (2) Die TCN-Überlappung der Finne wird bestimmt durch die Abstandhalterbreite und wird durch die Maskenausrichtung nicht beeinflusst. (3) Die lokalen Zwischenverbindungs-Leitungen sind selbstausgerichtet mit dem Gate und TCN durch Verwenden der Gatestrukturierungsleitungen über den Transistorisolationswänden. Ausführungsbeispiele können anwendbar sein an die 7nm-Knoten-Erzeugung, z.B. um die Transistorlayoutdichte und Gate-Kapazität zu verbessern (dynamische Energie- und Verhaltens-Verbesserung) und die gesamte Maskenanzahl zu reduzieren.
  • Es wird darauf hingewiesen, dass die Strukturen, die aus den obigen exemplarischen Verarbeitungsschemata resultieren, in einer gleichen oder ähnlichen Form für nachfolgende Verarbeitungsoperationen verwendet werden können, um die Bauelementherstellung fertigzustellen, wie beispielsweise PMOS- und NMOS- und PMOS-Bauelementherstellung. Als ein Beispiel eines vollständigen Bauelements zeigen 8A und 8B eine Querschnittansicht und/oder eine Draufsichtsansicht (entnommen entlang der Achse a-a' der Querschnittansicht) eines nicht-planaren Halbleiterbauelements mit einer selbstausgerichteten Gate-Rand-Isolation, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, und als Aufbau auf die Struktur, die in Zuordnung zu den 6F oder 7F beschrieben ist.
  • Bezugnehmend auf 8A umfasst eine Halbleiter-Struktur oder ein -Bauelement 800 nichtplanare, aktive Regionen (z.B. eine Finnenstruktur umfassend einen hervorstehenden Finnenabschnitt 804 und eine Teilfinnenregion 805), gebildet aus dem Substrat 802 und innerhalb der Isolationsregion 806. Gate-Strukturen 808 sind über den hervorstehenden Abschnitten 804 der nicht planaren, aktiven Regionen sowie über einem Abschnitt der Isolationsregion 806 angeordnet. Wie gezeigt ist, umfassen Gate-Strukturen 808 eine Gate-Elektrode 850 und eine Gate-Dielektrikum-Schicht 852. Bei einem Ausführungsbeispiel, obgleich nicht gezeigt, können die Gate-Strukturen 808 auch eine dielektrische Abdeckungsschicht umfassen.
  • Gate-Strukturen 808 sind durch selbstausgerichtete Gate-Rand-Isolationsstrukturen 820 getrennt. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist jede der selbstausgerichteten Gate-Rand-Isolationsstrukturen 820 unter einer obersten Oberfläche 897 der Isolationsregion 806 ausgespart, wie in 8A gezeigt ist. Eine lokale Zwischenverbindung 854 koppelt benachbarte Gate-Strukturen 808. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung können dielektrische Plugs 899 umfasst sein, um die Kontinuität der lokalen Zwischenverbindung 854 zu unterbrechen, wie auch in 8A gezeigt ist.
  • Ein Gate-Kontakt 814 und ein darüberliegendes Gate-Kontakt-Via 816 sind aus dieser Perspektive ebenfalls sichtbar, zusammen mit einer darüberliegenden Metall-Zwischenverbindung 860, die alle in dielektrischen Zwischenschicht-Stapeln oder-Schichten 870 angeordnet sind. Auch aus der Perspektive von 8A ist der Gate-Kontakt 814 bei einem Ausführungsbeispiel über den nicht planaren, aktiven Regionen angeordnet. Wie auch in 8A gezeigt ist, existiert eine Schnittstelle 880 zwischen einem Dotierungsprofil von hervorstehenden Finnenabschnitten 804 und Teil-Finnenregionen 805, obwohl andere Ausführungsbeispiele keine solche Schnittstelle in dem Dotierungsprofil zwischen diesen Regionen umfassen.
  • Bezugnehmend auf 8B sind die Gate-Strukturen 808 derart gezeigt, dass sie über den hervorstehenden Finnenabschnitten 804 angeordnet sind, isoliert durch selbstausgerichteten Gate-Rand-Isolationsstrukturen 820. Source- und Drain-Regionen 804A und 804B der hervorstehenden Finnenabschnitte 804 sind in dieser Perspektive gezeigt, obwohl darauf hingewiesen wird, dass diese Regionen mit Graben-Kontaktstrukturen überlappt wären. Bei einem Ausführungsbeispiel sind die Source- und Drain-Regionen 804A und 804B dotierte Abschnitte von Originalmaterial der hervorstehenden Finnenabschnitte 804. Bei einem anderen Ausführungsbeispiel ist das Material der hervorstehenden Finnenabschnitte 804 entfernt und durch ein anderes Halbleitermaterial ersetzt, z.B. durch epitaxiale Abscheidung. In jedem Fall können sich die Source- und Drain-Regionen 804A und 804B unter der Höhe der dielektrischen Schicht 806 erstrecken, d.h. in die Teil-Finnenregion 805.
  • Bei einem Ausführungsbeispiel ist die Halbleiter-Struktur oder das -Bauelement 800 ein nicht planares Bauelement, wie beispielsweise aber nicht beschränkt auf ein FinFET- oder ein Trigate-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Strukturen 808 zumindest eine obere Oberfläche und ein Paar aus Seitenwänden des dreidimensionalen Körpers.
  • Das Substrat 802 kann aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist das Substrat 802 ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben, um die aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration aus Silizium-Atomen in dem Bulk-Substrat 802 größer als 97%. Bei einem anderen Ausführungsbeispiel besteht das Bulk-Substrat 802 aus einer epitaxialen Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaxialen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat 802 kann alternativ aus einem Material der Gruppe III-V bestehen. Bei einem Ausführungsbeispiel umfasst das Bulk-Substrat 802 ein III-V Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indium-Gallium-Arsenid, Aluminium-Gallium-Arsenid, Indium-GalliumPhosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst das Bulk-Substrat 802 ein III-V Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise aber nicht beschränkt auf Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Die Isolationsregion 806 kann ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolation von Abschnitten einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat oder Isolieren aktiver Regionen, die innerhalb eines darunter liegenden Bulk-Substrat gebildet sind, wie beispielsweise isolierender aktiver Finnenregionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Isolationsregionen 806 ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Selbstausgerichtete Gate-Rand-Isolationsstrukturen 820 können ein Material oder Materialien umfassen, die geeignet sind zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolation von Abschnitten von permanenten Gate-Strukturen von einander. Exemplarische Materialien oder Materialkombinationen sind vorangehend beschrieben.
  • Gate-Strukturen 808 können einen Gate-Elektrodenstapel umfassen, der eine Gate-Dielektrikum-Schicht 852 und eine Gate-Elektrodenschicht 850 umfasst. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die dielektrische Gate-Schicht besteht aus einem High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die dielektrische Gate-Schicht ein Material, wie beispielsweise aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder einer Kombination derselben. Ferner kann ein Abschnitt der dielektrischen Gate-Schicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paaren Schichten des Substrats 802. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen High-k-Abschnitt und einen unteren Abschnitt umfassend ein Oxid aus einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. Bei einem Ausführungsbeispiel umfasst der obere High-k-Abschnitt eine „U“-förmige Struktur, umfassend einen Bodenabschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode eine Metallschicht wie beispielsweise aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrode ein Nicht-Arbeitsfunktions-Einstellung-Füllmaterial gebildet über einer Metall-Arbeitsfunktions-Einstellung-Schicht. Bei einigen Implementierungen kann die Gate-Elektrode eine „U“-förmige Struktur umfassen, umfassend einen Bodenabschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Erfindung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Abstandhalter, die den Gateelektrodenstapeln zugeordnet sind, können ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolation von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbstausgerichteten Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Eine lokale Zwischenverbindung 854, ein Gate-Kontakt 814 und ein darüberliegendes Gate-Kontakt-Via 816 können ein leitfähiges Material umfassen. Bei einem Ausführungsbeispiel umfassen ein oder mehrere der Kontakte oder Vias Metallspezies. Die Metallspezies können ein reines Metall, wie beispielsweise Wolfram, Nickel oder Kobalt sein oder können eine Legierung sein, wie beispielsweise eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z.B. ein Silizidmaterial). Ein übliches Beispiel ist die Verwendung von Kupferstrukturen, die Barriereschichten (wie beispielsweise Ta- oder TaN-Schichten) zwischen dem Kupfer und dem umliegenden ILD-Material umfassen können oder nicht. Wie hierin verwendet umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Zwischenverbindungs-Leitungen Barriereschichten, Stapel aus unterschiedlichen Metallen oder Legierungen, etc., umfassen. Es wird darauf hingewiesen, dass eine Hartmaskenschicht auf der lokalen Zwischenverbindung 854 an Positionen angeordnet sein kann, wo der Gate-Kontakt 814 nicht darauf angeordnet ist. Ferner kann die lokale Zwischenverbindung 854 durch lithographische Strukturierung hergestellt werden oder kann bei anderen Ausführungsbeispielen als eine selbstausgerichtete Zwischenverbindungsstruktur hergestellt werden, ausgerichtet mit größeren Versionen der selbstausgerichteten Gate-Rand-Isolationsstrukturen 820.
  • Bei einem Ausführungsbeispiel (obgleich nicht gezeigt) umfasst das Bereitstellen der Struktur 800 die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung eines lithographischen Schrittes mit übermäßig engem Ausrichtungsbudget weggelassen wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus einem herkömmlich implementierten Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug- Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei herkömmlichen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner können die Gate-Strukturen 808 durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gate-Dielektrikum-Schicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend die Verwendung von SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend die Verwendung wässrigem NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend flüssige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um die Struktur 800 zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Kontakt-Austausch-Prozess nach dem Gate-Austausch-Prozess ausgeführt, um ein Ausheilen bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gatestapels zu erlauben. Zum Beispiel wird bei einem spezifischen Ausführungsbeispiel ein Ausheilen von zumindest einem Abschnitt der permanenten Gatestrukturen, z.B. nachdem eine Gate-Dielektrikum-Schicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Ausheilen wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Bezugnehmend wiederum auf 8A weist bei einem Ausführungsbeispiel ein Halbleiterbauelement Kontaktstrukturen auf, die Abschnitte einer Gate-Elektrode kontaktieren, die über einer aktiven Region gebildet ist. Im Allgemeinen, vor dem (z.B. zusätzlich zu dem) Bilden einer Gate-Kontaktstruktur (wie beispielsweise eines Via) über einem aktiven Abschnitt eines Gates und in derselben Schicht wie ein Graben-Kontakt-Via umfassen ein oder mehrere Ausführungsbeispiele der vorliegenden Erfindung zuerst das Verwenden eines Gate-ausgerichteten Graben-Kontakt-Prozesses. Ein solcher Prozess kann implementiert sein zum Bilden von Graben-Kontaktstrukturen zur Halbleiterstrukturherstellung, z.B. zur Herstellung integrierter Schaltungen. Bei einem Ausführungsbeispiel wird eine Graben-Kontaktstruktur ausgerichtet mit einer bestehenden Gate-Struktur gebildet. Im Gegensatz dazu umfassen herkömmliche Ansätze üblicherweise einen zusätzlichen Lithographieprozess mit einer engen Ausrichtung einer lithographischen Kontaktstruktur mit einer existierenden Gate-Struktur in Kombination mit selektivem Kontakt-Ätzen. Zum Beispiel kann ein herkömmlicher Prozess die Strukturierung eines Poly-(Gate-) Gitters mit einer separaten Strukturierung von Kontaktmerkmalen umfassen.
  • Bezugnehmend wiederum auf 8A und 8B, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, umfasst eine Halbleiterstruktur 800 eine Mehrzahl von Halbleiter-Finnen 804, angeordnet über einem Substrat 802 und hervorstehend durch eine oberste Oberfläche 897 einer Grabenisolationsregion 806. Eine Gate-Struktur 808 ist über der Mehrzahl von Halbleiter-Finnen 804 angeordnet. Die Gate-Struktur 808 definiert eine Kanalregion in jeder der Mehrzahl von Halbleiter-Finnen 804. Source- und Drain-Regionen 804A und 804B sind an gegenüberliegenden Enden der Kanalregionen von jedem der Mehrzahl von Halbleiter-Finnen 804, an gegenüberliegenden Seiten der Gate-Struktur 808. Die Halbleiterstruktur 800 umfasst ferner eine Mehrzahl von Gate-Rand-Isolationsstrukturen 820, die auch als Gate-Wände bezeichnet werden können. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen 820 wechseln sich mit einzelnen der Mehrzahl von Halbleiter-Finnen ab. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen 820 erstrecken sich über einer obersten Oberfläche 898 der Gate-Struktur 808. Bei einem solchen Ausführungsbeispiel unterbricht die Mehrzahl von Gate-Rand-Isolationsstrukturen 820 eine Kontinuität der Gate-Struktur 808 in Segmente, z.B. 808A, 808B und 808C. Bei einem Ausführungsbeispiel sind einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen 820 in einer entsprechenden Aussparung 896 unter der obersten Oberfläche 897 der Grabenisolationsregion 806 angeordnet.
  • Bei einem Ausführungsbeispiel umfasst die Halbleiterstruktur 808 ferner eine lokale Zwischenverbindung 854 angeordnet über der Gate-Struktur 808 und über der Mehrzahl von Gate-Rand-Isolationsstrukturen 820. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente 808A, 808B und 808C der Gate-Struktur 808 elektrisch. Bei einem Ausführungsbeispiel ist eine Kontinuität der lokalen Zwischenverbindung 854 durch einen oder mehrere dielektrische Plugs 899 unterbrochen.
  • Es wird darauf hingewiesen, dass die Herstellung von Gate-Rand-Isolationsstrukturen zur Bildung einer Naht innerhalb der Gate-Rand-Isolationsstrukturen führen kann. Es wird ferner darauf hingewiesen, dass Gate-Rand-Isolationsstrukturen sich abhängig von der Beabstandung benachbarter Finnen unterscheiden können. Als ein Beispiel, das beide Aspekte abdeckt, stellen 9A-9C Querschnittsansichten von wesentlichen Prozessoperationen bei einem anderen selbstausgerichteten Gate-Rand-Prozess-Herstellungsschema für Fin-FET- oder Trigate-Bauelemente dar, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 9A weist eine Gruppierung von Finnen 900 eine Beabstandung 906 auf. Die Gruppierung von Finnen 900 ist benachbart zu einer Finne 902 mit einer größeren Beabstandung 904. Opfer-Abstandhalter 616 sind benachbart zu den Seitenwänden der oberen Abschnitte von jeder der Mehrzahl von Halbleiter-Finnen 900 und 902 gebildet.
  • Bezugnehmend auf 9B ist eine Mehrzahl von Gate-Rand-Isolationsstrukturen 926 und 950 zwischen den Opfer-Abstandhaltern 616 gebildet. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen 926, die zwischen den Beabstandungen 906 gebildet sind, einen unteren dielektrischen Abschnitt 928 und eine dielektrische Abdeckung 930 auf dem unteren dielektrischen Abschnitt 928. Bei einem Ausführungsbeispiel wird die Mehrzahl von Gate-Rand-Isolationsstrukturen 926 gebildet durch Abscheiden und dann Aussparen eines ersten dielektrischen Materials, wie beispielsweise eine Siliziumnitridschicht, um die unteren dielektrischen Abschnitte 928 bereitzustellen. Der Abscheidungsprozess kann ein konformer Prozess sein, der bei einem Ausführungsbeispiel Nähte 932 innerhalb des unteren dielektrischen Abschnitts 928 bereitstellt. Somit umfasst bei einem Ausführungsbeispiel jede der Mehrzahl von Gate-Rand-Isolationsstrukturen 926 eine vertikale Naht 932, die innerhalb der Gate-Rand-Isolationsstruktur 926 zentriert ist. Ein dielektrisches Abdeckungsmaterial, wie beispielsweise ein Metall-Oxid-Material (z.B. Hafniumoxid) wird dann in den ausgesparten Regionen über den unteren dielektrischen Abschnitten 928 gebildet. Das dielektrische Abdeckungsmaterial kann planarisiert werden, um die dielektrische Abdeckung 930 zu bilden oder kann aufwärts gewachsen werden, um die dielektrische Abdeckung 930 direkt bereitzustellen.
  • Bezugnehmend wiederum auf 9B ist bei einem Ausführungsbeispiel eine Gate-Rand-Isolationsstruktur 926 zwischen Halbleiter-Finnen mit einer Beabstandung 906 gebildet und eine Gate-Rand-Isolationsstruktur 950 ist zwischen Halbleiter-Finnen mit einer Beabstandung 904. Die Gate-Rand-Isolationsstruktur 926 weist eine Breite schmaler als eine entsprechende Breite der Gate-Rand-Isolationsstruktur 950 auf. Bei einem Ausführungsbeispiel weist die Gate-Rand-Isolationsstruktur 926 eine Gesamtzusammensetzung unterschiedlich zu einer Gesamtzusammensetzung der Gate-Rand-Isolationsstruktur 950 auf. Bei einem solchen Ausführungsbeispiel umfasst die Gate-Rand-Isolationsstruktur 950 ferner eine dritte dielektrische Schicht 956, wie beispielsweise eine Schicht aus Siliziumoxid auf einem Bodenabschnitt und innerhalb von Seitenwänden eines unteren dielektrischen Abschnitts 952. Eine dielektrische Abdeckung 952 befindet sich ferner auf der dritten dielektrischen Schicht 956. Bei einem Ausführungsbeispiel haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Oberfläche ungefähr koplanar zu einer obersten Oberfläche der dritten dielektrischen Schicht 956, und die dielektrische Abdeckung 952 weist eine im Wesentlichen planare unterste Oberfläche auf, wie in 9B gezeigt ist. Bei einem anderen Ausführungsbeispiel haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Oberfläche unter einer obersten Oberfläche der dritten dielektrischen Schicht 956, und die dielektrische Abdeckung 952 erstreckt sich weiter abwärts über die Seitenwandpositionen. Bei einem wieder anderen Ausführungsbeispiel haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Oberfläche über einer obersten Oberfläche der dritten dielektrischen Schicht 956, und die dielektrische Abdeckung 952 erstreckt sich weiter abwärts über die dritte dielektrische Schicht 956.
  • Bei einem Ausführungsbeispiel ist der Abscheidungsprozess von Schicht 956 ein konformer Prozess, der bei einem Ausführungsbeispiel vertikale Nähte 958 innerhalb der dritten dielektrischen Schicht 956 bereitstellt. Bei einem anderen Ausführungsbeispiel jedoch ist eine Naht 958 nicht in breiteren Strukturen gebildet, sondern ist in schmaleren Strukturen gebildet (z.B. Naht 932, die oben beschrieben ist). Es wird darauf hingewiesen, dass Schichten 928 und 952 dasselbe Material aufweisen können, wie beispielsweise Siliziumnitrid, und gleichzeitig gebildet werden können. Es wird ferner darauf hingewiesen, dass Schichten 930 und 954 dasselbe Material aufweisen können, wie beispielsweise Hafniumoxid, und gleichzeitig gebildet werden können. Die dritte dielektrische Schicht 956 in der Struktur 950 aber weggelassen aus der Struktur 926 kann durch konforme Abscheidung über die gesamte Struktur gebildet werden ist aber aus Strukturen 926 ausgeschlossen, da die Schicht 928 im Wesentlichen die Beabstandung 906 bei einem ersten Abscheidungsprozess füllt, der die Beabstandung 904 nicht vollständig füllt.
  • Bezugnehmend auf 9C sind die Opfer-Abstandhalter 616 entfernt. Bei einem Ausführungsbeispiel werden die Opfer-Abstandhalter 616 entfernt durch einen Nassätz- oder Trockenätz-Prozess. Bei einem Ausführungsbeispiel sind Strukturierungsstapelschichten über den Finnen ebenfalls entfernt, um die Finnen 906' und 902' bereitzustellen. Somit umfasst bei einem Ausführungsbeispiel eine Gate-Rand-Isolationsstruktur eine vertikale Naht innerhalb der Gate-Rand-Isolationsstruktur. Bei einem Ausführungsbeispiel unterscheiden sich Gate-Rand-Isolationsstrukturen in der Breite und/oder Zusammensetzung abhängig von der Beabstandung benachbarter Finnen.
  • 10 stellt eine Rechenvorrichtung 1000 gemäß einer Implementierung der Erfindung dar. Die Rechenvorrichtung 1000 häust eine Platine 1002. Die Platine 1002 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 904 und zumindest einen Kommunikationschip 1006. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 1006 ferner physisch und elektrisch mit der Platine 1002 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1000 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1000. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 1006 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 1000 kann eine Mehrzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 der Rechenvorrichtung 1000 umfasst einen integrierten Schaltungschip, der innerhalb des Prozessors 1004 gehäust ist. Bei einigen Implementierungen der Erfindung umfasst der integrierte Schaltungschip des Prozessors ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung. Der Ausdruck „Prozessor“ kann sich auf jegliche Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 umfasst ferner einen integrierten Schaltungschip, der innerhalb des Kommunikationschips 1006 gehäust ist. Gemäß einer anderen Implementierung der Erfindung umfasst der integrierte Schaltungschip des Kommunikationschips ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 1000 gehäust ist, einen integrierten Schaltungs-Die enthalten, der ein oder mehrere Bauelemente umfasst, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 1000 jegliches andere elektronische Bauelement sein, das Daten verarbeitet.
  • 11 stellt einen Interposer 1100 dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst. Der Interposer 1100 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 1102 zu einem zweiten Substrat 1104 zu überbrücken. Das erste Substrat 1102 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 1104 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen kann der Zweck eines Interposers 1100 sein, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1100 einen integrierten Schaltungs-Die mit einem Kugelgitterarray- (BGA; ball grid array) 1106 koppeln, das nachfolgend mit dem zweiten Substrat 1104 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 1102/1104 an gegenüberliegende Seiten des Interposers 1100 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 1102/1104 an dieselbe Seite des Interposers 1100 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 1100 verbunden.
  • Der Interposer 1100 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 1108 und Vias 1110 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 1112. Der Interposer 1100 kann ferner eingebettete Bauelemente 1114 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 1100 gebildet sein. Gemäß Ausführungsbeispielen der Erfindung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 1100 verwendet werden.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Erfindung selbstausgerichtete Gate-Rand-Trigate- und FinFET-Bauelemente und Verfahren zum Herstellen von selbstausgerichteten Gate-Rand-Trigate- und FinFET-Bauelementen.
  • Bei einem Ausführungsbeispiel umfasst eine Halbleiterstruktur eine Mehrzahl von Halbleiter-Finnen, die auf einem Substrat angeordnet sind und durch eine oberste Oberfläche einer Grabenisolationsregion hervorstehen. Eine Gate-Struktur ist über der Mehrzahl von Halbleiter-Finnen angeordnet. Die Gate-Struktur definiert eine Kanalregion in jeder der Mehrzahl von Halbleiter-Finnen. Source- und Drain-Regionen sind an gegenüberliegenden Enden der Kanalregionen von jeder der Mehrzahl von Halbleiter-Finnen an gegenüberliegenden Seiten der Gate-Struktur angeordnet. Die Halbleiterstruktur umfasst ferner eine Mehrzahl von Gate-Rand-Isolationsstrukturen. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen wechseln sich mit einzelnen der Mehrzahl von Halbleiter-Finnen ab. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen sind in einer entsprechenden Aussparung unter der obersten Oberfläche der Graben-Isolationsregion angeordnet und erstrecken sich über einer obersten Oberfläche der Gate-Struktur und unterbrechen eine Kontinuität der Gate-Struktur in Segmente.
  • Bei einem Ausführungsbeispiel umfasst die Halbleiterstruktur ferner eine lokale Zwischenverbindung angeordnet über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch.
  • Bei einem Ausführungsbeispiel ist eine Kontinuität der lokalen Zwischenverbindung durch einen oder mehrere dielektrische Plugs unterbrochen.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt.
  • Bei einem Ausführungsbeispiel umfasst der untere dielektrische Abschnitt Siliziumnitrid und die dielektrische Abdeckung umfasst Hafniumoxid.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen ferner eine Schicht aus Siliziumoxid auf einem Bodenabschnitt und innerhalb von Seitenwänden des unteren dielektrischen Abschnitts. Die dielektrische Abdeckung ist ferner auf der Schicht aus Siliziumoxid angeordnet.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen eine vertikale Naht, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  • Bei einem Ausführungsbeispiel sind eine erste und zweite der Mehrzahl von Halbleiter-Finnen benachbart zu einer ersten Beabstandung. Eine dritte der Mehrzahl von Halbleiter-Finnen ist benachbart zu der zweiten der Mehrzahl von Halbleiter-Finnen mit einer zweiten Beabstandung, die größer ist als die erste Beabstandung. Eine erste der Mehrzahl von Gate-Rand-Isolationsstrukturen ist zwischen ersten und zweiten der Mehrzahl von Halbleiter-Finnen und weist eine Breite schmaler als eine entsprechende Breite einer zweiten der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der zweiten und dritten der Mehrzahl von Halbleiter-Finnen auf.
  • Bei einem Ausführungsbeispiel weist die zweite der Mehrzahl von Gate-Rand-Isolationsstrukturen eine Gesamtzusammensetzung auf, die unterschiedlich zu einer Gesamtzusammensetzung der ersten der Mehrzahl von Gate-Rand-Isolationsstrukturen ist.
  • Bei einem Ausführungsbeispiel umfasst eine Halbleiterstruktur eine Mehrzahl von Halbleiter-Finnen, die auf einem Substrat angeordnet sind und durch eine Grabenisolationsregion hervorstehen. Eine Gate-Struktur ist über der Mehrzahl von Halbleiter-Finnen angeordnet. Die Gate-Struktur definiert eine Kanalregion in jedem der Mehrzahl von Halbleiter-Finnen. Source- und Drain-Regionen sind an gegenüberliegenden Enden der Kanalregionen von jeder der Mehrzahl von Halbleiter-Finnen an gegenüberliegenden Seiten der Gate-Struktur angeordnet. Die Halbleiterstruktur umfasst ferner eine Mehrzahl von Gate-Rand-Isolationsstrukturen. Einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen sind auf der Grabenisolationsregion und wechseln sich mit einzelnen der Mehrzahl von Halbleiter-Finnen ab und unterbrechen eine Kontinuität der Gate-Struktur in Segmente. Jede der Mehrzahl von Gate-Rand-Isolationsstrukturen umfasst einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt.
  • Bei einem Ausführungsbeispiel umfasst die Halbleiterstruktur ferner eine lokale Zwischenverbindung angeordnet über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch.
  • Bei einem Ausführungsbeispiel ist eine Kontinuität der lokalen Zwischenverbindung durch einen oder mehrere dielektrische Plugs unterbrochen.
  • Bei einem Ausführungsbeispiel umfasst der untere dielektrische Abschnitt Siliziumnitrid und die dielektrische Abdeckung umfasst Hafniumoxid.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen ferner eine Schicht aus Siliziumoxid auf einem Bodenabschnitt und innerhalb von Seitenwänden des unteren dielektrischen Abschnitts. Die dielektrische Abdeckung ist ferner auf der Schicht aus Siliziumoxid angeordnet.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen eine vertikale Naht, die innerhalb des unteren dielektrischen Abschnitts der Gate-Rand-Isolationsstruktur zentriert ist.
  • Bei einem Ausführungsbeispiel sind eine erste und zweite der Mehrzahl von Halbleiter-Finnen benachbart mit einer ersten Beabstandung. Eine dritte der Mehrzahl von Halbleiter-Finnen ist benachbart zu der zweiten der Mehrzahl von Halbleiter-Finnen mit einer zweiten Beabstandung, die größer ist als die erste Beabstandung. Eine erste der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der ersten und zweiten der Mehrzahl von Halbleiter-Finnen weist eine Breite schmaler als eine entsprechende Breite einer zweiten der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der zweiten und dritten der Mehrzahl von Halbleiter-Finnen auf.
  • Bei einem Ausführungsbeispiel weist die zweite der Mehrzahl von Gate-Rand-Isolationsstrukturen eine Gesamtzusammensetzung auf, die unterschiedlich zu einer Gesamtzusammensetzung der ersten der Mehrzahl von Gate-Rand-Isolationsstrukturen ist.
  • Bei einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur das Bilden einer Mehrzahl von Halbleiter-Finnen über einem Substrat. Jede der Mehrzahl von Halbleiter-Finnen weist einen unteren Abschnitt und einen oberen Abschnitt auf. Das Verfahren umfasst ferner das Bilden einer Grabenisolationsregion lateral benachbart zu den unteren Abschnitten der Mehrzahl von Halbleiter-Finnen und umfassend eine oberste Oberfläche unter den oberen Abschnitten der Mehrzahl von Halbleiter-Finnen. Das Verfahren umfasst ferner das Bilden von Opfer-Abstandhaltern benachbart zu den Seitenwänden der oberen Abschnitte von jeder der Mehrzahl von Halbleiter-Finnen. Das Verfahren umfasst ferner das Aussparen von freiliegenden Abschnitten der Grabenisolationsregion zwischen den Opfer-Abstandhaltern, um Aussparungen in der Grabenisolationsregion zu bilden. Das Verfahren umfasst ferner das Bilden einer Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen den Opfer-Abstandhaltern und in den Aussparungen in der Grabenisolationsregion. Das Verfahren umfasst ferner das Entfernen der Opfer-Abstandhalter. Das Verfahren umfasst ferner das Bilden einer Gate-Struktur über der Mehrzahl von Halbleiter-Finnen. Die Mehrzahl von Gate-Rand-Isolationsstrukturen unterbricht eine Kontinuität der Gate-Struktur in Segmente.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt.
  • Bei einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur das Bilden einer Mehrzahl von Halbleiter-Finnen über einem Substrat. Jede der Mehrzahl von Halbleiter-Finnen weist einen unteren Abschnitt und einen oberen Abschnitt auf. Das Verfahren umfasst ferner das Bilden eines Grabenisolationsmaterials über und konform mit der Mehrzahl von Halbleiter-Finnen. Das Verfahren umfasst ferner das Bilden einer Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen Regionen des Grabenisolationsmaterials. Das Verfahren umfasst ferner, nach dem Bilden der Mehrzahl von Gate-Rand-Isolationsstrukturen, das Aussparen des Grabenisolationsmaterials, um eine Grabenisolationsregion lateral benachbart zu den unteren Abschnitten der Mehrzahl von Halbleiter-Finnen und umfassend eine oberste Oberfläche unter den oberen Abschnitten der Mehrzahl von Halbleiter-Finnen zu bilden. Das Verfahren umfasst ferner das Bilden einer Gate-Struktur über der Mehrzahl von Halbleiter-Finnen. Die Mehrzahl von Gate-Rand-Isolationsstrukturen unterbricht eine Kontinuität der Gate-Struktur in Segmente.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen. Die lokale Zwischenverbindung verbindet ein oder mehrere Segmente der Gate-Struktur elektrisch.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen.
  • Bei einem Ausführungsbeispiel umfasst jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt.

Claims (25)

  1. Eine Halbleiterstruktur, umfassend: eine Mehrzahl von Halbleiter-Finnen, die über einem Substrat angeordnet sind und durch eine oberste Oberfläche einer Grabenisolationsregion hervorstehen; eine Gate-Struktur, die über der Mehrzahl von Halbleiter-Finnen angeordnet ist, wobei die Gate-Struktur eine Kanalregion in jeder der Mehrzahl von Halbleiter-Finnen definiert; Source- und Drain-Regionen an gegenüberliegenden Enden der Kanalregionen von jeder der Mehrzahl von Halbleiter-Finnen an gegenüberliegenden Seiten der Gate-Struktur; und eine Mehrzahl von Gate-Rand-Isolationsstrukturen, wobei sich einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen mit einzelnen der Mehrzahl von Halbleiter-Finnen abwechseln und einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen in einer entsprechenden Aussparung unter der obersten Oberfläche der Graben-Isolationsregion angeordnet sind und sich über einer obersten Oberfläche der Gate-Struktur erstrecken und eine Kontinuität der Gate-Struktur in Segmente unterbrechen.
  2. Die Halbleiterstruktur gemäß Anspruch 1, ferner umfassend: eine lokale Zwischenverbindung, die über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen angeordnet ist, wobei die lokale Zwischenverbindung ein oder mehrere Segmente der Gate-Struktur elektrisch verbindet.
  3. Die Halbleiterstruktur gemäß Anspruch 2, wobei eine Kontinuität der lokalen Zwischenverbindung durch einen oder mehrere dielektrische Plugs unterbrochen ist.
  4. Die Halbleiterstruktur gemäß Anspruch 1, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt aufweist.
  5. Die Halbleiterstruktur gemäß Anspruch 4, wobei der untere dielektrische Abschnitt Siliziumnitrid aufweist und die dielektrische Abdeckung Hafniumoxid aufweist.
  6. Die Halbleiterschichtstruktur gemäß Anspruch 5, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen ferner eine Schicht aus Siliziumoxid auf einem Bodenabschnitt und innerhalb von Seitenwänden des unteren dielektrischen Abschnitts aufweist, und wobei die dielektrische Abdeckung ferner auf der Schicht aus Siliziumoxid ist.
  7. Die Halbleiterstruktur gemäß Anspruch 1, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen eine vertikale Naht aufweist, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  8. Die Halbleiterstruktur gemäß Anspruch 1, wobei eine erste und ein zweite der Mehrzahl von Halbleiter-Finnen benachbart mit einer ersten Beabstandung sind und eine Dritte der Mehrzahl von Halbleiter-Finnen benachbart zu der zweiten der Mehrzahl von Halbleiter-Finnen mit einer zweiten Beabstandung ist, die größer ist als die erste Beabstandung, und wobei eine erste eine der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der ersten und zweiten der Mehrzahl von Halbleiter-Finnen eine Breite aufweist, die schmäler ist als eine entsprechende Breite einer zweiten der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der zweiten und dritten der Mehrzahl von Halbleiter-Finnen.
  9. Die Halbleiterstruktur gemäß Anspruch 8, wobei die zweite der Mehrzahl von Gate-Rand-Isolationsstrukturen eine Gesamtzusammensetzung aufweist, die unterschiedlich zu einer Gesamtzusammensetzung der ersten der Mehrzahl von Gate-Rand-Isolationsstrukturen ist.
  10. Eine Halbleiterstruktur, umfassend: eine Mehrzahl von Halbleiter-Finnen, die auf einem Substrat angeordnet sind und durch eine Grabenisolationsregion hervorstehen; eine Gate-Struktur, die über der Mehrzahl von Halbleiter-Finnen angeordnet ist, wobei die Gate-Struktur eine Kanalregion in jeder der Mehrzahl von Halbleiter-Finnen definiert; Source- und Drain-Regionen an gegenüberliegenden Enden der Kanalregionen von jeder der Mehrzahl von Halbleiter-Finnen an gegenüberliegenden Seiten der Gate-Struktur; und eine Mehrzahl von Gate-Rand-Isolationsstrukturen, wobei sich einzelne der Mehrzahl von Gate-Rand-Isolationsstrukturen auf der Grabenisolationsregion befinden und sich mit einzelnen der Mehrzahl von Halbleiter-Finnen abwechseln und eine Kontinuität der Gate-Struktur in Segmente unterbrechen, und wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt aufweist.
  11. Die Halbleiterstruktur gemäß Anspruch 10, ferner umfassend: eine lokale Zwischenverbindung, die über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen angeordnet ist, wobei die lokale Zwischenverbindung ein oder mehrere Segmente der Gate-Struktur elektrisch verbindet.
  12. Die Halbleiterstruktur gemäß Anspruch 11, wobei eine Kontinuität der lokalen Zwischenverbindung durch einen oder mehrere dielektrische Plugs unterbrochen ist.
  13. Die Halbleiterstruktur gemäß Anspruch 10, wobei der untere dielektrische Abschnitt Siliziumnitrid aufweist und die dielektrische Abdeckung Hafniumoxid aufweist.
  14. Die Halbleiterstruktur gemäß Anspruch 13, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen ferner eine Schicht aus Siliziumoxid auf einem Bodenabschnitt und innerhalb von Seitenwänden des unteren dielektrischen Abschnitts aufweist, und wobei die dielektrische Abdeckung ferner auf der Schicht aus Siliziumoxid ist.
  15. Die Halbleiterstruktur gemäß Anspruch 10, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen eine vertikale Naht aufweist, die innerhalb des unteren dielektrischen Abschnitts der Gate-Rand-Isolationsstruktur zentriert ist.
  16. Die Halbleiterstruktur gemäß Anspruch 10, wobei eine erste und ein zweite der Mehrzahl von Halbleiter-Finnen benachbart mit einer ersten Beabstandung sind und eine Dritte der Mehrzahl von Halbleiter-Finnen benachbart zu der zweiten der Mehrzahl von Halbleiter-Finnen mit einer zweiten Beabstandung ist, die größer ist als die erste Beabstandung, und wobei eine erste eine der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der ersten und zweiten der Mehrzahl von Halbleiter-Finnen eine Breite aufweist, die schmäler ist als eine entsprechende Breite einer zweiten der Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen der zweiten und dritten der Mehrzahl von Halbleiter-Finnen.
  17. Die Halbleiterstruktur gemäß Anspruch 16, wobei die zweite der Mehrzahl von Gate-Rand-Isolationsstrukturen eine Gesamtzusammensetzung aufweist, die unterschiedlich zu einer Gesamtzusammensetzung der ersten der Mehrzahl von Gate-Rand-Isolationsstrukturen ist.
  18. Ein Verfahren zum Herstellen einer Halbleiterstruktur, das Verfahren umfassend: Bilden einer Mehrzahl von Halbleiter-Finnen auf einem Substrat, jede der Mehrzahl von Halbleiter-Finnen umfassend einen unteren Abschnitt und einen oberen Abschnitt; Bilden einer Grabenisolationsregion lateral benachbart zu den unteren Abschnitten der Mehrzahl von Halbleiter-Finnen und umfassend eine oberste Oberfläche unter den oberen Abschnitten der Mehrzahl von Halbleiter-Finnen; Bilden von Opfer-Abstandhaltern benachbart zu den Seitenwänden der oberen Abschnitte von jeder der Mehrzahl von Halbleiter-Finnen; Aussparen von freiliegenden Abschnitten der Grabenisolationsregion zwischen den Opfer-Abstandhaltern, um Aussparungen in der Grabenisolationsregion zu bilden; Bilden einer Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen den Opfer-Abstandhaltern und in den Aussparungen in der Grabenisolationsregion; Entfernen der Opfer-Abstandhalter; und Bilden einer Gate-Struktur über der Mehrzahl von Halbleiter-Finnen, wobei die Mehrzahl der Gate-Rand-Isolationsstrukturen eine Kontinuität der Gate-Struktur in Segmente unterbricht.
  19. Das Verfahren gemäß Anspruch 18, ferner umfassend: Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen, wobei die lokale Zwischenverbindung ein oder mehrere Segmente der Gate-Struktur elektrisch verbindet.
  20. Das Verfahren gemäß Anspruch 19, ferner umfassend: Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen.
  21. Das Verfahren gemäß Anspruch 18, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt aufweist.
  22. Ein Verfahren zum Herstellen einer Halbleiterstruktur, das Verfahren umfassend: Bilden einer Mehrzahl von Halbleiter-Finnen auf einem Substrat, jede der Mehrzahl von Halbleiter-Finnen umfassend einen unteren Abschnitt und einen oberen Abschnitt; Bilden eines Grabenisolationsmaterials über und konform mit der Mehrzahl von Halbleiter-Finnen; Bilden einer Mehrzahl von Gate-Rand-Isolationsstrukturen zwischen Regionen des Grabenisolationsmaterials; Nach dem Bilden der Mehrzahl von Gate-Rand-Isolationsstrukturen, Aussparen des Grabenisolationsmaterials, um eine Grabenisolationsregion lateral benachbart zu den unteren Abschnitten der Mehrzahl von Halbleiter-Finnen und umfassend eine oberste Oberfläche unter den oberen Abschnitten der Mehrzahl von Halbleiter-Finnen zu bilden; und Bilden einer Gate-Struktur über der Mehrzahl von Halbleiter-Finnen, wobei die Mehrzahl der Gate-Rand-Isolationsstrukturen eine Kontinuität der Gate-Struktur in Segmente unterbricht.
  23. Das Verfahren gemäß Anspruch 22, ferner umfassend: Bilden einer lokalen Zwischenverbindung über der Gate-Struktur und über der Mehrzahl von Gate-Rand-Isolationsstrukturen, wobei die lokale Zwischenverbindung ein oder mehrere Segmente der Gate-Struktur elektrisch verbindet.
  24. Das Verfahren gemäß Anspruch 23, ferner umfassend: Bilden von einem oder mehreren dielektrischen Plugs, die eine Kontinuität der lokalen Zwischenverbindung unterbrechen.
  25. Das Verfahren gemäß Anspruch 22, wobei jede der Mehrzahl von Gate-Rand-Isolationsstrukturen einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt und separat und getrennt von dem unteren dielektrischen Abschnitt aufweist.
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