CN109417094A - 自-对准栅极边缘三栅极和finFET器件 - Google Patents

自-对准栅极边缘三栅极和finFET器件 Download PDF

Info

Publication number
CN109417094A
CN109417094A CN201680087349.0A CN201680087349A CN109417094A CN 109417094 A CN109417094 A CN 109417094A CN 201680087349 A CN201680087349 A CN 201680087349A CN 109417094 A CN109417094 A CN 109417094A
Authority
CN
China
Prior art keywords
gate
edge isolation
semiconductor
semiconductor fin
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680087349.0A
Other languages
English (en)
Other versions
CN109417094B (zh
Inventor
S.S.廖
B.古哈
T.加尼
C.N.凯尼恩
L.P.古勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109417094A publication Critical patent/CN109417094A/zh
Application granted granted Critical
Publication of CN109417094B publication Critical patent/CN109417094B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

描述了自‑对准栅极边缘三栅极和finFET器件以及制作自‑对准栅极边缘三栅极和finFET器件的方法。在示例中，半导体结构包括被部署在衬底以上并且突出穿过沟槽隔离区域的最上方表面的多个半导体鳍。栅极结构被部署在所述多个半导体鳍之上。所述栅极结构限定所述多个半导体鳍的每个中的沟道区域。源极和漏极区域是在所述多个半导体鳍的每个的所述沟道区域的相对端，在所述栅极结构的相对侧。所述半导体结构还包括多个栅极边缘隔离结构。所述多个栅极边缘隔离结构的各个栅极边缘隔离结构与所述多个半导体鳍的各个半导体鳍交替。

Description

自-对准栅极边缘三栅极和finFET器件
技术领域
本发明的实施例是在半导体器件和处理的领域中，并且具体来说，是自-对准栅极边缘三栅极和finFET器件以及制作自-对准栅极边缘三栅极和finFET器件的方法。
背景技术
对于过去几十年，集成电路中特征的定标（scaling）已经是日益发展的半导体工业背后的驱动力。定标成越来越小的特征能够实现半导体芯片的有限基板面（realestate）上的功能性单元的增加的密度。例如，缩小的晶体管大小考虑到了芯片上增加数量的存储器或逻辑器件的合并，这加快（lend to）具有增加容量的产品的制作。然而，针对越来越多的容量的驱动力并不是没有问题。对优化每个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，诸如三栅极晶体管的多栅极晶体管已经变得更加普遍（随着器件尺寸持续按比例缩减）。在常规处理工艺中，三栅极晶体管通常被制作在块体硅衬底或绝缘体上硅（silicon-on-insulator）衬底上。在一些实例中，块体硅衬底是优选的，由于其低成本并且因为它们能够实现不太复杂的三栅极制作处理工艺。
然而，定标多栅极晶体管并非毫无后果。随着微电子电路的这些基本构件块的尺寸减小并且随着在给定区域中制作的基本构件块的绝对数量增加，关于被用来图案化这些构件块的平面印刷处理工艺的限制已经变得压倒性的。具体来说，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与在此类特征之间留的间隔之间可存在权衡。
附图说明
图1示出了包括适配端到端留的间隔的基于鳍的半导体器件的布局的平面视图。
图2A-2D示出在常规finFET或三栅极处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
图3A-3D示出在用于finFET或三栅极器件的自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横-截面视图
图4A-4C示出了常规finFET或三栅极结构的各种平面图和横截面视图。
图5示出了依照本发明的实施例的使用自-对准栅极边缘处理工艺制作方案来制作的finFET或三栅极器件的横截面视图。
图6A-6F示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
图7A-7F示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横-截面视图。
图8A示出了依照本发明的实施例的具有自-对准栅极边缘隔离的非平坦半导体器件的横截面视图。
图8B示出了依照本发明的实施例的沿图8A的半导体器件的a-a’轴来截取的平面图。
图9A-9C示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
图10示出了依照本发明的实施例的一个实现的计算装置。
图11示出了包括本发明的一个或多个实施例的***器。
具体实施方式
描述了自-对准栅极边缘三栅极和finFET器件以及制作自-对准栅极边缘三栅极和finFET器件的方法。在以下描述中，阐述众多特定细节，诸如特定集成和材料状态（regime），以便提供对本发明的实施例的透彻理解。将对本领域技术人员明显的是，在没有这些特定细节的情况下，本发明的实施例也可以被实践。在其它实例中，众所周知的特征（诸如集成电路设计布局）没有被详细描述以便不会不必要地使本发明的实施例晦涩。此外，要领会的是，附图中示出的各种实施例是说明性表示并且不一定按比例绘制。
仅出于参考的目的，某一术语也可被用在以下描述中，并且因而不旨在为限制性的。例如，诸如“上方”、“下方”、“以上”、“以下”的术语指的是对于其而作出参考的附图中的方向。诸如“前”、“后”、“背面”和“侧面”的术语描述在一致但任意的参考框架内的组件的部分的位置和/或定向，这通过参考在讨论下描述组件的文本和相关联的附图而变得清楚。此类术语可包括以上特定提及的词、其衍生词、及相似含义的词。
本发明的一个或多个实施例涉及具有半导体结构或器件的栅极电极的一个或多个栅极边缘结构（例如，作为栅极隔离区域）的半导体结构或器件。一个或多个实施例涉及用于此类栅极电极结构的局部互连的制作。另外，以自-对准方式来制作栅极边缘隔离结构的方法也被描述。在一个或多个实施例中，自-对准栅极边缘结构被制作以用于逻辑晶体管（基于互补金属氧化物半导体（CMOS）器件）。
为提供上下文，沟槽接触（TCN）端盖（endcap）区域和栅极端盖的定标是对改善晶体管布局面积和密度的重要贡献因素。栅极和TCN端盖区域指的是半导体器件的扩散区域/鳍的栅极和TCN重叠。作为示例，图1示出了包括适配端到端留的间隔的基于鳍的半导体器件的布局100的平面视图。参见图1，第一半导体器件102和第二半导体器件104分别基于半导体鳍106和108。每个器件102和104分别具有栅极电极110或112。另外，每个器件102和104分别在鳍106和108的源极和漏极区域分别具有沟槽接触（TCN）114和116。栅极电极110和112以及TCN 114和116每个具有端盖区域，其分别位于对应鳍106和108之外。
再次参见图1，典型地，栅极和TCN端盖尺寸必需包括对掩膜配准误差的考虑以针对最差情况的掩膜误配准而确保稳健的晶体管操作（留下端到端留的间隔118）。因此，对于改善晶体管布局密度关键的另一个重要设计规则是在彼此面向的两个邻近端盖之间留的间隔。然而，“2*端盖 + 端到端留的间隔”的参数正变得日益困难来定标（使用平面印刷图案化）以满足针对新技术的定标要求。具体来说，考虑到掩膜配准误差所要求的附加的端盖长度也增加了栅极电容值（由于TCN和栅极电极之间的更长重叠长度），由此增加了产品动态能量消耗并使性能降级。先前的解决方案已集中在改善配准预算以及图案化或分辨率改善以实现端盖尺寸和端盖到端盖留的间隔两者的缩小。
依照本发明的实施例，描述了提供半导体鳍的自-对准栅极端盖和TCN重叠而无任何需要考虑到掩膜配准的途径。在一个此类实施例中，在半导体鳍边缘上制作用后可弃的（disposable）间隔物，其确定栅极端盖和接触重叠尺寸。间隔物限定的端盖处理工艺能够实现要被自-对准到半导体鳍的栅极和TCN端盖区域，并且因此不要求额外的端盖长度来解决掩膜误配准。此外，本文所描述的途径不要求在先前要求的阶段的平面印刷图案化，因为栅极和TCN端盖/重叠尺寸维持固定，导致在电参数中器件对器件可变性方面的改善（即，减小）。
为了提供并排比较，图2A-2D示出在常规finFET或三栅极处理工艺制作方案中的重要性的处理工艺操作的横截面视图，而图3A-3D示出在用于finFET或三-栅极器件的自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横-截面视图（依照本发明的实施例）。
参见图2A和3A，提供了块体半导体衬底200或300（诸如，块体单晶硅衬底），其中分别蚀刻有鳍202或302。在实施例中，所述鳍直接地被形成在块体衬底200或300中，并且如此，与块体衬底200或300连续形成。要领会的是，在衬底200或300内，浅沟槽隔离结构可被形成在鳍之间。参见图3A，硬掩膜层304（诸如，氮化硅硬掩膜层）和衬垫氧化物层306（诸如，二氧化硅层）在图案化以形成鳍302之后维持在鳍302的顶部。对照之下，参见图2A，诸如硬掩膜层和衬垫氧化物层已经被移除。
参见图2B，虚设或永久栅极介电层210被形成在半导体鳍202的暴露表面上，并且在得到的结构之上形成虚设栅极层212。对照之下，参见图3B，虚设或永久栅极介电层310被形成在半导体鳍302的暴露表面上，并且邻近于得到的结构而形成了虚设间隔物312。
参见图2C，执行栅极端盖切割图案化并且隔离区域214被形成在得到的图像化的虚设栅极端216。在常规处理工艺方案中，更大的栅极端盖必需被制作以考虑到栅极掩膜误配准，如由带箭头的区域218所描绘的。对照之下，参见图3C，自-对准隔离区域314通过提供在图3B的结构之上的隔离层而被形成，例如，通过沉积和平坦化。在一个此类实施例中，该自-对准栅极端盖处理工艺不要求额外间隔用于掩膜配准，如图2C和3C中所比较的。
参见图2D，图2C的虚设栅极电极212被代替有永久栅极电极。在使用虚设栅极介电层的情况中，此类虚设栅极介电层也可由永久栅极介电层所代替（在此处理工艺中）。在示出的特定示例中，执行双金属栅极代替处理工艺以在第一半导体鳍202A之上提供N-型栅极电极220并且在第二半导体鳍202B之上提供P-型栅极电极222。N-型栅极电极220和P-型栅极电极222被形成在栅极边缘隔离结构214之间，但是在它们相遇之处形成P/N结224。P/N结224的确切位置可以取决于误配准而变化，如由带箭头的区域226所描绘的。
对照之下，参见图3D，硬掩模层304和衬垫氧化物层306被移除，并且图3C的虚设间隔物314被代替有永久栅极电极。在使用虚设栅极介电层的情况中，此类虚设栅极介电层也可由永久栅极介电层所代替（在此处理工艺中）。在示出的特定示例中，执行双金属栅极代替处理工艺以在第一半导体鳍302A之上提供N-型栅极电极320并且在第二半导体鳍302B之上提供P-型栅极电极322。N-型栅极电极320和P-型栅极电极322被形成在栅极边缘隔离结构314之间，并且也由栅极边缘隔离结构314所分开。
再次参见图2D，局部互连240可被制作以接触N-型栅极电极220和P-型栅极电极322以提供环绕P/N结224的导电路径。同样，参见图3D，局部互连340可被制作以接触N-型栅极电极320和P-型栅极电极322以在N-型栅极电极320和P-型栅极电极322之间介入的隔离结构314之上提供导电路径。参见图2D和3D两者，硬掩模242或342可分别被形成在局部互连240或340上。具体来说，参见图3D，在实施例中，在其中需要沿栅极线的电接触中的断开的情况中，局部互连340的连续性由介电插塞350所中断。
依照本发明的一个或多个实施例，自-对准栅极端盖（SAGE）处理方案涉及自-对准到鳍的栅极/沟槽接触端盖的形成，而无需要求为解决掩模误配准的额外长度。因此，实施例可被实现为允许晶体管布局面积的缩小。此外，灵活的鳍-高度（例如，多Hsi）处理工艺将能够实现针对功率和性能的不同电池的独立优化。能够实现这两者特征的集成处理工艺流可被实现以满足对于未来CMOS技术的定标和性能挑战。本文描述的实施例可涉及栅极边缘隔离结构的制作，其也可被称为栅极壁。
为了提供进一步的上下文，要领会的是，栅极端盖定标典型地受平面印刷误配准裕度（mis-registration margin）和蚀刻-偏置所限制，并且导致不良晶体管密度和增加的栅极电容。为了提供说明性的上下文，图4A-4C示出了常规finFET或三栅极结构的各种平面图和横截面视图。
参见图4A，平面视图被示出以例证栅极端盖和端到端留的间隔。多个栅极402在多个鳍400之上。栅极线中的断开被示出为端盖404。在没有栅极壁的情况下，端盖之间留的间隔可以变化。图4B是从衬底416而形成的单个鳍410的横截面视图，示出了常规浅沟槽隔离凹陷之后的情况。鳍410具有下方鳍部分412和上方鳍部分414。上方鳍部分414是在沟槽隔离区域418的最上方表面以上突出的部分，并且可以被指派为具有高度Hsi。氧化物层420可以被形成在上方部分上，这取决于处理工艺的阶段，如以下更详细描述的。图4C是沿相同方向被间隔开的多个鳍的横截面视图。
依照本文描述的一个或多个实施例，集成的FINFET处理工艺流能够实现自-对准栅极端盖（SAGE）。在一个实施例中，SAGE是环绕鳍而被制作的用后可弃的间隔物。栅极端到端间隔是由SAGE壁所限定，这对于所有下游处理工艺都是稳健的。由于该处理工艺是自-对准的处理工艺，在一个实施例中，针对掩膜误配准，没有额外的端盖裕度被要求，从而能够实现正交于栅极（OGD）定标。
作为示例性实现，图5示出了依照本发明的实施例的使用自-对准栅极边缘处理工艺制作方案来制作的finFET或三栅极器件的横截面视图。
参见图5，多个鳍在衬底416以上具有下方部分412和上方部分414。上方部分414是在隔离区域430以上。多个栅极边缘隔离结构432（其可以包括下方介电区域434和上方介电区域436）被部署在鳍之间。栅极端盖留的间隔438被提供在相邻鳍与栅极边缘隔离结构432之间。
本文描述的实施例可以被实现以在CMOS处理工艺流中提供自-对准栅极端盖（SAGE）的集成。SAGE可通过缩小栅极端盖、减小栅极电容和减小处理工艺变动来实现晶体管定标。先前的解决方案已集中在改善配准预算以及图案化/分辨率改善以实现栅极端盖和端到端间隔两者的缩小。然而，本文描述的实施例可以针对改善的晶体管布局密度和栅极电容（例如，动态能量和性能改善）伴随总掩模数量中的相应减小。
依照本文所描述的一个或多个实施例，SAGE处理工艺流的关键方面可包括但不限于以下项或者由以下项所限制：（1）在栅极端到端间隔中构建自-对准的“SAGE WALL”，其对于下游处理是稳健的；（2）确定对于图案化的浅沟槽隔离（STI）凹陷的***的最佳位置，其不会危及SAGE的完整性；（3）虚设氧化物处理，包括鳍帽ILD的选择性氧化以用于在多（poly）蚀刻期间的稳健保护；或（4）在栅极端盖间隔中的无空隙（void-free）多沉积。
在第一个处理方案中，SAGE在STI凹陷后被实现。作为示例性流程，图6A-6F示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
参见图6A，多个半导体鳍602被形成在衬底600以上，诸如，从单晶衬底而形成的多个单晶硅鳍。在实施例中，材料堆叠被部署在每个鳍602以上。在一个此类示例性实施例中，材料堆叠包括最上方的硬掩模604，诸如氮化硅硬掩模。最上方的硬掩模604被部署在缓冲硬掩模606（诸如氧化硅缓冲硬掩模）上。最上方的硬掩模604和缓冲硬掩模606被部署在图案化的膜608（诸如多晶硅图案化的膜）以上。顶部鳍硬掩模610（诸如碳掺杂的顶部鳍硬掩模）被部署在图案化的膜608与多个鳍602之间。要领会的是，尽管示出所有鳍具有相同的高度（Hsi），但是鳍高度（例如，多Hsi）可以基于性能需要而变化。
参见图6B，沟槽隔离区域612（诸如，氧化硅沟槽隔离区域）横向邻近于多个半导体鳍602的下方部分而形成。沟槽隔离区域612具有在多个半导体鳍602的上方部分以下的最上方表面。在实施例中，沟槽隔离区域612通过铺盖（blanket）沉积氧化硅材料、平坦化铺盖沉积的氧化硅材料、并且然后将铺盖沉积的氧化硅材料凹陷到多个半导体鳍602的最上方表面以下而形成。在一个实施例中，在沟槽隔离区域612的形成期间，最上方的硬掩模604和缓冲硬掩模606被移除，如图6B中所描绘的。
参见图6C，牺牲的间隔物616（诸如，非晶硅间隔物）邻近于多个半导体鳍602的每个半导体鳍的上方部分的侧壁并且邻近在多个半导体鳍602以上维持的材料而形成。在实施例中，共形沉积和各向异性的蚀刻处理工艺被用来形成牺牲的间隔物616。在一个此类实施例中，侧壁部分618形成有在鳍之上的连续联接部分620，如所描绘的。然而，在其它实施例中，在牺牲的间隔物616的形成中，连续联接部分620没有被保持。在实施例中，在牺牲的间隔物616之前，鳍的暴露部分被氧化。例如，在一个实施例中，图案化的膜608的暴露部分和鳍602的暴露部分被氧化以分别形成氧化物层614A和氧化物层614B，如图6C中所描绘的。
参见图6D，在牺牲的间隔物616之间形成多个栅极边缘隔离结构626。在实施例中，如描绘的，多个栅极边缘隔离结构626的每个包括下方介电部分628和下方介电部分628上的介电盖630。介电盖630与栅极边缘隔离结构626的下方介电部分628分开并且不同。在实施例中，多个栅极边缘隔离结构626通过沉积并且然后使第一介电材料（诸如，氮化硅层）凹陷而被形成以提供下方介电部分628。诸如金属氧化物材料（例如，氧化铪）的介电盖材料然后在下方介电部分628以上的凹陷区域中被形成。该介电盖材料可以被平坦化以形成介电盖630或者可以向上生长以直接提供介电盖630。在前者情况的实施例中，氧化物层614A的最上方表面（如果存在的话）和连续部分620（如果存在的话）在平坦化处理工艺期间被移除以暴露图案化的膜608，如图6D中所描绘的。
再次参见图6D，在实施例中，在形成多个栅极边缘隔离结构626之前，沟槽隔离区域612的暴露部分被凹陷以提供地形沟槽隔离区域622。具体来说，凹陷625在沟槽隔离区域612的暴露部分的位置处被形成。凹陷625是在沟槽隔离区域612（现在是地形沟槽隔离区域622）的最上方表面624以下。在实施例中，多个栅极边缘隔离结构626被形成在凹陷625中，并且如此，被形成在沟槽隔离区域612（现在是地形沟槽隔离区域622）的最上方表面624以下。在具体实施例中，栅极边缘隔离结构626通过被形成在凹陷625中而在结构上被锚定。
参见图6E，牺牲的间隔物616被移除。在实施例中，通过湿蚀刻或干蚀刻处理工艺，牺牲的间隔物616被移除。在一个此类实施例中，图案化的膜608和氧化物层614A的剩余部分在移除牺牲的间隔物616期间或之后被移除。在一个此类实施例中，顶部鳍硬掩模610在此阶段被暴露。
参见图6F，在图6E的结构之上形成栅极结构630。图6F的结构包括带有上方部分632和下方部分634的多个鳍602。上方部分632在栅极边缘隔离结构626之间但是低于栅极边缘隔离结构626。还有，上方部分632在沟槽隔离区域612/622的最上方表面624以上。尽管如图6F中保持那样所示，但是要领会的是，顶部鳍硬掩模610能够在栅极结构630形成之前被移除。在其它实施例中，顶部鳍硬掩模610可随后地在最后栅极处理中被移除以提供三栅极finFET器件或者可最终被保持以提供双栅极finFET器件。另外，氧化物部分614B能够在栅极结构630形成之前被移除，或者可以随后在最后栅极处理中（例如，在代替栅极处理工艺）被移除。
再次参见图6A-6F，在实施例中，对于SAGE流程的起始Si堆叠具有finfet帽和多晶硅（poly Si）（在鳍顶部和硬掩模之间）。处理遵循通过鳍图案化和STI凹陷的常规FINFET流程。随后，用后可弃的间隔物环绕鳍和多晶硅顶部（poly-top）而被沉积以限定栅极端盖大小。这接下来通过利用低介电常数材料（例如，SiN/SiOCN）和抗蚀盖（例如，金属氧化物）来填充端-到-端间隔，其共同形成SAGE壁。在一个实施例中，壁核的介电常数是低的以最小化边界电容，并且壁的顶部具有抗蚀盖以最小化在下游处理期间的壁侵蚀。SAGE平坦化或抛光操作限定了鳍以上的壁的高度。在SAGE抛光操作之后，移除用后可弃的间隔物，并且鳍由保护性氧化物以及沉积在其上的栅极多晶硅（poly）所覆盖。
在包括图6F和以上所描述的处理之后，附加的栅极结构630可被形成。在实施例中，栅极结构630然后被凹陷到栅极边缘隔离结构626的高度以下的高度。在另一个实施例中，栅极结构630首先通过代替栅极处理工艺而被处理并且然后最终经受凹陷到达栅极边缘隔离结构626的高度以下的高度。在任一情况中，依照本发明的实施例，在随后的处理之后，多个栅极边缘隔离结构626将栅极结构630或最终永久栅极结构的连续性断开成段，例如，如以上联系图3C和3D所描述的，以及如下联系图8A和8B所描述的。
在实施例中，所述方法还包括在栅极结构之上和多个栅极边缘隔离结构之上形成局部互连，例如，如以上联系图3D所描述的以及如以下联系图8A所描述的。局部互连将栅极结构的一个或多个段进行电连接。在一个实施例中，所述方法还包括形成一个或多个介电插塞，其断开局部互连的连续性，例如，如以上联系图3D所描述的，以及如以下联系图8A所描述的。
在第二种处理方案中，SAGE是在STI凹陷之前被实现的。作为示例性流程，图7A-7F示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
参见图7A，多个半导体鳍602被形成在衬底600以上，诸如，从单晶衬底所形成的多个单晶硅鳍。在实施例中，材料堆叠被部署在每个鳍602以上。在一个此类示例性实施例中，材料堆叠包括最上方的硬掩模604（诸如，氮化硅硬掩模）。最上方的硬掩模604被部署在缓冲硬掩模606（诸如，氧化硅缓冲硬掩模）上。最上方的硬掩模604和缓冲硬掩模606被部署在图案化的膜608（诸如，多晶硅图案化的膜）以上。顶部鳍硬掩模610（诸如，碳-掺杂的顶部鳍硬掩模）被部署在图案化的膜608和多个鳍602之间。要领会的是，尽管所有鳍被示出具有相同的高度（Hsi），但是鳍高度（例如，多Hsi）可以基于性能需要而变化。
参见图7B，沟槽隔离材料712被形成在多个半导体鳍602之上并与其共形。在实施例中，沟槽隔离材料712通过在图7A的结构之上的氧化硅材料的共形沉积而被形成。
参见图7C，在沟槽隔离材料712的区域之间形成多个栅极边缘隔离结构726。在实施例中，如描绘的，多个栅极边缘隔离结构726中的每个包括下方介电部分728和下方介电部分728上的介电盖730。介电盖730与栅极边缘隔离结构726的下方介电部分728分开并且不同。在实施例中，多个栅极边缘隔离结构726通过沉积并且然后使第一介电材料（诸如，SiN层、SiCN层、SiOCN层、SiOC层或SiC层）凹陷而被形成以提供下方介电部分728。在一个实施例中，第一介电材料是氮化硅层。诸如金属氧化物材料（例如，氧化铪、氧化铪铝或氧化铝）的介电盖材料然后被形成在下方介电部分728以上的凹陷区域中。在一个实施例中，金属氧化物材料是氧化铪。在另一个实施例中，介电盖材料是低-k介电材料。该介电盖材料可以被平坦化以形成介电盖730或者可以向上生长以直接提供介电盖730。在前者情况的实施例中，上方层在平坦化处理工艺期间被移除以暴露图案化的膜608，如图7C中描绘的。另外，沟槽隔离材料712现在是不连续的沟槽隔离材料721，因为鳍之上的部分被移除。尽管没有如此制作，但是栅极边缘隔离结构726有效地凹陷在沟槽隔离材料721的“凹陷”725内。
参见图7D，在形成多个栅极边缘隔离结构726之后，沟槽隔离材料721被凹陷以形成沟槽隔离区域722。沟槽隔离材料721的最上方表面724在鳍602的上方部分以下，但是在其中形成栅极边缘隔离结构726的“凹陷”725以上。在具体实施例中，栅极边缘隔离结构726通过被形成在凹陷725中而在结构上被锚定。
参见图7E，图案化的膜608被移除。在实施例中，使用干蚀刻处理工艺或湿蚀刻处理工艺移除图案化的膜608。在一个此类实施例中，顶部鳍硬掩模610在此阶段被暴露，如图7E中描绘的。可选地，氧化物部分714 B可以在鳍602的暴露表面处被形成，如图7E中描绘的。
参见图7F，在图7E的结构之上形成栅极结构630。图7F的结构包括带有上方部分632和下方部分634的多个鳍602。上方部分632在栅极边缘隔离结构626之间但是低于栅极边缘隔离结构626。同样，上方部分632在沟槽隔离区域722的最上方表面724以上。尽管被示出如图7F中所保持的，但是要领会的是，顶部鳍硬掩模610能够在栅极结构730形成之前被移除。在其它实施例中，顶部鳍硬掩模610可随后地在最后栅极处理中被移除以提供三栅极finFET器件，或者可最终被保持以提供双栅极finFET器件。另外，氧化物部分714B能够在栅极结构730形成之前被移除，或者可以随后在最后栅极处理中（例如，在代替栅极处理工艺）被移除。
再次参见图7A-7F，在实施例中，对于此处理工艺的起始堆叠是相同的，与联系图6A所描述的相同。然而，用后可弃的介电间隔物是在鳍图案化之后被立即沉积。这接下来是SAGE壁膜沉积和SAGE抛光。要领会的是，在此流程中没有STI抛光被需要。SAGE壁抛光接下来是STI凹陷以限定Hsi。还要领会的是，该处理工艺可涉及在其中鳍彼此靠近的某些设计规则器件中合并的SAGE间隔物沉积。在一个实施例中，此第二处理工艺流程的优点可以包括SAGE壁被深深地埋入到STI中，并且因此，SAGE壁完整性可以相比第一处理方案得到改善。
在包括图7F和以上描述的处理之后，可以形成附加的栅极结构730。在实施例中，栅极结构730然后凹陷到栅极边缘隔离结构726的高度以下的高度。在另一个实施例中，栅极结构730首先通过代替栅极处理工艺而被处理，并且然后最终经受到栅极边缘隔离结构726高度以下的高度的凹陷。在任一情况中，依照本发明的实施例，在随后的处理之后，多个栅极边缘隔离结构726将栅极结构730或最终永久栅极结构的连续性断开成段，例如，如以上联系图3C和3D中描述的以及如以下联系图8A和8B描述的。
在实施例中，所述方法还包括在栅极结构之上和多个栅极边缘隔离结构之上形成局部互连，例如，如以上关联于图3D描述的，以及如以下关联于图8A描述的。局部互连将栅极结构的一个或多个段进行电连接。在一个实施例中，所述方法还包括形成一个或多个介电插塞，其断开局部互连的连续性，例如，如以上关联于图3D描述的，以及如以下关联于图8A描述的。
依照本发明的实施例，与SAGE处理工艺6A-6F和7A-7F两者相关，介电层被形成在鳍的顶部（鳍-帽）上，其在多蚀刻期间保护鳍。鳍-帽层可以由富含氮和碳的材料所构成以经得住STI凹陷处理。然而，多蚀刻处理倾向于针对O-富含的介电质具有更多的选择性。在一个实施例中，鳍-帽层通过高剂量、低能量O-注入被“部分转换”成Si氧化物。此处理工艺可被实现以在多蚀刻期间增加对鳍-顶部的保护，这典型地是流程的最弱阶段。鳍-帽层也能被“完全氧化”，这能够被用来将器件架构从FINFET改变为三栅极。
更一般地说，本文描述的一个或多个实施例提供了一种用于面积定标、减小电容和/或消除各种关键前端掩模（诸如，栅极切割掩模）的手段。在一个此类实施例中，通过实现本文描述的一种或多种途径，最小晶体管的宽度能够减小多达30 %。较小的晶体管大小减小了栅极和TCN之间的电容以及其它寄生电容。在一个实施例中，没有额外的掩模步骤被需要以创建端盖、接触和局部互连线，因此在标准处理工艺中对于此类特征所需的许多掩模被消除。
更具体地，以上描述的一个或多个实施例的关键特征可以包括以下一项或多项：（1）栅极端盖是从鳍边缘到隔离边缘的距离。此距离由间隔物宽度所限定并且对于所有晶体管都是相同的大小。没有平面印刷图案化被需要以限定端盖，因此不需要考虑到端盖中的掩模配准。（2）鳍的TCN重叠由间隔物宽度所确定并且也不受掩模配准所影响。（3）通过利用晶体管隔离壁以上的栅极图案化线，局部互连线被自-对准到栅极和TCN。实施例可适用于7nm节点生成，例如，以改善晶体管布局密度和栅极电容（动态能量和性能改善）并减小总掩模数量。
要领会的是，从以上示例性处理方案产生的结构可以以相同或类似形式被使用以用于随后处理操作以完成器件制作，诸如PMOS和NMOS器件制作。作为完成的器件的示例，图8A和8B分别示出了依照本发明的实施例并且如依赖于联系图6F或7F描述的结构的具有自-对准栅极边缘隔离的非平坦半导体器件的横截面视图和平面视图（沿横截面视图的a-a’轴来截取）。
参见图8A，半导体结构或器件800包括从衬底802形成，并且在隔离区域806内的非平坦有源区域（例如，包括突出的鳍部分804和子鳍区域805的鳍结构）。栅极结构808被部署在非平坦有源区域的突出部分804之上以及在隔离区域806的部分之上。如示出的，栅极结构808包括栅极电极850和栅极介电层852。在一个实施例中，尽管没有示出，栅极结构808也可以包括介电盖层。
栅极结构808由自-对准栅极边缘隔离结构820所分开。依照本发明的实施例，由自-对准的栅极边缘隔离结构820的每个被凹陷到隔离区域806的最上方表面897以下，如图8A中描绘的。局部互连854耦合邻近的栅极结构808。依照本发明的实施例，介电插塞899可以被包括以断开局部互连854的连续性，如图8A中同样描绘的。
栅极接触814和叠加的栅极接触通孔816也从此角度被看到，连同有叠加的金属互连860，其所有都被部署在层间介电堆叠或层870中。同样从图8A的角度看到，在一个实施例中，栅极接触814被部署在非平坦的有源区域之上。如图8A中同样描绘的，分界面880存在于子鳍区域805和突出的鳍部分804的掺杂剖面之间，尽管其它实施例不包括在这些区域之间的掺杂剖面中的此类分界面。
参见图8B，栅极结构808被示出为部署在突出的鳍部分804之上，如由自-对准栅极边缘隔离结构820所隔离。突出的鳍部分804的源极和漏极区域804A和804B在此视角中被示出，尽管要领会的是，这些区域将与沟槽接触结构相重叠。在一个实施例中，源极和漏极区域804A和804B是突出的鳍部分804的原始材料的掺杂部分。在另一个实施例中，突出的鳍部分804的材料被移除并且用另一种半导体材料代替，例如，通过外延沉积。在任一情况中，源极和漏极区域804A和804B可以延伸到介电层806的高度以下，即，到子鳍区域805中。
在实施例中，半导体结构或器件800是非平坦器件，诸如但不限于finFET或三栅极器件。在此类实施例中，对应的半导体沟道区域由三维体所构成或被形成在三维体中。在一个此类实施例中，栅极结构808包围至少三-维体的一对侧壁和顶部表面。
衬底802可以由半导体材料所构成，其能够经得住制造处理工艺并且电荷能够在其中迁移。在实施例中，衬底802是由掺杂有电荷载体（诸如但不限于磷、砷、硼或其组合）的晶体硅、硅/锗或锗层所构成的块体衬底，从而形成有源区域804。在一个实施例中，块体衬底802中的硅原子的浓度大于97 %。在另一个实施例中，块体衬底802由生长在不同晶体衬底顶上的外延层（例如，生长在硼掺杂的块体硅单晶衬底顶上的硅外延层）所构成。块体衬底802可备选地由III-V族材料所构成。在实施例中，块体衬底802由III-V材料（诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合）构成。在一个实施例中，块体衬底802由III-V材料所构成并且电荷-载体掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的掺杂剂杂质原子。
隔离区域806可以由适合于最终将部分的永久栅极结构与下层的块体衬底电隔离或有助于部分的永久栅极结构与下层的块体衬底的隔离的材料所构成，或者隔离形成在下层的块体衬底内的有源区域，诸如，隔离鳍有源区域。例如，在一个实施例中，隔离区域806由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的介电材料所构成。
自-对准栅极边缘隔离结构820可由适合于最终将部分的永久栅极结构彼此电隔离或有助于部分的永久栅极结构彼此隔离的一种或多种材料所构成。示例性材料或材料组合在以上被描述。
栅极结构808可以由包括栅极介电层852和栅极电极层850的栅极电极堆叠所构成。在实施例中，栅极电极堆叠的栅极电极由金属栅极所构成并且栅极介电层由高-K材料所构成。例如，在一个实施例中，栅极介电层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钪铅钽、铌酸铅锌或其组合的材料所构成。此外，部分的栅极介电层可包括从衬底802的顶部数层所形成的天然氧化物的层。在实施例中，栅极介电层由顶部高-k部分和由半导体材料的氧化物构成的下方部分所构成。在一个实施例中，栅极介电层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分所构成。在实施例中，顶部高-k部分由“U”形结构组成，其包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶部表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层（诸如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物）所构成。在特定实施例中，栅极电极由形成在金属功函数（workfunction）设置层以上的非功函数设置填充材料所构成。在一些实现中，栅极电极可以由“U”形结构组成，其包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶部表面的两个侧壁部分。在另一实现中，形成栅极电极的金属层的至少一个可以简单地是大体上平行于衬底的顶部表面的平坦层并且不包括大体上垂直于衬底的顶部表面的侧壁部分。在本发明的进一步实现中，栅极电极可由U形结构和平坦的非U形结构的组合所组成。例如，栅极电极可以由形成在一个或多个平坦的非U形层顶上的一个或多个U形金属层所组成。
与栅极电极堆叠相关联的间隔物可以由适合于最终将永久栅极结构与邻近导电接触（诸如，自-对准接触）电隔离或有助于永久栅极结构与邻近导电接触（诸如，自-对准接触）的隔离的材料所构成。例如，在一个实施例中，间隔物由介电材料（诸如但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅）所构成。
局部互连854、栅极接触814和覆盖栅极接触通孔816可以由导电材料所构成。在实施例中，一个或多个的接触或通孔由金属种类所组成。所述金属种类可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金（例如，硅化物材料）。一个常见的示例是使用铜结构，其可以包括也可以不包括铜和包围的ILD材料之间的阻挡层（诸如，Ta或TaN层）。如本文所使用，术语金属包括合金、堆叠和多金属的其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠等。要领会的是，硬掩模层可以被部署在局部互连854上，其中局部互连854在栅极接触814不位于其上的位置中。此外，局部互连854可以通过平面印刷图案化而被制作，或者在其它实施例中，可以被制作为自-对准互连结构，与自-对准栅极边缘隔离结构820的较高版本进行对准。
在实施例中（尽管未示出），提供结构800涉及接触图案的形成，其本质上与现有的栅极图案完美对准，同时消除了采用非常紧的配准预算的平面印刷步骤的使用。在一个此类实施例中，此途径能够实现本质上高度选择的湿蚀刻（例如，相对常规实现的干或等离子蚀刻）的使用以便生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞平面印刷操作，形成接触图案。在一个此类实施例中，所述途径能够实现消除对生成接触图案的其它关键平面印刷操作的需要，如在常规途径中使用的。在实施例中，沟槽接触栅格（grid）没有被单独图案化，而是在多晶硅（poly）（栅极）线之间被形成。例如，在一个此类实施例中，在栅极光栅（grating）图案化之后但在栅极光栅切割之前，形成沟槽接触栅格。
此外，栅极结构808可以通过代替栅极处理工艺而被制作。在此类方案中，诸如多晶硅或氮化硅支柱材料的虚设栅极材料可以被移除并且用永久栅极电极材料代替。在一个此类实施例中，永久栅极介电层也在此处理工艺中被形成，与按照先前的处理贯彻而形成对照。在实施例中，虚设栅极通过干蚀刻或湿蚀刻处理工艺被移除。在一个实施例中，虚设栅极由多晶硅或非晶硅所构成并且通过包括SF6的使用的干蚀刻处理工艺而被移除。在另一个实施例中，虚设栅极由多晶硅或非晶硅所构成并且通过包括水性NH4OH或氢氧化四甲基铵的湿蚀刻处理工艺而被移除。在一个实施例中，虚设栅极由氮化硅所构成并且通过包括水磷酸的湿蚀刻而被移除。
在实施例中，本文描述的一个或多个途径本质上设想了虚设和代替栅极处理工艺与虚设和代替接触处理工艺相结合以达到结构800。在一个此类实施例中，代替接触处理工艺在代替栅极处理工艺之后被执行以允许至少部分的永久栅极堆叠的高温退火。例如，在特定的此类实施例中，在大于大约600摄氏度的温度执行至少部分的永久栅极结构的退火（例如，在栅极介电层被形成之后）。退火在永久接触的形成之前被执行。
再次参见图8A，在实施例中，半导体器件具有接触结构，其接触在有源区域之上形成的部分的栅极电极。通常，在栅极的有源部分之上并且在与沟槽接触通孔相同的层中形成栅极接触结构（诸如通孔）之前（例如，除此之外），本发明的一个或多个实施例包括首先使用栅极对准沟槽接触处理工艺。此类处理工艺可被实现为形成用于半导体结构制作（例如，用于集成电路制作）的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有的栅极图案对准。对照之下，常规途径典型地涉及附加的平面印刷处理工艺，其带有平面印刷接触图案与现有的栅极图案的紧密配准（与选择性接触蚀刻相结合）。例如，常规处理工艺可以包括采用接触特征的分开图案化的多晶硅（poly）（栅极）栅格的图案化。
再次参见图8A和8B，依照本发明的实施例，半导体结构800包括多个半导体鳍804，其被部署在衬底802以上并且突出穿过沟槽隔离区域806的最上方表面897。栅极结构808被部署在多个半导体鳍804之上。栅极结构808在多个半导体鳍804的每个中限定沟道区域。源极和漏极区域804A和804B是在多个半导体鳍804的每个半导体鳍的沟道区域的相对端（在栅极结构808的相对侧）。半导体结构800还包括多个栅极边缘隔离结构820，其也可被称为栅极壁。多个栅极边缘隔离结构820的各个栅极边缘隔离结构820与多个半导体鳍804的各个半导体鳍804交替。多个栅极边缘隔离结构820的各个栅极边缘隔离结构820在栅极结构808的最上方表面898以上延伸。在一个此类实施例中，多个栅极边缘隔离结构820将栅极结构808的连续性断开成段，例如，808A、808B和808C。在实施例中，多个栅极边缘隔离结构820中的各个栅极边缘隔离结构820被部署在沟槽隔离区域806的最上方表面897以下的对应凹陷896中。
在实施例中，半导体结构808还包括被部署在栅极结构808之上并且在多个栅极边缘隔离结构820之上的局部互连854。该局部互连将栅极结构808的一个或多个段808A、808B和808C进行电连接。在一个实施例中，局部互连854的连续性被一个或多个介电插塞899断开。
要领会的是，栅极边缘隔离结构的制作可导致在栅极边缘隔离结构内接缝的形成。还要领会的是，栅极边缘隔离结构可取决于邻近鳍的留的间隔而不同。作为覆盖双方面的示例，图9A-9C示出了依照本发明的实施例的用于finFET或三栅极器件的另一个自-对准栅极边缘处理工艺制作方案中的重要性的处理工艺操作的横截面视图。
参见图9A，一组鳍900具有留的间隔906。所述组鳍900以更大的留的间隔904邻近于鳍902。牺牲的间隔物616邻近于多个半导体鳍900和902的每个的上方部分的侧壁而被形成。
参见图9B，多个栅极边缘隔离结构926和950被形成在牺牲的间隔物616之间。在实施例中，如描绘的，在留的间隔906之间形成的多个栅极边缘隔离结构926的每个包括下方介电部分928和下方介电部分928上的介电盖930。在实施例中，多个栅极边缘隔离结构926通过沉积并且然后使第一介电材料（诸如，氮化硅层）凹陷而被形成以提供下方介电部分928。沉积处理工艺可以是共形处理工艺，在一个实施例中，其在下方介电部分928内提供接缝932。因此，在实施例中，多个栅极边缘隔离结构926的每个包括在栅极边缘隔离结构926内居中的垂直接缝932。诸如金属氧化物材料（例如，氧化铪）的介电盖材料然后被形成在下方介电部分928以上的凹陷区域中。所述介电盖材料可以被平坦化以形成介电盖930或者可以向上生长以直接提供介电盖930。
再次参见图9B，在实施例中，栅极边缘隔离结构926是在具有留的间隔906的半导体鳍之间并且栅极边缘隔离结构950是在具有留的间隔904的半导体鳍之间。栅极边缘隔离结构926具有比栅极边缘隔离结构950的相应宽度更窄的宽度。在一个实施例中，栅极边缘隔离结构926具有与栅极边缘隔离结构950的总构成不同的总构成。在一个此类实施例中，栅极边缘隔离结构950还包括第三介电层956，诸如，在下方介电部分952的侧壁内的及其底部部分上的氧化硅的层。介电盖952还处于第三介电层956上。在实施例中，下方介电部分952的侧壁具有与第三介电层956的最上方表面大致共面的最上方表面，并且介电盖952具有大体上平坦的最底部表面，如图9B中描绘的。在另一个实施例中，下方介电部分952的侧壁具有在第三介电层956的最上方表面以下的最上方表面，并且介电盖952在侧壁位置之上进一步向下延伸。在仍有另一个实施例中，下方介电部分952的侧壁具有在第三介电层956的最上方表面以上的最上方表面，并且介电盖952在第三介电层956之上进一步向下延伸。
在实施例中，层956的沉积处理工艺是共形处理工艺，其在一个实施例中在第三介电层956内提供垂直接缝958。然而，在另一个实施例中，接缝958没有形成在更宽的结构中而是形成在更窄的结构（例如，以上描述的接缝932）中。要领会的是，层928和952可以由相同材料（诸如，氮化硅）所构成并且彼此同时形成。还要领会的是，层930和954可以由相同的材料（诸如，氧化铪）所构成并且彼此同时形成。结构950中但从结构926中省略的第三介电层956可以通过跨整体结构的共形沉积而被形成，但是被排除在结构926之外，因为层928在第一沉积处理工艺中本质上填充了留的间隔906，其没有整体填充留的间隔904。
参见图9C，移除牺牲的间隔物616。在实施例中，通过湿蚀刻或干蚀刻处理工艺来移除牺牲的间隔物616。在实施例中，鳍以上的图案化堆叠层也被移除以提供鳍906’和902’。因此，在实施例中，栅极边缘隔离结构包括栅极边缘隔离结构内的垂直接缝。在实施例中，栅极边缘隔离结构取决于邻近的鳍的留的间隔而在宽度和/或构成中不同。
图10示出了依照本发明的一个实现的计算装置1000。计算装置1000容纳有板1002。板1002可以包括多个组件，包括但不限于处理器904和至少一个通信芯片1006。处理器1004物理和电气上耦合到板1002。在一些实现中，至少一个通信芯片1006还物理和电气上耦合到板1002。在进一步的实现中，通信芯片1006是处理器1004的一部分。
取决于其应用，计算装置1000可以包括可以或可以不物理和电气上耦合到板1002的其它组件。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如，硬盘驱动器、紧致盘（CD）、数字多功能盘（DVD）等）
通信芯片1006能够实现无线通信以用于来往计算装置1000的数据转移。术语“无线”及其派生词可被用于描述可以通过调制的电磁辐射的使用通过非固态介质传递数据的电路、装置、***、方法、技术、通信信道等。该术语并不意指相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1006可以实现多种无线标准或协议的任何一种，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指派为3G、4G、5G和以上的任何其它无线协议。计算装置1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的较长程无线通信。
计算装置1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实现中，处理器的集成电路管芯包括一个或多个装置，诸如，依照本发明的实现而构建的MOS-FET晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。依照本发明的另一个实现，通信芯片的集成电路管芯包括一个或多个装置，诸如，依照本发明的实现而构建的MOS-FET晶体管。
在进一步的实现中，被容纳在计算装置1000内的另一个组件可以包含集成电路管芯，其包括一个或多个装置，诸如，依照本发明的实现而构建的MOS-FET晶体管。
在各种实现中，计算装置1000可以是膝上型电脑、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字录像机。在进一步的实现中，计算装置1000可以是处理数据的任何其它电子装置。
图11示出了包括本发明的一个或多个实施例的***器1100。***器1100是被用于将第一衬底1102桥接到第二衬底1104的介入衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机母板或另一个集成电路管芯。通常，***器1100的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，***器1100可以将集成电路管芯耦合到球栅格阵列（BGA）1106，其随后能够被耦合到第二衬底1104。在一些实施例中，第一和第二衬底1102/1104被附接到***器1100的相对侧。在其它实施例中，第一和第二衬底1102/1104被附接到***器1100的相同侧。并且在另外的实施例中，三个或更多个衬底通过***器1100的方式被互连。
***器1100可以以环氧树脂、玻璃纤维-加固环氧树脂、陶瓷材料或聚合体材料（诸如，聚酰亚胺）而形成。在另外的实现中，***器可以由交替的刚性或柔性材料形成，其可以包括用于在半导体衬底中使用的以上描述相同材料（诸如，硅、锗和其它III-V族和IV族材料）。
***器可以包括金属互连1108和通孔1110，包括但不限于硅穿孔（TSV）1112。***器1100还可以包括嵌入式装置1114，包括无源和有源装置两者。此类装置包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（ESD）装置。更复杂的装置（诸如射频（RF）装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置）也可以形成在***器1100上。依照本发明的实施例，本文公开的设备或处理工艺可用于***器1100的制作。
因此，本发明的实施例包括自-对准栅极边缘三栅极和finFET器件以及制作自-对准栅极边缘三栅极和finFET器件的方法。
在实施例中，一种半导体结构包括多个半导体鳍，所述多个半导体鳍被部署在衬底以上并且突出穿过沟槽隔离区域的最上方表面。栅极结构被部署在所述多个半导体鳍之上。所述栅极结构限定所述多个半导体鳍的每个中的沟道区域。源极和漏极区域是在所述多个半导体鳍的每个半导体鳍的所述沟道区域的相对端上，在所述栅极结构的相对侧。所述半导体结构还包括多个栅极边缘隔离结构。所述多个栅极边缘隔离结构的各个栅极边缘隔离结构与所述多个半导体鳍的各个半导体鳍交替。所述多个栅极边缘隔离结构的各个栅极边缘隔离结构被部署在所述沟槽隔离区域的所述最上方表面以下的对应凹陷中，并且在所述栅极结构的最上方表面以上延伸，并且将所述栅极结构的连续性断开成段。
在一个实施例中，所述半导体结构还包括被部署在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连。所述局部互连将所述栅极结构的一个或多个段进行电连接。
在一个实施例中，所述局部互连的连续性被一个或多个介电插塞所断开。
在一个实施例中，所述多个栅极边缘隔离结构的每个包括下方介电部分和所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
在一个实施例中，所述下方介电部分包括氮化硅并且所述介电盖包括氧化铪。
在一个实施例中，所述多个栅极边缘隔离结构的每个还包括在所述下方介电部分的底部部分上的以及在所述下方介电部分的侧壁内的氧化硅的层。所述介电盖进一步在氧化硅的所述层上。
在一个实施例中，所述多个栅极边缘隔离结构的每个包括在所述栅极边缘隔离结构内居中的垂直接缝。
在一个实施例中，所述多个半导体鳍的第一和第二半导体鳍以第一留的间隔相邻。所述多个半导体鳍的第三半导体鳍以大于所述第一留的间隔的第二留的间隔与所述多个半导体鳍的所述第二半导体鳍相邻。在所述多个半导体鳍的所述第一和第二半导体鳍之间的所述多个栅极边缘隔离结构的第一栅极边缘隔离结构具有比在所述多个半导体鳍的所述第二和第三半导体鳍之间的所述多个栅极边缘隔离结构的第二栅极边缘隔离结构的对应宽度更窄的宽度。
在一个实施例中，所述多个栅极边缘隔离结构的所述第二栅极边缘隔离结构具有与所述多个栅极边缘隔离结构的所述第一栅极边缘隔离结构的总构成不同的总构成。
在实施例中，一种半导体结构包括多个半导体鳍，所述多个半导体鳍被部署在衬底以上并且突出穿过沟槽隔离区域。栅极结构被部署在所述多个半导体鳍之上。所述栅极结构限定所述多个半导体鳍的每个中的沟道区域。源极和漏极区域是在所述多个半导体鳍的每个半导体鳍的所述沟道区域的相对端上，在所述栅极结构的相对侧。所述半导体结构还包括多个栅极边缘隔离结构。所述多个栅极边缘隔离结构的各个栅极边缘隔离结构是在所述沟槽隔离区域上并且与所述多个半导体鳍的各个半导体鳍交替，并且将所述栅极结构的连续性断开成段。所述多个栅极边缘隔离结构的每个包括下方介电部分和所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
在一个实施例中，所述半导体结构还包括被部署在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连。所述局部互连将所述栅极结构的一个或多个段进行电连接。
在一个实施例中，所述局部互连的连续性被一个或多个介电插塞所断开。
在一个实施例中，所述下方介电部分包括氮化硅并且所述介电盖包括氧化铪。
在一个实施例中，所述多个栅极边缘隔离结构的每个还包括在所述下方介电部分的底部部分上的以及在所述下方介电部分的侧壁内的氧化硅的层。所述介电盖进一步在氧化硅的所述层上。
在一个实施例中，所述多个栅极边缘隔离结构的每个包括在所述栅极边缘隔离结构的所述下方介电部分内居中的垂直接缝。
在一个实施例中，所述多个半导体鳍的第一和第二半导体鳍以第一留的间隔相邻。所述多个半导体鳍的第三半导体鳍以大于所述第一留的间隔的第二留的间隔与所述多个半导体鳍的所述第二半导体鳍相邻。在所述多个半导体鳍的所述第一和第二半导体鳍之间的所述多个栅极边缘隔离结构的第一栅极边缘隔离结构具有比在所述多个半导体鳍的所述第二和第三半导体鳍之间的所述多个栅极边缘隔离结构的第二栅极边缘隔离结构的对应宽度更窄的宽度。
在一个实施例中，所述多个栅极边缘隔离结构的所述第二栅极边缘隔离结构具有与所述多个栅极边缘隔离结构的所述第一栅极边缘隔离结构的总构成不同的总构成。
在实施例中，一种制作半导体结构的方法包括形成衬底以上的多个半导体鳍。所述多个半导体鳍的每个具有下方部分和上方部分。所述方法还包括形成横向邻近于所述多个半导体鳍的所述下方部分并且具有所述多个半导体鳍的所述上方部分以下的最上方表面的沟槽隔离区域。所述方法还包括形成邻近于多个半导体鳍的每个半导体鳍的所述上方部分的侧壁的牺牲的间隔物。所述方法还包括使所述牺牲的间隔物之间的所述沟槽隔离区域的暴露部分凹陷以形成所述沟槽隔离区域中的凹陷。所述方法还包括形成在所述牺牲的间隔物之间的以及在所述沟槽隔离区域的所述凹陷中的多个栅极边缘隔离结构。所述方法还包括移除所述牺牲的间隔物。所述方法还包括形成所述多个半导体鳍之上的栅极结构。所述多个栅极边缘隔离结构将所述栅极结构的连续性断开成段。
在一个实施例中，所述方法还包括形成在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连。所述局部互连将所述栅极结构的一个或多个段进行电连接。
在一个实施例中，所述方法还包括形成断开所述局部互连的连续性的一个或多个介电插塞。
在一个实施例中，所述多个栅极边缘隔离结构的每个包括下方介电部分和所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
在实施例中，一种制作半导体结构的方法包括形成衬底以上的多个半导体鳍。所述多个半导体鳍的每个具有下方部分和上方部分。所述方法还包括形成在所述多个半导体鳍之上并与所述多个半导体鳍共形的沟槽隔离材料。所述方法还包括形成所述沟槽隔离材料的区域之间的多个栅极边缘隔离结构。所述方法还包括，在形成所述多个栅极边缘隔离结构之后，使所述沟槽隔离材料凹陷以形成横向邻近于所述多个半导体鳍的所述下方部分并且具有所述多个半导体鳍的所述上方部分以下的最上方表面的沟槽隔离区域。所述方法还包括形成所述多个半导体鳍之上的栅极结构。所述多个栅极边缘隔离结构将所述栅极结构的连续性断开成段。
在一个实施例中，所述方法还包括形成在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连。所述局部互连将所述栅极结构的一个或多个段进行电连接。
在一个实施例中，所述方法还包括形成断开所述局部互连的连续性的一个或多个介电插塞。
在一个实施例中，所述多个栅极边缘隔离结构的每个包括下方介电部分和所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。

Claims (25)

1.一种半导体结构，包括：
多个半导体鳍，所述多个半导体鳍被部署在衬底以上并且突出穿过沟槽隔离区域的最上方表面；
栅极结构，所述栅极结构被部署在所述多个半导体鳍之上，所述栅极结构限定所述多个半导体鳍的每个中的沟道区域；
源极和漏极区域，所述源极和漏极区域是在所述多个半导体鳍的每个半导体鳍的所述沟道区域的相对端上，在所述栅极结构的相对侧；以及
多个栅极边缘隔离结构，所述多个栅极边缘隔离结构的各个栅极边缘隔离结构与所述多个半导体鳍的各个半导体鳍交替，并且所述多个栅极边缘隔离结构的各个栅极边缘隔离结构被部署在所述沟槽隔离区域的所述最上方表面以下的对应凹陷中并在所述栅极结构的最上方表面以上延伸，并且将所述栅极结构的连续性断开成段。
2.根据权利要求1所述的半导体结构，还包括：
局部互连，所述局部互连被部署在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上，所述局部互连将所述栅极结构的一个或多个段进行电连接。
3.根据权利要求2所述的半导体结构，其中所述局部互连的连续性被一个或多个介电插塞所断开。
4.根据权利要求1所述的半导体结构，其中所述多个栅极边缘隔离结构的每个包括下方介电部分和在所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
5.根据权利要求4所述的半导体结构，其中所述下方介电部分包括氮化硅并且所述介电盖包括氧化铪。
6.根据权利要求5所述的半导体结构，其中所述多个栅极边缘隔离结构的每个还包括在所述下方介电部分的底部部分上的以及在所述下方介电部分的侧壁内的氧化硅的层，并且其中所述介电盖进一步在氧化硅的所述层上。
7.根据权利要求1所述的半导体结构，其中所述多个栅极边缘隔离结构的每个包括在所述栅极边缘隔离结构内居中的垂直接缝。
8.根据权利要求1所述的半导体结构，其中所述多个半导体鳍的第一和第二半导体鳍以第一留的间隔相邻，并且所述多个半导体鳍的第三半导体鳍以大于所述第一留的间隔的第二留的间隔与所述多个半导体鳍的所述第二半导体鳍相邻，并且其中在所述多个半导体鳍的所述第一和第二半导体鳍之间的所述多个栅极边缘隔离结构的第一栅极边缘隔离结构具有比在所述多个半导体鳍的所述第二和第三半导体鳍之间的所述多个栅极边缘隔离结构的第二栅极边缘隔离结构的对应宽度更窄的宽度。
9.根据权利要求8所述的半导体结构，其中所述多个栅极边缘隔离结构的所述第二栅极边缘隔离结构具有与所述多个栅极边缘隔离结构的所述第一栅极边缘隔离结构的总构成不同的总构成。
10.一种半导体结构，包括：
多个半导体鳍，所述多个半导体鳍被部署在衬底以上并且突出穿过沟槽隔离区域；
栅极结构，所述栅极结构被部署在所述多个半导体鳍之上，所述栅极结构限定所述多个半导体鳍的每个中的沟道区域；
源极和漏极区域，所述源极和漏极区域是在所述多个半导体鳍的每个半导体鳍的所述沟道区域的相对端上，在所述栅极结构的相对侧；以及
多个栅极边缘隔离结构，所述多个栅极边缘隔离结构的各个栅极边缘隔离结构是在所述沟槽隔离区域上并且与所述多个半导体鳍的各个半导体鳍交替，并且将所述栅极结构的连续性断开成段，并且所述多个栅极边缘隔离结构的每个包括下方介电部分和在所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
11.根据权利要求10所述的半导体结构，还包括：
局部互连，所述局部互连被部署在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上，所述局部互连将所述栅极结构的一个或多个段进行电连接。
12.根据权利要求11所述的半导体结构，其中所述局部互连的连续性被一个或多个介电插塞所断开。
13.根据权利要求10所述的半导体结构，其中所述下方介电部分包括氮化硅并且所述介电盖包括氧化铪。
14.根据权利要求13所述的半导体结构，其中所述多个栅极边缘隔离结构的每个还包括在所述下方介电部分的底部部分上的以及在所述下方介电部分的侧壁内的氧化硅的层，并且其中所述介电盖进一步在氧化硅的所述层上。
15.根据权利要求10所述的半导体结构，其中所述多个栅极边缘隔离结构的每个包括在所述栅极边缘隔离结构的所述下方介电部分内居中的垂直接缝。
16.根据权利要求10所述的半导体结构，其中所述多个半导体鳍的第一和第二半导体鳍以第一留的间隔相邻，并且所述多个半导体鳍的第三半导体鳍以大于所述第一留的间隔的第二留的间隔与所述多个半导体鳍的所述第二半导体鳍相邻，并且其中在所述多个半导体鳍的所述第一和第二半导体鳍之间的所述多个栅极边缘隔离结构的第一栅极边缘隔离结构具有比在所述多个半导体鳍的所述第二和第三半导体鳍之间的所述多个栅极边缘隔离结构的第二栅极边缘隔离结构的对应宽度更窄的宽度。
17.根据权利要求16所述的半导体结构，其中所述多个栅极边缘隔离结构的所述第二栅极边缘隔离结构具有与所述多个栅极边缘隔离结构的所述第一栅极边缘隔离结构的总构成不同的总构成。
18.一种制作半导体结构的方法，所述方法包括：
形成衬底以上的多个半导体鳍，所述多个半导体鳍的每个具有下方部分和上方部分；
形成横向邻近于所述多个半导体鳍的所述下方部分并且具有所述多个半导体鳍的所述上方部分以下的最上方表面的沟槽隔离区域；
形成邻近于多个半导体鳍的每个半导体鳍的所述上方部分的侧壁的牺牲的间隔物；
使所述牺牲的间隔物之间的所述沟槽隔离区域的暴露部分凹陷以形成所述沟槽隔离区域中的凹陷；
形成在所述牺牲的间隔物之间的以及在所述沟槽隔离区域的所述凹陷中的多个栅极边缘隔离结构；
移除所述牺牲的间隔物；以及
形成所述多个半导体鳍之上的栅极结构，其中所述多个栅极边缘隔离结构将所述栅极结构的连续性断开成段。
19.根据权利要求18所述的方法，还包括：
形成在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连，所述局部互连将所述栅极结构的一个或多个段进行电连接。
20.根据权利要求19所述的方法，还包括：
形成断开所述局部互连的连续性的一个或多个介电插塞。
21.根据权利要求18所述的方法，其中所述多个栅极边缘隔离结构的每个包括下方介电部分和在所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
22.一种制作半导体结构的方法，所述方法包括：
形成衬底以上的多个半导体鳍，所述多个半导体鳍的每个具有下方部分和上方部分；
形成在所述多个半导体鳍之上并与所述多个半导体鳍共形的沟槽隔离材料；
形成所述沟槽隔离材料的区域之间的多个栅极边缘隔离结构；
在形成所述多个栅极边缘隔离结构之后，使所述沟槽隔离材料凹陷以形成横向邻近于所述多个半导体鳍的所述下方部分并且具有所述多个半导体鳍的所述上方部分以下的最上方表面的沟槽隔离区域；以及
形成所述多个半导体鳍之上的栅极结构，其中所述多个栅极边缘隔离结构将所述栅极结构的连续性断开成段。
23.根据权利要求22所述的方法，还包括：
形成在所述栅极结构之上以及在所述多个栅极边缘隔离结构之上的局部互连，所述局部互连将所述栅极结构的一个或多个段进行电连接。
24.根据权利要求23所述的方法，还包括：
形成断开所述局部互连的连续性的一个或多个介电插塞。
25.根据权利要求22所述的方法，其中所述多个栅极边缘隔离结构的每个包括下方介电部分和在所述下方介电部分上并且与所述下方介电部分分开和不同的介电盖。
CN201680087349.0A 2016-07-01 2016-07-01 自-对准栅极边缘三栅极和finFET器件 Active CN109417094B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/040804 WO2018004680A1 (en) 2016-07-01 2016-07-01 Self-aligned gate edge trigate and finfet devices

Publications (2)

Publication Number Publication Date
CN109417094A true CN109417094A (zh) 2019-03-01
CN109417094B CN109417094B (zh) 2022-10-21

Family

ID=60786504

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680087349.0A Active CN109417094B (zh) 2016-07-01 2016-07-01 自-对准栅极边缘三栅极和finFET器件

Country Status (5)

Country Link
US (2) US11043492B2 (zh)
KR (1) KR102604564B1 (zh)
CN (1) CN109417094B (zh)
DE (1) DE112016007034T5 (zh)
WO (1) WO2018004680A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725232A (zh) * 2019-03-21 2020-09-29 爱思开海力士有限公司 半导体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US11056397B2 (en) 2017-09-26 2021-07-06 Intel Corporation Directional spacer removal for integrated circuit structures
US20190139830A1 (en) * 2017-11-03 2019-05-09 Globalfoundries Inc. Self-aligned gate isolation
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US11217582B2 (en) 2018-03-30 2022-01-04 Intel Corporation Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US11329138B2 (en) 2018-04-02 2022-05-10 Intel Corporation Self-aligned gate endcap (SAGE) architecture having endcap plugs
US10522546B2 (en) 2018-04-20 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd FinFET devices with dummy fins having multiple dielectric layers
US10629492B2 (en) * 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
US12057491B2 (en) * 2019-01-03 2024-08-06 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices above insulator substrates
US10825918B2 (en) 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11444171B2 (en) * 2019-03-06 2022-09-13 Intel Corporation Self-aligned gate endcap (SAGE) architecture having gate or contact plugs
US11011528B2 (en) 2019-05-08 2021-05-18 International Business Machines Corporation Asymmetric gate edge spacing for SRAM structures
US10832916B1 (en) 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement
CN113130483A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体结构
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11563000B2 (en) * 2020-03-25 2023-01-24 Intel Corporation Gate endcap architectures having relatively short vertical stack
US20220093590A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Selective growth self-aligned gate endcap (sage) architectures without fin end gap
KR20220147293A (ko) 2021-04-27 2022-11-03 삼성전자주식회사 반도체 장치
US20230187517A1 (en) * 2021-12-14 2023-06-15 Intel Corporation Integrated circuit structures having dielectric anchor void
US20230197826A1 (en) * 2021-12-21 2023-06-22 Christine RADLINGER Self-aligned gate endcap (sage) architectures with improved cap

Citations (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036347A1 (en) * 1998-10-28 2002-03-28 Theodore W Houston Local interconnect structures and methods
JP2003037194A (ja) * 2001-07-25 2003-02-07 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2003188376A (ja) * 2001-12-19 2003-07-04 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
CN1503364A (zh) * 2002-11-21 2004-06-09 ��ʽ���綫֥ 半导体器件及其制造方法
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
US20040214395A1 (en) * 2000-09-20 2004-10-28 Wang Chih Hsin Self aligned method of forming a semiconductor memory array of floating gate memory cells with control gate spacers
US20050056888A1 (en) * 2003-09-16 2005-03-17 Jae-Man Youn Double gate field effect transistor and method of manufacturing the same
CN1641846A (zh) * 2003-11-26 2005-07-20 国际商业机器公司 一种mosfet半导体及其制造方法
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
CN1720618A (zh) * 2002-12-06 2006-01-11 皇家飞利浦电子股份有限公司 在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离
US7115945B2 (en) * 2003-06-23 2006-10-03 Sharp Laboratories Of America, Inc. Strained silicon fin structure
CN1897231A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 半导体装置及其形成方法
CN1967812A (zh) * 2005-11-15 2007-05-23 国际商业机器公司 具有准自对准源极/漏极FinFET的半导体器件及其形成方法
CN101170126A (zh) * 2006-10-25 2008-04-30 国际商业机器公司 半导体结构及其制造方法
CN101295678A (zh) * 2007-04-25 2008-10-29 海力士半导体有限公司 制造快闪存储器件的方法
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
CN101771047A (zh) * 2008-12-26 2010-07-07 海力士半导体有限公司 具有鞍鳍晶体管的半导体器件及其制造方法
US20110024804A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration sige stressor
CN102047409A (zh) * 2008-06-02 2011-05-04 美光科技公司 提供电性隔离的方法及包含所述方法的半导体结构
US20110147812A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Polish to remove topography in sacrificial gate layer prior to gate patterning
CN102403234A (zh) * 2011-12-13 2012-04-04 复旦大学 利用自对准技术制备具有高k金属栅的鳍形场效应晶体管的方法
US20120299081A1 (en) * 2011-05-24 2012-11-29 Nam-Jae Lee Nonvolatile memory device and method for fabricating the same
CN102983163A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 低源漏接触电阻MOSFETs及其制造方法
US20130092989A1 (en) * 2011-10-13 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded Transistor
CN103137624A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 高栅极密度器件和方法
US20130175584A1 (en) * 2012-01-09 2013-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the Methods for Forming the Same
US20130193548A1 (en) * 2012-01-30 2013-08-01 SK Hynix Inc. Semiconductor devices having a trench isolation layer and methods of fabricating the same
US8709953B2 (en) * 2011-10-27 2014-04-29 Applied Materials, Inc. Pulsed plasma with low wafer temperature for ultra thin layer etches
CN103946971A (zh) * 2011-11-14 2014-07-23 超威半导体公司 用于形成自对准触点和局部互连的方法
CN104025261A (zh) * 2011-11-04 2014-09-03 英特尔公司 形成自对准帽的方法和设备
CN104037088A (zh) * 2014-06-19 2014-09-10 上海华力微电子有限公司 鳍式场效应晶体管的制造方法
US20150041950A1 (en) * 2013-08-12 2015-02-12 International Business Machines Corporation Conductor with sub-lithographic self-aligned 3d confinement
US20150061040A1 (en) * 2013-01-07 2015-03-05 International Business Machines Corporation Self-aligned dielectric isolation for finfet devices
US20150076608A1 (en) * 2013-09-18 2015-03-19 International Business Machines Corporation Dual epitaxy region integration
CN104681615A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
US9054178B2 (en) * 2009-12-30 2015-06-09 Intel Corporation Self-aligned contacts
US9054172B2 (en) * 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US20150270222A1 (en) * 2014-03-24 2015-09-24 International Business Machines Corporation Oxide mediated epitaxial nickel disilicide alloy contact formation
WO2015147855A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US20150294912A1 (en) * 2013-11-13 2015-10-15 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on finfet semiconductor devices and the resulting devices
CN104992979A (zh) * 2009-12-23 2015-10-21 英特尔公司 具有自对准外延源和漏的多栅半导体器件
CN105047710A (zh) * 2014-04-25 2015-11-11 台湾积体电路制造股份有限公司 用于finfet器件的结构和方法
US20160056181A1 (en) * 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9583626B2 (en) * 2015-04-29 2017-02-28 International Business Machines Corporation Silicon germanium alloy fins with reduced defects
US9773786B2 (en) * 2015-04-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
KR102399027B1 (ko) * 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
TWI647764B (zh) * 2015-07-01 2019-01-11 聯華電子股份有限公司 半導體元件及其製作方法
KR20170015705A (ko) * 2015-07-30 2017-02-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9680017B2 (en) * 2015-09-16 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin FET and manufacturing method thereof
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US10090205B2 (en) * 2016-02-08 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US11217582B2 (en) * 2018-03-30 2022-01-04 Intel Corporation Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US10600695B2 (en) * 2018-05-22 2020-03-24 International Business Machines Corporation Channel strain formation in vertical transport FETS with dummy stressor materials

Patent Citations (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036347A1 (en) * 1998-10-28 2002-03-28 Theodore W Houston Local interconnect structures and methods
US20040214395A1 (en) * 2000-09-20 2004-10-28 Wang Chih Hsin Self aligned method of forming a semiconductor memory array of floating gate memory cells with control gate spacers
JP2003037194A (ja) * 2001-07-25 2003-02-07 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2003188376A (ja) * 2001-12-19 2003-07-04 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
CN1503364A (zh) * 2002-11-21 2004-06-09 ��ʽ���綫֥ 半导体器件及其制造方法
CN1720618A (zh) * 2002-12-06 2006-01-11 皇家飞利浦电子股份有限公司 在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
US7115945B2 (en) * 2003-06-23 2006-10-03 Sharp Laboratories Of America, Inc. Strained silicon fin structure
US20050056888A1 (en) * 2003-09-16 2005-03-17 Jae-Man Youn Double gate field effect transistor and method of manufacturing the same
CN1641846A (zh) * 2003-11-26 2005-07-20 国际商业机器公司 一种mosfet半导体及其制造方法
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
CN1897231A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 半导体装置及其形成方法
CN1967812A (zh) * 2005-11-15 2007-05-23 国际商业机器公司 具有准自对准源极/漏极FinFET的半导体器件及其形成方法
CN101170126A (zh) * 2006-10-25 2008-04-30 国际商业机器公司 半导体结构及其制造方法
CN101295678A (zh) * 2007-04-25 2008-10-29 海力士半导体有限公司 制造快闪存储器件的方法
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
CN102047409A (zh) * 2008-06-02 2011-05-04 美光科技公司 提供电性隔离的方法及包含所述方法的半导体结构
CN101771047A (zh) * 2008-12-26 2010-07-07 海力士半导体有限公司 具有鞍鳍晶体管的半导体器件及其制造方法
US20110024804A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration sige stressor
US20110147812A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Polish to remove topography in sacrificial gate layer prior to gate patterning
CN104992979A (zh) * 2009-12-23 2015-10-21 英特尔公司 具有自对准外延源和漏的多栅半导体器件
US9054178B2 (en) * 2009-12-30 2015-06-09 Intel Corporation Self-aligned contacts
US20120299081A1 (en) * 2011-05-24 2012-11-29 Nam-Jae Lee Nonvolatile memory device and method for fabricating the same
CN102983163A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 低源漏接触电阻MOSFETs及其制造方法
US20150021677A1 (en) * 2011-10-13 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded Transistor
US20130092989A1 (en) * 2011-10-13 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded Transistor
US8709953B2 (en) * 2011-10-27 2014-04-29 Applied Materials, Inc. Pulsed plasma with low wafer temperature for ultra thin layer etches
CN104025261A (zh) * 2011-11-04 2014-09-03 英特尔公司 形成自对准帽的方法和设备
CN103946971A (zh) * 2011-11-14 2014-07-23 超威半导体公司 用于形成自对准触点和局部互连的方法
CN103137624A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 高栅极密度器件和方法
CN102403234A (zh) * 2011-12-13 2012-04-04 复旦大学 利用自对准技术制备具有高k金属栅的鳍形场效应晶体管的方法
US20130175584A1 (en) * 2012-01-09 2013-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the Methods for Forming the Same
US20130193548A1 (en) * 2012-01-30 2013-08-01 SK Hynix Inc. Semiconductor devices having a trench isolation layer and methods of fabricating the same
US9054172B2 (en) * 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
US20150061040A1 (en) * 2013-01-07 2015-03-05 International Business Machines Corporation Self-aligned dielectric isolation for finfet devices
US20150041950A1 (en) * 2013-08-12 2015-02-12 International Business Machines Corporation Conductor with sub-lithographic self-aligned 3d confinement
US20150076608A1 (en) * 2013-09-18 2015-03-19 International Business Machines Corporation Dual epitaxy region integration
US20150294912A1 (en) * 2013-11-13 2015-10-15 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on finfet semiconductor devices and the resulting devices
CN104681615A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US20150270222A1 (en) * 2014-03-24 2015-09-24 International Business Machines Corporation Oxide mediated epitaxial nickel disilicide alloy contact formation
WO2015147855A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
CN105047710A (zh) * 2014-04-25 2015-11-11 台湾积体电路制造股份有限公司 用于finfet器件的结构和方法
CN104037088A (zh) * 2014-06-19 2014-09-10 上海华力微电子有限公司 鳍式场效应晶体管的制造方法
US20160056181A1 (en) * 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725232A (zh) * 2019-03-21 2020-09-29 爱思开海力士有限公司 半导体装置
CN111725232B (zh) * 2019-03-21 2023-12-26 爱思开海力士有限公司 半导体装置

Also Published As

Publication number Publication date
CN109417094B (zh) 2022-10-21
WO2018004680A1 (en) 2018-01-04
DE112016007034T5 (de) 2019-03-21
US20210249411A1 (en) 2021-08-12
KR20190015270A (ko) 2019-02-13
US11581315B2 (en) 2023-02-14
KR102604564B1 (ko) 2023-11-22
US11043492B2 (en) 2021-06-22
US20190139957A1 (en) 2019-05-09

Similar Documents

Publication Publication Date Title
US11581315B2 (en) Self-aligned gate edge trigate and finFET devices
US11522072B2 (en) Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
US10790354B2 (en) Self-aligned gate edge and local interconnect
TWI797169B (zh) 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法
US20240243203A1 (en) Self-aligned gate endcap (sage) architectures with gate-all-around devices
US11276691B2 (en) Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US10950606B2 (en) Dual fin endcap for self-aligned gate edge (SAGE) architectures
US10892261B2 (en) Metal resistor and self-aligned gate edge (SAGE) architecture having a metal resistor
TWI842821B (zh) 具有局部互連體的自對準閘極端帽（ｓａｇｅ）架構
EP3550602A1 (en) Self-aligned gate endcap (sage) architecture having endcap plugs
KR102101763B1 (ko) Cmos 호환가능 폴리사이드 퓨즈 구조체와 그 제조 방법
TWI770233B (zh) 積體電路結構、設計其佈局的方法及用於單元佈局設計的庫
US11715737B2 (en) Metal fuse and self-aligned gate edge (SAGE) architecture having a metal fuse
US11688792B2 (en) Dual self-aligned gate endcap (SAGE) architectures
TWI778209B (zh) 使用模板之鰭塑形及由其所產生的積體電路結構
TW202345340A (zh) 具有磊晶源極或汲極區橫向隔離之環繞式閘極積體電路結構
TW202226598A (zh) 具有鍺擴散奈米帶通道結構的環繞式閘極積體電路結構
TW202341416A (zh) 具有座落在介電偽鰭部上的金屬閘極插塞之積體電路結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant