DE112013004102B4 - Halbleiterbauelement - Google Patents

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Abstract

Es wird ein Halbleiterbauelement bereitgestellt, bei dem die Chipgröße reduziert ist, während das Potential auf den Dummy-Wortleitungen festliegt. Das Halbleiterbauelement enthält Folgendes: ein Speicherzellen-Array mit mehreren Speicherzellen, mehreren Wortleitungen zum Steuern von Speicheroperationen der mehreren Speicherzellen und mehreren Dummy-Wortleitungen, die nicht zu den Speicheroperationen der mehreren Speicherzellen beitragen, und einen Schutzring, der um das Speicherzellen-Array herum vorgesehen ist. Die mehreren Dummy-Wortleitungen sind elektrisch auf den Schutzring festgelegt.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein ein Halbleiterbauelement und insbesondere ein Halbleiterbauelement, das mit eingebetteten Wortleitungen versehen ist.
  • Allgemeiner Stand der Technik
  • Es besteht ständig ein Bedarf hinsichtlich der Reduzierung der Chipgröße von Halbleiterbauelementen, wobei ein typisches Beispiel hierfür ein DRAM (Dynamic Random Access Memory) ist. Zum Reduzieren der Chipgröße werden manchmal Transistoren vom Typ mit eingebetteter Gate-Elektrode verwendet, wobei die Gate-Elektroden in die Oberflächenschicht eines Halbleitersubstrats eingebettet sind, die als Wahltransistoren verwendet werden, die eine Speicherzelle bilden. Die Gate-Elektrode eines derartigen Transistors vom Typ mit eingebetteter Gate-Elektrode ist als eine Wortleitung angeordnet, die zum Wählen einer Speicherzelle verwendet wird.
  • Um die Prozessbedingungen innerhalb eines Speicherzellen-Arrays aufrechtzuerhalten, werden manchmal auch Dummy-Wortleitungen zusätzlich zu den Wortleitungen bereitgestellt, die tatsächlich zum Steuern der Speicherzellen verwendet werden. Durch das Bereitstellen von Dummy-Wortleitungen in festen Intervallen wird die Dichte von Wortleitungen konstant gehalten.
  • Außerdem wird manchmal an der Peripherie des Speicherzellen-Arrays ein Schutzring vorgesehen, um das Speicherzellen-Array vor externem Rauschen zu schützen.
  • Hierzu offenbart die JP 2008-235296 A eine Technik, bei der ein dreidimensionaler Schutzring vorgesehen wird, um Rauschen zu blockieren, das sich zu den Schaltungen auf dem Halbleitersubstrat ausbreitet. Außerdem offenbart die JP 08-306911 A einen Leistungs-MOSFET, bei dem die Durchschlagspannung erhöht wird, indem mehrere Schutzringgebiete vorgesehen werden. Zudem offenbart die JP 11-017018 A eine mit einem Schutzring ausgestattete Sicherungseinrichtung. Die KR 10 2009 0 065 943 A offenbart ein Halbleiter-Speicherbauteil mit verringerter belegter Fläche des Halbleiter-Speicherbauteils, da eine separate Stromversorgungsleitung zum Anlegen der Vorspannung für den Schutzring nicht erforderlich ist. Die JP 09-64310 A spricht das Problem an, optimalen Datenzugriff bei verringerter Verarbeitungslast und verbesserter Antwortzeit zu erreichen. Die US 2012/0 043 642 A1 offenbart eine Halbleitervorichtung mit einer ersten Signalleitung, einer ersten Dummy-Leitung und einer zweiten Dummy-Leitung.
  • Aufgaben der Erfindung
  • Wie vorstehend erörtert, ist ein Speicherzellen-Array manchmal mit Dummy-Wortleitungen ausgestattet. Es reicht nicht aus, dass diese Dummy-Wortleitungen einfach innerhalb des Speicherzellen-Arrays vorgesehen sind, und unter dem Gesichtspunkt der Schaltungsstabilität und der Beständigkeit gegenüber Rauschen sind sie bevorzugt auf einem konstanten elektrischen Potential festgelegt.
  • Folglich haben sich die Erfinder bei Betrachtung des Layouts, wenn Dummy-Wortleitungen an das Speicherzellen-Array verdrahtet sind, das Bündeln der Dummy-Wortleitungen in einer Poly-/Metallverdrahtungsschicht in einem Grenzgebiet zwischen dem Speicherzellen-Array und einem Teilwort-Treiber bei dem Speicherzellen-Array ausgedacht.
  • 2 ist eine Zeichnung, die ein Beispiel des Layouts eines Halbleiterbauelements veranschaulicht. 2 veranschaulicht ein Verdrahtungsdiagramm, bei dem Dummy-Wortleitungen in einem Dummy-Wortleitungs-Verbindungsgebiet 12 gebündelt sind, das ein Grenzgebiet zwischen einem Speicherzellen-Array 10 und einem Teilwort-Treiber 11 ist. Ein Speicherzellengebiet 13, das aus mehreren Speicherzellen besteht, ist in dem in 2 gezeigten Speicherzellen-Array 10 enthalten. Das Speicherzellengebiet 13 und der Teilwort-Treiber 11 sind mit Hilfe mehrerer eingebetteter Wortleitungen 14 verbunden. Beispielsweise sind eine eingebettete Wortleitung 14 (eine Gate-Elektrode eines Transistors vom eingebetteten Typ) und eine Metallverdrahtungsleitung 15 mit Hilfe eines Kontakts 16 verbunden.
  • Andererseits ist eine Dummy-Wortleitung 17 mit Hilfe einer Metallverdrahtungsleitung 15a und Kontakten 16a und 16b an eine Poly-/Metallverdrahtungsschicht 18 angeschlossen. Es sei angemerkt, dass in 2 die Dummy-Wortleitungen 17 in Intervallen von 5 eingebetteten Wortleitungen 14 vorgesehen sind.
  • Um die Dummy-Wortleitungen 17 auf diese Weise in einem Grenzgebiet zwischen dem Speicherzellen-Array 10 und dem Teilwort-Treiber 11 zu bündeln, ist es erforderlich, ein Dummy-Wortleitungs-Verbindungsgebiet 12 vorzusehen, das ursprünglich nicht erforderlich gewesen wäre. Infolgedessen ist das Grenzgebiet zwischen dem Speicherzellen-Array 10 und dem Teilwort-Treiber 11 vergrößert, was dem Wunsch nach einer Reduzierung der Chipgröße des Halbleiterbauelements entgegensteht. Ein Halbleiterbauelement, bei dem die Chipgröße reduziert ist, während gleichzeitig das elektrische Potential der Dummy-Wortleitungen festgelegt ist, ist somit wünschenswert.
  • Möglichkeiten zur Lösung der Aufgaben
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterbauelement zur Verfügung gestellt, das Folgendes umfasst: ein Speicherzellen-Array mit mehreren Speicherzellen, mehreren Wortleitungen, die Speicheroperationen der oben erwähnten mehreren Speicherzellen steuern, und mehreren Dummy-Wortleitungen, die nicht zu den Speicheroperationen der oben erwähnten mehreren Speicherzellen beitragen, und einen Schutzring, der um das oben erwähnte Speicherzellen-Array herum gebildet ist, wobei die oben erwähnten mehreren Dummy-Wortleitungen elektrisch auf dem oben erwähnten Schutzring befestigt sind.
  • Vorteile der Erfindung
  • Gemäß dem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterbauelement bereitgestellt, bei dem die Chipgröße reduziert ist, während gleichzeitig das elektrische Potential der Dummy-Wortleitungen festgelegt ist.
  • Kurze Erläuterung der Zeichnungen
  • 1 ist eine Darstellung, die zur Erläuterung einer möglichen Ausführungsform dient.
  • 2 ist eine Darstellung, die ein Beispiel des Layouts eines Halbleiterbauelements veranschaulicht.
  • 3 ist eine Darstellung, die ein Beispiel der Gesamtkonfiguration eines Halbleiterbauelements 1 gemäß einer ersten Ausführungsform veranschaulicht.
  • 4 ist eine Darstellung, die ein Beispiel des Layouts des in 3 dargestellten Speicherzellen-Array-Gebiets 31 veranschaulicht.
  • 5 ist eine Vergrößerung des in 4 durch gestrichelte Linien umschlossenen Gebiets.
  • 6 ist eine Vergrößerung des in 5 durch gestrichelte Linien umschlossenen Gebiets.
  • 7 ist eine Darstellung, die ein Beispiel eines Schnitts durch A-A in 6 veranschaulicht.
  • 8 ist eine Darstellung, die ein Beispiel eines Schnitts durch B-B in 6 veranschaulicht.
  • 9 ist eine Darstellung, die ein Beispiel eines Schnitts durch A-A in 6 veranschaulicht.
  • 10 ist eine Darstellung, die ein Beispiel eines Schnitts durch B-B in 6 veranschaulicht.
  • Arten zur Realisierung der Erfindung
  • Zunächst wird eine mögliche Ausführungsform der Erfindung schematisch unter Bezugnahme auf 1 beschrieben. Es sei angemerkt, dass die in dieser Darstellung eingefügten Bezugszeichen der Zweckmäßigkeit halber bei jedem Element vorgesehen sind und als Beispiele zur Verbesserung des Verständnisses dienen, wobei die vorliegende Erfindung nicht auf die in den Darstellungen gezeigten Ausführungsformen beschränkt sein soll.
  • Wie vorstehend erörtert, muss das elektrische Potential der Dummy-Wortleitungen innerhalb eines Speicherzellen-Arrays festliegen. Hier führt das Bündeln der Dummy-Wortleitungen in einem Grenzgebiet zwischen einem Speicherzellen-Array und einem Teilwort-Treiber zu einer Vergrößerung der Chipgröße des Halbleiterbauelements. Ein Halbleiterbauelement, bei dem die Chipgröße reduziert ist, während gleichzeitig das elektrische Potential der Dummy-Wortleitungen festgelegt ist, ist somit wünschenswert.
  • Folglich wird das in 1 dargestellte Halbleiterbauelement als ein Beispiel angeführt. Das in 1 dargestellte Halbleiterbauelement umfasst ein Speicherzellen-Array 100 mit mehreren Speicherzellen, mehreren Wortleitungen, die Speicheroperationen der mehreren Speicherzellen steuern, und mehreren Dummy-Wortleitungen, die nicht zu den Speicheroperationen der mehreren Speicherzellen beitragen, und einen Schutzring 200, der um das Speicherzellen-Array 100 herum vorgesehen ist, wobei die mehreren Dummy-Wortleitungen elektrisch auf den Schutzring 200 festgelegt sind.
  • Mit anderen Worten, durch Verbinden der Dummy-Wortleitungen und des Schutzrings 200 wird bewirkt, dass das elektrische Potential der Dummy-Wortleitungen das gleiche ist wie das elektrische Potential des Schutzrings 200. Infolgedessen sind Verdrahtungsleitungen, die ein elektrisches Potential an die Dummy-Wortleitungen liefern, im Grenzgebiet zwischen dem Speicherzellen-Array 100 und dem Teilwort-Treiber (der in 1 nicht gezeigt ist) nicht erforderlich, und dies trägt zum Reduzieren der Chipgröße des Halbleiterbauelements bei, indem der Flächeninhalt der Grenzsektion reduziert wird.
  • Es sei angemerkt, dass der das Speicherzellen-Array 100 umgebende Schutzring 200 eine Bedingung beinhaltet, bei der der Schutzring 200 das Speicherzellen-Array 100 umschließt (die in 1 dargestellte Bedingung), und eine Bedingung, bei der ein Abschnitt des Speicherzellen-Arrays 100 mit einem Abschnitt außerhalb des Schutzrings 200 in Kontakt steht (eine Bedingung, in der Teil des Schutzrings 200 fehlt).
  • Zudem sind die folgenden Ausgestaltungen möglich.
  • Ausgestaltung 1: Diese stimmt überein mit dem Halbleiterbauelement gemäß dem oben erwähnten ersten Aspekt.
  • Ausgestaltung 2: Die oben erwähnten mehreren Wortleitungen und die oben erwähnten mehreren Dummy-Wortleitungen sind bevorzugt als Gate-Elektroden von auf einem Halbleitersubstrat ausgebildeten Transistoren vom Typ mit eingebetteter Gateelektrode angeordnet.
  • Ausgestaltung 3: Der oben erwähnte Schutzring wird bevorzugt mit Hilfe einer Diffusionsschicht gebildet, die das oben erwähnte Speicherzellen-Array umgibt.
  • Ausgestaltung 4: Der oben erwähnte Schutzring ist bevorzugt ein Verdrahtungsleitungsschutzring, bei dem die Peripherie des oben erwähnten Speicherzellen-Arrays von einer Metallverdrahtungsleitung umgeben ist.
  • Spezifische Ausführungsformen werden nun unter Bezugnahme auf die Figuren ausführlicher beschrieben.
  • Erste Ausführungsform
  • Eine erste Ausführungsform wird unter Bezugnahme auf die Zeichnungen ausführlicher beschrieben.
  • Ein Halbleiterbauelement wird zuerst schematisch beschrieben.
  • 3 ist eine Darstellung, die ein Beispiel der Gesamtkonfiguration eines Halbleiterbauelements 1 gemäß dieser Ausführungsform veranschaulicht. Das Halbleiterbauelement 1 ist mit Anschlüssen versehen, wie etwa Befehlsanschlüssen (/RAS, /CAS, /WE), einem Rücksetzanschluss (/RST), Adressanschlüssen ADD, Stromversorgungsanschlüssen (VDD, VSS), Taktanschlüssen (CK, /CK) und Datenanschlüssen DQ.
  • Das in 3 dargestellte Halbleiterbauelement 1 besteht aus einer internen Stromversorgungsgenerierungsschaltung 21, einer Takteingangsschaltung 22, einer DLL-Schaltung 23, einer Befehlseingangsschaltung 24, einer Befehlsdecodierschaltung 25, einer Adresseingangsschaltung 26, einer Adresszwischenspeicherschaltung 27, einer FIFO-Schaltung 28, einem Eingangs-/Ausgangspuffer 29 und einem Arraygebiet 30.
  • Die interne Stromversorgungsgenerierungsschaltung 21 generiert eine Spannung zur Verwendung im Halbleiterbauelement 1.
  • Die Takteingangsschaltung 22 empfängt einen Differenztakt (CK, /CK) und gibt einen einphasigen Takt CLKIN aus.
  • Die DLL-Schaltung 23 generiert einen internen Takt LCLK durch Verzögern des einphasigen Takts CLKIN.
  • Befehle für das Halbleiterbauelement 1 werden durch die Befehlseingangsschaltung 24 über die Befehlsanschlüsse empfangen. Insbesondere werden Befehle eingegeben, die beispielsweise aus einem Zeilenadressimpulssignal /RAS, einem Spaltenadressimpulssignal /CAS und einem Schreibaktivierungssignal /WE bestehen. Befehle, die aus diesen Signalen bestehen, werden durch die Befehlsdecodierschaltung 25 decodiert, wobei das Ergebnis des Decodierens zum Arraygebiet 30 ausgegeben wird.
  • Von außerhalb ausgegebene Adresssignale werden von der Adresseingangsschaltung 26 empfangen und durch die Adresszwischenspeicherschaltung 27 zwischengespeichert. Adresssignale werden an einen Spaltendecodierer 32 und einen Zeilendecodierer 33 innerhalb des Arraygebiets 30 geliefert.
  • Das Arraygebiet 30 enthält ein Speicherzellenarraygebiet 31, den Spaltendecodierer 32 und den Zeilendecodierer 33. Das Speicherzellenarraygebiet 31 enthält mehrere in einer Matrix angeordnete Speicherzellen-Arrays. Der Spaltendecodierer 32 decodiert eine Spaltenadresse von dem Adresssignal und wählt eine Bitleitung der Speicherzelle aus, auf die zugegriffen werden soll. Der Zeilendecodierer 33 decodiert eine Zeilenadresse aus dem Adresssignal und wählt eine Wortleitung aus.
  • Während einer Datenleseoperation werden Lesedaten, die aus der gewählten Speicherzelle gelesen worden sind, über die FIFO-Schaltung 28 und den Eingangs-/Ausgangspuffer 29 aus den Datenanschlüssen DQ ausgegeben. Während einer Datenschreiboperation werden Schreibdaten, die in die Datenanschlüsse DQ eingegeben worden sind, über den Eingangs-/Ausgangspuffer 29 und die FIFO-Schaltung 28 in die gewählte Speicherzelle geschrieben.
  • Nun wird das Speicherzellenarraygebiet 31 beschrieben. Das Speicherzellenarraygebiet 31 enthält mehrere Speicherzellen-Arrays und den Speicherzellen-Arrays entsprechende Teilwort-Treiber.
  • 4 ist eine Darstellung, die ein Beispiel des Layouts des Speicherzellenarraygebiets 31 veranschaulicht. Ein Speicherzellen-Array besteht aus einer vorgeschriebenen Mehrzahl von Speicherzellen, die zusammen gruppiert sind, wobei ein Teilwort-Treiber entsprechend jedem Speicherzellen-Array angeschlossen ist.
  • 5 ist eine Vergrößerung des in 4 durch die gepunkteten Linien eingeschlossenen Gebiets. Wie in 5 dargestellt, enthält ein Speicherzellen-Array 40 mehrere eingebettete Wortleitungen (eingebettete Teilwort-Leitungen). Jede eingebettete Wortleitung ist an Teilwort-Treiber 41 und 42 bei dem Speicherzellen-Array 40 angeschlossen. Weiterhin sind Dummy-Wortleitungen in festen Intervallen in das Speicherzellen-Array 40 verdrahtet. In 5 sind Dummy-Wortleitungen in einem Verhältnis von einer Dummy-Wortleitung zu fünf eingebetteten Wortleitungen vorgesehen. Es sei angemerkt, dass das Speicherzellen-Array 40 auch mehrere Bitleitungen enthält, doch wurden diese in 5 weggelassen.
  • Das Speicherzellen-Array 40 ist von einem Schutzring 43 umgeben.
  • 6 ist eine Vergrößerung des durch die gepunkteten Linien in 5 eingeschlossenen Gebiets. Die in 6 dargestellte eingebettete Wortleitung 44 ist mit Hilfe eines Kontakts 45 an eine Metallverdrahtungsleitung 46 angeschlossen. Andererseits ist die Dummy-Wortleitung 47 mit Hilfe eines Kontakts 48 an den Schutzring 43 angeschlossen.
  • 7 ist eine Darstellung, die ein Beispiel eines Schnitts durch A-A in 6 darstellt. In 7 ist eine P-Mulde 51 in der Oberfläche eines Halbleitersubstrats 50 ausgebildet und eine N-Diffusionsschicht 52 ist darauf laminiert. Der Schutzring 43 (Diffusionsschichtschutzring) ist mit Hilfe der P-Mulde 51 und der N-Diffusionsschicht 52 konfiguriert. Weiter ist der Schutzring 43 mit Hilfe einer STI (Shallow Trench Isolation – flache Grabenisolation) 53 abgegrenzt. Weiterhin ist eine Transistor-Gate-Elektrode als eine eingebettete Wortleitung 44 in der P-Mulde 51 und der STI 53 angeordnet. Die eingebettete Wortleitung 44 ist mit Hilfe des Kontakts 45 an die Metallverdrahtungsleitung 46 angeschlossen.
  • 8 ist eine Darstellung, die ein Beispiel eines Schnitts durch B-B in 6 veranschaulicht. Im Gegensatz zu 7 ist in 8 die Dummy-Wortleitung 47 mit Hilfe des Kontakts 48 an die P-Mulde 51 des Schutzrings 43 angeschlossen. Das elektrische Potential der an die P-Mulde 51 angeschlossenen Dummy-Wortleitung 47 ist somit auf das elektrische Potential der P-Mulde 51 festgelegt. Auf diese Weise kann durch das Anschließen einer Dummy-Wortleitung an einen Schutzring 43 (Diffusionsschichtschutzring), der an der Peripherie des Speicherzellen-Arrays angeordnet ist, über einen Kontakt 48 das elektrische Potential der Dummy-Wortleitung festgelegt werden.
  • Infolgedessen wird das Gebiet, das erforderlich ist, wenn Dummy-Wortleitungen in einem Grenzgebiet zwischen dem Speicherzellen-Array und dem Teilwort-Treiber gebündelt werden, nicht länger erforderlich (das Dummy-Wortleitungs-Verbindungsgebiet 12 in 2 ist nicht erforderlich). Durch Reduzieren des Flächeninhalts des Grenzgebiets zwischen dem Speicherzellen-Array und dem Teilwort-Treiber kann die Chipgröße des Halbleiterbauelements 1 reduziert werden.
  • Zweite Ausführungsform
  • Als nächstes wird eine zweite Ausführungsform unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Zwischen der Gesamtkonfiguration und dem gleichen Halbleiterbauelement 2 gemäß der vorliegenden Ausführungsform und dem Halbleiterbauelement 1 bestehen keine Unterschiede, so dass eine Beschreibung von 3 bis 6 betreffend das Halbleiterbauelement 2 entfällt. Der Punkt des Unterschieds zwischen dem Halbleiterbauelement 1 und dem Halbleiterbauelement 2 liegt in der Tatsache, dass der Schutzring, statt dass der Schutzring 43 unter Verwendung eines Diffusionsschichtschutzrings implementiert wird, unter Verwendung eines Verdrahtungsleitungsschutzrings implementiert wird, bei dem die Peripherie des Speicherzellen-Arrays von einer Metallverdrahtungsleitung umgeben ist.
  • 9 ist eine Darstellung, die ein Beispiel eines Schnitts durch A-A in 6 veranschaulicht. 10 ist eine Darstellung, die ein Beispiel eines Schnitts durch B-B in 6 veranschaulicht. In 9 und 10 sind vorhandene Elemente, die die gleichen sind wie in 7 und 8, mit den gleichen Bezugszeichen versehen, und eine Beschreibung davon entfällt.
  • Wie in 10 dargestellt, kann, falls ein Verdrahtungsleitungsschutzring als der Schutzring 43 verwendet wird, das elektrische Potential der Dummy-Wortleitung 47 festgelegt werden, indem die Dummy-Wortleitung 47 mit Hilfe eines Kontakts 48 an den Schutzring 43 (Verdrahtungsleitungsschutzring) angeschlossen wird. Es sei angemerkt, dass die eingebettete Wortleitung 44 mit Hilfe eines Kontakts 45 auf die gleiche Weise wie in 7 an die Metallverdrahtungsleitung 46 angeschlossen ist.
  • Infolgedessen kann durch Reduzieren des Flächeninhalts des Grenzgebiets zwischen dem Speicherzellen-Array und dem Teilwort-Treiber die Chipgröße des Halbleiterbauelements 2 reduziert werden.
  • Innerhalb des Rahmens der gesamten Offenbarung der vorliegenden Erfindung (einschließlich des Schutzbereichs der Ansprüche) und auf der Basis ihrer grundlegenden technischen Konzepte können Modifikationen und Abänderungen hinsichtlich der Arten der Ausführung der Erfindung und der Ausführungsformen davon vorgenommen werden. Zudem sind verschiedene Kombinationen von oder Auswahlmöglichkeiten aus den verschiedenen offenbarten Elementen (einschließlich beispielsweise jedem Element jedes Anspruchs, jedem Element jeder Ausführungsform und jedem Element jeder Zeichnung) innerhalb des Rahmens des Schutzbereichs der Ansprüche in der vorliegenden Erfindung möglich. Mit anderen Worten, es ist selbstverständlich, dass die vorliegende Erfindung verschiedene Variationen und Modifikationen enthält, zu denen der Fachmann gemäß der ganzen Offenbarung und den technischen Konzepten darin einschließlich des Schutzbereichs der Ansprüche gelangen könnte. Insbesondere sollten bezüglich Bereichen von Zahlenwerten, die hierin dargelegt werden, willkürliche Zahlenwerte oder Teilbereiche, die in den Bereichen enthalten sind, so ausgelegt werden, dass sie spezifisch dargelegt sind, selbst wenn sie nicht anderweitig dargelegt sind.
  • Bezugszeichenliste
    • 1, 2
    Halbleiterbauelement
    10, 40, 100
    Speicherzellen-Array
    11, 41, 42
    Teilwort-Treiber
    12
    Dummy-Wortleitungs-Verbindungsgebiet
    13
    Speicherzellengebiet
    14, 44
    eingebettete Wortleitung
    15, 15a, 46
    Metallverdrahtungsleitung
    16, 16a, 16b, 45, 48
    Kontakt
    17, 47
    Dummy-Wortleitung
    18
    Poly-/Metallverdrahtungsschicht
    21
    Interne Stromversorgungsgenerierungsschaltung
    22
    Takteingangsschaltung
    23
    DLL-Schaltung
    24
    Befehlseingangsschaltung
    25
    Befehlsdecodierschaltung
    26
    Adresseingangsschaltung
    27
    Adresszwischenspeicherschaltung
    28
    FIFO-Schaltung
    29
    Eingangs-/Ausgangspuffer
    30
    Arraygebiet
    31
    Speicherzellenarraygebiet
    32
    Spaltendecodierer
    33
    Zeilendecodierer
    43, 200
    Schutzring
    50
    Halbleitersubstrat
    51
    P-Mulde
    52
    N-Diffusionsschicht
    53
    STI

Claims (4)

  1. Halbleiterbauelement, das Folgendes umfasst: ein Speicherzellen-Array (10, 40, 100) mit mehreren Speicherzellen, mehreren Wortleitungen (14, 44), die Speicheroperationen der oben erwähnten mehreren Speicherzellen steuern, und mehreren Dummy-Wortleitungen (17, 47), die nicht zu den Speicheroperationen der oben erwähnten mehreren Speicherzellen beitragen; und einen Schutzring (43, 200), der um das oben erwähnte Speicherzellenarray herum vorgesehen ist, wobei die oben erwähnten mehreren Dummy-Wortleitungen (17, 47) elektrisch auf dem oben erwähnten Schutzring befestigt sind.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die oben erwähnten mehreren Wortleitungen (14, 44) und die oben erwähnten mehreren Dummy-Wortleitungen (17, 47) als Gateelektroden von auf einem Halbleitersubstrat (50) ausgebildeten Transistoren vom Typ mit eingebetteter Gate-Elektrode angeordnet sind.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der oben erwähnte Schutzring (43, 200) mit Hilfe einer Diffusionsschicht gebildet wird, die das oben erwähnte Speicherzellen-Array (10, 40, 100) umgibt.
  4. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der oben erwähnte Schutzring (43, 200) ein Verdrahtungsleitungsschutzring ist, bei dem die Peripherie des oben erwähnten Speicherzellen-Arrays (10, 40, 100) von einer Metallverdrahtungsleitung (15, 15a, 46) umgeben ist.
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