DE112004002389B4

DE112004002389B4 - Geschwindigkeitsüberwachung einer eingehenden seriellen Synchronisierungssequenz

Info

Publication number: DE112004002389B4
Application number: DE112004002389T
Authority: DE
Inventors: Vincent E. von Calif. Bokern; Serge Calif. Bedwani
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-12-30
Filing date: 2004-12-23
Publication date: 2011-07-21
Anticipated expiration: 2024-12-24
Also published as: KR20060107567A; CN1902617A; US20050146804A1; US8595536B2; US7934112B2; JP2007517327A; TW200530836A; US20110141605A1; JP4630288B2; CN100595745C; DE112004002389T5; KR100949856B1; TWI282059B; WO2005064483A1

Abstract

Vorrichtung, die folgendes umfaßt: einen Eingang zum Empfang eines nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215); eine Geschwindigkeitsüberwachungseinheit (300, 400) zum Bestimmen, ob eine angemessene Anzahl von Synchronisierungsprimitiven während einer vorbestimmten Anzahl von Taktintervallen empfangen wird, wobei die Geschwindigkeitsüberwachungseinheit ein Schieberegister umfasst, das mit einer Zieltaktrate getaktet ist und wobei das Schieberegister ein erstes Flipflop (310) zum Empfangen des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215) und zur Ausgabe eines ersten Letzt-Synchronisierungs-Erkennungssignals umfasst; und einen Ausgang zum Bereitstellen eines geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (225).

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betriff den Bereich der Halbleiterbauelemente. Insbesondere betrifft diese Erfindung den Bereich der seriellen Übertragungssynchronisierung.
HINTERGRUND DER ERFINDUNG
In heutigen Computersystemen stellen einige Computersystemkomponenten-Verbindungsprotokolle Techniken bereit, um eine Synchronisation herzustellen und zu erhalten. Eines dieser derartigen Protokolle ist das Serielle ATA-Protokoll (Serielle ATA-Spezifizierung, Ausgabe 1.0 vom 28. Juni 2001). Dieses Protokoll ermöglicht die Kommunikation zwischen zwei Einheiten, wie einem Festplattencontroller und einem Laufwerk. Die Serielle ATA-Spezifizierung sorgt für eine serielle Verbindung, die Differentialpaar-Signalgebung verwendet. Die Serielle ATA-Spezifizierung sorgt ferner für Periodenübertragung von Synchronisierungsprimitiven. Die Synchronisierungsprimitive ist ein vorbestimmtes Muster von Bits mit einer vorbestimmten Länge, das von Einheiten erkannt wird, die mit der Verbindung verbunden sind. Die Synchronisierungsprimitive ermöglicht es Einheiten, die die Synchronisation verloren haben, Bit-Grenzen-Synchronisierung zurück zu gewinnen.
Das Synchronisierungsverfahren, das in der Seriellen ATA-Spezifizierung bereitgestellt ist, umfaßt die Synchronisierungsprimitiven-Übertragung durch die Schnittstelle. Die Synchronisierungsprimitive ist eine Vier-Byte-Sequenz. Das erste Byte der Primitive ist ein kodiertes K28.5 Zeichen (rd+: 110000 0101 ;rd–: 001111 1010). Die Empfangseinheit vergleicht das erste Zeichen der eingehenden Synchronisierungsprimitive mit dem erwarteten K28.5 Zeichen. Besteht eine Übereinstimmung, dann wird von der Empfangseinheit angenommen, daß sie synchronisiert ist.
Das vorgenannte Verfahren kann zur falschen Erkennung von Synchronisierungsprimitiven, die mit einer anderen Rate als der erwarteten gesendet werden, führen, oder zur falschen Geräuschauswertung an den Verbindungsdrahten als eine gültige Synchronisierungsprimitive.
US 6 581 114 B1 offenbart einen OUT-OF-SYNC Detector, der bestimmt, ob ein Out-of-Sync-Zustand besteht oder nicht, auf der Grundlage, wie häufig ein Data-Valid-Signal übergeht (von einer „1” zu einer „0” oder von einer „0” zu einer „1”). Der Detektor wird einen Out-of-Sync-Zustand melden, wenn ein Muster, das zwei Übergänge enthält, beobachtet wird („010” oder „101”). Der Detektor weist keinen Out-of-Sync-Zustand auf, wenn ein oder kein Übergang beobachtet wird.
JP 621 71 248 AA offenbart eine Schaltung zum Bestimmen der Rate einer Zeile, wobei eine Übereinstimmung der Eingangsdaten RxD und der Referenzdaten RxC in einem Counter gezählt wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird verständlicher aus der nachstehenden näheren Beschreibung und den beiliegenden Zeichnungen von Ausführungsformen der Erfindung, die jedoch nicht als Einschränkung der Erfindung auf die besonderen beschriebenen Ausführungsformen dienen, sondern nur zu deren Erläuterung und Verständnis. Es zeigen:
1 ein Blockschaltbild einer Ausführungsform eines Computersystems, das einen seriellen Schnittstellencontroller umfaßt, der mit einem Laufwerk verbunden ist.
2 ein Blockschaltbild einer Ausführungsform einer Vorrichtung zur Geschwindigkeitsüberwachung einer eingehenden seriellen Synchronisierungssequenz mit einem Schieberegister, einer Kontrollogikeinheit und einer Zustandsmaschine.
3a ein Blockschaltbild eines Schieberegisters.
3b ein Blockschaltbild einer Kontrollogikeinheit.
4 ein Diagramm einer Zustandsmaschine.
5 ein Ablaufdiagramm einer Ausführungsform eines Verfahrens zur Geschwindigkeitsüberwachung einer eingehenden seriellen Synchronisierungssequenz.
AUSFÜHRLICHE BESCHREIBUNG
1 ist ein Blockschaltbild einer Ausführungsform eines Computersystems 100, das einen seriellen Schnittstellencontroller 200 umfaßt, der mit einem Laufwerk 150 verbunden ist. Der serielle Schnittstellencontroller 200 ist in einem Eingangs-/Ausgangs-Hub 140 integriert, der ebenfalls mit einem Peripheriebus 145 verbunden ist.
Das Computersystem 100 umfaßt ebenfalls eine Systemlogikeinheit 120, die über eine Hub-Verbindung 125 mit dem Eingangs-/Ausgangs-Hub 140 verbunden ist. Die Systemlogikeinheit 120 ist mit einem Prozessor 110 verbunden und ist ebenfalls mit einem Systemspeicher 130 verbunden.
Der serielle Schnittstellencontroller 200 ist über eine Verbindung 147 mit dem Laufwerk 150 verbunden. Für diese beispielhafte Ausführungsform ist die Verbindung 147 in Übereinstimmung mit der Seriellen ATA-Spezifizierung implementiert. Es sind andere Ausführungsformen möglich, die andere Verbindungsimplementierungen verwenden. Für diese beispielhafte Ausführungsform umfaßt die Verbindung 147 ein Differentialpaar von Signalen, die Daten vom Controller 200 zum Laufwerk 150 ausgeben und ein anderes Differentialpaar von Signalen, die Daten vom Laufwerk 150 zum Controller 200 ausgeben.
Der serielle Verbindungscontroller 200 empfängt über die Verbindung 147 periodisch eine Synchronisierungssequenz. Die Synchronisierungssequenz umfaßt eine Serie von Synchronisierungsprimitiven. Für diese Ausführungsform ist eine Synchronisierungsprimitive eine Vier-Byte-Sequenz, wobei das erste Byte ein kodiertes K28.5 Zeichen umfaßt.
2 ist ein Blockschaltbild einer Ausführungsform einer Vorrichtung zur Geschwindigkeitsüberwachung einer eingehenden seriellen Synchronisierungssequenz mit einem Schieberegister, einer Kontrollogik und einer Zustandsmaschine. Die Ausführungsform von 2 kann in einen seriellen Verbindungscontroller implementiert werden, wie der Controller 200, der in der 1 gezeigt wird. Ein Datenrettungskreis/analoges Front-End (AFE) 210 empfängt einen Eingangsstrom über das serielle ATA Differentialpaar 147. Die Einheit 210 aktiviert ein nicht-geschwindigkeitsüberwachtes Synchronisierungs-Erkennungssignal 215, sobald ein K28.5 Zeichen, das mit dem Eingangsstrom eingeht, erkannt wird. Das nicht-geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal 215 wird an einer Schieberegister- und Kontrollogikeinheit 300 und einer Zustandsmaschine 400 empfangen. Die Einheiten 300 und 400 werden weiter unten in Verbindung mit den 3a, 3b und 4. beschrieben.
Die Einheiten 300 und 400 bestimmen zusammen, ob die eingehenden Synchronisierungsprimitiven mit einer Zielrate empfangen werden. Stimmt die Rate der eingehenden Synchronisierungsprimitiven mit der Zielrate überein, wird ein geschwindigkeitsüberwachtes Synchronisierungs-Erkennungssignal 225 aktiviert und zur Kernlogik des seriellen Verbindungscontrollers 200 ausgegeben. Eine Verwendung des geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 225 dient der Geschwindigkeitskontrolle gemäß der Seriellen ATA-Spezifizierung für die serielle Verbindung 147. Der serielle Verbindungscontroller 200 kann das geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal verwenden, um zu erfahren, ob der eingehende serielle Strom mit der Zielrate oder irgendeiner anderen Rate empfangen wird.
3a ist ein Blockschaltbild einer Ausführungsform des Schieberegisters der Einheit 300. Das nicht-geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal 215 wird an einem Flipflop 310 empfangen. Das Flipflop 310 ist mit einer Zieltaktrate getaktet. Der Ausgang des Flipflops 310 wird als Letzt-Synchronisierungs-Erkennungssignal 0 (LastAD[0]) bezeichnet. Der Ausgang des Flipflops 310 wird zu einem Flipflop 312 ausgegeben. Das Flipflop 312 ist ebenfalls mit der Zielrate getaktet. Der Ausgang des Flipflops 312 wird als LastAD[1] bezeichnet und zu einem Flipflop 314 ausgegeben. Das Flipflop 314 ist ebenfalls mit der Zielrate getaktet. Der Ausgang des Flipflops 314 wird als LastAD[2] bezeichnet und zu einem Flipflop 316 ausgegeben. Das Flipflop 316 ist ebenfalls mit der Zielrate getaktet. Der Ausgang des Flipflops 316 wird als LastAD[3] bezeichnet.
3b ist ein Blockschaltbild der Kontrollogikeinheit der Einheit 300. Ein NICHT-ODER-Gatter 320 empfängt an seinen Eingängen LastAD[3:0]. Ein ODER-Gatter 322 empfängt an seinem Eingang LastAD[3:1]. Der Ausgang des ODER-Gatters 322 wird zu einem Eingang eines UND-Gatters 324 gemeinsam mit dem Signal LastAD[0] ausgegeben. Die Ausgänge des NICHT-ODER-Gatters 320 und des UND-Gatters 324 werden an einem ODER-Gatter 326 empfangen.
Der Ausgang des NICHT-ODER-Gatters 320 wird aktiviert (logisch „1”), wenn keines der LastAD[3:0] Signale einen Empfang einer Synchronisierungsprimitiven während der letzten vier Abtastungen des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 anzeigt, was anzeigt, daß eine Synchronisierungssequenz nicht an der Zielfrequenz erkannt ist.
Der Ausgang des UND-Gatters 324 wird aktiviert, wenn mehr als ein K28.5 Zeichen in einer 4-Byte-Sequenz abgetastet sind. Wird entweder der Ausgang des NICHT-ODER-Gatters 320 oder der Ausgang des UND-Gatters 324 aktiviert, wird ein nicht-synchronisierungserkanntes Signal 327 aktiviert.
4 ist ein Diagramm der Zustandsmaschine 400. Die Zustandsmaschine 400 ist im Wesentlichen ein Zähler, der nach einer vorbestimmten Anzahl von Synchronisierungserkennungen sucht und setzt jedes Mal zurück, wenn eines der weiter oben in Verbindung mit der 3b erwähnten ungeeigneten Ereignisse vorfällt (nicht-synchronisierungserkanntes Signal 327 aktiviert). Der Endzustand hält das geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal 225 aktiviert, bis ein Antwortsignal von der seriellen Verbindungscontroller 200 Kernlogik zurückkehrt.
Nach dem Empfangen eines aktivierten Rücksetzsignals 401 startet die Zustandsmaschine an einem Ruhezustand 410. Eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 bringt die Zustandsmaschine dazu, in den Synchronisierungs-Zustand 1 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, zum Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 2 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 3 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 4 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 5 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 6 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in einen Synchronisierungs-Zustand 7 zu gehen. Eine Aktivierung des nicht-synchronisierungserkannten Signals 327 bringt die Zustandsmaschine dazu, in den Ruhezustand 410 zurückzukehren, und besteht keine Aktivierung des nicht-synchronisierungserkannten Signals 327, dann bringt eine Aktivierung des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 die Zustandsmaschine dazu, in den Aktivierungs-Synchronisierungserkennungs-Zustand 420 zu gehen. Während des Zustands 420 wird das geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal zur Kernlogik aktiviert. Die Zustandsmaschine bleibt im Zustand 420 bis das Antwortsignal 411 von der Kernlogik zurückkommt. Die Zustandsmaschine kehrt dann in den Ruhezustand 410 zurück und der Prozeß wiederholt sich.
Obwohl die Zustandsmaschine 400 das Zählen von acht Aktivierungen des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals 215 umfaßt, sind andere Ausführungsformen möglich, die andere Anzahlen von Zählungen verwenden. Die angemessene Zählungsanzahl kann eine Funktion von den Faktoren sein, die Fehler in die Unterschrift der Synchronisierungssequenz mit der Zielrate einführen können.
5 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens zur Geschwindigkeitsüberwachung einer eingehenden seriellen Synchronisierungssequenz. Am Block 510 wird ein eingehender serieller Strom empfangen. Danach erfolgt am Block 520 eine Bestimmung, ob eine Synchronisierungssequenz im eingehenden seriellen Strom erkannt ist. Wenn eine Synchronisierungssequenz erkannt ist, geht die Verarbeitung zum Block 530 über. Am Block 530 erfolgt eine Kontrolle, um zu bestimmen, ob eine angemessene Anzahl von Synchronisierungsprimitiven während einer vorbestimmten Anzahl von Taktintervallen empfangen wird. Die Blöcke 540 und 550 geben an, daß bei Übereinstimmung der Anzahl von Synchronisierungsprimitiven mit der vorbestimmten Anzahl ein geschwindigkeitsüberwachtes Synchronisierungs-Erkennungssignal aktiviert ist.
In der vorstehenden Spezifizierung wird die Erfindung unter Bezugnahme auf besondere beispielhafte Ausführungsformen davon beschrieben. Es versteht sich jedoch, daß zahlreiche Änderungen und Veränderungen daran vorgenommen werden können, ohne vom in den beiliegenden Patentansprüchen dargelegten Geist und Rahmen der Erfindung abzuweichen. Die Spezifizierung und die Zeichnungen sind demgemäß eher im veranschaulichenden als im einschränkenden Sinne zu verstehen.
Die Bezugnahme in der Spezifizierung auf „eine Ausführungsform”, „einige Ausführungsformen oder „andere Ausführungsformen” bedeutet, daß ein besonderes Merkmal, eine besondere Struktur oder eine besondere Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben werden, in zumindest einigen Ausführungsformen, jedoch nicht unbedingt in allen Ausführungsformen der Erfindung, auftreten. Die verschiedenen Merkmale „einer Ausführungsform” oder „einiger Ausführungsformen” beziehen sich nicht unbedingt alle auf dieselben Ausführungsformen.

Claims

Vorrichtung, die folgendes umfaßt: einen Eingang zum Empfang eines nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215); eine Geschwindigkeitsüberwachungseinheit (300, 400) zum Bestimmen, ob eine angemessene Anzahl von Synchronisierungsprimitiven während einer vorbestimmten Anzahl von Taktintervallen empfangen wird, wobei die Geschwindigkeitsüberwachungseinheit ein Schieberegister umfasst, das mit einer Zieltaktrate getaktet ist und wobei das Schieberegister ein erstes Flipflop (310) zum Empfangen des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215) und zur Ausgabe eines ersten Letzt-Synchronisierungs-Erkennungssignals umfasst; und einen Ausgang zum Bereitstellen eines geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (225).
Vorrichtung nach Anspruch 1, wobei die Synchronisierungsprimitive eine Vier-Byte-Sequenz ist, wobei das erste Byte ein kodiertes K28.5 Zeichen umfasst, und wobei das nicht-geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal (215) aktiviert wird, sobald das K28.5 Zeichen, das mit einem Eingangsstrom eingeht, erkannt wird.
Vorrichtung nach Anspruch 1 oder 2, wobei die Geschwindigkeitsüberwachungseinheit ferner eine Kontrollogikeinheit (300) umfaßt.
Vorrichtung nach Anspruch 3, wobei die Geschwindigkeitsüberwachungseinheit ferner eine Zustandsmaschine (400) umfaßt.
Vorrichtung nach Anspruch 1 oder 2, wobei das Schieberegister (300) ferner ein zweites, ein drittes und ein viertes Flipflop (312, 314, 316) umfaßt, das zweite Flipflop (312), um das erste Letzt-Synchronisierungs-Erkennungssignal zu empfangen und ein zweites Letzt-Synchronisierungs-Erkennungssignal auszugeben, das dritte Flipflop (314), um das zweite Letzt-Synchronisierungs-Erkennungssignal zu empfangen und ein drittes LetztSynchronisierungs-Erkennungssignal auszugeben, und das vierte Flipflop (316), um das dritte Letzt-Synchronisierungs-Erkennungssignal zu empfangen und ein viertes Letzt-Synchronisierungs-Erkennungssignal auszugeben.
Vorrichtung nach Anspruch 5, wobei eine Kontrollogikeinheit (300) das erste, das zweite, das dritte und das vierte Letzt-Synchronisierungs-Erkennungssignal vom Schieberegister (300) empfängt, die Kontrollogikeinheit (300) ein nicht-synchronisierungserkanntes Signal (327) aktiviert, wenn jeder der Werte des ersten, des zweiten, des dritten und des vierten Letzt-Synchronisierungs-Erkennungssignals null ist.
Vorrichtung nach Anspruch 6, wobei die Kontrollogik (300) ferner das nicht-synchronisierungserkannte Signal (327) aktiviert, wenn mehr als ein K28.5 Zeichen in einer 4-Byte-Sequenz abgetastet ist.
Vorrichtung nach Anspruch 6 oder 7, die weiter eine Zustandsmaschine (400) umfasst, um bis zu n Synchronisierungserkennungen zu zählen, wobei die Zählung jedesmal zu steigern ist, wenn das nicht-geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal (215) aktiviert ist und die Zählung jedesmal zurückzusetzen ist, wenn das nicht-synchronisierungserkannte Signal (327) aktiviert ist.
Vorrichtung nach Anspruch 8, wobei die Zustandsmaschine (400) bewirkt, daß das geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal (225) aktiviert wird.
Vorrichtung nach Anspruch 9, wobei die Zustandsmaschine (400) das geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal aktiviert (225) hält, bis ein Antwortsignal (411) empfangen ist.
System (100), das folgendes umfaßt: – einen seriellen Verbindungs-Host-Controller (200), der die Vorrichtung nach einem der vorangehenden Ansprüche umfasst; und – eine Systemkomponente (150), die über eine serielle Verbindung (147) mit dem seriellen Verbindungs-Host-Controller verbunden ist, wobei der serielle Verbindungs-Host-Controller (200) weiter einen Daten-Recovery-Schaltkreis (210) zur Ausgabe des nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215) umfasst.
System nach Anspruch 11, wobei die serielle Verbindung gemäß einer Seriellen ATA-Spezifizierung implementiert ist.
System nach Anspruch 12, wobei die Systemkomponente (150) eine Massenspeichereinheit ist.
Verfahren, das folgendes umfaßt: – Empfangen eines seriellen Eingangsstroms (510); – Erkennen einer Synchronisierungssequenz (520); – Bestimmen, ob eine angemessene Anzahl von Synchronisierungsprimitiven während einer vorbestimmten Anzahl von Taktintervallen empfangen wird (530), durch folgende Schritte: Takten eines Schieberegisters (300) mit einer Zieltaktrate; Empfangen eines nicht-geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (215) durch ein erstes Flipflop (310) des Schieberegisters (300); Ausgeben eines ersten Letzt-Synchronisierungs-Erkennungssignals durch das erste Flipflop (310) des Schieberegisters (300); und – Erzeugen eines geschwindigkeitsüberwachten Synchronisierungs-Erkennungssignals (540).
Verfahren nach Anspruch 14, wobei das Bestimmen, ob eine angemessene Anzahl von Synchronisierungsprimitiven während einer vorbestimmten Anzahl von Taktintervallen empfangen wird, das Verwenden von Taktintervallen umfaßt, die einer Zieltaktrate entsprechen.
Verfahren nach Anspruch 14, das ferner das Bestimmen, ob die Synchronisierungsprimitiven mit einer Zielrate empfangen werden, umfaßt.
Verfahren nach einem der Ansprüche 14 bis 16, wobei die Synchronisierungsprimitive eine Vier-Byte-Sequenz ist, wobei das erste Byte ein kodiertes K28.5 Zeichen umfasst, und wobei das night-geschwindigkeitsüberwachte Synchronisierungs-Erkennungssignal (215) aktiviert wird, sobald das K28.5 Zeichen, das mit dem seriellen Eingangsstrom eingeht, erkannt wird.