DE10339770B4 - Verfahren zum Herstellen einer FBGA-Anordnung - Google Patents

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Abstract

Verfahren zum Herstellen einer FBGA-Anordnung, enthaltend ein Substrat, auf dem wenigstens ein Chip mit einer zentralen Reihe von Bondpads face-down chipgebondet ist, wobei die Bondpads durch einen Bondkanal im Substrat über Drahtbrücken mit Kontaktinseln (Landig Pads) auf dem Substrat elektrisch verbunden sind, das seinerseits mit Lötbällen auf der chipabgewandten Seite zur Kontaktierung mit Leiterplatten versehen ist und wobei die Kontaktinseln und die Lötbälle über eine Umverdrahtung des Substrates miteinander verbunden sind, wobei wenigstens zwei Substratlagen vorgesehen sind, dadurch gekennzeichnet, dass eine erste mit einer Cu-Verdrahtung versehene ballseitige Substratlage (1) mit breiten Bondkanälen (3) versehen und anschließend auf ein ungeformtes weiteres mit einer Cu-Verdrahtung versehenes chipseitiges Substrat (2) laminiert wird, dass in das chipseitige Substrat (2) anschließend schmalere Bondkanäle (4) eingearbeitet werden, derart, dass ein mehrstufiger Bondkanal entsteht, und dass durch die miteinander verbundenen Substratlagen (1, 2) zum Schluss Kontaktlöcher gebohrt werden, die zur Herstellung der Durchkontaktierungen (13) zwischen den Cu-Lagen...

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer FBGA-Anordnung, enthaltend ein Substrat, auf dem wenigstens ein Chip mit einer zentralen Reihe von Bondpads face-down chipgebondet ist, wobei die Bondpads durch einen Bondkanal im Substrat über Drahtbrücken mit Kontaktinseln (Landig Pads) auf dem Substrat elektrisch verbunden sind, das seinerseits mit Lötbällen auf der chipabgewandten Seite zur Kontaktierung mit Leiterplatten versehen ist und wobei die Kontaktinseln und die Lötbälle über eine Umverdrahtung des Substrates miteinander verbunden sind, wobei wenigstens zwei Substratlagen vorgesehen sind.
  • Nach dem derzeitigen Stand der Technik bestehen SGRAM-Produkte aus Chips mit einer peripheren Anordnung von Bondpads, d. h. die Bondpads sind entlang der Außenkanten des Chips angeordnet, sowie einem Gehäuse in der traditionellen face-up Technologie. Das bedeutet, die Chips sind mit der aktiven Seite nach oben auf ein Substrat gebondet. Zur elektrischen Kontaktierung verbinden Drahtbrücken die Bondpads auf dem Chip mit den Kontaktinseln auf dem Substrat auf der Chipseite. Das Substrat ist weiterhin auf der dem Chip gegenüber liegenden Seite mit Lötbällen versehen, die über eine Umverdrahtung im Substrat mit den Kontaktinseln verbunden sind. Um dies realisieren zu können, werden Mehrlagensubstrate eingesetzt. Derartige Häusungen werden u.a. auch als FBGA-Anordnung (Fine Pitch Ball Grid Array) bezeichnet.
  • Berechnungen der Chipdesigner haben nun gezeigt, dass die periphere Anordnung der Bondpads für DDR3 SGRAMS und vergleichbare Bauelemente wegen der hohen Taktrate von 800 MHz und wegen der Signallaufzeiten nicht mehr realisierbar ist.
  • Darüber hinaus werden deutlich geringere Signal- und Versorgungsinduktivitäten als nach dem derzeitigen Standard notwendig.
  • Um diese Probleme zu umgehen, wird eine Anordnung der Bondpads entlang der Chipmittenachse (Center Pad Row) erforderlich. Eine derartige Anordnung der Bondpads ist jedoch bei SGRAM-Produkten wegen der hohen Padanzahl schwierig zu realisieren. Bei derartigen Produkten steigt die Padanzahl auf über 130. Daraus resultiert die Forderung nach einer neuen Gehäusetechnologie.
  • Eine solche Gehäusetechnologie müsste die Center Pad Row unterstützen und gleichzeitig niedrige elektrische Parasitäten (geringe Signallaufzeiten, geringe Signal- und Versorgungsinduktivität) aufweisen. Darüber hinaus muss eine hohe Anzahl von Bondpads möglich sein.
  • Die US 6 049 120 A bezieht sich auf ein Chip Size Package mit einer mehrlagigen Leiterplatte, an die ein Chip geklebt ist und bei dem eine zentrale Reihe von Bondpads durch einen abgestuften Bondkanal über Drahtbrücken mit unterschiedlichen Ebenen der Leiterplatte verbunden sind. Mit diesem CSP soll eine weitere Miniaturisierung integrierter Packages mit flachem Profil und verringertem Umfang erreicht werden.
  • Erreicht wird das durch ein besonders dünnes Chip und ein besonders dünnes Multilayersubstrat verbunden mit einer extrem dünnen Rückseitenbeschichtung. Das Chip hat dabei den etwa gleichen Umriss, wie das Substrat.
  • Allerdings ist hier ein Drahtbondkontakt zur obersten Interposer-Ebene nicht möglich. Darüber hinaus ist es hier nicht möglich, ein Array von Lötbällen auf der obersten Ebene zu nutzen, um eine ausreichende Kontaktzahl erreichen zu kön nen. Die zur Verfügung stehende Fläche kann damit nicht effektiv genutzt werden. Weiterhin führen die Drahtbrücken und Leitbahnen zu den am Rand befindlichen Lötbällen zu hohen elektrischen Parasitäten.
  • Eine ähnliche Anordnung geht aus der US 6 278 616 B1 hervor. Auch hier werden die Solderballs entlang der Peripherie angeordnet, was zu den gleichen Nachteilen führt, wie vorstehend angegeben.
  • Aus der US 6 218 731 B1 geht ebenfalls hervor, dass Lötbälle entlang der Peripherie eines ein- oder mehrlagigen Substrates angeordnet werden. Die hier vorgesehene zusätzliche Kupferlage auf der Chipseite dient als Masseebene, auf die das Chip geklebt ist. Um eine gute Wärmeleitfähigkeit zu gewährleisten, wird ein Kleber mit guter Wärmeleitfähigkeit verwendet.
  • Die derzeit realisierte Plattform-Technologie BOC-BSP (Board on Chip – Backside Protection, also ein Chipsize Package (Häusung etwa in Chipgröße) mit Rückseitenschutz), kann diese Anforderungen nicht erfüllen. Mit dem bisher verwendeten Einlagensubstrat können die Parasitäten nicht im erforderlichen Umfang angepasst werden.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein einfach zu handhabendes Verfahren zum Herstellen einer FBGA-Anordnung zu schaffen, die niedrige elektrische Parasitäten aufweist und bei der eine hohe Anzahl von Bondpads und ein Array von Lötbällen realisierbar ist.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird bei einer FBGA-Anordnung der eingangs genannten Art dadurch gelöst, dass eine erste mit einer Cu-Verdrahtung versehene ballseitige Substratlage mit breiten Bondkanälen versehen und anschließend auf ein ungeformtes weiteres mit einer Cu-Verdrahtung versehenes chipseitiges Substrat laminiert wird, dass in das chipseitige Substrat anschließend schmalere Bondkanäle eingearbeitet werden, derart, dass ein mehrstufiger Bondkanal entsteht, und dass durch die miteinander verbundenen Substratlagen anschließend Kontaktlöcher gebohrt werden, die zur Herstellung der Durchkontaktierungen zwischen den Cu-Lagen galvanisiert werden und dass die Lötbälle auf dem Substrat in einem Array angeordnet sind Mit der Erfindung werden verschiedene Drahtbondebenen geschaffen, so dass die Kontaktdichte auf der Substratseite erhöht, d. h. der Landingpadpitch reduziert werden kann. Daraus kann auf der Chipseite ebenfalls eine Reduzierung des Padpitches erreicht werden, so dass Chipfläche eingespart werden kann. Mit der Ausbildung von mehreren Ebenen auf der Substratseite wird eine leistungsoptimierte Verteilung der Versorgungs- und Datenleitungen auf dem Substrat ermöglicht. Der Substratpitch kann somit vervielfacht werden (n = maximale Anzahl von Cu-Lagen).
  • In Fortführung der Erfindung werden die Bondkanäle der Substrate durch Kontaktinseln umgeben, die mit den Cu-Verdrahtungen des jeweiligen Substrates elektrisch verbunden sind.
  • In einer weiteren Ausgestaltung der Erfindung werden die Drahtbrücken zwischen Chip und Substrat jeweils abwechselnd mit einer Kontaktinsel der unterschiedlichen Substratlagen verbunden. Daraus resultiert ein weiterer Vorteil der Erfindung, der darin liegt, dass die Drahtbrücken unterschiedliche Länge aufweisen und die jeweils kürzeren wesentlich stabiler sind und beim Molden nicht oder kaum bewegt werden. Dadurch wird die Kurzschlussgefahr im Wesentlichen beseitigt.
  • Schließlich besteht die Möglichkeit, das dem Chip benachbarte Substrat auf der Chipseite mit einer zusätzlichen Cu-Lage zu versehen, die über die Durchkontaktierungen mit der übrigen Cu-Verdrahtung elektrisch verbunden ist. Diese zusätzliche Cu-Lage kann eine weitere Versorgungsebene bilden und/oder für Signalleitungen genutzt werden.
    •
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
  • 1: eine Schnittdarstellung einer erfindungsgemäß hergestellten FBGA-Anordnung mit einem Zweiebenensubstrat;
  • 2: einen vergrößerten Ausschnitt aus 1;
  • 3: das FBGA-Substrat nach 1 mit einer dritten Cu-Ebene;
  • 4: ein mit Leitbahnen versehenes Substrat der zweiten Ebene;
  • 5: ein mit Bondkanälen und Leitbahnen versehenes Substrat der ersten Ebene;
  • 6: die Draufsicht auf die aufeinander laminierten Substrate der ersten und der zweiten Ebene;
  • 7: die laminierten Substrate nach 5 nach dem Einbringen der Bondkanäle in das zweite Substrat; und
  • 8: die laminierten Substrate nach dem Bohren der Kontaktlöcher und der Galvanisierung sowie dem Aufbringen des Lötstopplacks.
  • Wie aus den zugehörigen Zeichnungsfiguren ersichtlich ist, beinhaltet die Erfindung den Aufbau eines zweilagigen Substrates 1, 2 für die BOC-BSP-Technologie mit der Besonderheit, dass Bondkanäle 3, 4 in den Substraten 1, 2 vorgesehen sind, die eine unterschiedliche Geometrie aufweisen.
  • 1, 2 zeigt eine FBGA-Anordnung 5 bei der auf zwei aufeinander laminierten Substraten 1, 2 ein Chip 6 unter Zwischenlage eines Tapes 7 derart face-down gebondet ist, dass die Bondpads 8 in Center-Row-Anordnung über den Bondkanälen 3, 4 liegen.
  • Der Bondkanal 3 des unteren chipseitigen Substrates 1 ist enger ausgebildet, als der Bondkanal 4 des oberen ballseitigen Substrates 2, so dass eine Stufe entsteht. Am Rand jedes Bondkanales 3, 4 sind jeweils Kontaktinseln (Landing Pads) 9 angeordnet, die jeweils über Drahtbrücken 10 mit den Bondpads 8 auf dem Chip 6 elektrisch verbunden sind.
  • Durch die erfindungsgemäße stufenförmige Ausbildung des Bondkanales, der aus den übereinander liegenden Bonkanälen 3, 4 besteht, kann jede Lage einzeln gebondet werden.
  • Die Substrate 1, 2 sind jeweils mit einer Cu-Verdrahtung (Cu-Trace) 11, 12 versehen, die über Durchkontaktierungen 13 untereinander und mit Lötbällen 14 verbunden sind. Schließlich befindet sich auf der Außenseite des oberen ballseitigen Substrates 2 zwischen den Lötballen 14 ein Lötstopplack 15 und in den Bondkanälen 3, 4 eine Vergussmasse 16 zum Schutz der Drahtbrücken 10.
  • Der Rückseitenschutz des Chips 6 wird durch einen Moldcompound 17 realisiert.
  • Durch die Verteilung der Kontaktinseln 9 auf zwei Ebenen wird der Padpitch auf dem Chip 6 effektiv verdoppelt. Demgegenüber ist die Padbreite auf dem Substrat nach dem Stand der Technik limitierend für den Bondpadpitch auf dem Chip. Dieser Bondpadpitch kann durch die Erfindung effektiv verdoppelt oder ggf. vervielfacht werden.
  • Ein weiterer Vorteil ist, dass der zweilagige Aufbau der Substrate 1, 2 eine Entflechtung der Datenleitungen und der Versorgungsleitungen erlaubt. So kann z.B. eine Ebene nur für Versorgungsleitungen aufgebaut werden. Dadurch werden Parasitäten der Versorgung erheblich reduziert. Neben der Versorgungsebene werden weitere Beiträge zur Verringerung der Induktivitäten ermöglicht durch breitere Leiterbahnen der Cu-Verdrahtung 11, 12 und durch eine kürzere Leitungsführung.
  • Letztere Vorteile können auch auf Signalleitungen ausgedehnt werden. Erste Simulationen zeigen einen Reduktionsfaktor von ca. 3 gegenüber den Induktivitäten, die mit der aus dem Stand der Technik verfügbaren BOC-Technologie erreicht werden. Die andere Ebene kann für Datensignale gemischt mit weiteren Versorgungsleitungen genutzt werden.
  • Die Beschaffenheit der Substrate 1, 2 für die BOC-Technologie ermöglicht sogar den Aufbau einer dritten Cu-Lage 18 bei Beibehaltung des Zweilagensubstrates (3). Diese dritte Cu-Lage 18 kann auf der Chipseite des unteren Substrates 1 realisiert werden, die im Herstellungsprozess ohnehin vorhanden ist und beim derzeitigen Status nach dem Stand der Technik entfernt und nicht kontaktiert wird.
  • Da bei der erfindungsgemäßen Lösung Kontaktlöcher (Via Holes) für die Durchkontaktierungen 13 vorhanden sind, kann auch die dritte Cu-Lage ohne Zusatzaufwand kontaktiert werden.
  • Diese dritte Cu-Lage kann eine weitere Versorgungsebene bilden und/oder für Signalleitungen genutzt werden.
  • Der Substrat-Herstellungsprozess soll nachfolgend anhand der 4–8 erläutert werden.
  • Grundsätzlich gibt es für die Herstellung des Zweilagensubstrates aus dem chipseitigen unteren Substrat 1 und dem ballseitigen oberen Substrat 2 zwei Möglichkeiten. Die einfachste beim Stand der Technik realisierte Möglichkeit ist, die Substrate 1 und 2 jeweils mit dem Bondkanal 3, 4 der erforderlichen Größe zu versehen und anschließend zu laminieren. Allerdings ist hier der Lötstopplack- und Galvanisierungsprozess schwierig zu handhaben.
  • Die vorgehensweise gemäß der Erfindung besteht darin, das untere Substrat 1 mit breiten Bondkanälen 3 zu versehen (5) und dieses dann auf das ungeformte obere Substrat 2 (4) zu laminieren (6). Anschließend werden die schmalen Bondkanäle 4 in das obere Substrat 2 eingearbeitet (7). Zum Schluss sind dann noch die Kontaktlöcher zu bohren, die Kontaktlöcher zu galvanisieren um die Durchkontaktierungen herzustellen und der Lötstopplack aufzubringen (8).
  • Grundsätzlich besteht auch die Möglichkeit, mehr als zwei Substrate vorzusehen. Beim Design muss dann eine ausreichende Depopulierung der Ballmatrix vorgesehen werden, um die dann insgesamt größeren Bondkanalbreiten zu unterstützen. Das bedeutet, dass bei einer steigenden Anzahl von Substrat-Lagen mit wachsenden Bondkanalbreiten die Anzahl der depopu lierten Reihen zunehmen muss. Auch bei diesen Mehrlagensubstraten beträgt die Anzahl der möglichen Kupferlagen n oder n + 1, wobei n für die Anzahl der Substrat-Lagen steht.
  • Wie aus den 4 bis 8 ersichtlich ist, sind die Substrate 1, 2 aus Fertigungs- und Kostengründen für in diesem Fall jeweils 6 Chips vorgesehen, wobei eine Vereinzelung zu FBGA-Anordnungen nach der vollständige Montage erfolgt.
    • 1
    unteres chipseitiges Substrat
    2
    oberes ballseitiges Substrat
    3
    Bondkanal
    4
    Bondkanal
    5
    FBGA-Anordnung
    6
    Chip
    7
    Tape
    8
    Bondpad
    9
    Kontaktinsel
    10
    Drahtbrücke
    11
    Cu-Verdrahtung
    12
    Cu-Verdrahtung
    13
    Durchkontaktierung
    14
    Lötball
    15
    Lötstopplack
    16
    Vergussmasse
    17
    Moldcompound
    18
    Cu-Lage

Claims (4)

  1. Verfahren zum Herstellen einer FBGA-Anordnung, enthaltend ein Substrat, auf dem wenigstens ein Chip mit einer zentralen Reihe von Bondpads face-down chipgebondet ist, wobei die Bondpads durch einen Bondkanal im Substrat über Drahtbrücken mit Kontaktinseln (Landig Pads) auf dem Substrat elektrisch verbunden sind, das seinerseits mit Lötbällen auf der chipabgewandten Seite zur Kontaktierung mit Leiterplatten versehen ist und wobei die Kontaktinseln und die Lötbälle über eine Umverdrahtung des Substrates miteinander verbunden sind, wobei wenigstens zwei Substratlagen vorgesehen sind, dadurch gekennzeichnet, dass eine erste mit einer Cu-Verdrahtung versehene ballseitige Substratlage (1) mit breiten Bondkanälen (3) versehen und anschließend auf ein ungeformtes weiteres mit einer Cu-Verdrahtung versehenes chipseitiges Substrat (2) laminiert wird, dass in das chipseitige Substrat (2) anschließend schmalere Bondkanäle (4) eingearbeitet werden, derart, dass ein mehrstufiger Bondkanal entsteht, und dass durch die miteinander verbundenen Substratlagen (1, 2) zum Schluss Kontaktlöcher gebohrt werden, die zur Herstellung der Durchkontaktierungen (13) zwischen den Cu-Lagen galvanisiert werden und dass die Lötbälle (14) auf dem Substrat (2) in einem Array angeordnet sind.
  2. Verfahren nach Anspruch 1, dadurch gekenn zeichnet, dass die Bondkanäle (3, 4) der Substrate (1, 2) durch Kontaktinseln (9) umgeben werden, die mit den Cu-Verdrahtungen (11, 12) des jeweiligen Substrates (1, 2) elektrisch verbunden sind.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Drahtbrücken (10) jeweils abwechselnd mit einer Kontaktinsel (8) des Substrates (1) oder (2) verbunden werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das dem Chip (6) benachbarte Substrat (1) auf der Chipseite mit einer zusätzlichen Cu-Lage (18) versehen wird, die über die Durchkontaktierungen (13) mit der übrigen Cu-Verdrahtung (11, 12) elektrisch verbunden ist.
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