Eine
derartige Schaltungsanordnung ist beispielsweise aus Marc Tiebout
et al, 2002 IEEE International Solid-State Circuits Conference,
February 6, 2002, Digest of technical papers, Seiten 300 ff. bekannt.
In Figur 17.8.1 dieser Veröffentlichung
ist ein spannungsgesteuerter Oszillator (VCO) dargestellt, dessen
Oszillationsfrequenz durch eine spannungsgesteuerte Kapazität definiert
wird. Der Schaltungsteil zur Bereitstellung dieser Kapazität ist symmetrisch
als Reihenschaltung von zwei identischen, jedoch "Rücken-an-Rücken" angeordneten Feldeffekttransistoren
(FETs) gebildet. Die Kapazität
wird zwischen den beiden Gates dieser Transistoren bereitgestellt,
und zwar als Reihenschaltung von zwei Kapazitäten, die jeweils zwischen dem
Gate und dem Substrat jedes Transistors vorliegen. Das Substrat sowie
ein mit den Sources und Drains der beiden Transistoren verbundener
Anschluss "TUNE" stellen Steueranschlüsse dar,
an denen eine Einstellspannung zur Steuerung der bereitgestellten
Kapazität eingegeben
wird. Bekanntlich hängt
die Kapazität zwischen
Gate und Substrat von der Ladungsträgerdichte bzw. Ladungsträgerverteilung
im Kanal des Transistors ab, die wiederum eingestellt werden kann durch
Veränderung
der Spannung zwischen den hier miteinander verbundenen Source- und
Drainanschlüssen
und dem Substrat. Da die Ladungsträgerdichte bzw. -verteilung
im Kanal auch von der Spannung zwischen Gate und Substrat abhängt, ist
die bereitgestellte Kapazität
ferner abhängig
von der an den "Kapazitätsanschlüssen" (den beiden Gates)
angelegten Spannung, im Folgenden auch als "Signalspannung" bezeichnet. Da die Signalspannung oszilliert,
ergibt sich über
jede Oszillationsperiode betrachtet eine "mittlere Kapazität". Letztlich definiert diese gemittelte
Kapazität
die Oszillatorfrequenz.
In
der Praxis wichtige Parameter einer spannungsgesteuerten Kapazität, oftmals
auch als "Varactor" bezeichnet, sind
der Einstellbereich, der Qualitätsfaktor
und die Linearität.
Bei Verwendung des Varactors in einem VCO führt ein größerer Einstellbereich der Kapazität zu einem
größeren Einstellbereich
der Oszillationsfrequenz. Je besser der Quali tätsfaktor und die Linearität des Varactors
sind, desto geringer ist das Phasenrauschen des VCO (bessere spektrale
Reinheit). Je linearer der Varactor ist, umso eher ist der Gewinn
(engl.: "gain"), d. h. die differenzielle Änderung
der Oszillationsfrequenz mit der Einstellspannung, konstant. Je
linearer der Varactor ist, desto symmetrischer ist die Wellenform
am Ausgang des VCO. Die Symmetrieeigenschaften der Wellenform am
Ausgang beeinflussen direkt die (Aufwärts-)Wandlung von (niederfrequentem)
Rauschen in den Oszillationsfrequenzbereich. Die vollständige Beseitigung
des Effekts einer Aufwärtswandlung
von niederfrequentem Rauschen lässt
sich theoretisch nur mit einer perfekt symmetrischen Ausgangswellenform
des Oszillators erreichen.
1 zeigt im linken Teil eine
Oszillatorschaltung, deren Aufbau im Wesentlichen der aus Marc Tiebout
et al, 2002 IEEE International Solid-State Circuits Conference,
February 6, 2002, Digest of technical papers, Seiten 300 ff. bekannten Oszillatorschaltung
entspricht. Es handelt sich um einen LC-Energiespeicher-VCO, bei
welchem einem aus einer Induktivität L und einer Kapazität CV gebildeten
Schwingkreis Energie zugeführt
wird mittels zweier rückgekoppelter
Inverter (FETs Ta, Tb, Tc und Td). Die Schaltung wird versorgt über einen
positiven Versorgungsanschluss Vdd und einen negativen Versorgungsanschluss
Vss, wobei die Verstärkung
der Inverter in an sich bekannter Weise mittels eines Stromquellentransistors
eingestellt wird, dessen Gate mit einer Vorspannung Vbias beaufschlagt
wird.
1 zeigt im rechten Teil
den Aufbau der Kapazität
bzw. des "Kondensators" CV. Diese Kapazität ist gebildet
durch eine "Rücken-an-Rücken"-Anordnung von zwei
FETs T1 und T2, deren Gates zur Bildung eines Verbindungsbereiches
miteinander verbunden sind. Ferner sind bei jedem dieser Transistoren
T1 und T2 die Source- und Drain-Anschlüsse miteinander verbunden und
bilden jeweils einen von zwei Kapazitätsanschlüssen (Ka, Kb) zwischen denen
die gewünschte
Kapazität
bereitgestellt wird. Diese Kapazität bzw. Gesamtkapazität ergibt
sich aus der Reihenschaltung zweier Teilkapazitäten, nämlich der Kapazitäten zwischen
Source-Drain-Anschluss und Gate-Anschluss jedes Transistors. Die Substrate
der beiden Transistoren T1, T2 werden von dem Substrat der integrierten
Schaltung gebildet und liegen auf dem negativen Versorgungspotenzial
Vss. Der Verbindungsbereich zwischen den beiden Transistoren T1,
T2 wird zur Eingabe einer Einstellspannung Vtune (bezogen auf Vss)
verwendet, so dass mittels dieser Einstell spannung die sich ergebende Kapazität CV und
dementsprechend die Oszillatorfrequenz gesteuert werden kann.
1a zeigt einen modifizierten
Aufbau der spannungsgesteuerten Kapazität CV, bei welchem die Source-
und Drainanschlüsse
der beiden Transistoren T1, T2 miteinander verbunden sind und einen Verbindungsbereich
bilden, an dem die Einstellspannung Vtune eingegeben wird. Die beiden
Kapazitätsanschlüsse sind
bei dieser Modifikation durch die Gates der Transistoren T1, T2
gebildet.
2 veranschaulicht den an
sich bekannten Verlauf der Kapazität (Kleinsignalkapazität) eines FET,
beispielsweise eines der in 1a gezeigten Transistoren
T1, T2, in Abhängigkeit
von der Gatespannung Vgate (bezogen auf Vss). In an sich bekannter
Weise durchläuft
diese Kapazität
C ein Minimum, welches bei einer Gatespannung von ungefähr der Schwellspannung
Vth des Transistors liegt. Bei diesem Verlauf unterscheidet man üblicherweise
drei Bereiche, nämlich
einen Akkumulationsbereich (acc), einen Verarmungsbereich (dep)
sowie einen Inversionsbereich (inv). Für relativ niedrige Frequenzen strebt
der Kapazitätsverlauf
im Akkumulationsbereich sowie im Inversionsbereich jeweils gegen
eine bestimmte Kapazität
Cox, welche der Kapazität über die
zwischen Gate und Kanal des Transistors T befindlichen Isolationsschicht
(Oxidschicht) entspricht. Für
relativ hohe Frequenzen, wie dies für die im Rahmen der Erfindung
besonders interessanten Anwendungen gegeben ist, ergibt sich der
in 2 gestrichelt eingezeichnete
Verlauf der Kapazität
C im Akkumulationsbereich. In diesem Bereich ist die Steigung der
Kapazität
geringer und linearer als im Inversionsbereich. Der Serienwiderstand
(Substratwiderstand) ist im Akkumulationsbereich jedoch wesentlich
größer als
der entsprechende Widerstand bei Inversion. Demzufolge verbleibt
bei höheren
Frequenzen lediglich ein relativ kleiner kapazitiver Anteil des elektrischen
Verhaltens im Akkumulationsbereich (kleiner Qualitätsfaktor).
Deshalb ist für
hohe Frequenzen lediglich der Bereich zwischen Verarmung und Inversion
für den
Betrieb eines FET als spannungsgesteuerte Kapazität (z. B. "MOST-Varactor") akzeptabel.
Die
Nachteile des oben beschriebenen Oszillators ergeben sich aus der
in 2 dargestellten Kapazitätscharakteristik.
Die Kapazität-Spannung-Charakteristik
ist eine steile nichtlineare Kurve. Der steile Anstieg des Kapazitätsverlaufs
in Abhängigkeit
von der Einstellspannung Vtune (wie auch der Signalspannung Vgate)
führt zu
einer großen Empfindlichkeit
hinsichtlich einer Änderung
der Einstellspannung Vtune in einem kleinen Spannungsbereich. Zudem
führt die Änderung
der Steigung zu einer hochgradig nichtlinearen Gewinncharakteristik des
Oszillators. Die nichtlineare Kapazität ist nachteilig im Hinblick
auf das Phasenrauschen, da die Ausgangswellenform des Oszillators
unsymmetrisch wird.
Bei
der bekannten Schaltungsanordnung besitzt der Schaltungsteil zur
Bereitstellung der spannungsgesteuerten Kapazität eine mehr oder weniger große Nichtlinearität. Beispielsweise
hängt die
aus den beiden Teilkapazitäten
zusammengesetzte Gesamtkapazität
der FET-Anordnung in nichtlinearer Weise von der "Signalspannung" ab, die zwischen den
beiden Gates der FETs anliegt. Zwar ergibt sich durch die "Rücken-an-Rücken"-Anordnung dieser FETs
eine gewisse Kompensation einer bezogen auf den Arbeitspunkt symmetrischen
Nichtlinearität.
Es verbleibt jedoch ein nichtsymmetrischer Anteil der Nichtlinearität, der sich
insbesondere bei größeren Signalamplituden
negativ auf die Leistungseigenschaften des Oszillators auswirkt
oder aufwändige Kompensationsmaßnahmen
erfordert. Außerdem verändert sich
die Kapazität
bei der bekannten Schaltungsanordnung sehr stark bei Veränderung
der Einstellspannung. Es ergibt sich daher ein sehr kleiner nutzbarer
Einstellspannungsbereich. Dies ist für viele Anwendungen nachteilig,
beispielsweise bei einem VCO. Hier führt die steile Kapazität-Einstellspannung-Charakteristik
zu einem sehr hohen Gewinn, so dass der VCO z. B. sehr sensitiv
auf Störungen
ist (Rauschen).
Aus
der
DE 102 09 517
A1 ist ein ähnlicher Schaltungsteil
zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung
in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei
FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt
wird, welche durch Variation eines Einstellpotentials abgestimmt werden
kann, wobei das Einstellpotential an die allesamt miteinander verbundenen
Source- und Drain-Anschlüsse
der beiden FETs angelegt wird.
Ausgehend
von den oben beschriebenen bekannten Schaltungsanordnungen besteht
ein Bedürfnis
für eine
integrierte Schaltungsanordnung umfassend einen Schaltungsteil zur
Bereitstellung einer Kapazität,
wobei der Schaltungsteil bessere Leistungseigenschaften aufweist,
insbesondere eine relativ große
Linearität
besitzt.
Eine
derartige Schaltungsanordnung, von welcher die vorliegenden Erfindung
auch im Oberbegriff des Anspruchs 1 ausgeht, ist aus der US 2002/0014925
A1 bekannt. Bei dieser bekannten Schaltungsanordnung ist eine Mehrzahl
von "Subschaltungsteilen" zur jeweiligen Bereitstellung
einer spannungsgesteuerten Subkapazität vorgesehen, wobei jedem Subschaltungsteil
mittels Subeinstellspannungserzeugungsmitteln eine Subeinstellspannung
zur Steuerung der Subkapazität
eingegeben wird und die Subkapazitäten parallel angeordnet sind,
um die Kapazität
als Summe der Subkapazitäten
bereitzustellen.
Jeder
Subschaltungsteil ist hierbei als eine Reihenschaltung aus zwei
nicht näher
beschriebenen Varactoren ("P/N
junction type varactor" oder "MOS-type varactor") ausgebildet.
Durch
die Parallelanordnung einer Mehrzahl von Subschaltungsteilen zur
Bereitstellung einer durch eine Summation sich ergebenden Gesamtkapazität können die
einzelnen Subkapazitätsverläufe (Kapazität in Abhängigkeit
von der Signalspannung) versetzt zueinander vorgesehen werden, so
dass der Verlauf der Gesamtkapazität linearisiert ist.
Außerdem ergibt
sich ein relativ flacher Verlauf der Kapazität in Abhängigkeit von der Einstellspannung
(wie auch in Abhängigkeit
von der Signalspannung). Es ist daher vorteilhaft ein großer Einstellspannungsbereich
tatsächlich
nutzbar. Bei Einsatz der Kapazität
in einem Oszillator reagiert dieser z. B. weniger sensitiv auf Störungen.
Dies
wird anhand der 3, 4 und 5 veranschaulicht, die jeweils ein Schaltungsteil
CV zur Bereitstellung einer spannungsgesteuerten Kapazität zeigen,
bei welchem die Vorteile von MOS-Varactoren (hoher Qualitätsfaktor,
keine Vorwärtsströme etc.)
beibehalten werden, wobei gleichzeitig eine Kapazität-Spannung-Charakteristik
mit verbesserter Linearität
bzw. vergrößerten nutzbaren
Einstellbereich erhalten wird.
Zur
Erzielung der verbesserten Charakteristik werden mehrere (kleinere)
MOS-Varactoren als "Subschaltungsteile" zur Bereitstellung
jeweiliger "Subkapazitäten" in einer Parallelanordnung
verwendet. Die einzelnen MOS-FETs werden mit verschiedenen "Subeinstellspannungen" beaufschlagt. Diese Ansteuerung
erfolgt in einer Weise, bei der die Kleinsignalkapazitäten jedes
Varactors bei Veränderung der
Signalspannung (zwischen den Kapazitätsanschlüssen) "nacheinander erscheinen".
In 3 links oben ist nochmals
ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das
Substrat gebildet sind und die miteinander verbundenen Source- und
Drainanschlüsse
zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte
Kapazität
eingestellt werden kann. Die sich ergebende Kapazität ist durch
die in 3 unten fett
durchgezogene Linie CV0 gegeben (für Vt = 0V).
In 3 rechts oben ist ein Schaltungsteil dargestellt,
bei welchem drei FETs parallel angeordnet sind, die jeweils eine
Subkapazität
CV1, CV2 und CV3 bereitstellen, die sich an den beiden Kapazitätsanschlüssen zu
einer Gesamtkapazität
CV1 + CV2 + CV3 aufsummieren. Die beiden Kapazitätsanschlüsse sind bei diesem Schaltungsteil
einerseits durch die miteinander verbundenen Gates und andererseits durch
das Halbleitersubstrat gebildet. Die Subeinstellspannungen werden
zwischen dem Substrat und den einzelnen Source-Drain-Anschlüssen angelegt und
sind voneinander verschieden. In der dargestellten Situation besitzen
die Subeinstellspannungen Werte von Vt, Vt + V1, Vt + V2. Dieser
Versatz der Subeinstellspannungen führt zu einem Versatz der einzelnen
Subkapazitäten
in der Darstellung der Abhängigkeit
der Kapazität
von der Gatespannung, wie dies in 3 unten
gezeigt ist. Die dünn
durchgezogenen Kurven CV1, CV2 und CV3 geben die Verläufe der
einzelnen Subkapazitäten
wieder, deren Summe durch die fett gestrichelte Kurve wiedergegeben
wird. Da die einzelnen Subkapazitäten jeweils um eine Offsetspannung
(V1', V2') gegeneinander versetzt
sind, zeigt die bereitgestellte Gesamtkapazität einen etwa gestuften Verlauf
in Abhängigkeit
von der Gatespannung Vgate. Da die Anzahl der verwendeten Subschaltungsteile
(MOS-Varactoren) theoretisch beliebig groß vorgesehen werden kann, kann
ein nahezu geradliniger Verlauf der Gesamtkapazität erzielt
werden.
Die
Kurve CV0 kann als Vergleichsbeispiel betrachtet werden. Wenn derselbe
Kapazitätsbereich erzielt
werden soll, so sind die einzelnen Subkapazitäten CV1, CV2, CV3 jeweils um
einen Faktor 3 kleiner als die Vergleichskapazität CV0 zu dimensionieren, so
dass die Additon der Subkapazitäten
zu der gleichen Gesamtkapazität
führt.
Der Unterschied besteht dann im Wesentlichen darin, dass die Steigung für die Parallelanordnung der
einzelnen Varactoren geringer ist und nahezu linear über einen
großen
Einstellbereich ist.
Eine
Möglichkeit
zur Erzeugung des Spannungsoffsets ist es, die Schwellspannung Vth
durch Ändern
des Substratpotenzials des FET zu verändern, so dass die Inversion
bei kleineren oder größeren Gatespannungen
stattfindet. Die praktisch verwendbaren Spannungsoffsets zwischen
den einzelnen Varactoren sind jedoch durch die Vorwärtspolung der
Source/Drain-Substrat-Diode begrenzt.
Eine
im Allgemeinen bessere Möglichkeit
zur Erzielung dieser Spannungsoffsets zwischen den einzelnen Varactoren
ist es, jeden Varactor mit einer unterschiedlichen Spannung am Source-Drain-Anschluss
oder Gateanschluss einzustellen, so dass die Inversionsbereiche
nacheinander für
die einzelnen Varactoren erreicht werden, wenn die Signalspannung
(zwischen den Kapaztiätsanschlüssen) steigt.
4. zeigt ein Schaltungsteil
zur Bereitstellung einer spannungsgesteuerten Kapazität, bei welchem
mehrere Subschaltungsteile T1, T2; T3, T4; T5, T6... zur Addition
jeweiliger Subkapazitäten
parallel angeordnet sind. Jede Subkapazität wird hierbei in herkömmlicher
Art und Weise durch die Reihenschaltung von zwei NMOST-Varactoren
(z. B. T1 und T2) gebildet, die hier als "Subschaltungsteilhälften" bezeichnet werden. Wie aus der Figur
ersichtlich bilden die Gates der Transistoren T1, T3, T5... den
einen Kapazitätsanschluss
Ka, wohingegen die Gates der Transistoren T2, T4, T6... den anderen
Kapazitätsanschluss
Kb bilden. Als Subeinstellspannungen dienen Spannungen, die zwischen
dem Versorgungspotenzial Vss und mehreren Abgriffen an einem Spannungsteiler
vorliegen und den Source-Drain-Anschlüssen der Transistorpaare T1,
T2; T3, T4; T5, T6... zugeführt
werden. Der aus zwei Stromquellen und einer der Anzahl von Transistorpaaren
entsprechenden Anzahl von Widerstandsbahnabgriffen (zur Realisierung
identischer Widerstände)
gebildete Spannungsteiler stellt somit eine Subeinstellspannungserzeugungeinrichtung
dar, welche die einzelnen Subeinstellspannungen basierend auf einer
eingegebenen Einstellspannung Vtune erzeugt. Die Einstellspannung
Vtune legt wie dargestellt eines der abgegriffenen Potenziale fest.
Die Widerstände
R haben keine nachteilige Wirkung auf den Qualitätsfaktor der bereitgestellten
Kapazität,
da diese nicht im differenziellen Signalweg zwischen den Kapazitätsanschlüssen Ka,
Kb (Signale osc_n, osc_p) liegen.
Ein
Vorteil der Verwendung von zwei Stromquellen anstatt einer Stromquelle
liegt darin, dass der Stromfluss ausschließlich durch die Stromquellen
definiert wird und nicht durch die eingegebene Einstellspannung
Vtune beeinflusst wird. Diese Stromquellen können mit temperaturabhängigen Eigenschaften derart
ausgebildet werden, dass eine Variation der Schwellspannung Vth
und der Widerstände
R kompensiert werden kann.
Der
dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des
in 1 verwendeten Varactors
CV.
5 zeigt ein weiteres Schaltungsteil,
bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die
an die Source-Drain-Anschlüsse
der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung
fest vorgegeben sind. Die Einstellung der Kapazität erfolgt
in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial
des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils
als Varactor CV von 1 wird
also das "common
mode"-Potenzial des LC-Resonators
variiert. Diese Ausführungsform
besitzt den Vorteil, dass die Einstellspannung Vtune nicht durch
ein Rauschen von Stromquellen beeinträchtigt wird, was wiederum das
Phasenrauschen reduziert.
Es
ist eine Aufgabe der vorliegenden Erfindung, eine weitere schaltungstechnische
Realisierung einer integrierten Schaltungsanordnung mit einem Schaltungsteil
der vorstehend erwähnten
Art zur Bereitstellung einer einstellbaren Kapazität mit großer Linearität anzugeben.
Diese
Aufgabe wird gelöst
durch eine integrierte Schaltungsanordnung mit den Merkmalen des Anspruchs
1. Die abhängigen
Ansprüche
betreffen vorteilhafte Weiterbildungen der Erfindung.
Bei
der erfindungsgemäßen Schaltungsanordnung
ist wesentlich, dass die Subschaltungsteile jeweils als Reihenschaltung
von zwei FETs gebildet sind, deren Gates über einen leitenden Verbindungsbereich
miteinander verbunden sind und den Subeinstellanschluss bilden,
wobei bei jedem der beiden FETs jeweils der Source-Anschluss mit
dem Drain-Anschluss verbunden ist und jeder der beiden Subkapazitätanschlüsse durch
einen der beiden verbundenen Source-/Drain-Anschlüsse gebildet
wird.
In
einer Ausführungsform,
bei welcher der Verlauf der Subkapazität in Abhängigkeit von einer zwischen
den Subkapazitätsanschlüssen angelegten Spannung
eine etwa rampenförmige
Form mit flachen Verlaufsabschnitten vor und hinter einem linearen
Anstieg (Rampe) besitzt, können
die Subeinstellspannungen derart erzeugt werden, dass mit sich verändernder
Signalspannung die einzelnen Subkapazitätsrampen im Wesentlichen nacheinander durchlaufen
werden, d. h. dass bei Erreichen eines Rampenendes für einen
Subschaltungsteil eine weitere Veränderung der Signalspannung
zum Durchlaufen eines Rampenbeginns eines anderen Subschaltungsteils
führt.
Auf diese Weise werden bei Veränderung
der Signalspannung die einzelnen Subkapazitäten sukzessive zur Bildung
der Kapazität (Gesamtkapazität) hinzuaddiert.
Falls die einzelnen Subkapazitätsverläufe für sich jeweils
mehr oder weniger nichtlinear sind, so spielt dies für die Linearität der bereitgestellten
Gesamtkapazität
mit zunehmender Anzahl von Subschaltungsteilen eine immer kleinere
Rolle. Wenngleich der Gesamtkapazitätsverlauf in diesem Fall eine
gewisse Welligkeit besitzen kann, so ergibt sich über den
gesamten Einstellungsbereich betrachtet dennoch im Mittel ein hohes
Maß an Linearität (ohne
besonders steile Flanken).
Die
Subeinstellspannungserzeugungsmittel lassen sich in der Praxis schaltungstechnisch
besonders einfach vorsehen, wenn eine bestimmte Änderung der Einstellspannung
in Änderungen
der Subeinstellspannungen resultieren soll, die einander gleich
sind. Alternativ oder gleichzeitig lässt sich vorsehen, dass im
Betrieb der Schaltungsanordnung die Subeinstellspannungen stets
voneinander verschieden sind, beispielsweise eine arithmetische
Reihe bilden, deren einzelne Werte bei einer Veränderung der Einstellspannung
um gleiche Beträge
verschoben werden oder deren gegenseitiger Abstand bei einer Änderung
der Einstellspannung gleichmäßig (mit gleichem
Betrag) verändert
wird. Ebenfalls aus Gründen
einer einfachen Implementierung der Subeinstellspannungerzeugungsmittel
ist in einer Ausführungsform
vorgesehen, dass die Subeinstellspannungen jeweils linear von der
Einstellspannung abhängen.
In
einer bevorzugten Ausführungsform
umfasst die Schaltungsanordnung wenigstens drei Subschaltungsteile.
Es hat sich herausgestellt, dass mit dieser Anzahl von Sub schaltungsteilen
bereits eine signifikante Verbesserung der Kapazitätscharakteristik
erreicht wird. In vielen Anwendungsfällen sind vier bis acht Subschaltungsteile
vollkommen ausreichend zur Erzielung der gewünschten Eigenschaften, insbesondere
zur Erzielung eines großen
Ausmaßes
an Linearität
der Kapazität.
Prinzipiell ist es selbstverständlich
nicht ausgeschlossen, noch mehr Subschaltungsteile (z. B. etwa 20)
vorzusehen.
Im
Hinblick auf eine schaltungstechnisch einfache Implementierung,
eine über
den gesamten Einstellbereich gleichmäßige Linearität sowie
eine Vermeidung von negativen Wirkungen von Herstellungstoleranzen
ist es bevorzugt, dass die Subschaltungsteile identisch aufgebaut
sind.
Abhängig vom
konkreten Anwendungsfall ist es selbstverständlich möglich, der gemäß der Erfindung
bereitgestellten Kapazität
weitere, in anderer Weise implementierte Kapazitäten seriell und/oder parallel
hinzuzufügen.
Wenngleich
die Schaltungsanordnung prinzipiell in einer beliebigen Herstellungstechnologie
realisierbar ist, so kommt hierfür
insbesondere die CMOS-Technologie mit deren spezifischen Vorteilen in
Betracht.
Zur
Erzielung eines geringen ohmschen Widerstands im Bereich der Subkapazität ist es
vorteilhaft, wenn wenigstens ein Subkapazitätsanschluss von einem metallischen
oder einem stark dotierten Halbleiterbereich gebildet ist.
Wenn
der Verbindungsbereich zwischen zwei identischen FETs als Anschluss
zur Eingabe der Subeinstellspannung verwendet wird, so beeinflusst diese
Eingabe ein über
die Subkapazitätsanschlüsse laufendes
Signal nicht oder wenigstens nur symmetrisch.
In
einer Ausführungsform
ist vorgesehen, dass wenigstens einer der Verbindungsbereiche zwischen
den beiden Subschaltungsteilhälften
mit den entsprechenden Verbindungsbereichen der anderen Subschaltungsteile
leitend verbunden ist. Die Gesamtheit der miteinander verbundenen
Verbindungsbereiche kann dann beispielsweise als Teil eines Signalpfads
zwischen den beiden Kapazitätsanschlüssen dienen.
Außerdem
dient ein solcher Verbindungsbereich zur Eingabe der Subeinstellspannungen.
Daher ist in einer Weiterbildung vorgesehen, dass das Potenzial
der miteinander verbundenen Ver bindungsbereiche ein die Subeinstellspannung definierendes
Potenzial ist und die miteinander verbundenen Verbindungsbereiche
in einem Signalpfad zwischen dem ersten und dem zweiten Kapazitätsanschluss
liegen.
Die
Aussage, dass "ein
Potenzial eine Spannung definiert", soll bedeuten, dass dieses Potenzial eines
der beiden Potenziale ist, deren Differenz die betreffende Spannung
ist.
Die
bei der Erfindung verwendeten FETs stellen eine Struktur dar, deren
Kapazität über eine Isolationsschicht
oder eine Sperrschicht bereitgestellt wird. Eine Isolationsschicht
bezeichnet hierbei eine Materialschicht, die unabhängig von
den an dieser Schicht herrschenden Potenzialverhältnissen elektronisch isoliert,
also beispielsweise eine Oxidschicht. Eine Sperrschicht bezeichnet
demgegenüber
eine Materialschicht, die wenigstens bei den im Betrieb der Schaltungsanordnung
an dieser Schicht herrschenden Potenzialverhältnissen elektronisch isoliert,
also beispielsweise ein in Sperrrichtung mit Spannung beaufschlagter
pn-Übergang
oder ein homogen dotierter Halbleiterbereich, der im Betrieb der Schaltungsanordnung
eine geringe Ladungsträgerdichte
besitzt.
Bei
der Erfindung ist vorgesehen, dass eine "Subschaltungsteilhälfte" von einem FET gebildet ist, dessen
Source-Anschluss mit dessen Drain-Anschluss verbunden ist. Die Verwendung
einer FET-Struktur bei der Bereitstellung einer Subkapazität ist vor
allem deshalb interessant, weil FETs zu den gegenwärtig besonders
detailliert untersuchten und modellierten mikroelektronischen Komponenten
zählen,
so dass deren Verwendung im Hinblick auf die Auslegung der Schaltungsteileigenschaften
vorteilhaft ist. Bei einem FET ist der Kanal üblicherweise vom Halbleitersubstrat
selbst (oder einer davon verschieden dotierten Wanne) gebildet.
Die Verbindung zwischen Source-Anschluss und Drain-Anschluss jedes
FET besitzt den Vorteil, dass mit einem einzigen, für diese
beiden Anschlüsse
gemeinsamen Potenzial die Potenzialverhältnisse und somit für die Subkapazität maßgebliche
Parameter sehr effektiv für
die Einstellung der Subkapazität
beeinflusst werden können.
Die
Subeinstellspannungerzeugungsmittel können eine stromdurchflossene
Spannungsteileranordnung umfassen, an welcher mehrere Potenziale abgegriffen
werden, die jeweils eine der Subeinstellspannungen definieren. Dies
ist eine schaltungstechnisch besonders einfache Implementierung
der Subeinstellspannungerzeugungsmittel.
Ebenfalls
im Hinblick auf eine schaltungstechnisch einfache Implementierung
ist in einer Weiterbildung vorgesehen, dass die Subeinstellspannungen
jeweils definiert werden durch eines der abgegriffenen Potenziale
und ein für
die Subeinstellspannungen gemeinsames Potenzial. Hierbei kann das
gemeinsame Potenzial unabhängig
von der Einstellspannung vorgegeben sein, also beispielsweise ein konstantes
Versorgungspotenzial oder Referenzpotenzial der Schaltungsanordnung
darstellen.
Da
die zwischen den Kapazitätsanschlüssen anliegende
Spannung (Signalspannung) die Subkapazitäten und somit die Gesamtkapazität beeinflusst, besteht
die Möglichkeit,
das gemeinsame Potenzial als DC-Anteil dieser Signalspannung vorzugeben. Bei
einer solchen Ausführungsform
kann durch Verändern
dieses DC-Anteils dann die Einstellung der Kapazität realisiert
werden.
Wenn
die Subeinstellspannungerzeugungsmittel eine stromdurchflossene
Spannungsteileranordnung umfassen, so kann beispielsweise vorgesehen
sein, dass durch die Einstellspannung eines der abgegriffenen Potenziale
festgelegt wird. Dies bedeutet, dass bei konstantem Stromfluss durch
die Spannungsteileranordnung eine Veränderung der Einstellspannung
zu Veränderungen
sämtlicher
abgegriffener Potenziale führt,
die einander gleich sind und der Einstellspannungsänderung
entsprechen.
Der
Schaltungsteil kann mit großem
Einstellbereich, großem
Qualitätsfaktor
und großer
Linearität vorgesehen
sein, so dass sich eine interessante Anwendung ergibt, wenn die
Schaltungsanordnung ferner einen Oszillator umfasst, wobei die spannungsgesteuerte
Kapazität
eine die Oszillationsfrequenz des Oszillators definierende Komponente
bildet, insbesondere den Kondensator eines LC-Schwingkreises bildet.
Vorteilhaft können
aufgrund der guten Leistungseigenschaften der bereitgestellten Kapazität Schwingkreise
mit relativ hoher Oszillationsfrequenz bereitgestellt werden, beispielsweise
mit Frequenzen von wenigstens etwa 1 GHz.
Der
in besonderer Weise aufgebaute Schaltungsteil zur Bereitstellung
einer spannungsgesteuerten Kapazität eignet sich insbesondere
zur Anwendung bei Oszillatorschaltungen, um deren Leistungseigenschaften
zu verbessern. Die Erfindung ermöglicht
die Auslegung von Oszillatoren mit großem Einstellbereich und/oder
Oszillatoren mit geringem Jitter (wenig 1/f-Rauschen-Aufwärtswandlung).
Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Bezug auf
die beigefügten
Zeichnungen weiter beschrieben. Es stellen dar:
1 ein
Schaltbild einer integrierten Oszillatorschaltung,
1a ein
Detail aus 1 in einer Modifikation,
2 eine
Darstellung zur Erläuterung
der Abhängigkeit
der Kapazität
zwischen dem Gate und dem Substrat eines FET in Abhängigkeit
von der Gatespannung,
3 eine
Darstellung zur Veranschaulichung einer nicht im Rahmen der Erfindung
liegenden Schaltungsanordnung,
4 ein
Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden
Schaltungsteils,
5 ein
Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden
Schaltungsteils, und
6 ein
Schaltbild eines Schaltungsteils gemäß einer Ausführungsform
der Erfindung.