DE10308921A1 - Phasenregelanordnung zur Frequenzsynthese - Google Patents

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Abstract

Es ist eine Phasenregelanordnung zur Frequenzsynthese angegeben mit einem digital steuerbaren Oszillator (1) und mit einem Phasen-/Frequenzvergleicher (7), der ein vom Ausgangssignal des Oszillators (1) abgeleitetes Signal mit einem Bezugssignal vergleicht und in Abhängigkeit davon den Oszillator (1) abstimmt. Zur Kopplung des Ausgangs der Phasen-/Frequenzvergleichseinrichtung (7) mit dem Abstimmeingang (2) des Oszillators ist ein Mittel zur Abtastratenerhöhung (30) vorgesehen. Damit kann auf einen Digital-Analog-Wandler am Eingang des Oszillators verzichtet werden, so daß die vorgeschlagene Schaltung mit geringem Aufwand realisierbar, mit geringer Chipfläche integrierbar und zur Anwendung in modernen Mobilfunkgeräten unter Einhaltung von geforderten Sendemasken geeignet ist.

Description

  • Die vorliegende Erfindung betrifft eine Phasenregelanordnung zur Frequenzsynthese.
  • Zur Frequenzsynthese werden üblicherweise Phasenregelkreise, sogenannte PLL, Phase-Locked Loop, eingesetzt. Für Mobilfunkanwendungen, bei denen Trägerfrequenzen im Gigahertz-Bereich benötigt werden, ist es üblich, analog arbeitende PLL zu verwenden. Bei dem Mobilfunkstandard Bluetooth beispielsweise muß eine Trägerfrequenz in der Größenordnung von 2,4 Gigahertz erzeugt werden, auf die Nutzdaten auf moduliert werden.
  • Bei analogen PLL ist üblicherweise ein analoger, spannungsgesteuerter Oszillator vorgesehen, ein sogenannter VCO, Voltage Controlled Oscillator, dessen Ausgangssignal, über einen Teiler frequenzgeteilt, einem Phasen-/Frequenzdetektor zugeführt wird. Dieser vergleicht das heruntergeteilte Oszillatorsignal mit einem Bezugssignal und steuert in Abhängigkeit von einer Phasen- und/oder Frequenzabweichung über eine Ladungspumpenschaltung und ein Schleifenfilter den Oscillator an. In Weiterbildungen dieser analogen PLL kann der Frequenzteiler als sogenannter Multi-Modulus-Teiler ausgeführt sein, der mit einem digitalen Modulationssignal beispielsweise über einen Sigma-Delta-Wandler angesteuert wird.
  • Derartige, analoge PLL umfassen sowohl analog als auch digital arbeitende Funktionsblöcke. Ein wesentlicher Nachteil derartiger, sogenannter hybrider PLL im Hinblick auf deren Herstellungsmöglichkeiten in integrierter Schaltungstechnik liegt in dem verhältnismäßig großen Platzbedarf auf dem Chip, insbesondere bezüglich der Ladungspumpenschaltung und des Schleifenfilters, und auch in der hohen Anzahl der analog aufgebauten Funktionsblöcke.
  • Es ist daher wünschenswert, eine Hochfrequenz-PLL möglichst weitgehend in digitaler Schaltungstechnik aufzubauen, einschließlich des Oszillators.
  • Eine Problematik ergibt sich bei einem rein digitalen Aufbau des gesteuerten Oszillators aufgrund des notwendigerweise vorhandenen Quantisierungsfehlers. Es sind bei einem digital gesteuerten Oszillator lediglich diskrete Frequenzen erzeugbar mit einer vom geringwertigsten Bit abhängigen Quantisierungsschrittweite. Aufgrund einer derartigen, digitalen Ansteuerung des Oszillators entstehen in dessen Ausgangsspektrum unerwünschte Seitenlinien im Abstand der Schaltfrequenz, mit der frequenzbestimmende Bauteile im Oszillator geschaltet werden. Da die Schaltfrequenz normalerweise deutlich kleiner als die Oszillatorfrequenz ist, führt dies zur Verletzung der spektralen Sendemaske. Bei dem Mobilfunksystem Bluetooth beispielsweise muß die ausgesendete Leistung, genauer die sogenannte in-band spurious emission, bei einer Meßbandbreite von einem Megahertz im Abstand von größer als 3 MHz einen Wert kleiner als –40 dBm betragen. Dies ist in der Bluetooth-Spezifikation angegeben.
  • Die unerwünschte Schaltfrequenz könnte dadurch unterdrückt werden, daß am Eingang des Oszillators ein Digital-Analog(DA)-Wandler angeschlossen ist, der das digitale Steuerwort in eine analoge Abstimmspannung konvertiert. Durch eine derartige Mittelwertbildung am Ausgang des DA-Wandlers wird die Taktfrequenz unterdrückt. Dieser Lösungsansatz hat jedoch den gravierenden Nachteil, daß ein hochpräziser und vor allem sehr schnell arbeitender DA-Wandler nötig ist, der aufgrund der benötigten Bittiefe einen sehr großen Aufwand bezüglich der Integration des Funktionsblockes bedeuten würde.
    •
  • Aufgabe der vorliegenden Erfindung ist es, eine kostengünstig integrierbare Phasenregelanordnung anzugeben, welche zur Anwendung in Mobilfunkgeräten gemäß moderner, digitaler Mobil funkstandards geeignet ist und die dort vorgesehenen Spezifikationen einhält.
  • Erfindungsgemäß wird die Aufgabe gelöst durch eine Phasenregelanordnung, aufweisend
    • – einen digital steuerbaren Oszillator mit einem Steuereingang und mit einem Ausgang,
    • – eine Phasen-/Frequenzvergleichseinrichtung mit einem ersten Eingang zum Zuführen eines Referenzsignals, mit einem zweiten Eingang, der mit dem Ausgang des Oszillators gekoppelt ist, und mit einem Ausgang zur Abgabe eines Fehlersignals und
    • – ein Mittel zur Erhöhung der Abtastrate des Fehlersignals, welches den Ausgang der Phasen-/Frequenzvergleichseinrichtung mit dem Steuereingang des Oszillators koppelt.
  • Gemäß dem vorgeschlagenen Prinzip ist eine digital arbeitende Phasenregelanordnung vorgesehen, welche sich durch die besondere Ansteuerung des Oszillators mit erhöhter Abtastrate des digital codierten Abstimmsignals auszeichnet.
  • Die Referenzseitenbänder des Ausgangsspektrums liegen wegen der Überabtastung des digitalen Ausgangsworts des Phasen-/Frequenzvergleichers außerhalb des Nutzbandes.
  • Durch die vorgeschlagene Erhöhung der Abtastrate des Steuersignals oder Abstimmsignals des Oszillators ist es möglich, spektrale Sendemasken auch moderner, digitaler Mobilfunkstandards bei Verwendung kostengünstiger, digitaler Funktionsblöcke, insbesondere eines digital abstimmbaren Oszillators, einzuhalten.
  • Die Überabtastung des digitalen Abstimmwortes des Oszillators gemäß dem vorgeschlagenen Prinzip wird auch als Oversampling bezeichnet.
  • Die Taktfrequenz, mit der die Übertastung erfolgt, und die dem Mittel zur Erhöhung der Abtastrate zuführbar ist, ist bevorzugt deutlich größer als die Bezugsfrequenz des Phasenregelkreises.
  • Gemäß einer bevorzugten Weiterbildung der Erfindung ist ein Wandler vorgesehen, der den Ausgang des digital steuerbaren Oszillators mit dem zweiten Eingang des Phasen-/Frequenzvergleichers koppelt und der ausgelegt ist zur Abgabe eines digital codierten Phasensignals in Abhängigkeit von der Ausgangsfrequenz des Oszillators.
  • Durch Zuführen lediglich der Phaseninformation des Oszillators sowie des Ausgangssignals des digital steuerbaren Oszillators kann ein einfach aufgebauter, digitaler Phasen-/Frequenzvergleicher, bevorzugt ein sogenannter Digital Fractional Phase Comparator, eingesetzt werden.
  • Bevorzugt ist zwischen den Ausgang des digital steuerbaren Oszillators und den Wandler, der der Ausgangsfrequenz des Oszillators das digital codierte Phasensignal zuordnet, ein begrenzender Verstärker geschaltet. Dieser dient bevorzugt zur Konversion des Ausgangssignals des Oszillators in ein Rechteck- oder Trapezsignal und ermöglicht damit eine verbesserte Konvertierbarkeit des so gewonnenen Taktsignals in ein Phasensignal.
  • Das Mittel zur Erhöhung der Abtastrate hat bevorzugt einen Takteingang zu Synchronisationszwecken, welcher mit dem Ausgang des Oszillators gekoppelt ist.
  • Durch die bevorzugte Kopplung des Takteingangs des Mittels zur Erhöhung der Abtastrate mit dem Ausgang des Oszillators kann das digitale Abstimmsignal, welches dem Oszillator zu dessen Steuerung zugeführt wird, auf eine Taktfrequenz synchronisiert werden, welche mit Vorteil bei geringem Aufwand der Schaltung deutlich größer ist als die Referenzfrequenz der Phasenregelanordnung.
  • Die Taktfrequenz zur Synchronisierung des Mittels zur Erhöhung der Abtastrate wird bevorzugt durch Frequenzteilung aus dem Signal mit der Ausgangsfrequenz des Oszillators gewonnen.
  • Der Frequenzteilerwert des Frequenzteilers, der den Ausgang des Oszillators mit dem Takteingang des Mittels zur Erhöhung der Abtastrate bevorzugt koppelt, kann einen festen Wert haben. Dieser Teilerwert kann beispielsweise Zwei oder Vier betragen.
  • Zur Zuführung des Referenzsignals an den Phasen-/Frequenzvergleicher ist bevorzugt ein Akkumulator vorgesehen, der einem eingangsseitig anliegenden, digitalen Kanalwort an seinem Ausgang ein Phasen-Referenzsignal zuordnet und an den ersten Eingang der Phasen-/Frequenzvergleichseinrichtung abgibt.
  • Ebenso wie die Phasen-/Frequenzvergleichseinrichtung hat auch der Akkumulator bevorzugt einen Eingang zum Zuführen eines Synchronisationssignals.
  • Hierfür ist bevorzugt eine Synchronisationseinrichtung vorgesehen, der am Eingang ein unsynchronisiertes Bezugsfrequenz-Signal zugeführt werden kann. Die Synchronisationseinrichtung selbst hat einen Takteingang, der bevorzugt mit dem Ausgang des Oszillators zum Zuführen eines Synchronisationstakts gekoppelt ist. Der Ausgang der Synchronisationseinrichtung ist bevorzugt mit einem Synchronisationseingang des Akkumulators verbunden. Der Ausgang der Synchronisationseinrichtung ist mit Vorteil mit einem Synchronisationseingang der Phasen-/Frequenzvergleichseinrichtung verbunden.
  • Das Mittel zur Erhöhung der Abtastrate umfaßt bevorzugt mehrere D-Flip-Flops. Diese sind mit besonders geringem Aufwand in digitaler Schaltungstechnik integrierbar.
  • Der digital steuerbare Oszillator umfaßt bevorzugt zwei schaltbare Kapazitätsfelder, welche jeweils frequenzbestimmende Kapazitäten umfassen. Eines dieser Kapazitätsfelder umfaßt bevorzugt binär abgestufte Kapazitäten, während die schaltbaren Kapazitäten des weiteren Kapazitätsfeldes alle gleich groß sind, das heißt gleiche Kapazitätswerte aufweisen. Die Kapazitäten beider Kapazitätsfelder sind bevorzugt unabhängig voneinander, jedoch in Abhängigkeit von dem Abstimmsignal, zu- und abschaltbar.
  • Die Ansteuerung der gleich großen Kapazitäten im zweiten Kapazitätsfeld erfolgt bevorzugt über einen Thermometer-Code. Damit ist ein besonders feines Abstimmen der Oszillator-Frequenz möglich, beispielsweise mit einem Modulationssignal. Zugleich kann mit den binär abgestuften Kapazitäten ein sehr großer Frequenzbereich mit verhältnismäßig geringem Aufwand abgedeckt werden.
  • Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der Unteransprüche.
    •
  • Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
  • Es zeigen:
  • 1a ein Ausführungsbeispiel des vorgeschlagenen Prinzips anhand eines Blockschaltbildes,
  • 1b ein Ausführungsbeispiel einer Synchronisationseinrichtung zur Erzeugung einer synchronisierten Referenzfrequenz für die Schaltung gemäß 1a,
  • 2 ein Ausführungsbeispiel eines digital abstimmbaren Oszillators zur Anwendung in einer Phasenregelanordnung gemäß 1a,
  • 3 eine Weiterbildung der Schaltung von 1a zu einem beispielhaften Einpunkt-Modulator,
  • 4 eine Weiterbildung der Schaltung von 3 zu einem beispielhaften Zweipunkt-Modulator und
  • 5 eine Synchronisationseinrichtung gemäß 1b zur Erzeugung einer synchronisierten Referenzfrequenz für die Schaltungen gemäß 3 und 4.
  • 1a zeigt eine Phasenregelanordnung mit einem digital steuerbaren Oszillator 1, der auch als DCO, Digitally Controlled Oscillator, bezeichnet wird. Der Oszillator 1 hat einen digitalen Abstimmeingang 2 zur Zuführung eines digital codierten Abstimmwortes und einen Signalausgang 3, an dem ein Signal mit einer Frequenz bereitgestellt wird, welche von dem am Eingang 2 anliegenden Abstimmwort abhängig ist. Der Ausgang des Oszillators 3 bildet einerseits den Ausgang der Phasenregelanordnung gemäß 1a und ist andererseits über einen begrenzenden Verstärker 4 und einen diesem nachgeschalteten Wandler 5 an einen Eingang 6 eines Phasenvergleichers 7 angeschlossen. Der Phasenvergleicher ist als sogenannter Digital Fractional Phase Comparator ausgebildet. Der begrenzende Verstärker 4 wandelt das Ausgangssignal des Oszillators 1 in ein trapezförmiges, Idealerweise rechteckförmiges Taktsignal mit der Frequenz des Oszillator-Ausgangssignals um. Das Ausgangssignal des begrenzenden Verstärkers 4 wird auf den Takteingang eines D-Flipflops 8 gegeben, dessen Eingang an den Ausgang eines Summierglieds 9 angeschlossen ist und dessen Ausgang mit einem Eingang des Summierglieds 9 verbunden ist. Am Inkrement-Eingang des Summierglieds 9 wird eine Konstante 1 angelegt. Der Ausgang des Summierglieds 9, der den Ausgang des Wandlers 5 bildet, ist ausgelegt zum Abgreifen eines Phasensignals ⌀div in Abhängigkeit von dem Ausgangs-Taktsignal des Oszillators 3.
  • Der digitale Frequenz-/Phasendetektor 7 hat einen weiteren Eingang 10, an dem ein Phasensignal mit einer Bezugsphase ⌀ref zuführbar ist. Außerdem weist der digitale Frequenz-/Phasendetektor 7 einen Takteingang 11 auf, an dem eine Bezugsfrequenz fref zugeführt wird.
  • Der Bezugsphaseneingang 10 ist an den Ausgang eines weiteren Wandlers 12 angeschlossen, der ebenso wie der Wandler ein D-Flipflop 13 und ein als Akkumulator ausgebildetes Summierglied 14 umfaßt. Ein weiterer Eingang des Summiergliedes 14 ist ausgelegt zum Zuführen eines digital codierten Kanalwortes, mit dem die gewünschte Ausgangsfrequenz der gezeigten Phasenregelanordnung eingestellt werden kann. Der Ausgang des Summiergliedes 14 ist einerseits an den Eingang 10 des digitalen Frequenz-/Phasenvergleichers 7 angeschlossen und andererseits an den Dateneingang des D-Flipflops 13 gelegt. Der Ausgang des D-Flipflops 13 ist an einen Eingang des Akkumulators 14 angeschlossen. Das D-Flipflop 13 hat einen Takteingang, dem ein Signal mit einer Bezugsfrequenz fref zuführbar ist.
  • Der Ausgang des Phasenvergleichers 7 ist über einen Multiplizierer 29 an den Eingang eines Mittels zur Abtastratenerhöhung 30 angeschlossen. Der Multiplizierer 29 hat einen weiteren Eingang zum Zuführen eines Signals α und erfüllt die Funktion eines Schleifenfilters in herkömmlichen PLL. Demnach kann durch geeignete Dimensionierung des Signals α und/oder des Multiplizierers 29 der Regelkreis dimensioniert werden.
  • Das Mittel zur Abtastratenerhöhung 30 umfaßt beispielhaft zwei hintereinander geschaltete D-Flip-Flops 32, 33, die den Ausgang des Multiplizierers 29 mit dem Abstimm-Eingang des Oszillators 1 koppeln. Jedes D-Flip-Flop 32, 33 hat einen Takteingang, der über einen Frequenzteiler 31 an den Ausgang des Oszillators angeschlossen ist.
  • 1b zeigt eine Synchronisationseinrichtung 15 zur Bereitstellung eines Signals mit einer Referenzfrequenz fref welche bereits synchronisiert ist auf die Ausgangsfrequenz des Oszillators 1. Demnach ist der Ausgang der Synchronisationseinrichtung 15 geeignet, um den Takteingang des D-Flipflops 13 und den des Phasen-/Frequenzvergleichers 7 anzusteuern. Die Synchronisationseinrichtung 15 umfaßt beispielhaft zwei hintereinander geschaltete D-Flip-Flops 16, 17 mit je einem Takteingang. Die Takteingänge der beiden D-Flip-Flops 16, 17 sind an den Ausgang des Oszillators 1, der Bezugszeichen 3 trägt, angekoppelt. Am Eingang des eingangsseitigen D-Flipflops 16 ist eine unsynchronisierte Bezugsfrequenz fref,unsync zuführbar.
  • Der Quantisierungsfehler des digital abstimmbaren Oszillators DCO läßt sich beschreiben durch ƒout = ƒ0 + x · ƒLSB, mit x = xn–12n–1 + ... + x121 + x020.
  • Dabei bezeichnet f0 die Oszillatorfrequenz bei der Steuergröße x = 0 und fLSB die Quantisierungsschrittweite im Hinblick auf die diskret einstellbaren Frequenzen.
  • Das Ausgangswort des digitalen Fractional-Phase Komparators 7 ist mit der Taktfrequenz fref von vorliegend 13 Megahertz getaktet. Dieses Ausgangswort wird mit dem Mittel zur Abtastratenerhöhung 30 überabgetastet und auf die heruntergeteilte Ausgangstaktfrequenz fclk,div des Oszillators synchronisiert, welche deutlich größer ist als die Referenzfrequenz fref Der Teilerwert n des Frequenzteilers ist fest und beträgt beispielsweise 2 oder 4. Die Referenzseitenbänder liegen dadurch außerhalb des Bluetooth-Frequenzbandes. Die Einhaltung der spektralen Sendemaske ist problemlos möglich. Nach der Bluetooth-Spezifikation muß die ausgesendete Leistung außerhalb des 2,4 Gigahertz ISM(Industrial Scientific and Medical)-Bandes kleiner sein als –47 dBm. Diese ausgesendete Leistung wird als Out-Of-Band Spurious Emission bezeichnet. Bei Bluetooth ist diese lediglich um 7 dBm gegenüber der sogenannten In-Band Spurious Emission reduziert. Aufgrund der Unterdrükkung eines angeschlossenen Antennenfilters und einer Anpaßschaltung, welche normalerweise ohnehin bei Mobilfunkgeräten gemäß Bluetooth oder anderen modernen Mobilfunkverfahren vorhanden sind, läßt sich diese Anforderung jedoch deutlich einfacher erfüllen.
  • Die Phasenregelanordnung gemäß 1a mit der Synchronisationseinrichtung gemäß 1b ist als rein digital aufgebaute Hochfrequenz-PLL realisiert. Damit können die Systemkosten erheblich reduziert werden, da einerseits auf ein externes Schleifenfilter verzichtet werden kann und andererseits die eingangs erwähnten, aufwendigen analogen Funktionsblöcke ebenfalls nicht notwendig sind. Dennoch können aufgrund der Über-Abtastung des Abstimmsignals des Oszillators spektrale Sendemasken, die in den jeweiligen Spezifikationen von Mobilfunk-Standards festgelegt sind, problemlos eingehalten werden.
  • Eine weitere Verringerung unerwünschter Emissionen ist bei vorliegendem Prinzip dadurch möglich, daß die Energie der Schaltfrequenz nicht auf diskrete Frequenzkomponenten konzentriert wird, sondern die Energie verteilt wird. Dies wird auch als Noise-Shaping oder Dithering bezeichnet. Dieses Dithering-Verfahren ist aus Analog/Digital-Wandlern bekannt und kann auch für die Ansteuerung des digitalen Oszillators 1 verwendet werden.
  • 2 zeigt ein Ausführungsbeispiel eines digital abstimmbaren Oszillators 1, der als LC-Oszillator mit symmetrischem Aufbau ausgeführt ist. Eine Stromquelle 18 ist an einen Versorgungspotentialanschluß 19 angeschlossen. An die Stromquelle 18 sind zwei Induktivitäten 20, 21 angeschlossen, welche mit ihren freien Anschlüssen den Ausgang 3 des Oszillators bilden. An diesen Ausgang 3 ist ein erstes und ein zweites Kapazitätsfeld 22, 23 angeschlossen sowie ein Entdämpfungsverstärker 24, der zwei kreuzgekoppelte MOS-Transistoren 25, 26 umfaßt. Die Transistoren 25, 26 des Entdämpfungsverstärkers 24 sind mit je einem Lastanschluß an einen Bezugspotentialanschluß 27 gelegt. Die beiden Kapazitätsfelder 22, 23 umfassen jeweils mehrere, unabhängig voneinander zu- und abschaltbare Kapazitäten. In dem ersten Kapazitätsfeld 22 sind die Kapazitäten binär abgestuft. Das heißt, daß beispielsweise eine erste Kapazität den Kapazitätswert C hat, eine zweite den doppelten Kapazitätswert, eine dritte den vierfachen, eine vierte den achtfachen und so weiter. Im zweiten Kapazitätsfeld 23 hingegen sind alle schaltbaren Kapazitäten mit einem gleichen Kapazitätswert ausgestattet. Der Eingang 2 des Oszillators 1 ist einerseits mit einem Steuereingang des ersten Kapazitätsfeldes 22 zur groben Kanalwahl angeschlossen, während eine Fein-Abstimmung mittels des zweiten Kapazitätsfeldes 23 erfolgt, dessen Steuereingang über einen Wandler 28 gemäß eines Thermometer-Codes an den Eingang 2 des Oszillators gelegt ist.
  • Zur Vermeidung von Monotoniefehlern werden die niederwertigen Bits des Abstimmworts mit Einheitskapazitäten im Kapazitätsfeld 23 realisiert und über einen Thermometer-Code angesteuert. Zweckmäßigerweise werden die Kapazitätsfelder 22, 23 so ausgelegt, daß diese für die Modulation mit verwendet werden, Bei Bluetooth beispielsweise wird eine Gauss'sche Frequenzumtastung (GFSK-Modulation) mit einem Modulationshub von ± 160 kHz verwendet. Zur Quantisierung dieses Bereiches mit einer Auflösung von etwa 5 kHz und unter Berücksichtigung einer gewissen Reserve werden 7 Bit benötigt. Dies entspricht einer Frequenzänderung von etwa 2 ppm, was wiederum einer Kapazitätsänderung im Attofarad-Bereich entspricht. Diese sehr feine Frequenzauflösung wird bevorzugt durch Interpolation, beispielsweise mittels eines Sigma-Delta-Modulators erzielt, in dem durch Umschalten zwischen den Kapazitätswerten eine Quantisierung erreicht wird, die kleiner ist als die kleinste schaltbare frequenzbestimmende Kapazität des Oszillators. Die höherwertigen Bits steuern ein binär gewichtetes Kapazitätsfeld 22 an, das für die Kanaleinstellung verwendet wird. Um das 85 Mhz breite Bluetooth-Frequenzband abzudecken, werden hierfür 8 Bit benötigt.
  • Der gezeigte Hochfrequenzoszillator 1 hat eine hohe Güte. Mit den sehr kleinen, schaltbaren Kapazitäten, die mit einem Thermometer-Code angesteuert werden, ist eine sehr feine Frequenzauflösung erzielt.
  • 3 zeigt eine Weiterbildung der Schaltung von 1a, die mit dieser in den verwendeten Bauteilen, deren Verschaltung miteinander sowie der vorteilhaften Wirkungsweise weitgehend übereinstimmt. Insoweit soll die Figurenbeschreibung an dieser Stelle nicht wiederholt werden. Zusätzlich ist bei der Schaltung von 3 am Eingang des Akkumulators 12 der Ausgang eines Addierknotens 34 angeschlossen. Der Addierknoten 34 hat zwei digitale Eingänge, von denen ein erster ausgelegt ist zum Zuführen eines Kanalwortes und ein zweiter ausgelegt ist als Modulationseingang zum Zuführen eines Modulationssignals MOD.
  • Das Bezugsphasensignal φref wird demnach nicht nur in Abhängigkeit von dem Kanalwort, sondern auch von dem Modulationssignal gebildet.
  • Bei der vorliegenden Einspeisung von Modulationsdaten in den Referenzzweig der Phasenregelanordnung spricht man auch von einer Direktmodulation der Referenzphase oder einer Einpunkt-Modulation.
  • Derartige Phasenregelanordnungen sind besonders zur Anwendung in Sendeanordnungen des Mobilfunks geeignet.
  • 4 zeigt eine Weiterbildung der Schaltung von 3, die mit dieser in den verwendeten Bauteilen, deren Verschaltung miteinander sowie der vorteilhaften Wirkungsweise weit gehend übereinstimmt. Insoweit soll die Figurenbeschreibung an dieser Stelle nicht wiederholt werden. Zusätzlich ist bei der Schaltung von 4 ein weiterer Addierknoten 35 vorgesehen, welcher den Ausgang des Mittels zur Abtastratenerhöhung 30 mit dem Abstimmeingang 2 des Oszillators 1 verbindet. Der weitere Addierknoten 35 hat einen zusätzlichen Eingang zur Zuführung des Modulationssignals MOD.
  • Somit ist eine Zweipunkt-Modulatoranordnung geschaffen. Ein Vorteil ist, daß die Bandbreite des Modulationssignals dabei größer sein kann als die Bandbreite des Phasenreglers selbst.
  • Derartige Phasenregelanordnungen sind besonders zur Anwendung in Sendeanordnungen des Mobilfunks mit hohen Übertragungsraten geeignet.
  • 5 zeigt eine Weiterbildung der Synchronisationseinrichtung 15 von 1b, mit der sie in Aufbau und vorteilhafter Funktionsweise weitgehend übereinstimmt. Insofern soll die Beschreibung an dieser Stelle nicht wiederholt werden. Bei der Schaltung von 5 wird die unsynchronisierte Bezugsfrequenz fref,unsync, die dem Dateneingang des eingangsseitigen Flip-Flops 16 zugeführt wird, mittels eines Quarz-Oszillators 36, 37 erzeugt. Dieser Quarz-Oszillator umfaßt einen Schwingquarz 37, an den ein aktiver Schaltkreis 36 angeschlossen ist, der Kondensatoren und einen Entdämpfungsverstärker umfaßt. Am Ausgang des Oszillators, der mit dem Bezugssignaleingang der Synchronisationseinrichtung 15 verbunden ist, wird somit eine sehr präzise und hoch stabile Quarz-Frequenz bereitgestellt.
    • 1
    Oszillator
    2
    Eingang
    3
    Ausgang
    4
    Limiter
    5
    Wandler
    6
    Eingang
    7
    digitaler fraktionaler Phasendetektor
    8
    D-Flipflop
    9
    Summierglied
    10
    Eingang
    11
    Takteingang
    12
    Akkumulator
    13
    D-Flipflop
    14
    Summierglied
    15
    Synchronisationseinrichtung
    16
    D-Flipflop
    17
    D-Flipflop
    18
    Stromquelle
    19
    Versorgungsanschluß
    20
    Spule
    21
    Spule
    22
    Kapazitätsfeld
    23
    Kapazitätsfeld
    24
    Verstärker
    25
    Transistor
    26
    Transistor
    27
    Bezugspotentialanschluß
    28
    Thermometer-Code-Wandler
    29
    Multiplizierer
    30
    Mittel zur Abtastratenerhöhung
    31
    Frequenzteiler
    32
    D-Flipflop
    33
    D-Flipflop
    34
    Addierknoten
    35
    Addierknoten
    36
    Oszillator
    37
    Schwingquarz

Claims (10)

  1. Phasenregelanordnung zur Frequenzsynthese, aufweisend – einen digital steuerbaren Oszillator (1) mit einem Steuereingang (2) und mit einem Ausgang (3), – eine Phasen-/Frequenzvergleichseinrichtung (7) mit einem ersten Eingang (10) zum Zuführen eines Referenzsignals (φref), mit einem zweiten Eingang (6), der mit dem Ausgang (3) des Oszillators (1) gekoppelt ist, und mit einem Ausgang zur Abgabe eines Fehlersignals und – ein Mittel zur Erhöhung der Abtastrate (30) des Fehlersignals, welches den Ausgang der Phasen-/Frequenzvergleichseinrichtung (7) mit dem Steuereingang (2) des Oszillators (1) koppelt.
  2. Phasenregelanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Wandler (5) vorgesehen ist, der den Ausgang (3) des Oszillators mit dem zweiten Eingang (6) der Phasen-/Frequenzvergleichseinrichtung (7) koppelt, ausgelegt zur Abgabe eines digital codierten Phasensignals (φdiv) in Abhängigkeit von der Ausgangsfrequenz (fdco) des Oszillators.
  3. Phasenregelanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein begrenzender Verstärker (4) vorgesehen ist, der zwischen den Ausgang (3) des Oszillators (1) und einen Eingang des Wandlers (5) geschaltet ist.
  4. Phasenregelanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Mittel zur Erhöhung der Abtastrate (30) einen Takteingang hat, der mit dem Ausgang (3) des Oszillators (1) gekoppelt ist zur Synchronisation des Mittels zur Erhöhung der Abtastrate (30) .
  5. Phasenregelanordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein Frequenzteiler (31) vorgesehen ist, der den Ausgang (3) des Oszillators mit dem Takteingang des Mittels zur Erhöhung der Abtastrate (30) koppelt.
  6. Phasenregelanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß am ersten Eingang der Phasen-/Frequenzvergleichseinrichtung (7) ein Akkumulator (12) mit seinem Ausgang angeschlossen ist, der einem digitalem Kanalwort an seinem Eingang das Referenzsignal (φref) als Phasensignal zuordnet und an seinem Ausgang abgibt.
  7. Phasenregelanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Synchronisationseinrichtung (15) vorgesehen ist mit einem Ausgang, der mit einem Synchronisationseingang des Akkumulators (12) gekoppelt ist, mit einem ersten Eingang zum Zuführen eines unsynchronisierten Bezugssignals (fref,unsync) und mit einem Takteingang, der mit dem Ausgang (3) des Oszillators (1) zur Zuführung der Ausgangsfrequenz (fdco) des Oszillators (1) gekoppelt ist.
  8. Phasenregelanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Ausgang der Synchronisationseinrichtung (15) mit einem Synchronisationseingang (11) des Phasen-/Frequenzvergleichers (7) verbunden ist.
  9. Phasenregelanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Mittel zur Erhöhung der Abtastrate (30) zumindest ein D-Flipflop (32) umfaßt.
  10. Phasenregelanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Oszillator (1) ein binär gestaffeltes, schaltbares Kapazitätsfeld (22) und ein weiteres Kapazitätsfeld (23) mit jeweils gleich großen, schaltbaren Kapazitäten umfaßt.
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