DE10296608B4 - Verfahren zum Herstellen einer Speicherzelle - Google Patents

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Abstract

Verfahren zum Herstellen einer Speicherzelle, umfassend die folgenden Schritte:
Ausbilden eines Grabenkondensators (20, 30, 40, 60);
Ausbilden eines an den Kondensator angrenzenden vertikalen Transistors (50, 70, 80, 90), wobei der vertikale Transistor oberhalb des Grabenkondensators ein leitendes Gate-Material (70) umfasst, wobei das leitende Gate-Material (70) so ausgebildet ist, dass es einen oberen Abschnitt aufweist, der schmaler als der untere Abschnitt des leitenden Gate-Materials ausgebildet ist;
Ausbilden von an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacern (130);
Ausbilden eines oberhalb des leitenden Gate-Materials (70) angeordneten Gate-Kontakts (150); und
Ausbilden des Bitleitungskontakts (180, 181), wobei ein Isolator den Gate-Kontakt (150) von dem Bitleitungskontakt (180) trennt, wobei die an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacer (130) aus Siliziumnitrid bestehen, weiterhin mit folgenden Verfahrensschritten:
Ätzen eines Grabens (15);
Ausbilden eines Kragenoxids (40) und einer Buried-Plate-Diffusion;
Ausbilden eines...

Description

  • Hintergrund der Erfindung
  • Relevantes Fachgebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Speicherzelle.
  • Stand der Technik
  • Mit fortschreitender Entwicklung auf dem Gebiet von Speicherstrukturen in integrierten Schaltungen ist eine kontinuierliche Skalierung der Speicherstrukturgrößen erforderlich, um so auf pro Flächeneinheit des integrierten Speicherchips die Dichte zu erhöhen. Manche herkömmliche Speicherstrukturen umfassen ein Speicherelement, wie z. B. einen Grabenkondensator und einen daran angrenzenden Transistor, der den Zugang zum Grabenkondensator steuert. Bei dem Versuch, die Speicherstrukturgrößen kontinuierlich zu verringern, wurden neuere Grabenkondensatoren jedoch mit vertikalen Transistoren ausgestattet, die seitlich an den Grabenkondensator angrenzen. Solche Speicherelemente umfassen ein leitendes Gate-Material bzw. einen Gate-Kontakt im oberen Bereich des Grabens. Außerdem befinden sich im Bereich der Speicherelemente eine Reihe verschiedener Verdrahtungsstrukturen und Verbindungsleitungen, beispielsweise Bitleitungskontakte.
  • Solche herkömmliche Bauelemente haben jedoch den Nachteil, dass, wenn der Gate-Kontakt oder eine der umliegenden Leitungsstrukturen nicht exakt ausgerichtet sind, so dass diese Fehlausrichtung eine unbeabsichtigte elektrische Verbindung zwischen dem Gate-Kontakt und der angrenzenden Struktur verursachen kann. Beispielsweise kann es bei einer Fehlausrichtung des Gate-Kontakts zu einem unbeabsichtigten Kurzschluss zwischen der Bitleitungskontakten und dem Gate-Kontakt kommen.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Herstellungsverfahren zur Verfügung zu stellen, die die Möglichkeit eines Kurzschlusses zwischen dem Gate-Kontakt und dem Bitleitungskontakt auch beim Auftreten geringer Fehlausrichtungen verringern oder ausschließen.
  • Aus der US 6,144,054 A ist ein Verfahren zum Herstellen einer Speicherzelle bekannt, die einen Grabenkondensator und einen vertikalen Transistor über dem Grabenkondensator aufweist, wobei der Gate-Kontakt des vertikalen Transistors einen schmäleren oberen Abschnitt aufweist, der durch einen Oxidspacer vom verbleibenden Teil eines Nitridpads eines Bitleitungskontakts getrennt ist. Weitere Verfahren zum Herstellen einer Speicherzelle sind aus der WO 02/01567 A2 und der WO 02/49100 A2 , die einen älteren Zeitrang besitzen, bekannt.
  • Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 oder 2 gelöst. Bevorzugte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Gemäß der vorliegenden Erfindung wird ein Herstellungsverfahren für eine Speicherzelle, die einen Grabenkondensator und einen an den Kondensator angrenzenden vertikalen Transistor umfasst, bereitgestellt, wobei der vertikale Transistor oberhalb des Grabenkondensators ein leitendes Gate-Material umfasst, dessen oberer Abschnitt schmaler als der untere Abschnitt des leitenden Gate-Materials ausgebildet ist. Die Speicherzelle umfasst weiterhin an den oberen Bereich des leitenden Gate-Materials angrenzende Spacer, wobei eine Bitleitung an das leitende Gate-Material angrenzt. Die Spacer verringern Kurzschlüsse zwischen dem Bitleitungskontakt und dem leitenden Gate-Material. Der Gate-Kontakt oberhalb des leitenden Gate-Materials umfasst einen Isolator, der den Gate-Kontakt von der Bitleitung trennt. Der Unterschied in der Breite des oberen und der Breite des unteren Abschnitts des leitenden Gate-Materials verringert Kurzschlüsse zwischen dem Bitleitungskontakt und dem leitenden Gate-Material. Die Spacer bestehen aus Siliziumnitrid und grenzen an den Bitleitungskontakt an.
  • Kurze Figurenbeschreibung
  • Die Aspekte und Vorteile der vorliegenden Erfindung werden nun anhand von in den beigefügten Zeichnungen dargestellten Ausführungsformen näher erläutert. Es zeigen:
  • 1 eine schematische Darstellung der mit dem erfindungsgemäßen Verfahren hergestellten Struktur;
  • 2 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 3 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 4 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 5 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 6 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 7 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 9 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 10 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 11 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 12 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 13 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 14 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 15 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur;
  • 16 eine schematische Darstellung einer teilweise fertiggestellten Speicherstruktur; und
  • 17 eine schematische Darstellung einer Speicherstruktur.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen der Erfindung
  • Wie oben erwähnt ist es die Aufgabe der vorliegenden Erfindung, ein verbessertes Herstellungsverfahren für eine Struktur zur Verfügung zu stellen, die die Möglichkeit von Kurzschlüssen zwischen dem Gate-Kontakt und dem Bitleitungskontakt auch bei geringen Fehlausrichtungen verringert oder ausschließt. Diese Aufgabe wird durch die vorliegende Erfindung durch die Bereitstellung eines Herstellungsverfahrens gelöst, das die Möglichkeit eines Kurzschlusses zwischen dem Gate-Kontakt und angrenzenden Strukturen ausschließt oder verringert.
  • In 1 ist eine fertige DRAM-Speicherzellenstruktur mit Grabenvertiefungen und einem vertikalen MOS-Feldeffekttransistor (metal oxide semiconductor – Metalloxid-Halbleiter) schematisch dargestellt. 1 zeigt einen Graben 15, der in einem Siliziumsubstrat 10 ausgebildet wurde. Die Struktur umfasst außerdem ein Knotendielektrikum 30, ein leitendes Knotenmaterial 20, ein Kragenoxid 40, eine Buried-Strap-Ausdiffusion 50, eine TTO-Schicht 60, ein leitendes Material für ein vertikales Gate (vertikales GC) 70, ein Gate-Oxid 80, einen Speicherzellenfeld-Übergang 90, ein Oberflächenoxid 140, eine aus dem leitenden Gate-Material bestehende Leiterbahn (GC-Leiterbahn) 150, eine auf der GC-Leitung angebrachte Nitriddeckschicht 160, GC-Leiterbahn-Spacer 170 und einen grenzfreien (borderless) Bitleitungskontakt (CB) 180. Die Struktur umfasst außerdem einen Grabenkondensator-Spacer 130, der ein unbeabsichtigtes Kurzschließen des Bitleitungskontakts 180 mit den Gate-Kontakt 150 verhindert.
  • Der genaue Betrieb des in 1 gezeigten Speicherbausteins ist dem Fachmann wohlbekannt und wird in der vorliegenden Anmeldung nicht im einzelnen erläutert, um nicht unnötig von den wesentlichen Merkmalen der Erfindung wegzuführen. Bei Betrieb des Speicherbausteins erzeugt jedoch ein am Gate-Kontakt 150 anliegendes Signal eine Spannung im Gate 70, wodurch zwischen dem Bitleitungskontakt 180 und dem Speicherkondensator 20 eine elektrische Brückenverbindung entsteht. Die elektrische Brücke tritt im Bereich der Ausdiffusion 50 auf. Auf diese Weise wird es durch die vorliegende Erfindung ermöglicht, Ladung im Grabenkondensator 20 zu speichern und aus ihm auszulesen.
  • Das in 1 gezeigte vertikale GC 70 wurde absichtlich so ausgebildet, um die Integration des vertikalen Grabenkondensator-MOSFETs mit den darauffolgenden Schichten zu vereinfachen und das Risiko elektrischer Kurzschlüsse mit dem Bitleitungskontakt 180 zu verringern. Der obere Abschnitt des vertikalen GC 70 weist im Vergleich zum unteren Abschnitt einen verringerten Durchmesser auf. Dieser verringerte Durchmesser sorgt für einen größeren Spielraum bei fehlerhafter Ausrichtung der GC-Leiterbahnen 150, ohne dabei das vertikale GC 70 der Gefahr von Kurzschlüssen mit dem Bitleitungskontakt 180 auszusetzen.
  • Die seitlich des oberen Abschnitts des vertikalen GCs 70 angeordneten Siliziumnitrid-Spacer 130 stellen einen weiteren Schutz vor Kurzschlüssen mit dem Bitleitungskontakt 180 dar. Dies ist dadurch bedingt, dass das Ätzverfahren zum Ausbilden des Bitleitungskontakts so ausgelegt ist, dass es hoch selektiv Siliziumnitrid, dass im Allgemeinen für den grenzfreien (borderless) Bitleitungskontakt 180 verwendet wird, entfernt. Diese Ätzselektivität gewährleistet, dass die Nitriddeckschicht der GC-Leitung 160 als Barriere dient, um die GC-Leitung 150 während der Ätzung des Bitleitungskontakts zu schützen.
  • Die 2 bis 8 zeigen einen ersten Verfahrensablauf und die 9 bis 17 zeigen einen zweiten Verfahrensablauf zur Herstellung der in 1 dargestellten vertikalen Gate-Struktur. In beiden Fällen werden der Grabenkondensator und das vertikale Speicherelement unter Verwendung von Verfahren ausgebildet, die dem Fachmann wohlbekannt sind und die in der vorliegenden Anmeldung ebenfalls nicht genauer erläutert sind, um nicht unnötig von den wesentlichen Merkmalen der Erfindung wegzuführen. Zu diesen wohlbekannten Verfahren gehört das Strukturieren und Ätzen der Gräben 15, das Ausbilden des Kragenoxids 40 und der Buried-Plate-Diffusion, das Ausbilden des Knotendielektrikums 30 und des leitenden Knotenmaterials 20, das Vertiefen des leitenden Knotenmaterials für das vertikale Speicherelement, Ausbilden des Buried-Strap 50 und der TTO-Schicht 60, sowie das Ausbilden des Gate-Oxids 80 und des vertikalen leitenden Materials für das vertikale Gate 70. Das leitende Material für das vertikale Gate 70 umfasst in der Regel Polysilizium und wird durch Auffüllen der Grabenvertiefung nach dem Ausbilden aller anderen Merkmale hergestellt. Das Gate-Polysilizium 70 wird dann in einem chemisch-mechanischen Verfahren (CMP) bis auf die Nitrid-Kontaktschicht 100 planarisiert.
  • In 2 ist die Phase des Verfahrens gezeigt, nachdem das Gate-Polysilizium 70 auf die Ebene der Nitrid-Kontaktschicht 100 planarisiert wurde. Wie in 3 dargestellt ist, wird anschließend der obere Teil des Gate-Polysiliziums selektiv zur Nitrid-Kontaktschicht 100 zur Schicht 110 oxidiert, wobei ein herkömmliches Oxidationsverfahren eingesetzt wird. Im Vergleich zur Nitrid-Kontaktschicht ist das Oxid dünn ausgebildet (in der Regel etwa 10 nm dick).
  • Wie in 4 gezeigt ist, wird die Nitrid-Kontaktschicht 100 selektiv zu dem freiliegenden Polysilizium 70, der Oxiddeckschicht 110, der die Siliziumoberfläche bedeckenden Oxidkontaktschicht und dem Isolationsoxid (nicht gezeigt) abgelöst. Insbesondere wird ein Ätzmittel (z. B. heiße Phosphorsäure), dass ausschließlich Nitrid, jedoch nicht das Polysilizium 70, die Oxidschicht 110 oder das Siliziumsubstrat angreift, lang genug angewandt, um die Nitrid-Kontaktschicht 100 zu entfernen. Wie in 4 dargestellt ist, wird eine Verunreinigung in das Siliziumsubstrat eingebracht, um so den Speicherzellenfeld-Übergang 90 auszubilden.
  • In 5 ist gezeigt, dass ein selektives Ätzmittel (z. B. Ammoniumhydroxid) auf die Struktur aufgebracht wird, um den oberen Teil des Gate-Polysiliziums 70 von den Seiten her zu ätzen. Das Ätzmittel entfernt selektiv Polysilizium, aber beeinträchtigt die Oxiddeckschicht 110, die die Siliziumoberfläche bedeckende Oxidkontaktschicht (nicht ausdrücklich dargestellt), oder das Isolationsoxid 80 nur unwesentlich. Durch diesen Ätzvorgang können ein Viertel bis ein Drittel des oberen Teils des Gate-Durchmessers (in der Regel 20 nm bis 50 nm) entfernt werden. Diese Verringerung würde folglich den dem Aufbau zugrunde liegenden Gate-Widerstand erhöhen.
  • In 6 ist gezeigt, dass die Spacer 130 auf dem oberen Teil des Gate-Polysiliziums 70 ausgebildet werden. Das bevorzugt verwendete Material für diese Spacer 130 ist Silizium nitrid, obwohl abhängig von der jeweiligen Anwendung ein beliebiges geeignetes Isoliermaterial eingesetzt werden kann. Die Spacer 130 werden zuerst durch Aufbringen einer gleichmäßigen Siliziumnitridbeschichtung und anschließendes isotropes Abätzen des Nitrids von den horizontalen Oberflächen ausgebildet. Das isotrope Ätzen greift selektiv die horizontalen Oberflächen mit einer sehr viel höheren Rate an, als dies bei vertikalen Oberflächen der Fall ist. Darüber hinaus wird durch die chemische Zusammensetzung der Ätzlösung (z. B. CH2F2) vorwiegend Siliziumnitrid angegriffen, während das Siliziumsubstrat und die Oxidschicht 110 im Wesentlichen intakt bleiben.
  • 7 zeigt, wie eine obere Oxidschicht 140 aufgebracht und auf die Ebene des oberen Teils des Gate-Polysiliziums 70 planarisiert wird, um eine hochplanare Oberfläche auszubilden, auf der weitere Strukturen/Schichten problemlos aufgebaut werden können. Die Planarisierung kann wiederum abhängig von der jeweiligen Anwendung den oberen Teil des Gate-Polysiliziums freilegen.
  • 8 zeigt die endgültige Struktur nach Herstellung der GC-Leitungen 150 mit der zugehörigen Nitriddeckschicht 160, den, den Spacern 170 und den Bitleitungskontakten 181 unter Verwendung herkömmlicher Verfahren. Die 1 und 8 stellen zwei Alternativen des Bitleitungskontakts dar. 1 zeigt die üblichere Ausführungsform des randlosen Bitleitungskontakts 180, während 8 den Bitleitungskontakt 181 darstellt, der nicht an den Gate-Stapel 150, 160, 170 angrenzt (und beispielsweise eine vom Gate-Stapel 150, 160, 170 separate Grenzlinie umfasst). In beiden Ausgestaltungen (181 mit Rand oder 180 ohne Rand) verhindert die vorliegende Erfindung auf effektive Weise Kurzschlüsse zwischen der Bitleitung 180, 181 und dem Gate 70 bzw. dem Gate-Kontakt 150.
  • Die erfindungsgemäße Verringerung des oberen Durchmessers des Gate-Polysiliziums 70 (durch den in 5 erläuterten Ätzvorgang) und die Verwendung der Nitridspacer 130 sorgt für einen größeren Spielraum bei fehlerhafter Ausrichtung der GC-Leiterbahnen 150, so dass ein geringeres Risiko für einen Kurzschluss zwischen dem Bitleitungskontakt 180 und dem leitenden Gate-Material 70 besteht.
  • Die 9 bis 17 zeigen einen alternativen Verfahrensablauf zum Herstellen der oberen Gate-Struktur. In 9 ist der Ausgangspunkt dargestellt, bei dem das Gate-Polysilizium 70 durch ein CMP-Verfahren bis auf die Nitridkontaktschicht 100 planarisiert wurde. Die Nitridkontaktschicht 100 ist hier dicker als in 2 dargestellt, da für diesen Verfahrensablauf eine dickere Nitridkontaktschicht notwendig ist. Die Nitridkontaktschicht kann hier 1,5 mal so dick wie im ersten Ablauf sein. Im ersten Verfahrensablauf ist eine Dicke von 120 nm üblich, während im vorliegenden Verfahren 180 nm typisch wären.
  • Wie 10 zeigt, wird auf ähnliche Weise wie im Zusammenhang mit 3 erläutert das Gate-Polysilizium 70 wiederum auf ein Niveau unterhalb der Oberfläche der Nitridkontaktschicht eine Vertiefung 200 ausgebildet. Wie in 11 dargestellt ist, wird anschließend eine gleichmäßige Polysiliziumschicht 210 auf der die Nitridkontaktschicht 100 bedeckenden Oberfläche und auf der Gate-Vertiefung 200 aufgebracht. Die Dicke und Gleichmäßigkeit dieser Polysiliziumschicht 210 werden so gewählt, um einen Erhalt der Vertiefungstopographie zu gewährleisten. Das Polysilizium 201 kann auch dazu beitragen, Lücken im darunter liegenden Gate-Polysilizium 70 zu füllen, die sonst die Weiterverarbeitung erschweren können. Um den Erhalt der Vertiefungstopographie zu gewährleisten müsste die Dicke der Polysiliziumschicht weniger als ein Drittel der Vertiefungshöhe betragen. Typisch wäre hier eine Dicke von etwa 20 nm.
  • 12 zeigt, dass die Vertiefung 200 mit einem Stöpsel (Plug) aus Siliziumnitrid, Siliziumdioxid oder Photoresist 220 aufgefüllt wird. Der Plug kann ausgebildet werden, indem zunächst das Material auf der gesamten Oberfläche aufgebracht wird, so dass es die Vertiefung komplett ausfüllt, und indem sodann das überschüssige Material wie in einem Divot-Auffüllvorgang zurückgeätzt wird. Alternativ kann das Material aufgebracht und anschließend durch ein CMP-Verfahren auf die Ebene der Nitridkontaktschicht zurückgeätzt werden.
  • In 13 ist das Verfahren gezeigt, mit dem der obere Teil des Gates 70 ausgebildet wird. Ähnlich wie im Zusammenhang mit 5 beschrieben, wird auch in 13 das Polysilizium 210 und 70 in einem anisotropen Ätzverfahren selektiv zur Nitridkontaktschicht 100 entfernt und anschließend werden die Nitrid-, Oxid- bzw. Photoresist-Plugs 220 ausgebildet. Die Höhe der Polysiliziumvertiefung kann sehr flexibel angepasst und sorgfältig gesteuert werden, um die speziellen Anforderungen der jeweiligen Technologie zu erfüllen. Die Anpassung der Tiefe erfolgt dabei hauptsächlich durch eine Anpassung der Rückätzzeit.
  • In 14 ist dargestellt, dass die Nitridkontaktschicht 100 auf ähnliche Weise wie oben in Zusammenhang mit 4 beschrieben abgelöst wird. Wird für den Plug 220 ein Oxid verwendet, so verbleibt der Plug nach dem Ablösen der Nitridkontaktschicht. Wird jedoch ein Nitrid-Plug 220 eingesetzt, so wird der Plug mit dem Ablösen der Nitridkontaktschicht ebenfalls entfernt. Wird ein Photoresist-Plug 220 verwendet, so muss er in einem separaten Verfahrensschritt nach der isotropen Polysiliziumätzung, jedoch vor dem Ablösen der Nitridkontaktschicht abgelöst werden. Die Implantate 90 im Speicherzellenfeld können, wie oben erläutert, nach dem Ablösen der Nitridkontaktschicht eingebracht werden.
  • Wie in 15 gezeigt ist, werden die Spacer 240 durch eine gleichmäßige Abscheidung aufgebracht. Darauf folgt, ähnlich wie beim Ausbilden der Spacer 130 ein isotroper Ätzschritt. Wie zuvor ist auch hier Nitrid ein bevorzugt verwendetes Material für die Spacer 240. 16 zeigt das Aufbringen der oberen Oxidschicht und deren Planarisierung, wie oben beschrieben. In 17 ist schließlich die endgültige Struktur gezeigt, nach dem die GC-Leitungen 150 und die Bitleitungskontakte 180, ebenfalls wie oben erläutert, ausgebildet wurden.
  • In beiden in den 8 und 17 gezeigten Ausführungsformen kann die Höhe des vertikalen GCs und der Nitirdspacer in erster Linie in Abhängigkeit von der Ausgangsdicke der Nitridkontaktschicht angepasst werden. Ein Vorteil des zweiten Verfahrensablaufs besteht darin, dass die Abtragungsbreite und -tiefe des vertikalen Gate-Polysiliziums unabhängig gesteuert werden kann. Der Nachteil besteht in einer komplizierteren Verarbeitung.
  • Durch die Verringerung des oberen Durchmessers des vertikalen GCs und der Bereitstellung der Spacer-Sicherung können durch die vorliegende Erfindung Gräben mit größeren Durchmessern zur Verfügung gestellt werden, die das Ausbilden der Gräben und die Verfahren zum Herstellen verschiedener Strukturen in den Gräben erleichtern.

Claims (6)

  1. Verfahren zum Herstellen einer Speicherzelle, umfassend die folgenden Schritte: Ausbilden eines Grabenkondensators (20, 30, 40, 60); Ausbilden eines an den Kondensator angrenzenden vertikalen Transistors (50, 70, 80, 90), wobei der vertikale Transistor oberhalb des Grabenkondensators ein leitendes Gate-Material (70) umfasst, wobei das leitende Gate-Material (70) so ausgebildet ist, dass es einen oberen Abschnitt aufweist, der schmaler als der untere Abschnitt des leitenden Gate-Materials ausgebildet ist; Ausbilden von an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacern (130); Ausbilden eines oberhalb des leitenden Gate-Materials (70) angeordneten Gate-Kontakts (150); und Ausbilden des Bitleitungskontakts (180, 181), wobei ein Isolator den Gate-Kontakt (150) von dem Bitleitungskontakt (180) trennt, wobei die an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacer (130) aus Siliziumnitrid bestehen, weiterhin mit folgenden Verfahrensschritten: Ätzen eines Grabens (15); Ausbilden eines Kragenoxids (40) und einer Buried-Plate-Diffusion; Ausbilden eines Knotendielektrikums (30) und eines leitenden Knotenmaterials (20); Vertiefen des leitenden Knotenmaterials (20) für den vertikalen Transistor; Ausbilden eines Buried Strap (50) und einer TTO-Schicht (60); Ausbilden eines Gate-Oxids (80) und des leitenden Gate-Materials (70), wobei das leitende Gate-Material (70) ein Polysilizium umfasst und durch Auffüllen der Grabenvertiefung und Planarisieren des Polysiliziums durch ein chemisch-mechanisches Verfahren bis auf eine Nitridkontaktschicht (100) ausgebildet wird; Ausbilden einer Oxiddeckschicht (110) auf dem leitenden Gate-Material (70) selektiv zur Nitridkontaktschicht (100); Ablösen der Nitridkontaktschicht (100) selektiv zum leitenden Gate-Material (70) und der Oxiddeckschicht (110); Implantieren des Siliziumsubstrats zum Ausbilden eines Speicherzellenfeld-Übergangs (90); Aufbringen einer selektiven Ätzlösung zum Ätzen des oberen Teils des leitenden Gate-Materials (70) von den Seiten.
  2. Verfahren zum Herstellen einer Speicherzelle, umfassend die folgenden Schritte: Ausbilden eines Grabenkondensators (20, 30, 40, 60); Ausbilden eines an den Kondensator angrenzenden vertikalen Transistors (50, 70, 80, 90), wobei der vertikale Transistor oberhalb des Grabenkondensators ein leitendes Gate-Material (70) umfasst, wobei das leitende Gate-Material (70) so ausgebildet ist, dass es einen oberen Abschnitt aufweist, der schmaler als der untere Abschnitt des leitenden Gate-Materials ausgebildet ist; Ausbilden von an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacern (240); Ausbilden eines oberhalb des leitenden Gate-Materials (70) angeordneten Gate-Kontakts (150); und Ausbildendes Bitleitungskontakts (180, 181), wobei ein Isolator den Gate-Kontakt (150) von dem Bitleitungskontakt (180) trennt, wobei die an den Seiten des oberen Abschnitts des leitenden Gate-Materials (70) angeordneten Spacer (240) aus Siliziumnitrid bestehen, weiterhin mit folgenden Verfahrensschritten: Ätzen eines Grabens (15); Ausbilden eines Kragenoxids (40) und einer Buried-Plate-Diffusion; Ausbilden eines Knotendielektrikums (30) und eines leitenden Knotenmaterials (20); Vertiefen des leitenden Knotenmaterials (24) für den vertikalen Transistor; Ausbilden eines Buried Strap (50) und einer TTO-Schicht (60); Ausbilden eines Gate-Oxids (80) und des leitenden Gate-Materials (70), wobei das leitende Gate-Material ein Polysilizium umfasst und durch Auffüllen der Grabenvertiefung und Planarisieren des Polysiliziums durch ein chemisch-mechanisches Verfahren bis auf eine Nitridkontaktschicht (100) ausgebildet wird; Zurücksetzen des leitenden Gate-Materials (70) auf eine Ebene unterhalb der Oberfläche der Nitridkontaktschicht; Aufbringen einer Polysiliziumschicht (210) auf der die Nitridkontaktschicht (100) und die Gate-Vertiefung (200) bedeckenden Oberfläche; Auffüllen der Vertiefung (200) mit einem Stöpsel; anisotropes Ätzen der Siliziumschicht (210) und des leitenden Gate-Materials (70) selektiv zur Nitridkontaktschicht (100) und dem Stöpsel (220); Ablösen der Nitridkontaktschicht (100).
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Spacer (130) so ausgebildet sind, dass sie an den Bitleitungskontakt (180) angrenzen.
  4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass auf dem Gate-Kontakt (150) eine Nitriddeckschicht (160) ausgebildet wird.
  5. Verfahren nach einem der Ansprüche 1, 3 oder 4, gekennzeichnet durch folgende Verfahrenschritte: Ausbilden der Siliziumnitrid-Spacer (130) auf dem oberen Teil des leitenden Gate-Materials (70); Ausbilden des Gate-Kontakts (150) mit der zugehörigen Nitriddeckschicht (160) und einem Isolator (170); und Ausbilden des Bitleitungskontakts (181).
  6. Verfahren nach einem der Ansprüche 2 bis 4, gekennzeichnet durch folgende Verfahrensschritte: Ausbilden der an den Seiten des oberen Teils des leitenden Gate-Materials (70) angeordneten Siliziumnitrid-Spacer (240); Ausbilden des Gate-Kontakts (150) mit der zugehörigen Nitriddeckschicht (160) und einem Isolator (170); und Ausbilden des Bitleitungskontakts (180).
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589832B2 (en) * 2001-09-27 2003-07-08 Infineon Technologies Ag Spacer formation in a deep trench memory cell
US6586300B1 (en) * 2002-04-18 2003-07-01 Infineon Technologies Ag Spacer assisted trench top isolation for vertical DRAM's
US6642566B1 (en) * 2002-06-28 2003-11-04 International Business Machines Corporation Asymmetric inside spacer for vertical transistor
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
US6759292B2 (en) * 2002-10-30 2004-07-06 Infineon Technologies Ag Method for fabricating a trench capacitor
KR100498476B1 (ko) * 2003-01-11 2005-07-01 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US6943396B2 (en) * 2003-06-17 2005-09-13 Infineon Technologies Ag Electro-static discharge protection circuit and method for making the same
EP1709680A4 (de) * 2004-01-21 2008-07-02 Atmel Corp Vertikal-gate-cmos mit lithographieunabhängiger gatelänge
US6887761B1 (en) * 2004-03-17 2005-05-03 International Business Machines Corporation Vertical semiconductor devices
US7268395B2 (en) 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
US20080128797A1 (en) * 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
JP4470188B2 (ja) * 2007-01-10 2010-06-02 エルピーダメモリ株式会社 半導体装置の製造方法
US9805935B2 (en) 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US10002962B2 (en) 2016-04-27 2018-06-19 International Business Machines Corporation Vertical FET structure
US9812567B1 (en) 2016-05-05 2017-11-07 International Business Machines Corporation Precise control of vertical transistor gate length
US9653575B1 (en) 2016-05-09 2017-05-16 International Business Machines Corporation Vertical transistor with a body contact for back-biasing
US9842931B1 (en) 2016-06-09 2017-12-12 International Business Machines Corporation Self-aligned shallow trench isolation and doping for vertical fin transistors
US9859388B1 (en) 2016-06-17 2018-01-02 International Business Machines Corporation Uniform vertical field effect transistor spacers
US9853127B1 (en) 2016-06-22 2017-12-26 International Business Machines Corporation Silicidation of bottom source/drain sheet using pinch-off sacrificial spacer process
US10217863B2 (en) 2016-06-28 2019-02-26 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with an asymmetric gate structure
US10243073B2 (en) 2016-08-19 2019-03-26 International Business Machines Corporation Vertical channel field-effect transistor (FET) process compatible long channel transistors
US9704990B1 (en) 2016-09-19 2017-07-11 International Business Machines Corporation Vertical FET with strained channel
US10312346B2 (en) 2016-10-19 2019-06-04 International Business Machines Corporation Vertical transistor with variable gate length
US20220028867A1 (en) * 2019-08-16 2022-01-27 Fujian Jinhua Integrated Circuit Co., Ltd. Transistor, memory and method of forming same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
EP1071129A2 (de) * 1999-07-22 2001-01-24 Infineon Technologies North America Corp. DRAM über einer zur kristallografischen Achse vertikal ausgerichteten Seitenwand und Verfahren zu dessen Herstellung
WO2002001567A2 (en) * 2000-06-23 2002-01-03 Infineon Technologies North America Corp. Structure and process for vertical transistor trench capacitor dram cell
WO2002049100A2 (en) * 2000-12-14 2002-06-20 Infineon Technologies North America Corp. Method of forming vertical transistor gate for trench capacitor dram cell

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
US5198383A (en) * 1991-06-25 1993-03-30 Texas Instruments Incorporated Method of fabricating a composed pillar transistor DRAM Cell
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US5929477A (en) 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5914511A (en) 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6091119A (en) 1998-07-10 2000-07-18 Acer Semiconductor Manufacturing Inc. Double poly-gate high density multi-state flat mask ROM cells
US6027975A (en) 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
US6228706B1 (en) * 1999-08-26 2001-05-08 International Business Machines Corporation Vertical DRAM cell with TFT over trench capacitor
DE10011889A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Speicherzelle mit Graben und Verfahren zu ihrer Herstellung
US6281539B1 (en) * 2000-03-31 2001-08-28 International Business Machines Corporation Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance
US6326275B1 (en) * 2000-04-24 2001-12-04 International Business Machines Corporation DRAM cell with vertical CMOS transistor
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
EP1071129A2 (de) * 1999-07-22 2001-01-24 Infineon Technologies North America Corp. DRAM über einer zur kristallografischen Achse vertikal ausgerichteten Seitenwand und Verfahren zu dessen Herstellung
WO2002001567A2 (en) * 2000-06-23 2002-01-03 Infineon Technologies North America Corp. Structure and process for vertical transistor trench capacitor dram cell
WO2002049100A2 (en) * 2000-12-14 2002-06-20 Infineon Technologies North America Corp. Method of forming vertical transistor gate for trench capacitor dram cell

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Publication number Publication date
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