DE10251220A1

DE10251220A1 - Halbleiterspeichervorrichtung mit Speicherzellen, die keinen Auffrischbetrieb erfordern

Info

Publication number: DE10251220A1
Application number: DE10251220A
Authority: DE
Inventors: Yuji Kihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2002-04-04
Filing date: 2002-11-04
Publication date: 2003-10-30
Anticipated expiration: 2022-11-05
Also published as: CN100347786C; TWI225256B; KR100506338B1; DE10251220B4; CN1448950A; US6625056B1; JP4251815B2; KR20030079660A; JP2003303491A

Abstract

Zwei Speicherzellen 50A und 50B werden zum Speichern von Daten eines Bits bereitgestellt und speichert zueinander invertierte Daten. Die Speicherzellen 50A und 50B schließen jeweils Ladungskompensationsschaltungen 56A und 56B ein, die jeweils aus einem Inverter gebildet sind, und die Ladungskompensationsschaltungen 56A und 56B schließen jeweils P-Kanal-TFTs 562 und 566 ein, die auf Massetransistoren gebildet werden können. Die Ladungskompensationsschaltungen 56A und 56B sind kreuzgekoppelt und rasten Daten, die in den Speicherzellen 50A und 50B gespeichert sind, ein. Als ein Ergebnis kann eine Halbleiterspeichervorrichtung eine höhere Packungsdichte und eine stärkere Kapazität realisieren, ohne Auffrischoperationen erforderlich zu machen.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Halbleiterspeichervorrichtung zum Speichern von Informationen in Übereinstimmung mit dem Vorliegen oder der Abwesenheit von Ladungen in einem Kondensator, der sich in einer Speicherzelle befindet.
In einem DRAM (Dynamischer Random-Access-Speicher) als einem repräsentativen Beispiel von Halbleiterspeichervorrichtungen wird eine Speicherzelle aus einem Transistor und einem Kondensator gebildet, und die Struktur der Speicherzelle selbst ist einfach. Folglich wird das DRAM als eine Vorrichtung angesehen, die ein Optimum darstellt, um eine höhere Packungsdichte und eine größere Kapazität einer Halbleitervorrichtung zu verwirklichen und in unterschiedlichen elektronischen Vorrichtungen und Geräten einzusetzen.
Fig. 9 ist ein Schaltungsdiagramm, welches den Aufbau einer der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell-Array in einem DRAM angeordnet sind.
Bei Fig. 9 ist eine Speicherzelle 500 mit einem N-Kanal-MOS- Transistor 502 und einem Kondensator 504 versehen. Der N-Kanal- MOS-Transistor 502 ist mit einer Bitleitung 508 und einem Kondensator 504 verbunden und besitzt ein mit einer Wortleitung 506 verbundenes Gate. Ein Ende des Kondensators 504, welches von einem mit dem N-Kanal-MOS-Transistor 502 verbundenen Ende verschieden ist, ist mit einer Zellplatte 510 verbunden.
Der N-Kanal-MOS-Transistor 502 wird durch die Wortleitung 506 angetrieben, die nur aktiviert ist, wenn Daten geschrieben oder gelesen werden, und wird lediglich angeschaltet, wenn Daten geschrieben oder gelesen werden, und wird in der übrigen Zeit abgeschaltet.
Der Kondensator 504 speichert Binärinformationen "1" oder "0" in Übereinstimmung damit, ob Ladungen akkumuliert sind oder nicht. Eine der Binärinformation "1" oder "0" entsprechende Spannung wird über den N-Kanal-MOS-Transistor 502 aus der Bitleitung 508 an den Kondensator 504 angelegt, wodurch zum Schreiben von Daten der Kondensator 504 aufgeladen oder entladen wird.
Speziell wird im Fall des Schreibens von Daten "1" die Bitleitung 508 auf eine Leistungszufuhrspannung Vcc vor-geladen, und die Wortleitung 506 wird aktiviert, wodurch der N-Kanal-MOS- Transistor 502 angeschaltet wird. Die Leistungszufuhrspannung Vcc wird aus der Bitleitung 508 über den N-Kanal-MOS-Transistor 502 an den Kondensator 504 angelegt, und Ladungen werden im Kondensator 504 akkumuliert. Der Zustand, bei dem Ladungen im Kondensator 504 akkumuliert sind, entspricht den Daten ,,1".
Im Fall des Schreibens von Daten "0" wird die Bitleitung 508 auf eine Grundspannung GND vor-geladen, und die Wortleitung 506 wird aktiviert, wodurch der N-Kanal-MOS-Transistor 502 angeschaltet wird. Ladungen werden vom Kondensator 504 über den N- Kanal-MOS-Transistor 502 zur Bitleitung 508 abgeleitet. Der Zustand, bei dem Ladungen im Kondensator 504 nicht akkumuliert sind, entspricht den Daten "0".
Zum Zeitpunkt des Lesens von Daten wird andererseits die Bitleitung 508 zuvor auf eine Spannung Vcc/2 vor-geladen und die Wortleitung 506 wird aktiviert, wodurch der N-Kanal-MOS- Transistor 502 angeschaltet wird, und die Bitleitung 508 und der Kondensator 504 werden erregt. Es wird veranlasst, dass eine sehr geringe Spannungsveränderung gemäß einem Ladungsakkumulationszustand des Kondensators 504 auf der Bitleitung 508 erscheint, und ein nicht gezeigter Abtastverstärker verstärkt die sehr geringe Spannungsveränderung auf die Spannung Vcc oder die Grundspannung GND. Der Spannungspegel der Bitleitung 508 entspricht dem Zustand der gelesenen Daten.
Da der oben beschriebene Datenlesebetrieb ein destruktives Lesen darstellt, wird die Wortleitung 506 wieder auf einen Zustand aktiviert, bei dem die Bitleitung 508 auf die Spannung Vcc oder die Grundspannung GND in Übereinstimmung mit den Lesedaten verstärkt wird und der Kondensator 504 durch einen Betrieb, der zu dem oben beschriebenen Datenschreibbetrieb ähnlich ist, wieder aufgeladen wird. Durch diesen Betrieb werden Daten, die zuvor durch den Datenlesebetrieb zerstört wurden, in den Ursprungszustand zurück gesetzt.
In einer Speicherzelle im DRAM lecken Ladungen im Kondensator 504, die den gespeicherten Daten entsprechen, aufgrund unterschiedlicher Ursachen und gehen allmählich verloren. Das heißt, gespeicherte Daten fallen mit der Zeit ab. Folglich wird im DRAM, bevor eine Spannungsveränderung in der Bitleitung 508 entsprechend den gespeicherten Daten beim Datenlesebetrieb undetektierbar wird, wird ein Auffrischbetrieb des einmaligen Lesens der Daten und des Wiederbeschreibens der Daten ausgeführt.
Im DRAM müssen alle Speicherzellen immer periodisch den Auffrischgängen unterworfen werden. In diesem Punkt liegt der Nachteil des DRAM, da es zur Verwirklichung einer höheren Geschwindigkeit und eines niedrigeren Leistungsverbrauchs nachteilig ist. Aus der Sicht einer hohen Geschwindigkeit und eines niedrigen Leistungsverbrauchs ist der DRAM einem SRAM (Statischer Random-Access-Speicher) unterlegen, der keine Auffrischoperationen benötigt. Der DRAM besitzt jedoch, wie oben beschrieben, eine einfache Struktur einer Speicherzelle und kann bei einer hohen Packungsdichte gebildet werden. Folglich sind die Kosten pro Bit viel geringer im Vergleich zu anderen Speichervorrichtungen, so dass der DRAM zur Hauptströmung der gegenwärtigen RAMs gehört.
Andererseits ist ein SRAN auch ein Beispiel eines typischen Halbleiterspeichervorrichtung als einem RAM, welcher keine Auffrischoperationen erfordert, die für einen DRAM unausweichlich sind.
Fig. 10 ist ein Schaltungsdiagramm, welches den Aufbau einer der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell-Array in einem 6-Transistor-SRAM angeordnet sind.
Bei Fig. 10 ist eine Speicherzelle 700 mit N-Kanal-MOS- Transistoren 702 bis 708, P-Kanal-MOS-Transistoren 710 und 712 sowie Speicherknoten 714 und 716 versehen.
Die Speicherzelle 700 besitzt einen Aufbau, bei dem ein Flip- Flop, der durch Kreuzkupplung eines Inverters, der aus dem N- Kanal-MOS-Transistor 702 und dem P-Kanal-MOS-Transistor 710 gebildet ist, und eines Inverters, der aus dem N-Kanal-MOS- Transistor 704 und dem P-Kanal-MOS-Transistor 712 gebildet ist, erhalten wurde, über zwei N-Kanal-MOS-Transistoren 706 und 708als Transfer-Gates mit einem Paar Bitleitungen 718 und 720 verbunden ist.
In der Speicherzelle 700 entsprechen die Zustände der Spannungspegel der Speicherknoten 714 und 716 den gespeicherten Daten. Zum Beispiel entspricht der Zustand, bei dem die Speicherknoten 714 und 716 sich jeweils auf dem H- bzw. dem L-Pegel befinden, den gespeichetten Daten "1", und der Zustand, bei dem die Speicherknoten 714 und 716 sich jeweils auf dem L- bzw. dem H-Pegel befinden, entspricht den gespeicherten Daten "0". Die Daten auf den kreuzgekoppelten Speicherknoten 714 und 716 befinden sich in einem bi-stabilen Zustand, der aufrecht erhalten wird, so lange eine vorbestimmte Leistungszufuhrspannung geliefert wird. In dieser Hinsicht ist der SRAM grundsätzlich verschieden von einem DRAM, bei dem im Kondensator akkumulierte Ladungen mit der Zeit verloren gehen.
In der Speicherzelle 700 werden beim Datenschreibbetrieb Spannungen auf entgegen gesetzten Pegeln entsprechend den Schreibdaten auf das Paar der Bitleitungen 718 und 720 angelegt, und die Wortleitung 722 wird zum Anschalten der Transfer-Gates 706 und 708 aktiviert, wodurch der Zustand der bi-stabilen Kippschaltung (Flip-Flop) festgelegt wird. Der Datenlesebetrieb wird andererseits so ausgeführt, dass die Wortleitung 722 zum Anschalten der Transfer-Gates 706 und 708 aktiviert wird, Potentiale auf den Speicherknoten 714 und 716 auf die Bitleitung 718 und 720 übertragen werden, und eine Spannungsveränderung in den Bitleitungen 718 und 720 zu diesem Zeitpunkt detektiert wird.
Die Speicherzelle 700 ist aus sechs Masse-(Bulk)-Transistoren gebildet. Es gibt ebenso einen SRAM mit einer Speicherzelle, die aus vier Massetransistoren gebildet werden kann.
Fig. 11 ist ein Schaltungsdiagramm, das den Aufbau einer der Speicherzellen zeigt, die in einem Matrix auf einem Speicherzell-Array in einem 4-Transistor-SRAM angeordnet sind.
Bei Fig. 11 ist an Stelle der P-Kanal-MOS-Transistoren 710 und 712 bei der Speicherzelle 700 eine Speicherzelle 750 mit P- Kanal-Dünnfilm-Transistoren (nachfolgend als "P-Kanal-TFT" bezeichnet) 730 und 732 vorgesehen. Als P-Kanal-TFTs 730 und 732 können Widerstände von hohem Widerstand verwendet werden. "4- Transistoren" in dem Ausdruck "4-Transistoren-SRAM" bedeutet, dass eine Speicherzelle vier Massetransistoren besitzt. "Masse" (bulk) bedeutet, dass ein Transistor in einem Siliziumsubstrat gebildet ist, im Gegensatz zu der Bedeutung, dass ein TFT auf einem Substrat gebildet ist. Nachfolgend wird ein in einem Siliziumsubstrat gebildeter Transistor als ein "Massetransistor" bezeichnet im Gegensatz zu Dünnfilmvorrichtungen, wie einem TFT, der auf einem Substrat gebildet ist.
Da das Prinzip des Betriebs der Speicherzelle 750 grundsätzlich der selbe ist wie der der Speicherzelle 700, wird dessen Beschreibung nicht wiederholt.
Die P-Kanal-TFTs 730 und 732 werden auf oberen Schichten der N- Kanal-MOS-Transistoren 702 und 704 gebildet, so dass der 4- Transistoren-SRAM dahingehend einen Vorteil besitzt, dass seine Zellfläche kleiner gemacht ist als die eines 6-Transistoren- SRAM. Der 4-Transistoren-SRAM besitzt jedoch andererseits eine dem 6-Transistoren-SRAM unterlegene niedrige Spannungscharakteristik. Deshalb kann der 4-Transistoren-SRAM nicht mit der Tendenz der vergangenen Jahre zu für Halbleiterspeichervorrichtungen erforderlichen niedrigeren Spannungen mithalten und wird daher zur Zeit nicht so häufig verwendet.
Wie oben beschrieben, besitzt ein Einzel-Speicherzell-DRAM, der sich zur Zeit im Mainstream befindet, eine einfache Speicherzellstruktur und ist deshalb zur Verwirklichung einer höheren Packungsdichte und größeren Kapazität geeignet, erfordert jedoch Auffrischoperationen.
Um den Zustand der im Kondensator einer Speicherzelle gehaltenen Ladungen zu einer Bitleitung perfekt zu übertragen, muß in einem herkömmlichen DRAM zum Zeitpunkt des Lesens von Daten die Spannung einer Wortleitung zum Antreiben eines Zugangstransistors von einer Leistungszufuhrspannung hochgetrieben bzw. geboostet werden, so dass das Potential des Kondensators nach dem Datenlesebetrieb nahezu zur Vorbeladungsspannung 1/2 Vcc der Bitleitung wird. Deshalb werden Daten gelesen und gleichzeitig zerstört, und nach dem Lesebetrieb ist ein Betrieb des Wiederbeschreibens der Daten erforderlich.
Ein SRAM benötigt andererseits keine Auffrischoperationen, braucht jedoch sechs oder vier Massetransistoren. Um seinen Betrieb zu stabilisieren muss im SRAM in den Fig. 11 und 12 ein Stromantriebsbefähigungsverhältnis (als Zellverhältnis bezeichnet) zwischen den als Antriebstransistoren bezeichneten N- Kanal-MOS-Transistoren 702 und 704 und den als Zugangstransistoren bezeichneten N-Kanal-MOS-Transistoren 706 und 708 auf 2 oder 3 oder sogar noch höher eingestellt werden. Deshalb ist es notwendig, die Gestaltung so zu machen, dass die Gate-Breite der Antriebstransistoren groß ist. Daher wird eine Speicherzelle im SRAM größer und kann eine höhere Packungsdichte und eine größere Kapazität nicht erzielen.
Wie oben beschrieben, besitzen die Charakteristika und die Strukturen herkömmlicher DRAM und SRAM Vorteile und Nachteile.
Für die Zukunft sind jedoch, begleitend zu der Weiterentwicklung der IT, die Erwartungen bei den Halbleiterspeichervorrichtungen sehr hoch, dass eine höhere Leistungsfähigkeit (höhere Geschwindigkeit und geringerer Leistungsverbrauch), eine höhere Packungsdichte und eine stärkere Kapazität erfüllt werden.
Die vorliegende Erfindung wurde entwickelt, um diese Probleme zu lösen, und eine Aufgabe davon besteht darin, eine Halbleiterspeichervorrichtung mit Speicherzellen bereit zu stellen, bei der eine höhere Packungsdichte und eine stärkere Kapazität realisiert wird, ohne dass Auffrischoperationen erforderlich sind.
Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung mit Speicherzellen bereit zu stellen, die keine Auffrischoperationen erfordern und gespeicherte Daten bei einer höheren Geschwindigkeit aufnehmen und deren Betriebsgeschwindigkeit weiter erhöht ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung mit Speicherzellen bereit zu stellen, die keine Auffrischoperationen benötigen und gespeicherte Daten nicht-destruktiv Lesen können, und deren Betriebsgeschwindigkeit weiter erhöht ist.
Gemäß der Erfindung ist eine Halbleiterspeichervorrichtung versehen mit: einem Speicherzell-Array mit einer Vielzahl von in einer Matrix angeordneten Speicherzellen; und einer Vielzahl von Wortleitungen und einer Vielzahl von Paaren von Bitleitungen, die jeweils in Übereinstimmung mit Reihen und Spalten der Speicherzellen angeordnet sind, wobei jede der vielen Speicherzellen einschließt: eine erste Speicherzelle zum Speichern von Daten eines Bits einer durch Binärinformation ausgedrückten, gespeicherten Information; und eine zweite Speicherzelle zum Speichern von Inversionsdaten, die durch Invertieren der Daten erhalten wurden, wobei die erste Speicherzelle ein erstes kapazitives Element zum Halten von Ladungen auf einem logischen Pegel der Daten, einen ersten Zugangstransistor, der durch eine an die Wortleitung angelegte Spannung angetrieben wird, zum Übertragen von Ladungen zwischen einer Bitleitung des Paares von Bitleitungen und dem ersten kapazitiven Element, und eine erste Ladungskompensationsschaltung zum Kompensieren von Ladungen, die aus dem ersten kapazitiven Element lecken, einschließt, und wobei die zweite Speicherzelle ein zweites kapazitives Element zum Halten von Ladungen auf einem logischen Pegel der Inversionsdaten, einen zweiten Zugangstransistor, der durch die an die Wortleitung angelegte Spannung angetrieben wird, zum Übertragen von Ladungen zwischen der anderen Bitleitung des Paares von Bitleitungen und dem zweiten kapazitiven Element, und eine zweite Ladungskompensationsschaltung zum Kompensieren von Ladungen, die aus dem zweiten kapazitiven Element lecken, einschließt.
In der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung schließt jede der vielen Speicherzellen die ersten und zweiten Speicherzellen zum Speichern von zueinander invertierten Daten ein, wobei die erste Speicherzelle die erste Ladungskompensationsschaltung zum Kompensieren von aus dem ersten kapazitiven Element abgeleiteten bzw. Leck-Ladungen einschließt, und die zweite Speicherzelle die zweite Ladungskompensationsschaltung zum Kompensieren von aus dem zweiten kapazitiven Element abgeleiteten bzw. Leck-Ladungen einschließt.
Deshalb kann ein Verschwinden bzw. Abziehen von gespeicherten Daten aufgrund einer Leckage bzw. Ableitung von Ladungen verhindert werden, ohne dass Auffrischoperationen ausgeführt werden.
Vorzugsweise sind die ersten und zweiten Ladungskompensationsschaltungen jeweils aus ersten und zweiten Invertern gebildet, ein Ausgangsknoten der ersten Ladungskompensationsschaltung ist mit einem ersten Speicherknoten verbunden zum Verbinden des ersten kapazitiven Elements mit dem ersten Zugangstransistor, ein Eingangsknoten der ersten Ladungskompensationsschaltung ist mit einem zweiten Speicherknoten verbunden zum Verbinden des zweiten kapazitiven Elements mit dem zweiten Zugangstransistor, ein Ausgangsknoten der zweiten Ladungskompensationsschaltung ist mit dem zweiten Speicherknoten verbunden, und eine Eingangsknoten der zweiten Ladungskompensationsschaltung ist mit dem ersten Speicherknoten verbunden.
Die erste und die zweite Ladungskompensationsschaltung ist jeweils aus dem ersten und dem zweiten Inverter gebildet, die kreuzgekoppelt sind.
Deshalb wird gemäß der vorliegenden Erfindung durch den ersten und den zweiten Inverter eine Einklink-(Latch)-Funktion aufgebaut, und die gespeicherte Information kann in dem ersten und dem zweiten Speicherknoten stabil gehalten werden.
Gemäß der vorliegenden Erfindung ist die Halbleiterspeichervorrichtung versehen mit: einem Speicherzell-Array mit einer Vielzahl von in einer Matrix angeordneten Speicherzellen; einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen, die jeweils in Übereinstimmung mit Reihen und Spalten der Speicherzellen angeordnet sind; und einer Vielzahl von internen Signalleitungen, die in Übereinstimmung mit Reihen der Speicherzellen angeordnet sind. Jede der vielen Speicherzellen schließt ein: ein kapazitives Element zum Halten von Ladungen auf einem logischen Pegel der Daten von einem Bit der durch Binärinformation ausgedrückten Speicherinformation; einen ersten Transistor, der durch eine auf die Wortleitung angelegte Spannung angetrieben wird, zum Übertragen der Ladungen zwischen der Bitleitung und dem kapazitiven Element; eine Ladungskompensationsschaltung zum Kompensieren von Ladungen, die aus dem kapazitiven Element lecken, in Übereinstimmung mit einem logischen Pegel der Daten; und einen zweiten Transistor, der zwischen einem Speicherknoten zum Verbinden des kapazitiven Elements mit dem ersten Transistor und der Ladungskompensationsschaltung eingebunden ist, und wobei der zweite Transistor durch eine an die interne Signalleitung angelegte Spannung angetrieben wird, um die Ladungskompensationsschaltung zum Zeitpunkt des Lesens der Daten vom, Speicherknoten zu trennen bzw. zu unterbrechen.
In der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung schließt jede der vielen Speicherzellen ein: eine Ladungskompensationsschaltung zum Kompensieren von Ladungen, die aus dem kapazitiven Element lecken bzw. wegsickern, zum Halten von Ladungen in Übereinstimmung mit dem logischen Pegel der gespeicherten Information, und wobei der zweite Transistor, der zwischen dem Speicherknoten zum Verbinden des kapazitiven Elements mit einem Zugangstransistor und der Ladungskompensationsschaltung eingebunden ist, um die Ladungskompensationsschaltung zum Zeitpunkt des Lesens von Daten vom Speicherknoten zu trennen bzw. zu unterbrechen.
Deshalb kann gemäß der vorliegenden Erfindung, ohne dass Auffrischoperationen ausgeführt werden, das Ableiten bzw. Verschwinden von gespeicherter Information aufgrund einer Leckage von Ladungen verhindert werden, und ferner können Daten auf nicht-destruktive Weise gelesen werden.
Die vorangehenden und weiteren Aufgaben, Merkmale, Gegenstände und Vorteile der vorliegenden Erfindung werden deutlicher aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung bei Betrachtung im Zusammenhang mit den beigefügten Zeichnungen.
Fig. 1 ist ein schematisches Blockdiagramm, welches einen allgemeinen Aufbau einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Schaltungsdiagramm, welches den Aufbau von in einer Matrix auf einem Speicherzellarray angeordneten Speicherzellen in einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform zeigt;
Fig. 3 ist ein Schaltungsdiagramm, welches einen anderen Aufbau von in einer Matrix auf dem Speicherzell-Array angeordneten Speicherzellen in der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform zeigt;
Fig. 4 ist ein Schaltungsdiagramm, welches den Aufbau von in einer Matrix auf einem Speicherzell-Array angeordneten Speicherzellen in einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform zeigt;
Fig. 5 ist ein Schaltungsdiagramm, welches den Aufbau eines der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell- Array in einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform angeordnet sind;
Fig. 6 ist ein Zeiteinteilungsschema, welches eine Veränderung im Zustand eines internen Signals/R auf einer in Fig. 5 gezeigten internen Signalleitung zeigt;
Fig. 7 ist ein Diagramm, welches eine Potentialveränderung bei den Knoten 262 und 264 zeigt, wenn Daten "0" in eine in Fig. 5 gezeigte Speicherzelle geschrieben werden;
Fig. 8 ist ein Diagramm, welches eine Potentialveränderung bei den Knoten 262 und 264 zeigt, wenn Daten "1" in die in Fig. 5 gezeigte Speicherzelle geschrieben werden;
Fig. 9 ist ein Schaltungsdiagramm, welches den Aufbau einer der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell- Array in einem DRAM angeordnet sind;
Fig. 10 ist ein Schaltungsdiagramm, welches den Aufbau einer der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell- Array in einem 6-Transistoren-SRAM angeordnet sind; und
Fig. 11 ist ein Schaltungsdiagramm, welches den Aufbau einer der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell- Array in einem 4-Transistoren-SRAM angeordnet sind.
Die Ausführungsformen der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen im Detail beschrieben. Die selben oder entsprechende Teile in den Diagrammen werden durch die selben Bezugsziffern bezeichnet, und deren Beschreibung wird nicht wiederholt.

Erste Ausführungsform

Fig. 1 ist ein schematisches Blockdiagramm, welches einen allgemeinen Aufbau einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
Bei Fig. 1 ist eine Halbleiterspeichervorrichtung 10 mit einem Steuersignalterminal 12, einem Taktterminal 14, einem Zugangsterminal 16 und einem Daten-Eingangs/Ausgangs-Terminal 18 versehen. Die Halbleiterspeichervorrichtung 10 ist ebenso mit einem Steuersignalpuffer 20, einem Taktpuffer 22, einem Adresspuffer 24 und einem Eingabe/Ausgabe-Puffer 26 versehen. Ferner ist die Halbleiterspeichervorrichtung 10 mit einer Steuerschaltung 28, einem Reihenadressdekoder 30, einem Spaltenadressdekoder 32, einem Abtastverstärker und einer Eingabe/Ausgabe-Steuerschaltung 34 sowie einem Speicherzell-Array 36 versehen.
In Fig. 1 sind lediglich Hauptkomponenten in Bezug auf die Dateneingabe und -ausgabe der Halbleiterspeichervorrichtung 10 repräsentativ gezeigt.
Das Steuersignalterminal 12 empfängt Befehlssteuersignale eines Chipauswahlsignals/CS, eines Reihenadressstrobesignals/RAS, eines Spaltenadressstrobesignals/CAS und eines Schreibermöglichungssignals/WE. Das Taktterminal 14 empfängt einen externen Takt CLK und ein Taktermöglichungssignal CKE. Der Zugangsterminal 16 empfängt Adresssignale A0 bis An (n ist eine natürliche Zahl).
Der Taktpuffer 22 empfängt einen externen Takt CLK, erzeugt einen internen Takt und gibt den internen Takt an den Steuersignalpuffer 20, den Adresspuffer 24, den Eingabe/Ausgabe-Puffer 26 und die Steuerschaltung 28 aus. Der Steuersignalpuffer 20 nimmt auf und klinkt ein - synchron mit dem vom Taktpuffer 22 empfangenen internen Takt - das Chipauswahlsignal/CS, das Reihenadressstrobesignal/RAS, das Spaltenadressstrobesignal/CAS und das Schreibermöglichungssignal/WE, und gibt diese an die Steuerschaltung 28 aus.
Der Adresspuffer 24 nimmt auf und klinkt ein - synchron mit dem vom Taktpuffer 22 empfangenen internen Takt - die Adresssignale A0 bis An, erzeugt ein internes Adresssignal und gibt das interne Adresssignal an den Reihenadressdekoder 30 und den Spaltenadressdekoder 32 aus.
Das Daten-Eingabe/Ausgabe-Terminal 18 ist ein Terminal, in das/aus dem Daten, die von der/in die Halbleiterspeichervorrichtung 10 zu lesen/zu schreiben sind, nach/von außen übertragen/empfangen werden. Der Daten-Eingabe/Ausgabe-Terminal 18 empfängt beim Datenschreibbetrieb Daten DQ0 bis DQi (i steht für eine natürliche Zahl), die von außen herein kommen, und gibt beim Datenlesebetrieb Daten DQ0 bis DQi nach außen.
Der Eingabe/Ausgabe-Puffer 26 nimmt auf und klinkt ein Daten DQ0 bis DQi in Synchronisation mit dem vom Taktpuffer 22 empfangenen internen Takt und gibt interne Daten IDQ an den Abtastverstärker und die Eingabe/Ausgabe-Steuerschaltung 34 aus. Der Eingabe/Ausgabe-Puffer 26 andererseits gibt interne Daten IDQ, die vom Abtastverstärker und von der Eingabe/Ausgabe- Steuerschaltung 34 empfangen wurden, an den Daten- Eingabe/Ausgabe-Terminal 18 aus in Synchronisation mit dem vom Taktpuffer 22 empfangenen internen Takt.
Die Steuerschaltung 28 nimmt das Befehlssteuersignal vom Steuersignalpuffer 20 in Synchronisation mit dem vom Taktpuffer 22 empfangenen internen Takt auf und steuert den Reihenadressdekoder 30, den Spaltenadressdekoder 32 und den Eingabe/Ausgabe- Puffer 26 auf der Basis des herein genommenen Befehlssteuersignals. Durch die Steuerung werden Daten DQ0 bis DQi aus dem Speicherzell-Array gelesen bzw. dort hinein geschrieben.
Der Reihenadressdekoder 30 wählt eine Wortleitung auf dem Speicherzell-Array 36 in Übereinstimmung mit den Adresssignalen A0 bis An auf der Basis der Anweisung von der Steuerschaltung 28 aus uhd aktiviert eine ausgewählte Wortleitung durch einen nicht gezeigten Worttreiber. Der Spaltenadressdekoder 32 wählt ein Bitleitungspaar auf dem Speicherzell-Array 36 in Übereinstimmung mit den Adresssignalen A0 bis An auf der Basis der Anweisung von der Steuerschaltung 28 aus.
Beim Datenschreibbetrieb laden der Abtastverstärker und die Eingabe/Ausgabe-Steuerschaltung 34 das durch den Spaltenadressdekoder 32 ausgewählte Bitleitungspaar auf die Leistungszufuhrspannung Vcc oder die Grundspannung GND im Voraus auf in Übereinstimmung mit dem logischen Pegel der vom Eingabe/Ausgabe- Puffer 26 empfangenen internen Daten IDQ. Folglich werden interne Daten IDQ in eine Speicherzelle des Speicherzell-Array 36 geschrieben, die mit der durch den Reihenadressdekoder 30 aktivierten Wortleitung und dem durch den Spaltenadressdekoder 32 ausgewählten Bitleitungspaar verbunden ist und durch den Abtastverstärker und die Eingabe/Ausgabe-Steuerschaltung 34 vorbeladen ist.
Beim Datenlesebetrieb andererseits laden der Abtastverstärker und die Eingabe/Ausgabe-Steuerschaltung 34 das durch den Spaltenadressdekoder 32 ausgewählte Bitleitungspaar vor dem Datenlesebetrieb zuvor auf eine Spannung Vcc/2 auf, detektiert und verstärkt eine sehr geringe Spannungsveränderung, die in Übereinstimmung mit den gelesenen Daten im ausgewählten Bitleitungspaar erzeugt wird, bestimmt den logischen Pegel der gelesenen Daten, und gibt das Ergebnis an den Eingabe/Ausgabe- Puffer 26 aus.
Der Speicherzell-Array 36 ist eine Speicherelementgruppe, bei der später noch zu beschreibende Speicherzellen in einer Matrix angeordnet sind, mit dem Reihenadressdekoder 30 entsprechend den Reihen über Wortleitungen verbunden sind, und mit dem Abtastverstärker und der Eingabe/Ausgabe-Steuerschaltung 34 entsprechend den Spalten über Bitleitungspaare verbunden sind.
Fig. 2 ist ein Schaltungsdiagramm, welches den Aufbau von Speicherzellen zeigt, die in einer Matrix auf dem Speicherzell- Array 36 in der Halbleiterspeichervorrichtung 10 angeordnet sind.
Bei Fig. 2 besitzen die Speicherzellen in der Halbleiterspeichervorrichtung 10 einen Zwillings-Speicherzellaufbau, bei dem zwei Speicherzellen 50a und 50b dem jeweiligen Speichern von 1- Bit-Daten und Daten, die durch Invertieren der 1-Bit-Daten erhalten wurden, zugewiesen sind. Die Speicherzelle 50a weist einen N-Kanal-MOS-Transistor 52A, einen Kondensator 54A und eine Ladungskompensationsschaltung 56A auf, und die Speicherzelle 50B weist einen N-Kanal-MOS-Transistor 52B, einen Kondensator 54B und eine Ladungskompensationsschaltung 56B auf.
Der N-Kanal-MOS-Transistor 52A ist mit einer Leitung (68A) eines Paares von Bitleitungen 68A und 68B und mit dem Kondensator 54A verbunden und besitzt ein mit einer Wortleitung 66 verbundenes Gate. Der N-Kanal-MOS-Transistor 52A wird durch die Wortleitung 66 angetrieben, die nur aktiviert wird, wenn Daten geschrieben oder gelesen werden, nur angeschaltet wird, wenn Daten geschrieben oder gelesen werden, und sonst abgeschaltet wird.
Der Kondensator 54A speichert Binärinformation "1" oder "0", je nachdem, ob Ladungen akkumuliert sind oder nicht. Ein Ende des Kondensators 54A ist mit dem N-Kanal-MOS-Transistor 52A verbunden und das andere Ende ist mit einer Zellplatte 70 verbunden. Durch Anlegen einer Spannung, die der Binärinformation "1" oder "0" entspricht, aus der Bitleitung 68A an den Kondensator 54A über den N-Kanal-MOS-Transistor 52A wird der Kondensator 54A geladen/entladen, und Daten werden geschrieben.
Die Ladungskompensationsschaltung 56A wird durch einen Inverter gebildet, der aus einem P-Kanal-TFT 562 und einem N-Kanal-MOS- Transistor 564 besteht, und ein Eingabeknoten und ein Ausgabeknoteh des Inverters ist jeweils mit dem Knoten 64 bzw. 62 verbunden.
Der N-Kanal-MOS-Transistor 52B ist mit der anderen Bitleitung (68B) des Paares von Bitleitungen 68A und 68B sowie dem Kondensator 54B verbunden und besitzt ein mit der Wortleitung 66 verbundenes Gate. Der N-Kanal-MOS-Transistor 52B wird durch die Wortleitung 66 angetrieben, die mit dem N-Kanal-MOS-Transistor 52A geteilt wird, wird angeschaltet, wenn Daten geschrieben oder gelesen werden, und wird in der übrigen Zeit abgeschaltet.
Der Kondensator 54B speichert Binärinformation "1" oder "0", je nachdem, ob Ladungen akkumuliert sind oder nicht. Ein Ende des Kondensators 54B ist mit dem N-Kanal-MOS-Transistor 52B verbunden und das andere Ende ist mit der Zellplatte 70 verbunden. Durch Anlegen der Spannung entsprechend der Binärinformation "1" oder "0" aus der Bitleitung 68B an den Kondensator 54B über den N-Kanal-MOS-Transistor 52B wird der Kondensator 54B geladen/entladen, und Daten werden geschrieben.
Der Kondensator 54B speichert Daten, die durch Invertieren von im Kondensator 54A gespeicherten Daten erhalten werden.
Die Ladungskompensationsschaltung 56B wird aus einem Inverter gebildet, der aus einem P-Kanal-TFT 566 und einem N-Kanal-MOS- Transistor 568 besteht. Ein Eingabeknoten und ein Ausgabeknoten des Inverters ist jeweils mit dem Knoten 62 bzw. 64 verbunden.
Der Aufbau des N-Kanal-MOS-Transistors 52A und des Kondensators 54A und derjenige des N-Kanal-MOS-Transistors 52B und des Kondensators 54B sind so wie bei einem gewöhnlichem DRAM.
Jeder der P-Kanal-TFTs 562 und 566 ist ein aus polykristallinem Polysilizium gebildetes Widerstandselement mit einer Umschaltfunktion, welches ein Element hohen Widerstands darstellt mit einem Widerstand des OFF-Zustands in der Größenordnung von T Ω ("T" bzw. "tera" bedeutet 10¹²) und mit einem Widerstand im ON- Zustand in der Größenordnung von G Ω ("G" bzw. "giga" bedeutet 109).
In der vorliegenden Erfindung ist mit einem Widerstandselement sowohl ein Widerstandselement mit einer Umschaltfunktion als auch ein Widerstandselement mit konstantem Widerstand gemeint.
Der P-Kanal-TFT 562 ist mit einem Leistungszufuhrknoten 72 und dem Knoten 62 verbunden und besitzt ein mit dem Knoten 64 verbundenes Gate. Der N-Kanal-MOS-Transistor 564 ist mit dem Knoten 62 und einem Basisknoten 74 verbunden und besitzt ein mit dem Knoten 64 verbundenes Gate.
Der P-Kanal TFT 566 ist mit dem Leistungszufuhrknoten 72 und dem Knoten 64 verbunden und besitzt ein mit dem Knoten 62 verbundenes Gate. Der N-Kanal-MOS-Transistor 568 ist mit dem Knoten 66 und dem Basisknoten 74 verbunden und besitzt ein mit dem Knoten 62 verbundenes Gate.
In der Speicherzelle der Halbleiterspeichervorrichtung 10 wird durch die Einklinkfunktion, die durch den aus dem P-Kanal-TFT 562 und dem N-Kanal-MOS-Transistor 564 gebildeten Inverter und dem aus dem P-Kanal-TFT 566 und dem N-Kanal-MOS-Transistor 568 gebildeten Inverter realisiert wird, ein Leckstrom der Kondensatoren 54A und 54B zum Halten von Daten und Daten, die durch Invertieren der Daten erhalten wurden, kompensiert, so dass gespeicherte Daten gehalten werden, ohne einen Auffrischbetrieb auszuführen.
Die Betriebsweise einer Speicherzelle in der Halbleiterspeichervorrichtung 10 wird nachfolgend beschrieben.

1. Schreiben von Daten

In den Speicherzellen 50A und 50B beträgt der Strom eines Masse-(bulk)Transistors ungefähr 3 × 10^-5 A (Ampere), und ein Strom im ON-Zustand und ein Strom im OFF-Zustand eines TFTs beträgt jeweils ungefähr 1 × 10^-11 A und 1 × 10^-13 A. Ein Leckstrom aus den Knoten 62 und 64 aufgrund des Stroms im OFF-Zustand des Massetransistors beträgt ungefähr 1 × 10^-15 A. Die hier angegebenen Stromwerte sind nicht auf solche Zahlenwerte beschränkt, die lediglich als Maßangaben erwähnt sind.
Mit den oben beschriebenen Stromwerten ist der Strom des ON- Zustands von jedem der P-Kanal-TFTs 562 und 566 um vier Potenzen höher als der Leckstrom aus jedem der Knoten 62 und 64. Folglich können die Knoten 62 und 64 vom Leistungszufuhrknoten 72 auf die Leistungszufuhrspannung aufgeladen werden.
Wenn Daten "0" in die Speicherzelle 50A geschrieben werden, wird die Spannung beim Knoten 62 zu 0 V. Wenn beim Knoten 62 nur 0 V vorliegt, wird der Knoten 64, wie durch die nachfolgende Gleichung gezeigt, in der Größenordnung von ns ("n" bzw. "nano" bedeutet 10^-9 als der gewöhnlichen Schreibbetriebsdauer von dem Leistungszufuhrknoten 72 nicht auf die Leistungszufuhrspannung aufgeladen.
Im Fall, wenn die Leistungszufuhrspannung des Leistungszufuhrknotens 72 2 V beträgt und die Kapazität des Knotens 64 mehrere fF (femto Farad "f" bzw. "femto" bedeutet 10^-15), zum Beispiel 5 fF beträgt, ist beim Knoten 64 die folgende Gleichung erfüllt:
Ladung Q = Kapazität C × Spannung V = 5f × 2 = 1 × 10^-14 Strom I des P-Kanal-TFTs 582 im ON-Zustand = 1 × 10^-11 Ampere Aufladdauer t = Q/I = 1 × 10^-3 Sekunden . . . (1).
Deshalb nimmt bereits der Wechsel der Spannung beim Knoten 62 auf 0 V eine Dauer in der Größenordnung von µ ("µ" bzw. "micro" bedeutet 10^-6) bis zu einer Größenordnung von m (milli) Sekunden in Anspruch. Folglich wird, selbst wenn die Spannung des Knotens 62 zu 0 V wird, der Knoten 64 nicht sofort aufgeladen, und der Knoten 62 wird über den P-Kanal-TFT 562 wieder beladen.
In der Speicherzelle der Halbleiterspeichervorrichtung 10 werden jedoch Daten "1" zur gleichen Zeit in die Speicherzelle 50B geschrieben, wenn Daten "0" in die Speicherzelle 50A geschrieben werden, und der Knoten 64 wird sofort auf die Leistungszufuhrspannung in der Schreibbetriebszeit in der Größenordnung von n (nano) Sekunden von der Bitleitung 68B über den N-Kanal- MOS-Transistor 52B aufgeladen. Folglich wird der N-Kanal-MOS- Transistor 564 sofort aufgeladen, und dadurch wird der Knoten 62 bei 0 V gehalten. Der Knoten 62 wird sofort zu 0 V und der Zustand wird gehalten. Folglich wird der N-Kanal-MOS-Transistor 568 ausgeschaltet und der Zustand gehalten, so dass der Knoten 64 auf der Leistungszufuhrspannung gehalten wird.
Auf diese Weise nehmen die Spannungen bei den Knoten 62 und 64 0 V bzw. die Leistungszufuhrspannung in Übereinstimmung mit den Daten "0" bzw. "1" an, die jeweils in den Speicherzellen 50A und 50B eingeschrieben sind. Die Spannungszustände werden durch den Einrastbetrieb der Ladungskompensationsschaltungen 56A und 56B eingeklinkt. Danach wird, ohne einen Auffrischbetrieb auszuführen, der Zustand der geschriebenen Daten gehalten.
Da die Speicherzellen 50A und 50B den selben Schaltungsaufbau besitzen, wenn Daten "1" in die Speicherzelle 50A geschrieben werden und Daten "0" entsprechend in die Speicherzelle 50B geschrieben werden, sind lediglich die Operationen der Speicherzellen 50A und 50B umgekehrt, und es werden zu den oben beschriebenen Operationen ähnliche Operationen ausgeführt. Die Beschreibung wird deshalb nicht wiederholt.

2. Lesen von Daten

Bezüglich des Lesens von Daten aus einer Speicherzelle der Halbleiterspeichervorrichtung 10 bei den Speicherzellen 50A und 50B ist zu sagen, dass dies durch die selben Operationen, wie denen in einem gewöhnlichen DRAM, ausgeführt wird. Speziell werden Bitleitungen 68A und 68B auf die Spannung Vcc/2 vorgeladen, und zum Zeitpunkt des Lesens von Daten wird eine hoch getriebene Leistungszufuhrspannung an die Wortleitung 66 angelegt, um die Wortleitung 66 aktiv zu machen. Durch diese Operation werden die N-Kanal-MOS-Transistoren 52A und 52B in den Speicherzellen 50A und 50B angeschaltet, und geringe Spannungsunterschiede, die auf den Bitleitungen 68A und 68B in Übereinstimmung mit den Akkumulationszuständen der Kondensatoren 54A und 54B in Erscheinung treten, werden durch einen nicht gezeigten Abtastverstärker miteinander verglichen. Je nach der Richtung der Spannungsveränderung von der vorbeladenen Spannung 1/2 Vcc aus, wird die Spannung auf jeder der Bitleitungen 68A und 68B als einem Paar verstärkt auf die Spannung Vcc oder die Basisspannung GND. Der Spannungspegel der Bitleitung 68A entspricht dem Zustand der gespeicherten Daten.
Bei der Halbleiterspeichervorrichtung 10 mit dem Aufbau einer Zwillingsspeicherzelle können im Vergleich zu einer Halbleiterspeichervorrichtung einer Einzelspeicherzelle wegen des nachfolgenden Grunds Daten bei einer höheren Geschwindigkeit gelesen werden. Bei einer Halbleiterspeichervorrichtung mit einer Einzelspeicherzelle wird die Spannung auf der Bitleitung mit der Vorbeladungsspannung 1/2 Vcc verglichen. Im Gegensatz dazu sind in der Halbleiterspeichervorrichtung 10 Daten sowie Daten, die durch Invertieren der Daten erhalten wurden, in den Speicherzellen 50A und 50B gespeichert. Folglich verändern sich beim Zeitpunkt des Lesens von Daten die Spannungen auf den Bitleitungen 68A und 68B geringfügig in entgegen gesetzten Richtungen von der Vorbeladungsspannung 1/2 Vcc aus, und ein Potentialunterschied zwischen den Bitleitungen 68A und 68B wird direkt durch einen Abtastverstärker verglichen. Deshalb werden in der Halbleiterspeichervorrichtung Daten durch den Abtastverstärker bei einer Amplitude detektiert, die doppelt so groß ist, wie die in der Halbleiterspeichervorrichtung einer Einzelspeicherzelle, so dass Daten aus einer Speicherzelle bei einer hohen Geschwindigkeit gelesen werden.
Nachdem Daten in einem Zustand gelesen sind, wo jede der Spannungen auf den Bitleitungen 68A und 68B auf die Spannung Vcc oder die Basisspannung GND verstärkt ist, wird die Wortleitung 66 erneut aktiviert, und die Kondensatoren 54A und 54B werden jeweils über N-Kanal-MOS-Transistoren 52A und 52B wieder beladen. Daten werden auf eine zur obigen Betriebsweise (1) ähnlichen Weise wieder beschrieben.
In der Halbleiterspeichervorrichtung 10 kann als eine Spannung, die zum Zeitpunkt des Lesens von Daten auf die Wortleitung 66 angelegt wird, nicht eine Spannung, die durch das Hochtreiben der Leistungszufuhrspannung erhalten wurde, sondern eine Spannung verwendet werden, die gleich oder niedriger ist als die Leistungszufuhrspannung.
Wenn eine durch das Hochtreiben der Leistungszufuhrspannung erhaltene Spannung als eine an die Wortleitung 66 angelegte Spannung verwendet wird, werden Daten, die in den Speicherzellen 50A und 50B gespeichert sind, bei einem Datenlesebetrieb zerstört, und die Daten müssen aus dem nachfolgenden Grund erneut beschrieben werden. Das Potential des Knotens 62 nach dem Lesen von Daten wird durch die Kapazität der Bitleitung 68A und der Kapazität des Kondensators 54A bestimmt. Das Potential des Knotens 64 nach dem Lesen von Daten wird durch die Kapazität der Bitleitung 68B und der Kapazität des Kondensators 54B bestimmt. Da die Kapazität des Paares der Bitleitungen 68A und 68B mindestens zehnmal so groß ist wie diejenige der Kondensatoren 54A und 54B, nimmt das Potential der Knoten 62 und 64 nach dem Lesen von Daten nahezu das Potential des Paares der Bitleitungen 68A und 68B an, mehr als das Potential, bevor Daten gelesen werden.
Im Unterschied zu einem gewöhnlichen DRAM weist jedoch die Speicherzelle in der Halbleiterspeichervorrichtung 10 die Ladungskompensationsschaltungen 56A und 56B auf. Die Ladungskompensationsschaltungen 56A und 56B schließen jeweils den mit dem Knoten 62 verbundenen N-Kanal-MOS-Transistor 564 und den mit dem Knoten 64 verbundenen N-Kanal-MOS-Transistor 568 ein. Durch die Wirkung der N-Kanal-MOS-Transistoren 564 und 568 kann die an die Wortleitung 66 angelegte Spannung auf die Leistungszufuhrspannung oder darunter gesetzt werden, ohne die Spannung der Wortleitung 66 hoch zu treiben. Der Grund wird nachfolgend beschrieben.
Wenn die Daten "0" und "1" jeweils in den Speicherzellen 50A und 50B gespeichert werden, werden die N-Kanal-MOS-Transistoren 564 und 568 jeweils auf ON geschaltet. Der N-Kanal-MOS- Transistor 564 zieht Ladungen aus dem Knoten 62, und der N- Kanal-MOS-Transistor 568 zieht keine Ladungen aus dem Knoten 64.
Wenn andererseits die Daten "1" und "0" jeweils in den Speicherzellen 50A und 50B gespeichert werden, werden die N-Kanal- MOS-Transistoren 564 und 568 jeweils auf OFF bzw. ON geschaltet. Der N-Kanal-MOS-Transistor 564 zieht keine Ladungen aus dem Knoten 62, und der N-Kanal-MOS-Transistor 568 zieht Ladungen aus dem Knoten 64.
Deshalb besitzen die Ladungskompensationsschaltungen 56A und 56B ferner die Funktion, dass zum Zeitpunkt des Lesens von Daten entweder Ladungen bei den Knoten 62 und 64 durch die N- Kanal-MOS-Transistoren 564 und 568 gezogen werden oder nicht. Die Funktion ermöglicht es, dass Daten gelesen werden, ohne dass der Zustand der Ladungen in den Kondensatoren 54A und 54B vollständig auf die jeweiligen Bitleitungen 68A und 68B übertragen wird.
Nachfolgend wird der Fall beschrieben, bei dem Daten "0" und "1" in den jeweiligen Speicherzellen 50A bzw. 50B gespeichert werden und gelesen werden. Bezüglich des Falls, bei dem Daten "1" und "0" jeweils in den Speicherzellen 50A und 50B gespeichert werden, sind die Operationen der Speicherzellen 50A und 50B lediglich umgekehrt, so dass die Beschreibung dieses Falls nicht wiederholt wird.
Zum Zeitpunkt des Lesens von Daten werden in der Speicherzelle 50A Ladungen, die über den N-Kanal-MOS-Transistor 52A aus der Bitleitung 68A einströmen, durch den N-Kanal-MOS-Transistor 564 angezogen. Folglich kann die Spannung der Bitleitung 68A von der Vorbeladungsspannung 1/2 Vcc auf ein Maß abfallen, damit Daten "0" detektiert werden können, selbst wenn die Spannung der Wortleitung 66 nicht hoch getrieben bzw. geboostet wird. Andererseits wird eine Spannungsveränderung im Knoten 68 unterdrückt auf einen kleinen Bereich von 0 V, da der N-Kanal-MOS- Transistor 564 Ladungen auf den Knoten 62 zieht.
In der Speicherzelle 50B wird andererseits eine Spannungsveränderung auf dem Knoten 62 auf einen kleinen Bereich von 0 V ausgedrückt aufgrund eines Effekts des Herausziehens von Ladungen beim Knoten 62 durch den N-Kanal-MOS-Transistor 564. Folglich hält der N-Kanal-MOS-Transistor 568 einen OFF-Zustand und zieht keine Ladungen aus den Knoten 64. Da Ladungen, die aus dem Knoten 64 über den N-Kanal-MOS-Transistor 52B zur Bitleitung 68B heraus strömen, durch den P-Kanal-TFT 566 kompensiert werden, selbst wenn die Spannung auf der Wortleitung 66 nicht hoch getrieben wird, steigt die Spannung auf der Bitleitung 68B von der Vorbeladungsspannung l/2 Vcc bis zu einem Ausmaß an, dass die Daten "1" detektiert werden können.
Da der Strom des ON-Zustands des P-Kanal-TFTs 566 niedriger ist als der Strom des ON-Zustands des N-Kanal-MOS-Transistors 52B, unmittelbar nachdem der N-Kanal-MOS-Transistor 52B angeschaltet wird, fällt die Spannung beim Knoten 64 auf einen Wert in der Nähe der Vorbeladungsspannung 1/2 Vcc ab. Die Leistungszufuhrspannung Vcc beträgt jedoch 2 V, und eine logische Schwellenspannung (Eingabespannung, wenn die Ausgabespannung sich plötzlich verändert) eines Inverters als einer Komponente der Ladungskompensationsschaltung 56A wird auf ungefähr 0,3 V eingestellt. Deshalb wird der N-Kanal-MOS-Transistor 564 in der Speicherzelle 50A nicht ausgeschaltet. Nachdem der Datenlesebetrieb abgeschlossen ist und der N-Kanal-MOS-Transistor 52B ausgeschaltet wird, werden Ladungen auf dem Knoten 64 durch den P- Kanal-TFT 566 kompensiert, so dass die Spannung auf dem Knoten 64 zur Leistungszufuhrspannung Vcc zurück kehrt.
Wie oben beschrieben, können, selbst wenn die Spannung auf der Wortleitung 66 nicht hoch getrieben wird, Daten aus den Speicherzellen 50A und 50B gelesen werden. Die Daten können auf den Bitleitungen 68A und 68B gelesen werden, ohne den Zustand der in den Speicherzellen 50A und 50B gespeicherten Daten zu zerstören.
Auf diese Weise werden Daten aus einer Speicherzelle der Halbleiterspeichervorrichtung 10 gelesen bzw. dort hinein geschrieben, und Daten können nicht-destruktiv gelesen werden, ohne die Spannung auf der Wortleitung 66 hoch zu treiben.
Es ist ausreichend, die untere Grenze der an die Wortleitung 66 angelegten Spannung zu bestimmen, so dass im Vergleich zum Zell-Verhältnis, welches nachfolgend beschrieben werden wird, das Stromantriebsvermögen der N-Kanal-MOS-Transistoren 52A und 52B als Zugangstransistoren gleich oder höher werden, wie der Halbwert des Stromantriebsvermögens der N-Kanal-MOS- Transistoren 564 und 568 als den Antriebstransistoren (das Zellverhältnis ist 2 oder niedriger).
Der Grund, weshalb die P-Kanal-TFTs 562 und 566 für die Speicherzellen 50A und 50B verwendet werden, besteht darin, dass die R-Kanal-TFTs 562 und 566 auf den N-Kanal-MOS-Transistoren 564 und 568 gebildet werden können, und dass der Zuwachs der Zellfläche aufgrund des Einsatzes der Zwillings-Speicherzelle unterdrückt werden kann. Folglich nimmt die Anzahl der Masse- Transistoren pro Hit die Zahl 4 an, und die Zellfläche wird kleiner im Vergleich zu einem Standard-SRAM, der aus sechs Masse-Transistoren aufgebaut ist.
Ferner ist ein Merkmal der Speicherzellen 50A und 50B, dass das Zellverhältnis auf einen Wert in der Nähe von 1 (verhältnislos) gesetzt werden kann.
Das Zell-Verhältnis bezeichnet ein Verhältnis des Stromantriebsvermögens zwischen den Antriebstransistoren in den Speicherzellen (die in den Fig. 11 und 12 gezeigten N-Kanal-MOS- Transistoren 702 und 704 in den Speicherzellen 700 und 750 des SRAM und die in Fig. 2 gezeigten N-Kanal-MOS-Transistoren 564 und 568 in den Speicherzellen 50A und 50B) und in den Zugangstransistoren (die in Fig. 10 und 11 gezeigten N-Kanal-MOS- Transistoren 706 und 708 in den Speicherzellen 700 und 750 des SRAM und die in Fig. 2 gezeigten N-Kanal-MOS-Transistoren 52A und 52B in den Speicherzellen 50A und 50B). Im allgemeinen wird in einem SRAM zum Stabilisieren der Arbeitsweise einer Speicherzelle das Zell-Verhältnis auf 2 oder 3 oder höher fest gelegt. Dies bedeutet, dass die Gate-Breite eines Antriebstransistors so fest gelegt wird, dass sie größer ist als diejenige des Zugangstransistors, um ein vorbestimmtes Zell-Verhältnis in einem SRAM sicher zu stellen.
In den Speicherzellen 50A und 50B sind andererseits Kondensatoren 54A und 54B vorgesehen, die jeweils mit den Knoten 62 und 64 verbunden sind. Folglich ist die Fähigkeit der Zugangstransistoren 52A und 52B, die Knoten 62 und 64 anzutreiben, durch die Kondensatoren 54A und 54B unterdrückt. Das heißt, selbst wenn die Antriebstransistoren 564 und 568 und die Zugangstransistoren 52A und 52B auf eine verhältnislose Beziehung eingestellt werden, kann durch die Kondensatoren 54A und 54B ein zu dem Fall gleich wirkender Effekt erhalten werden, bei dem ein vorbestimmtes Zell-Verhältnis bereit gestellt wird. Deshalb ist es, anders als bei einem herkömmlichen SRAM, unnötig, die Gate- Breite des Antriebstransistors so einzustellen, dass sie größer ist als diejenige des Zugangstransistors, um ein vorbestimmtes Zell-Verhältnis sicher zu stellen, so dass eine Verminderung der Zellfläche erreicht werden kann.
Betrachtet man die Stabilität der Betriebsweise einer Speicherzelle in den Speicherzellen 50A und 50B, so ist es unnötig, ein zu dem des SRAM gleich wirkendes Zell-Verhältnis einzustellen. Um die Betriebsstabilität jedoch weiter zu erhöhen, ist es erwünscht, ein gewisses Zell-Verhältnis einzustellen.
Obgleich der Aufbau unter Verwendung von TFTs in den Ladungskompensationsschaltungen 56A und 56B oben beschrieben wurde, kann eine Speicherzelle, die eine ähnliche Wirkung erzeugt, ebenso realisiert werden, indem an Stelle der TFTs ein Widerstandselement von hohem Widerstand verwendet wird.
Fig. 3 ist ein Diagramm, welches einen Schaltungsaufbau von Speicherzellen 50C und 50D mit Ladungskompensationsschaltungen 56C und 56D zeigt, die an Stelle der P-Kanal-TFTs 562 und 566 in den Speicherzellen 50A und 50B von Fig. 2 jeweils Widerstandselemente 3562 und 3566 hohen Widerstands einschließen. Da die Aufbauten der Schaltung der Speicherzellen 50C und 50D ähnlich sind zu jenen der Speicherzellen 50A und 50B mit Ausnahme der jeweiligen Widerstandselemente 3582 und 3602, wird deren Beschreibung nicht wiederholt.
Nachfolgend wird der Zustand beschrieben, bei dem Daten "0" und "1" in die jeweiligen Speicherzellen 50C und 50D geschrieben werden. Da der Zustand, bei dem Daten "1" und "0" jeweils in die Speicherzellen 50C und 50D geschrieben werden, ähnlich zu dem Obigen ist, wird dessen Beschreibung nicht wiederholt.
In einem Zustand bei Fig. 3, bei dem Daten "0" und "1" in die jeweiligen Speicherzellen 50C und 50D geschrieben werden, beträgt die Spannung beim Knoten 62 0 V, und die Spannung beim Knoten 64 liegt bei der Leistungszufuhrspannung Vcc. In der Speicherzelle 50C wird stets ein Strom aus dem Leistungszufuhrknoten 72 durch das Widerstandselement 3562 hohen Widerstands und den N-Kanal-MOS-Transistor 564 durch gelassen. Wenn als Widerstandselement 3562 hohen Widerstands kein Widerstandselement eines hohen Widerstandswertes verwendet wird, nimmt der Strom in einer Bereitschaftsperiode (Stand-By) zu, bei der ein Datenlese/-schreib-Betrieb nicht ausgeführt wird (nachfolgend als Bereitschaftsstrom bezeichnet).
Wenn der Widerstandswert des Widerstandselements 3566 hohen Widerstands andererseits zu hoch ist, kann ein Leckstrom aus dem N-Kanal-MOS-Transistor 568 beim Knoten 64 nicht vernachlässigt werden, und das Potential beim Knoten 64 fällt ab.
Deshalb ist es notwendig, einen Strom zu liefern, der mindestens zehn Mal so hoch ist, wie der Leckstrom aus dem Widerstandselement 3566 hohen Widerstands, um den Zustand des Knotens 64 zu stabilisieren. Wenn angenommen wird, dass die Leistungszufuhrspannung 2 V beträgt und der Leckstrom 1 × 10^-15 A beträgt, um einen Strom von 1 × 10^-14, welcher zehn Mal so hoch ist, wie der Leckstrom, zum Widerstandselement 3566 hohen Widerstands zu lassen, beträgt der Widerstandswert des Widerstandselements 3566 hohen Widerstands ausreichenderweise 2 × 10¹⁴ Ω (Ohm) oder weniger.
In dem Fall, bei dem. Daten "1" und "0" in die jeweiligen Speicherzellen 50C und 50D geschrieben werden, kann die obige Beschreibung auch auf das Widerstandselement 3562 hohen Widerstands bezogen werden.
Die Untergrenze der Widerstandswerte der Widerstandselemente 3562 und 3566 hohen Widerstands wird andererseits bestimmt nach den Spezifikationen der Speicherkapazität der Halbleiterspeichervorrichtung 10, auf dem die Speicherzellen 50C und 50D integriert sind, und dem Bereitschaftsstrom. Wenn zum Beispiel die Speicherkapazität 4M (mega, "M" bedeutet 10⁶) Bits beträgt, um den Bereitschaftsstrom auf 10 µA zu drücken, wird ein Strom I, der durch das Widerstandselement hohen Widerstands pro Speicherzelle fließt, wie folgt erhalten. I = (10 × 10^-6A) / (4 × 10⁶ Bits) = 2,5 × 10^-12A. Da die Leistungszufuhrspannung 2 V beträgt, wird deshalb der Widerstandswert der Widerstandselemente 3562 und 3566 hohen Widerstands erhalten als R = 2 V/(2,5 × 10^-12A) = 8 × 10¹¹ Ω. Daraus ergibt sich aus der obigen Bedingung, dass der Widerstandwert der Widerstandselemente 3562 und 3566 hohen Widerstands im Bereich von 8 × 10¹¹ Ω bis 2 × 10¹⁴ Ω liegen kann.
Wie oben beschrieben, weist die Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform die Zwillings-Speicherzelle auf, die mit Speicherzellen 50A und 50B aufgebaut ist, welche Ladungskompensationsschaltungen 56A und 56B einschließen. Folglich sind, anders als beim herkömmlichen DRAM, Auffrischoperationen unnötig, Daten können bei hoher Geschwindigkeit gelesen werden, und es wird eine Speicherzelle verwirklicht, aus der Daten nicht-destruktiv gelesen werden können.
In der Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform wird ein TFT oder ein Widerstandselement hohen Widerstands für einen Teil der Ladungskompensationsschaltungen 56A und 56B verwendet, und zudem wird das Zell-Verhältnis des Antriebstransistors und des Zugangstransistors auf eine verhältnislose Beziehung gesetzt, wobei eine Speicherzelle realisiert werden kann, deren-Zellfläche im Vergleich zu einem herkömmlichen SRAM vermindert ist.

Zweite Ausführungsform

Eine Halbleiterspeichervorrichtung 110 gemäß einer zweiten Ausführungsform ist mit Speicherzellen versehen, die ähnlich sind zu den Speicherzellen 50A und 50B der Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform, außer dass N- Kanal-MOS-Transistoren 564 und 568 in Ladungskompensationsschaltungen 56A und 56BB nicht eingeschlossen sind.
Der allgemeine Aufbau der Halbleiterspeichervorrichtung 110 gemäß der zweiten Ausführungsform ist der selbe, wie der in Fig. 1 gezeigte Aufbau der Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform, so dass seine Beschreibung nicht wiederholt wird.
Fig. 4 ist ein Schaltungsdiagramm, das den Aufbau der Speicherzellen zeigt, die in einer Matrix auf einem Speicherzell-Array 36 in der Halbleiterspeichervorrichtung 110 angeordnet sind.
Bei Fig. 4 sind Speicherzellen in der Halbleiterspeichervorrichtung 110 aus einer Zwillings-Speicherzelle gebildet, die aus Speicherzellen 150A und 150B besteht. Der Schaltungsaufbau der Speicherzellen 150A und 150B ist ähnlich zu dem der in der ersten Ausführungsform beschriebenen Speicherzellen 50A und 50B, außer dass N-Kanal-MOS-Transistoren 564 und 568 in Ladungskompensationsschaltungen 56A und 56B nicht bereit gestellt werden. Da der andere Schaltungsaufbau der Speicherzellen 150A und 150B ähnlich ist zu dem der in der ersten Ausführungsform beschriebenen Speicherzellen 50A und 50B, wird deren Beschreibung nicht wiederholt.
Die Strukturen und Funktionen der N-Kanal-MOS-Transistoren 52A und 52B und der Kondensatoren 54A und 54B, als von den P-Kanal- TFTs 562 und 566 verschiedenen Teilen der Speicherzellen 150A und 150B, und die Verbindungsstrukturen der Knoten 62 und 64sind ebenso ähnlich zu denen der ersten Ausführungsform, so dass deren Beschreibung nicht wiederholt wird.
In den Speicherzellen 150A und 150B wird der Leckstrom aus den Knoten 62 und 64 durch die P-Kanal-TFTs 562 und 566 kompensiert, und gespeicherte Daten werden ohne Ausführen von Auffrischoperationen gehalten.
Die Betriebsweise der Speicherzellen 150A und 150B wird nachfolgend beschrieben.

1. Schreiben von Daten

Nachfolgend wird der Fall beschrieben, bei dem Daten "0" und "1" jeweils in die Speicherzellen 150A und 150B geschrieben werden. Da der Fall, bei dem Daten "1" und "0" in die jeweiligen Speicherzellen 150A und 150B geschrieben werden, ähnlich zu dem obigen Fall ist, wird dessen Beschreibung nicht wiederholt.
Die Operationen und Zustände der Bitleitungen 68A und 68B, der Wortleitung 66, der N-Kanal-MOS-Transistoren 52A und 52B und der Kondensatoren 54A und 54B beim Datenschreibbetrieb sind die selben, wie jene in der ersten Ausführungsform.
Wenn die Wortleitung 66 beim Datenschreibbetrieb aktiviert wird, wird der N-Kanal-MOS-Transistor 52A in der Speicherzelle 150A angetrieben, und null Spannung wird aus der Bitleitung 68A über den N-Kanal-MOS-Transistor 52A an den Knoten 62 angelegt, wodurch der P-Kanal-TFT 566 in der Speicherzelle 150 angeschaltet wird.
Andererseits wird der N-Kanal-MOS-Transistor 52A in der Speicherzelle 150A angetrieben, der N-Kanal-MOS-Transistor 52B in der Speicherzelle 150B wird gleichzeitig angetrieben, und die Leistungszufuhrspannung Vcc wird aus der Bitleitung 68B über den N-Kanal-MOS-Transistor 52B zum Knoten 64 geliefert, wodurch der P-Kanal-TFT 562 in der Speicherzelle 150A ausgeschaltet wird.
Deshalb wird danach, selbst wenn die Wortleitung 66 unter Berücksichtigung inaktiv gemacht wird, dass das Schreiben von Daten abgeschlossen ist und die N-Kanal-MOS-Transistoren 52A und 52B abgeschaltet sind, der Knoten 62 beim L-Pegel gehalten, und der Knoten 64 wird beim H-Pegel gehalten.
Da die Speicherzelle 150A keinen N-Kanal-MOS-Transistor besitzt, um den Knoten 62 auf den L-Pegel stark herunter zu ziehen, kann aufgrund eines Stroms im OFF-Zustand des P-Kanal-TFTs 562 ein Leckstrom zum Kondensator 54 auftreten. Der Knoten 62 wird jedoch beim L-Pegel gehalten, indem der Strom des OFF- Zustands des P-Kanal-TFTs 562 so vermindert wird, dass er ausreichend niedriger ist als der Leckstrom, der einen Einfluss auf den Ladungsspeicherzustand des Kondensators 54 ausübt, speziell indem der Strom des OFF-Zustands des P-Kanal-TFTs 562 auf einen Strom fest gelegt wird, der niedriger ist als 1/10-tel des Leckstroms aus dem Knoten 62, ohne dass ein N-Kanal-MOS- Transistor zum starken Herunterziehen des Knotens 62 auf den L- Pegel vorgesehen ist.

2. Lesen von Daten

Da ein Grunddatenlesebetrieb ähnlich ist zu dem der ersten Ausführungsform, wird dessen Beschreibung nicht wiederholt. In der zweiten Ausführungsform sind N-Kanal-MOS-Transistoren 564 und 568, die in den jeweiligen Speicherzellen 50A und 50B in der ersten Ausführungsform eingeschlossen waren, nicht vorgesehen, so dass die Speicherzellen 150A und 150B in der zweiten Ausführungsform nicht die in der ersten Ausführungsform beschriebene Funktion haben, Ladungen bei den Knoten 62 und 64 durch die N- Kanal-MOS-Transistoren 564 und 568 zu ziehen. Folglich kann in der zweiten Ausführungsform die Spannung auf der Wortleitung 66 nicht, wie in der ersten Ausführungsform, erniedrigt werden.
Deshalb wird bei der Halbleiterspeichervorrichtung 110, ähnlich zu einem gewöhnlichen DRAM, eine durch das Hochtreiben der Leistungszufuhrspannung erhaltene Spannung auf die Wortleitung 66 angelegt.
Auf diese Weise werden Daten aus den Speicherzellen 150A und 150B gelesen und dort hinein geschrieben.
Die Anzahl der Massetransistoren pro Bit bei der Halbleiterspeichervorrichtung 110 gemäß der zweiten Ausführungsform beträgt zwei, so dass die Zellfläche im Vergleich zu einem durch sechs Massetransistoren aufgebauten Standard-SRAM stark reduziert werden kann.
Da die Halbleiterspeichervorrichtung 110 gemäß der zweiten Ausführungsform die wie oben beschriebene Zwillings-Speicherzelle aufweist, die aus Speicherzellen 150A und 150B aufgebaut ist, die jeweils zur Kompensation von Ladungen befähigte P-Kanal- TFTs 562 und 566 einschließen, sind, anders als beim herkömmlichen DRAM, Auffrischoperationen unnötig. Insbesondere kann eine Speicherzelle realisiert werden mit einer im Vergleich zum herkömmlichen SRAM stark reduzierten Zellfläche.

Dritte Ausführungsform

Die Speicherzellen in den Halbleiterspeichervorrichtungen 10 und 110 in den ersten und zweiten Ausführungsformen sind durch Zwillings-Speicherzellen gebildet. Im Gegensatz dazu sind die Speicherzellen in einer Halbleiterspeichervorrichtung 210 gemäß einer dritten Ausführungsform aus Einzel-Speicherzellen gebildet. Durch Unterbrechen der Ladungskompensationsschaltung gegenüber einem Kondensator zum Zeitpunkt des Lesens von Daten wird ein nicht-destruktives Lesen von Daten verwirklicht.
Fig. 5 ist ein Schaltungsdiagramm, das den Aufbau einer von in einer Matrix auf einem Speicherzell-Array 36 angeordneten Speicherzellen in der Halbleiterspeichervorrichtung 210 zeigt.
Bei Fig. 5 besitzt die Speicherzelle 250 einen N-Kanal-MOS- Transistor 52, einen Kondensator 54, eine Ladungskompensationsschaltung 256 und einen N-Kanal-MOS-Transistor 76. Die Ladungskompensationsschaltung 256 schließt Inverter 58 und 60 und Knoten 262 und 264 ein. Der Inverter 58 ist aus einem P-Kanal-TFT 582 und einem N-Kanal-MOS-Transistor 584 gebildet, und der Inverter 60 ist aus einem P-Kanal-TFT 602 und einem N-Kanal-MOS- Transistor 604 gebildet.
Der N-Kanal-MOS-Transistor 52 ist mit der Bitleitung 68 und dem Kondensator 54 verbunden und besitzt ein mit der Wortleitung 66 verbundenes Gate. Der N-Kanal-MOS-Transistor 52 ist ein durch die Wortleitung 66 angetriebener Zugangstransistor, der aktiviert wird, wenn Daten geschrieben oder gelesen werden, und über den eine Speicherzelle 250 elektrisch mit der Bitleitung 68 verbunden wird, wenn Daten geschrieben oder gelesen werden. Seine Funktionen und Operationen sind die selben, wie jene des N-Kanal-MOS-Transistors 52A, die in den ersten und zweiten Ausführungsformen beschrieben wurden.
Ein Ende des Kondensators 54 ist mit dem N-Kanal-MOS-Transistor 52 verbunden, und das andere Ende ist mit der Zellplatte 70 verbunden. Die Funktionen des Kondensators 54 sind die selben, wie jene des in den ersten und zweiten Ausführungsformen beschriebenen Kondensators 54A.
Der N-Kanal-MOS-Transistor 76 ist sowohl mit einem Knoten 78 zum Verbinden des Kondensators 54 mit dem N-Kanal-MOS- Transistor 52, als auch mit dem Knoten 262 verbunden, und besitzt ein mit einer internen Signalleitung 80 verbundenes Gate. Der N-Kanal-MOS-Transistor 76 wird durch ein internes Signal/R angetrieben, welches von einer nicht gezeigten Steuerschaltung an die interne Signalleitung 80 ausgegeben wird. Wenn sich das interne Signal/R beim L-Pegel befindet, wird die Ladungskompensationsschaltung 256 vom Knoten 78 abgetrennt.
Fig. 6 ist ein Zeiteinteilungsdiagramm, welches die Veränderungen im Zustand des internes Signals /R zeigt.
Bei Fig. 6 liegt das interne Signal /R in einer Bereitstellungsperiode (vor dem Zeitpunkt T1), in welcher sich sowohl das Chipauswahlsignal /CS als auch das Schreibermöglichungssignal /WE beim H-Pegel befinden, auf dem H-Pegel. Das interne Signal /R geht beim Datenlesebetrieb (vom Zeitpunkt T1 zum Zeitpunkt T2) nach unten, bei dem das Chipauswahlsignal /CS und das Schreibermöglichungssignal /WE sich jeweils beim L- bzw. H- Pegel befinden. Ferner geht das interne Signal /R beim Datenschreibbetrieb (vom Zeitpunkt T2 zum Zeitpunkt T3) nach oben, bei dem sowohl das Chipauswahlsignal /CS als auch das Schreibermöglichungssignal /WE sich beim L-Pegel befindet.
Deshalb wird der N-Kanal-MOS-Transistor 76, wie bei Fig. 5 gezeigt, nur beim Datenlesebetrieb inaktiv gemacht, um beim Datenlesebetrieb die Ladungskompensationsschaltung 256 gegenüber dem Knoten 78 zu trennen.
Der P-Kanal-TFT 582 ist mit dem Leistungszufuhrknoten 72 und dem Knoten 264 verbunden und besitzt ein mit dem Knoten 262 verbundenes Gate. Der N-Kanal-MOS-Transistor 584 ist mit dem Knoten 264 und dem Grundknoten 74 verbunden und besitzt ein mit dem Knoten 262 verbundenes Gate.
Der P-Kanal-TFT 602 ist mit dem Leistungszufuhrknoten 72 und dem Knoten 262 verbunden und besitzt ein mit dem Knoten 264 verbundenes Gate. Der N-Kanal-MOS-Transistor 604 ist mit dem Knoten 262 und dem Grundknoten 74 verbunden und besitzt ein mit dem Knoten 264 verbundenes Gate.
In der Speicherzelle 250 wird durch die Inverter 58 und 60 bewerkstelligte Einrastfunktion der Leckstrom des Kondensators 54 kompensiert, und gespeicherte Daten werden gehalten, ohne Auffrischoperationen auszuführen.
Nachfolgend wird die Wirkungsweise der Speicherzelle 250 beschrieben:

1. Schreiben von Daten "0"

Bei einem Datenschreibbetrieb wird der N-Kanal-MOS-Transistor 76 in Übereinstimmung mit dem internen Signal /R angeschaltet, und die Ladungskompensationsschaltung 256 wird mit dem Knoten 78 elektrisch verbunden.
In der Speicherzelle 250 beträgt der Strom im ON-Zustand eines Massetransistors ungefähr 3 × 10^-5A (Ampere), und der Strom des ON-Zustands bzw. der Strom des OFF-Zustands eines TFTs beträgt jeweils ungefähr 1 × 10^-11A bzw. 1 × 10^-13A. Der Leckstrom aus den Knoten 262 und 264 aufgrund des Stroms im OFF-Zustand des Kondensators 54 und des Massetransistors beträgt ungefähr 1 × 10^-15A. Die Stromwerte sind nicht auf diese Zahlenwerte begrenzt, die lediglich als Richtwerte dargestellt sind.
Mit den oben beschriebenen Stromwerten wird der Strom im ON- Zustand von jedem TFT um vier Stellen höher als der Leckstrom aus jedem der Knoten 262 und 264. Folglich können die Knoten 262 und 264 aus dem Leistungszufuhrknoten 72 auf die Leistungszufuhrspannung aufgeladen werden.
Die Kapazität des Knotens 262 wird durch die Kapazität des Kondensators 54, die Gate-Kapazität des Transistors, die Übergangs- bzw. Sperrschichtkapazität des aktiven Bereichs und dergleichen erhalten. Damit die gespeicherten Daten stabil gelesen werden können, wird die Kapazität des Knotens 262 auf wenigstens 5fF (5 f (femto)-Farad, "f" bedeutet 10^-15) oder höher eingestellt. Die Kapazität des Knotens 264 wird andererseits durch die Gate-Kapazität eines Transistors, eine Übergangs- bzw. Sperrschichtkapazität eines aktiven Bereichs und dergleichen erhalten. Die Kapazität des Knotens 264 ist, wie in einem gewöhnlichen SRAM, ungefähr 1fF. Wenn die Kapazität des Knotens 262 einen Minimalwert von 5fF annimmt und die Kapazität des Knotens 264 1fF beträgt, wird das Kapazitätsverhältnis der Knoten 262 und 264 zu 5.
Ein bevorzugtes Kapazitätsverhältnis wird durch die Bedingung bestimmt, unter der Daten "0" in die Speicherzelle 250 geschrieben werden können. Diese Bedingung wird nachfolgend beschrieben.
Wenn Daten "0" in die Speicherzelle 250 geschrieben werden, wird die Spannung beim Knoten 262 zu 0 V. In der Größenordnung von n (nano: "n" bedeutet 10^-9) Sekunden als der gewöhnlichen Schreibbetriebsdauer, wird der Knoten 264 vom Leistungszufuhrknoten 72 nicht auf die Leistungszufuhrspannung aufgeladen. Dies wird durch die nachfolgende Gleichung deutlich.
Angenommen, die Leistungszufuhrspannung des Leistungszufuhrknotens 72 sei 2 V, so dass beim Knoten 264 die nachfolgende Gleichung erfüllt ist.
Ladung Q = Kapazität C × Spannung V = 1f × 2 = 2 × 10^-15Strom I des P-Kanal-TFTs 582 im ON-Zustand = 1 × 10^-11 Ampere
Aufladdauer t = Q/I = 2 × 10^-4 Sekunden . . . (2)
Deshalb ist zum Laden des Knotens 264 eine Dauer in der Größenordnung von µ (micro: "µ" bedeutet 10^-6) Sekunden erforderlich. Selbst wenn die Spannung des Knotens 262 zu 0 V wird, wird folglich der Knoten 264 nicht unmittelbar auf die Leistungszufuhrspannung aufgeladen. Der Knoten 262 wird erst über den P-Kanal- TFT 602 durch den Leistungszufuhrknoten 72 aufgeladen. Wenn die Aufladgeschwindigkeit des Knotens 262 schneller ist als die des Knotens 264, wird der Knoten 264 geladen, und der Knoten 262 wird wieder beladen, bevor der P-Kanal-TFT 602 abgeschaltet wird. Die einmal in den Knoten 262 geschriebenen Daten "0" werden schließlich zu den Daten "1", und es wird ein Schreibfehler erzeugt.
Wenn jedoch das Kapazitätsverhältnis der Knoten 262 und 264 höher ist, übersteigt die Aufladungsgeschwindigkeit des Knotens 264 die Aufladungsgeschwindigkeit des Knotens 262. Bevor der Knoten 262 wieder beladen ist, wird der P-Kanal-TFT 602 ausgeschaltet und der N-Kanal-MOS-Transistor 604 angeschaltet. Folglich wird der Knoten 262 durch den MOS-Transistor 604 auf 0 V herunter gezogen, und es wird kein Schreibfehler erzeugt.
Es kann angenommen werden, dass das Kapazitätsverhältnis der Knoten 62 und 64 mindestens 5 sein kann unter Berücksichtigung der Variationen bei der Schwellenspannung der N-Kanal-MOS- Transistoren 584 und 604. Um ein stabileres Schreiben zu bewirken, ist der mit dem Knoten 262 verbundene Kondensator 54 vorgesehen. Durch Festlegen der Kapazität des Kondensators 54 auf ungefähr 20fF - gleich wie beim gewöhnlichen DRAM -, wird das Kapazitätsverhältnis der Knoten 262 und 264 zu etwa 20, und das Schreiben von Daten wird besser stabilisiert. Unter Berücksichtigung der Tatsachen, dass das Verhältnis des Stroms des P-Kanal-TFTs 582 im ON-Zustand und desjenigen des P-Kanal-TFTs 602 ungefähr 10-fach variiert und die Schwellenspannungen der N-Kanal-MOS-Transistoren 584 und 604 variieren, ist das Kapazitätsverhältnis der Knoten 62 und 64 vorzugsweise 20 oder höher.
Durch Festlegen des vorbestimmten Kapazitätsverhältnisses zwischen den Knoten 262 und 264, wie oben beschrieben, wird kein Schreibfehler beim Betrieb des Schreibens von Daten "0" erzeugt, selbst wenn die Wortleitung 66 inaktiv gemacht wird, bevor der Knoten 264 auf die Leistungszufuhrspannung aufgeladen wird. Wenn die Spannung des Knotens 264 eine vorbestimmte Spannung übersteigt, wird der N-Kanal-MOS-Transistor 604angeschaltet, und der Knoten 262 wird auf 0 V gehalten. Danach wird, ohne Auffrischoperationen auszuführen, der Zustand der geschriebenen Daten "0" aufrecht erhalten.
In der dritten Ausführungsform wird der Kondensator 54 zur Verwirklichung eines stabilen Schreibens von Daten bereit gestellt. Wenn das Kapazitätsverhältnis der Knoten 262 und 264 jedoch durch die Gate-Kapazität eines Transistors oder dergleichen ausreichend sicher gestellt werden kann, ohne einen Kondensator 54 bereit zu stellen, kann der Kondensator 54 weggelassen werden.

2. Schreiben von Daten "1"

Wenn Daten "1" in die Speicherzelle 250 geschrieben werden, wird der Knoten 262 über den N-Kanal-MOS-Transistor 52 unmittelbar aus der Bitleitung 68 aufgeladen. Folglich wird der N- Kanal-MOS-Transistor 584 sofort angeschaltet, und die Spannung auf den Knoten 264 wird unmittelbar zu 0 V. Deshalb werden die Spannungen der Knoten 262 und 264 früh stabilisiert und werden nicht durch den Betrieb eines TFTs zum Zeitpunkt des Schreibens von Daten "1" beeinflusst.
Da der Strom des P-Kanal-TFTs 602 im ON-Zustand um vier Stellen höher ist als der Leckstrom aus dem Knoten 262, wird der Knoten 262 durch den P-Kanal-TFT 602 auf der Leistungszufuhrspannung gehalten. Danach wird, ohne Auffrischoperationen, der Zustand der geschriebenen Daten "1" gehalten.
Fig. 7 und 8 sind Diagramme, die Potentialveränderungen bei den Knoten 262 und 264 bei dem oben beschriebenen Schreibbetrieb zeigen. Fig. 7 ist ein Diagramm, welches Potentialveränderungen bei den Knoten 262 und 264 zeigt, wenn Daten "0" in die Speicherzelle 250 geschrieben werden. Fig. 8 ist ein Diagramm, welches Potentialveränderungen bei den Knoten 262 und 264 zeigt, wenn Daten "1" in die Speicherzelle 250 geschrieben werden.
Zunächst werden Potentialveränderungen bei den Knoten 262 und 264 beschrieben, wenn Daten "0" in die Speicherzelle 250 geschrieben werden.
Bei Fig. 7 gibt eine unterbrochene Linie eine Potentialveränderung beim Knoten 262 an, und eine durchgezogene Linie zeigt eine Potentialveränderung beim Knoten 264 an. Es wird angenommen, dass die Leistungszufuhrspannung 2 V ist, die logische Schwellenspannung (eine Eingabespannung, wenn eine Ausgabespannung sich stark verändert) des Inverters 60 0,3 V ist, und die Wortleitung 66 beim Zeitpunkt T1 aktiviert wird.
Wenn die Wortleitung 66 zum Zeitpunkt T1 aktiviert wird, werden Ladungen beim Knoten 262 über den N-Kanal-MOS-Transistor 52 zur Bitleitung 68 gezogen, und das Potential beim Knoten 262 wird sofort zu 0 V. Folglich fängt das Aufladen des Knotens 264 aus dem Leistungszufuhrknoten 72 über den P-Kanal-TFT 582 an. Da der Strom des TFTs im ON-Zustand jedoch niedriger ist als der Strom des Massetransistors im ON-Zustand, wird der Knoten 264 nicht unmittelbar beladen. Folglich fängt die Beladung des Knotens 262 ebenso vom Leistungszufuhrknoten 72 über den P-Kanal- TFT 602 an. Im Hinblick auf das Kapazitätsverhältnis der Knoten 262 und 264 ist jedoch die Aufladgeschwindigkeit des Knotens 262 geringer als diejenige des Knotens 264. Nach zig-µ Sekunden nach dem Zeitpunkt T1 wird die Wortleitung 66 inaktiv gemacht.
Wenn das Potential des Knotens 264 eine logische Schwellenspannung 0,3 V des Inverters 60 beim Zeitpunkt T2, etwa 30 µ-Sekunden nach dem Zeitpunkt T1, übersteigt, wird der N-Kanal- MOS-Transistor 604 angeschaltet, die Spannung beim Knoten 262 wird folglich zu 0 V, und die geschriebenen Daten "0" werden stabilisiert. Die Dauer von ungefähr 30 µ-Sekunden, die für das Übersteigen des Potentials beim Knoten 264 über die logische Schwellenspannung 0,3 V des Inverters 60 erforderlich ist, wird auf der Basis der folgenden Gleichungen bestätigt.
Ladung Q beim Knoten 264 = Kapazität C × Spannung V = 1f × 0, 3 = 3 × 10^-16Strom I des P-Kanal-TFTs 582 im ON-Zustand = 1 × 10^-11 A
Zeit t, die für das Erreichen des Potentials auf die logische Schwellenspannung 0,3 V erforderlich ist = Q/I = 3 × 10^-5 Sekunden . . . (3)
Andererseits wird die Aufladung des Knotens 264 durch den P- Kanal-TFT 582 fortgesetzt und, wie durch Gleichung (2) gezeigt, auf 2 V der Leistungszufuhrspannung aufgeladen zum Zeitpunkt T3, etwa 200 µs seit dem Zeitpunkt, bei dem das Aufladen des Knoten 264 begonnen wurde.
Nun werden Potentialveränderungen bei den Knoten 262 und 264 beschrieben, wenn die Daten "1" in die Speicherzelle 250 geschrieben werden.
Bei Fig. 8 geben eine durchbrochene Linie bzw. eine durchgezogene Linie jeweils Potentialveränderungen bei den Knoten 262 bzw. 264 an, und es wird angenommen, dass die Wortleitung 66 beim Zeitpunkt T1 aktiviert wird. Wenn die Wortleitung 66 beim Zeitpunkt T1 aktiviert ist, wird der Knoten 262 über den N- Kanal-MOS-Transistor 52 aus der Bitleitung 68 unmittelbar auf 2 V der Leistungszufuhrspannung aufgeladen. Folglich wird der N- Kanal-MOS-Transistor 584 unmittelbar angeschaltet, und die Spannung beim Knoten 264 wird unmittelbar zu 0 V. Deshalb wird zum Zeitpunkt des Schreibens von Daten "1" ein Einfluss der Charakteristik des TFT nicht ausgeübt.

3. Lesen von Daten

Wie oben beschrieben, wird beim Datenlesebetrieb das interne Signal /R zum L-Pegel, so dass der N-Kanal-MOS-Transistor 76 ausgeschaltet wird und die Leitungskompensationsschaltung 256 gegenüber dem Knoten 78 unterbrochen wird. Die Ladungskompensationsschaltung 256 hält den internen Zustand aufrecht, wenn sie unterbrochen ist.
Der Aufbau des N-Kanal-MOS-Transistors 52 und des Kondensators 54 in einem Zustand, bei dem die Ladungskompensationsschaltung 256 gegenüber dem Knoten 78 unterbrochen ist, ist der selbe wie der eines herkömmlichen DRAM, und der Datenlesebetrieb kann auf eine zum herkömmlichen DRAM ähnliche Weise ausgeführt werden. Speziell wird die Bitleitung 68 auf die Spannung Vcc/2 vorbeladen. Zum Zeitpunkt des Lesens von Daten wird die hochgetriebene Leistungszufuhrspannung auf die Wortleitung 66 angelegt, und die Wortleitung 66 wird aktiviert. Durch diese Operation wird der N-Kanal-MOS-Transistor 52 angeschaltet, durch einen nicht dargestellten Abtastverstärker wird eine sehr geringe Spannungsveränderung auf der Bitleitung 68 in Übereinstimmung mit dem Speicherzustand des Kondensators 54 detektiert, und die Spannung auf der Bitleitung 68 wird auf die Leistungszufuhrspannung Vcc oder die Grundspannung GND verstärkt. Der Spannungspegel der Bitleitung 68 entspricht dem Zustand der gespeicherten Daten.
Nach dem Lesen von Daten wird die Spannung beim Knoten 78 nahezu zur Vorbeladungsspannung Vcc/2, und der Spannungszustand des Knotens 78 vor dem Datenlesebetrieb wird nicht aufrecht erhalten. Bei einem herkömmlichen DRAM bedeutet ein solcher Zustand die Zerstörung von gespeicherten Daten. In einem Zustand, bei dem die Spannung auf der Bitleitung 68 auf die Spannung Vcc oder die Grundspannung GND verstärkt wird, wird nach dem Datenlesebetrieb die Wortleitung 66 erneut aktiviert, um den Kondensator 54 wieder zu beladen, und Daten werden auf eine zum Betrieb (I) oder (2) ähnliche Weise wieder beschrieben.
Andererseits wird in der Speicherzelle 250 nach Abschluss des Datenlesebetriebs das internes Signal /R zum H-Pegel, und die Ladungskompensationsschaltung 256 wird wieder mit dem Knoten 78 verbunden. Da die Ladungskompensationsschaltung 256 vor dem Datenlesebetrieb den Zustand aufrecht erhält, wenn die gespeicherten Daten "1" annehmen, wird der Knoten 78 über den P- Kanal-TFT 602 aus dem Leistungszufuhrknoten 72 auf die Leistungszufuhrspannung aufgeladen.
Die Spannung beim Knoten 262 fällt einmal auf eine Spannung in der Nähe von 1/2Vcc ab, unmittelbar nachdem der N-Kanal-MOS- Transistor 76 verbunden ist. Da die Spannung jedoch höher ist als die logische Schwellenspannung von 0,3 V des Inverters 58, wird der Inverter 58 nicht invertiert und der interne Zustand der Ladungskompensationsschaltung 256 verändert sich nicht. Wenn die gespeicherten Daten "0" sind, werden Ladungen des Knotens 78 und des Kondensators 54 unmittelbar durch den N-Kanal- MOS-Transistor 604 heraus gezogen, und die Spannung beim Knoten 78 wird ohne Inversion des Inverters 58 zu 0 V.
Wie oben beschrieben, wird in der Speicherzelle 250 beim Datenlesebetrieb die Ladungskompensationsschaltung 256 gegenüber dem Knoten 78 unterbrochen, während der Zustand vor dem Datenlesebetrieb gehalten wird. Ohne Unterschied gegenüber einem herkömmlichen DRAM beim Betrieb des N-Kanal-MOS-Transistors 52 und im Zustand des Kondensators 54 beim Datenlesebetrieb wird nach Abschluss des Datenlesebetriebs die Ladungskompensationsschaltung 256 wieder mit dem Knoten 78 verbunden, Ladungen werden durch die Ladungskompensationsschaltung 256 aufgeladen oder abgezogen, und die Zustände des Kondensators 54 und des Knotens 78 kehren zu dem Zustand zurück, der vor dem Datenlesebetrieb vorlag. Folglich ist es, anders als beim herkömmlichen DRAM, unnötig, Speicherdaten von außerhalb einer Speicherzelle durch einen Wiederbeschreibungsbetrieb erneut zu beschreiben, und ein nicht-destruktives Lesen von Daten wird realisiert.
In der Speicherzelle 250 werden P-Kanal-TFTs 582 und 602 deshalb verwendet, weil, ähnlich zur ersten Ausführungsform, P- Kanal-TFTs 582 und 602 auf oberen Schichten der N-Kanal-MOS- Transistoren 584 und 604 gebildet werden können, so dass, obgleich die Zellfläche sich aufgrund der N-Kanal-MOS- Transistoren 584, 604 sowie 76 als Massetransistoren erhöht, im Vergleich zu einem herkömmlichen DRAM die Anzahl der Massetransistoten in einer Speicherzelle vier ist, und die Zellfläche im Vergleich zu einem mit sechs Massetransistoren aufgebautem Standard-SRAM die Zellfläche reduziert werden kann.
Ferner kann als einem der besonderen Kennzeichen der Speicherzelle 250 das Zell-Verhältnis auf einen Wert in der Nähe von 1 (verhältnislos) eingestellt werden.
Wie oben beschrieben, wird in der Speicherzelle 250 durch Bereitstellen des Kondensators 54 der Betrieb der Speicherzelle stabilisiert. Folglich ist es, anders als im SRAM, unnötig, dass Zell-Verhältnis auf 2 bis 3 fest zu legen; vielmehr kann das Zell-Verhältnis grundsätzlich auf nahezu 1 eingestellt werden. Das Einstellen des Zell-Verhältnisses auf nahezu 1 bedeutet ein im Vergleich zu einem herkömmlichen SRAM eine engere Gate-Breite eines Antriebstransistors. Auch aus diesem Gesichtspunkt heraus kann eine weitere Reduzierung der Zellfläche realisiert werden.
Unter Berücksichtigung der Stabilität des Betriebs einer Speicherzelle ist es nicht nötig, selbst bei der Speicherzelle 250 ein Zell-Verhältnis zu bewerkstelligen, welches zu dem eines SRAM äquivalent ist. Andererseits ist es erwünscht, ein gewisses Zell-Verhältnis ein zu stellen, um die Stabilität des Betriebs weiter zu erhöhen.
Bei der wie oben beschriebenen Halbleiterspeichervorrichtung 210 gemäß der dritten Ausführungsform weist die Speicherzelle 250 die Ladungskompensationsschaltung 256 auf, die gegenüber dem Kondensator 54 unterbrochen ist, während im Datenlesebetrieb der Zustand gehalten wird, der vor dem Datenlesebetrieb vorlag, und wird nach dem Datenlesebetrieb wieder mit dem Kondensator 54 verbunden, um zu veranlassen, dass der Aufladungszustand des Kondensators 54 wieder zu dem Zustand zurück kehrt, der vor dem Datenlesebetrieb vorlag. Somit wird ein nichtdestruktives Lesen von Daten realisiert, und Auffrischoperationen werden ebenso unnötig.
In der ersten Ausführungsform sind Speicherzellen 50A und 50B nebeneinander angeordnet. Speicherzellen 50A und 50B können angeordnet werden, ohne nebeneinander zu liegen, je nach Gestaltung der mit den Bitleitungen verbundenen Abtastverstärkern.
Indem die Verdrahtungslänge ansteigt, nimmt in diesem Fall die Drahtkapazität in den Knoten 62 und 64 zu. Wenn durch die Drahtkapazität die Kapazität der Knoten 62 und 64 von ungefähr 5fF oder höher erhalten werden kann, brauchen die Kondensatoren 54A und 54B speziell nicht bereit gestellt werden. Dadurch wird die Struktur einer Speicherzelle vereinfacht.
In dem Fall, dass die Speicherzellen 50A und 50B andererseits nebeneinander angeordnet werden, können die Bitleitungen 68A und 68B parallel und nah beieinander verlaufen. Selbst wenn ein Rauschen von außen in einer der Bitleitungen erzeugt wird, besitzt das Rauschen in den Bitleitungen 68A und 68B die selbe Phase. Folglich werden die Rauscherscheinungen in einem Differentialabtastverstärker gelöscht, und das Widerstand- /Rauschverhältnis wird verbessert.
Obgleich die Vorbeladungsspannung auf der Bitleitung zum Zeitpunkt des Lesens von Daten auf 1/2Vcc festgesetzt wird, kann die Vorbeladungsspannung die Leistungszufuhrspannung Vcc sein. Wenn in diesem Fall die gespeicherten Daten "1" annehmen und die Spannung beim Speicherknoten gleich der Leistungszufuhrspannung Vcc ist, fällt das Potential beim Speicherknoten aufgrund des Datenlesebetriebs nicht ab, so dass ein stabileres nicht-destruktives Lesen realisiert werden kann.
Die obige Beschreibung in Bezug auf die Gestaltung der Speicherzellen und der Vorbeladungsspannung kann ähnlich auf die zweite Ausführungsform übertragen werden.
Ferner sind von der ersten bis zur dritten Ausführungsform alle Massetransistoren aus N-Kanal-MOS-Transistoren gebildet. Jedoch können alle Massetransistoren aus P-Kanal-MOS-Transistoren gebildet sein. In diesem Fall werden N-Kanal-TFTs anstelle der P- Kanal-TFTs 562 und 566 in der ersten und der zweiten Ausführungsform verwendet, und N-Kanal-TFTs werden anstelle der P- Kanal-TFTs 582 und 602 in der dritten Ausführungsform verwendet. In der zweiten Ausführungsform sind die anstelle der P- Kanal-TFTs 562 und 566 verwendeten N-Kanal-TFTs nicht mit dem Leistungszufuhrknoten 72 verbunden, sondern sind mit dem Grundknoten 74 verbunden.
Ferner sind in der in Fig. 1 gezeigten Halbleiterspeichervorrichtung 10 in dem Steuerterminal 12 Terminals eingeschlossen, die Signalen wie dem Reihenadressstrobesignal/RAS und dem Spaltenadressstrobesignal/CAS entsprechen. Die den Signalen entsprechenden Terminals mögen nicht bereit gestellt werden, sondern es können Reihen- und Spaltenadressen gleichzeitig eingegeben werden.
Obgleich die vorliegende Erfindung im Detail beschrieben und veranschaulicht wurde, wird deutlich, dass dies nur zur Veranschaulichung und beispielhaft erfolgte und nicht als Einschränkung zu verstehen ist, wobei die Tragweite und der Umfang der vorliegenden Erfindung nur durch den Inhalt der beigefügten Ansprüche begrenzt ist.

Claims

1. Halbleiterspeichervorrichtung (10; 110; 210) mit:
einem Speicherzell-Array (36), welches eine Vielzahl von in einer Matrix angeordneten Speicherzellen einschließt; und
einer Vielzahl von Wortleitungen und einer Vielzahl von Paaren von Bitleitungen (68A und 68B), die jeweils in Übereinstimmung mit Reihen und Spalten der Speicherzellen angeordnet sind,
wobei jede der vielen Speicherzellen einschließt:
eine erste Speicherzelle (50A; 50C; 150A) zum Speichern von Daten eines Bits gespeicherter Information, ausgedrückt durch eine Binärinformation; und
eine zweite Speicherzelle (50B; 50D; 150B) zum Speichern von durch Invertieren der besagten Daten erhaltenen Inversionsdaten,
wobei die erste Speicherzelle (50A; 50C; 150A) aufweist:
ein erstes kapazitives Element (54A) zum Halten von Ladungen in Übereinstimmung mit einem Logikpegel der Daten;
einen ersten Zugangstransistor (52A), der durch eine an die Wortleitung (66) angelegte Spannung angetrieben wird, zum Übertragen von Ladungen zwischen einer Bitleitung (68A) des Paares von Bitleitungen (68A und 68B) und dem ersten kapazitiven Element (54A); und
eine erste Ladungskompensationsschaltung (56A; 56C; 562) zum Kompensieren von Ladungen, die aus dem ersten kapazitiven Element (54A) lecken,
und wobei die zweite Speicherzelle (50B; 50D; 150B) aufweist:
ein zweites kapazitives Element (54B) zum Halten von Ladungen in Übereinstimmung mit einem Logikpegel der Inversiondaten;
einen zweiten Zugangstransistor (52B), der durch die ari die Wortleitung (66) angelegte Spannung angetrieben wird, zum Übertragen von Ladungen zwischen der anderen Bitleitung (68B) des Paares von Bitleitungen (68A und 68B) und dem zweiten kapazitiven Element (54B); und
eine zweite Ladungskompensationsschaltung (56B; 56D; 566) zum Kompensieren von Ladungen, die aus dem zweiten kapazitiven Elemente (54B) lecken.

2. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die ersten und zweiten Ladungskompensationsschaltungen (56A bis 56D) jeweils aus ersten und zweiten Invertern gebildet sind, ein Ausgangsknoten der ersten Ladungskompensationsschaltung (56A, 56C) mit einem ersten Speicherknoten (62) zum Verbinden des ersten kapazitiven Elements (54A) mit dem ersten Zugangstransistor (52A) verbunden ist,
ein Eingabeknoten der ersten Ladungskompensationsschaltung (56A; 56C) mit einem zweiten Speicherknoten (64) zum Verbinden des zweiten kapazitiven Elements (54B) mit dem zweiten Zugangstransistor (52B) verbunden ist,
ein Ausgangsknoten der zweiten Ladungskompensationsschaltung (56B; 56D) mit dem zweiten Speicherknoten (64) verbunden ist, und
ein Eingabeknoten der zweiten Ladungskompensationsschaltung (56B; 56D) mit dem ersten Speicherknoten (62) verbunden ist.

3. Halbleiterspeichervorrichtung gemäß Anspruch 2, wobei jeder der ersten und zweiten Zugangstransistoren (52A und 52B) ein erster N-Kanal-MOS-Transistor ist, und
jeder der ersten und zweiten Inverter aufweist:
ein aus polykristallinem Polysilizium gefertigtes Widerstandselement (562; 566), von dem ein Ende mit einem Leistungszufuhrknoten (72) verbunden ist und das andere Ende mit einem Ausgabeknoten verbunden ist; und
einen zweiten N-Kanal-MOS-Transistor (564; 568), von dem ein Ende mit einem Ausgabeknoten verbunden ist und das andere Ende mit einem Basisknoten (74) verbunden ist.

4. Halbleiterspeichervorrichtung gemäß Anspruch 3, wobei ein Stromantriebsvermögen des zweiten N-Kanal-MOS- Transistors (564; 568) in einem Bereich liegt von einem Stromantriebsvermögen des ersten N-Kanal-MOS-Transistors (52A; 52B) bis zu einem Stromantriebsvermögen, das doppelt so hoch ist als das des N-Kanal-MOS-Transistors, jeweils einschließlich.

5. Halbleiterspeichervorrichtung gemäß Anspruch 3, wobei eine Spannung an eine Wortleitung (66) entsprechend jeder der vielen Speicherzellen angelegt ist, die gleich oder geringer ist als eine Leistungszufuhrspannung, wenn Daten aus jeder der vielen Speicherzellen gelesen werden.

6. Halbleiterspeichervorrichtung gemäß Anspruch 5, wobei die an die Wortleitung (66) entsprechend jeder der vielen Speicherzellen angelegte Spannung so festgelegt ist, dass ein Stromantriebsvermögen des ersten N-Kanal-MOS-Transistors (52A; 52B) gleich oder höher wird als die Hälfte eines Stromantriebsvermögens des zweiten N-Kanal-MOS-Transistors (564; 568).

7. Halbleiterspeichervorrichtung gemäß Anspruch 3, wobei das Widerstandselement (562; 566) aus einem P-Kanal- Dünnfilmtransistor gebildet ist.

8. Halbleiterspeichervorrichtung gemäß Anspruch 3, wobei das Widerstandselement (562; 566) ein Stromzufuhrvermögen aufweist, welches zehn Mal so hoch wie ein Leckstrom, der aus den ersten und zweiten Speicherknoten (62 und 64) leckt, oder höher ist.

9. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die ersten und zweiten Ladungskompensationsschaltungen (562 und 566) jeweils aus ersten und zweiten P-Kanal- Dünnfilmtransistoren gebildet sind,
ein Ende des ersten P-Kanal-Dünnfilmtransistors (562) mit einem Leistungszufuhrknoten (72) verbunden ist, das andere Ende mit einem ersten Speicherknoten (62) zum Verbinden des ersten kapazitiven Elements (54A) mit dem ersten Zugangstransistor (52A) verbunden ist und der ersten P-Kanal- Dünnfilmtransistor (562) ein Gate aufweist, welches mit einem zweiten Speicherknoten (64) verbunden ist, zum Verbinden des zweiten kapazitiven Elements (54B) mit dem zweiten Zugangstransistor (52B), und
ein Ende des zweiten P-Kanal-Dünnfilmtransistors (566) mit dem Leistungszufuhrknoten (72) verbunden ist, das andere Ende mit dem zweiten Speicherknoten (64) verbunden ist und der zweite P-Kanal-Dünnfilmtransistor (566) ein Gate aufweist, welches mit dem ersten Speicherknoten (62) verbunden ist.

10. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei
die ersten und zweiten Speicherzellen (50A bis 50D; 150A; 150B) nebeneinander angeordnet sind,
und die eine Bitleitung (68A) und die andere Bitleitung (68B) parallel zueinander verlaufen.

11. Halbleiterspeichervorrichtung mit:
einem Speicherzell-Array (36) mit einer Vielzahl von in einer Matrix angeordneten Speicherzellen (250);
einer Vielzahl von Wortleitungen (66) und einer Vielzahl von Bitleitungen (68), die jeweils entsprechend Reihen und Spalten der Speicherzellen (52) angeordnet sind; und
einer Vielzahl von internen Signalleitungen (80), die entsprechend Reihen der Speicherzellen (250) angeordnet sind, wobei
jede der vielen Speicherzellen (250) einschließt:
ein kapazitives Element (54) zum Halten von Ladungen in Übereinstimmung mit einem Logikpegel von Daten eines Bits gespeicherter Information, ausgedrückt mittels Binärinformation;
einen ersten Transistor (52), der durch eine an die Wortleitung (66) angelegte Spannung angetrieben ist, zum Übertragen der Ladungen zwischen der Bitleitung (68) und dem kapazitiveh Element (54);
eine Ladungskompensationsschaltung (256) zum Kompensieren von Ladungen, die aus dem kapazitiven Element (54) lecken, in Übereinstimmung mit einem Logikpegel der Daten; und
einen zweiten Transistor (76), der zwischen einem Speicherknoten (78) zum Verbinden des kapazitiven Elements (54) mit dem ersten Transistor (52) und der Ladungskompensationsschaltung (256) eingebunden ist, und
wobei der zweite Transistor (76) durch eine Spannung angetrieben ist, die auf die interne Signalleitung (80) angelegt ist, und die Ladungskompensationsschaltung (256) gegenüber dem Speicherknoten (78) zur Zeit des Lesens von Daten unterbricht.

12. Halbleiterspeichervorrichtung gemäß Anspruch 11, wobei die Ladungskompensationsschaltung (256) einschließt:
einen ersten Inverter (58), der einen mit dem zweiten Transistor (76) verbundenen Eingabeknoten (262) aufweist; und
einen zweiten Inverter (60), der einen mit einem Ausgabeknoten (264) des ersten Inverters (58) verbundenen Eingabeknoten aufweist und einen mit dem Eingabeknoten (262) des ersten Inverters verbundenen Ausgabeknoten aufweist, wobei die ersten und zweiten Transistoren (52 und 76) jeweils erste und zweite N-Kanal-MOS-Transistoren sind, und wobei jede der ersten und zweiten Inverter (58 und 60) einschließt:
einen P-Kanal-Dünnfilmtransistor (582 oder 602), von dem ein Ende mit einem Leistungszufuhrknoten (72) verbunden ist und das andere Ende mit einem Ausgabeknoten verbunden ist; und einen dritten N-Kanal-MOS-Transistor (584 oder 604), von dem ein Ende mit dem Ausgabeknoten verbunden ist und das andere Ende mit einem Basisknoten (74) verbunden ist.