DE10235000B4 - Verfahren zur Bildung einer Kanalzone eines Transistors und NMOS-Transistor - Google Patents

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Abstract

Verfahren zur Bildung einer Kanalzone (12; 12a, 12b) eines NMOS-Feldeffekttransistors unter einer Polysiliziumschicht (11), bei dem die Polysiliziumschicht (11) über der zu bildenden Kanalzone (12; 12a, 12b) strukturiert und als Maskensubstrat für die folgende Dotierung der Kanalzone (12, 12a, 12b) verwendet wird, und das außerdem folgende Schritte aufweist:
(A): die Polysiliziumschicht (11) wird unter Bildung von Löchern (2) im Gatebereich (8) und Säulen (1) im Sourcebereich (7) strukturiert;
(B): die Kanalzone (12a, 12b) wird mit gewünschter Fremdstoffkonzentration unter Verwendung der in Schritt (A) strukturierten Polysiliziumschicht (11) als Dotierungsmaske dotiert und
(C): die dotierte Kanalzone wird ausdiffundiert.

Description

  • Die Erfindung befasst sich allgemein mit der Bildung einer Kanalzone unter einer Polysiliziumschicht eines Transistors. Insbesondere betrifft die Erfindung ein Verfahren zur Einstellung eines gewünschten Dotierungsverlaufs in einer p-Wannenzone einer NMOS-Feldeffekttransistorzelle, sowie ein Verfahren zur Begrenzung der Kanalweite einer derartigen NMOS-Transistorzelle.
  • Für Depletion-NMOS-Feldeffekttransistorzellen ist eine p-Wannenzone mit reduzierter p-Dotierung vorteilhaft. Bei der traditionellen Herstellung derselben wird eine zusätzliche Maske dafür verwendet. Traditionellerweise wird die p-Wannenzone durch eine Implantation von Bor und anschließender Diffusion gebildet, so dass man die gewünschte Dotierung in der Kanalzone des NMOS-Feldeffekttransistors erreicht. Um nun die gewünschte reduzierte p-Dotierung zu erreichen, werden herkömmlicherweise in der Maske Löcher oder Säulen gebildet, wodurch eine niedriger p-dotierte Wannenzone in der Zelle entsteht (vgl. DE 19526183 C1 ). Wenn man nur die Gateelektrode durchlöchert, bleibt die Kanalzone hoch dotiert und so kann eine p–-Schicht in der p-Wannenzone nicht zur Wirkung kommen.
  • Hier ergibt sich demnach der Wunsch, eine NMOS-Transistorzelle mit einer hinsichtlich ihrer p-Dotierung reduzierten p-Wannenzone ohne eine zusätzliche Maske zu ermöglichen, um in einer NMOS-Feldeffekttransistorzelle z.B. in einer Cool-MOS®-FET-Zelle eine niedriger dotierte p-Wanne zu erzeugen (Cool-MOS®: Marke der Infineon Techn. AG).
  • Die beiliegende 7 zeigt das Kennlinienfeld eines MOS-Transistors. Der Arbeitspunkt A kennzeichnet die Situation im Normalbetrieb, und die durch den Arbeitspunkt A gehende Gerade repräsentiert die inverse Kennkurve eines äußeren ohmschen Lastwiderstands. Der Strom, den der Transistor am Punkt A führt, ist für eine Gatespannung UGS = UGS3 kleiner als der Nennstrom INenn. Kommt es zu einem Kurzschluss über den Lastwiderstand, so fällt die anliegende Zwischenkreisspannung über den Transistor ab, und die Strom-/Spannungscharakteristik wird durch den Punkt B bestimmt. Dabei steigt der Strom überproportional an, so dass der Transistor bei der Gatespannung UGS3 nicht kurzschlussfest ist. Aus diesem Grund muss der sichere Arbeitsbereich SOA (Bereich links von der punktierten Kurve) durch Strom- oder Spannungsbegrenzung massiv eingegrenzt werden, das heißt, dass bei UGS3 der brauchbare Bereich durch UDS deutlich kleiner ist im Vergleich mit UGS1. Bei Kompensationsbauelementen ist dieses Problem besonders kritisch, da der sehr geringe flächenspezifische Widerstand den Strom durch die Driftregion im Kurzschlussfall nicht begrenzt. Deshalb kommt es zu besonders hohen Stromdichten und einer entsprechend schnellen Erwärmung des Bauelements, was letztlich zu seiner Zerstörung führt.
  • Die Aufbiegung der Kennkurve nach oben, wie dies zum Beispiel auf der Verbindung A → B zu sehen ist, wird durch die Ladungsträgervervielfachung M im Transistorvolumen verursacht. Will man bei einer gegebenen Gatespannung UGS3 die Kurzschlussfestigkeit des Transistors verbessern, so muss diese Vervielfachung reduziert werden. Letztlich erreicht man dies durch eine Strombegrenzung, das heißt, man strebt das Ziel an, der Gatespannung UGS3 (im Sättigungsbereich der Kennlinie) einen kleineren Drainstrom zuzuordnen. Das bedeutet aber, dass man die Steilheit des Transistors reduziert. Die Ladungsträgervervielfachung M ist eine Funktion der Feldstärke und der Stromdichte. Da die Feldstärke direkt mit der anliegenden Spannung gekoppelt ist, gilt der Zusammenhang: M = M (UDS, IDS) (Gleichung 1)
  • Durch eine Quasi-Begrenzung des Stroms IDS lässt sich also der Multiplikationseffekt reduzieren. Für den Drain-Source-Strom IDS ergibt sich der Zusammenhang: IDS = β/2·(UGS – Uth)2 (Gleichung 2)wobei mit β die Steilheit des Transistors bezeichnet ist. Für diese Steilheit β kann man folgende Beziehung angeben: β ∝ w/l·C'ox (Gleichung 3)
  • Somit gilt: M = M (UDS; w/l·(UGS – Uth)2) (Gleichung 4)
  • Darin bezeichnen w: die Kanalweite; l: die Kanallänge; Uth: Schwellspannung; UGS: Gate-Sourcespannung; UDS: Drain-Sourcespannung und M: die Ladungsträgervervielfachung).
  • Durch eine Reduzierung der Kanalweite w ("Kanalweitenabschattung") erreicht man demnach eine Verminderung der Ladungsträgermultiplikation M und damit eine erhöhte Kurzschlussfestigkeit bis zu höheren Gatespannungen UGS. Hier muss bemerkt werden, dass der sichere Arbeitsbereich SOA trotz der Kanalweitenabschattung unverändert bleibt, da der Drain-Sourcestrom IDS ein Parameter ist, der die Ladungsträgervervielfachung M direkt beeinflusst.
  • Bei reduzierter Kanalweite w nimmt das Kennlinienfeld des MOS-Transistors die in 8 gezeigte Form an. Bildlich gesprochen wird die einer festen Gatespannung UGS zugeordnete Kurve zu kleineren Strömen IDS verschoben. Der Einschaltwiderstand RDS wird dabei nicht wesentlich verschlechtert, da dieser bei Hochvoltbauteilen kaum durch Kanalgegebenheiten, sondern maßgeblich von Volumenbedingungen (Ausmaß der Epischicht) bestimmt wird. Im Volumen aber können sich die La dungsträger, obwohl inhomogen eingespeist, ungestört ausbreiten, so dass durch die Kanalweitenabschattung keine Stromeinengung vorliegt.
  • Die beiliegende 9 veranschaulicht, wie bei einem derzeit bei der Anmelderin verwendeten Fertigungsprozess in einem Feld von MOS-Transistorzellen ein Teil der Kanalweite abgeschattet wird. Dies geschieht durch eine Lackmaske 30, die die Kanalanschlussimplantation maskiert. 9 zeigt in schematischer Draufsicht die Lackmaskierung 30 über einem für den Gateanschluss in der Polysiliziumschicht 11 gebildeten Loch 13. Infolge der Lackmaske 30 wird nur ein Teil t der Kanalweite angeschlossen: t = nicht abgeschattete Kanalweite/gesamte Kanalweite.
  • Bei einem derzeit bei Infineon Technologies, AG durchgeführten Fertigungsprozess zur Fertigung von Cool-MOS®-Transistorzellen ist t etwa 0,5 (zur Cool-MOS-Technologie sei verwiesen auf IEEE Transactions on Electron Devices, Volume 49, Nr. 5, Mai 2002, Bobby J. Daniel et al.: "Modelling Of The Cool MOSTM Transistor – Part 1: Device Physics").
  • Da die oben erwähnte Lackmaske zur Abschattung der Kanalweite und der zur Bildung der Lackmaske notwendige Fotolithografieprozess die Kosten des Fertigungsprozesses erhöhen, besteht der Wunsch, ein Verfahren zur Abschattung der Kanalweite ohne Notwendigkeit der Lackmaske und der zu ihrer Herstellung notwendigen Fototechnik so zu ermöglichen, dass sich die Kanalweite durch Abschattung auf einen gewünschten Anteil reduzieren lässt.
  • Aus DE 19953620 A1 (vgl. insbesondere Spalte 2, Zeilen 25 bis 35) ist ein Verfahren bekannt, das, wie beim klassischen "silicon gate process" die aus polykristallinem Silizium bestehende Gateelektrode insgesamt als Maske für die Erzeugung von drei aufeinanderfolgenden Bereichen verwendet, wobei der erste Be reich eine Basis- (oder Kanal-)Diffusion ist, der zweite eine Sourcediffusion ist und der dritte ein eine höhere Konzentration aufweisender Basisbereich ist.
  • Aus DE 19750221 A1 ist ein Herstellungsverfahren für ein MOS-Halbleiterbauteil bekannt, bei dem durch Öffnungen, die in einer über einem Gateoxid liegenden Polysiziumschicht gebildet werden, eine Implantation von Dotierstoff in das freiliegenden Silizium ausgeführt wird, um nach Ausdiffusion Kanalbereiche zu bilden.
    •
  • Somit zielt das erfindungsgemäße Verfahren darauf, die Lackmaske bei der Bildung der Kanalzone zu vermeiden und die sowieso vorhandene Polysiliziumschicht als maskenbildende Schicht zu verwenden.
  • Das erfindungsgemäße Verfahren zur Bildung einer Kanalzone eines NMOS-Feldeffekttransistors unter einer Polysiliziumschicht, bei dem die Polysiliziumschicht über der zu bildenden Kanalzone strukturiert und als Maskensubstrat für die folgende Dotierung der Kanalzone verwendet wird, weist außerdem folgende Schritte auf:
    • (A): die Polysiliziumschicht wird unter Bildung von Löchern im Gatebereich und Säulen im Sourcebereich strukturiert;
    • (B): die Kanalzone wird mit gewünschter Fremdstoffkonzentration unter Verwendung der in Schritt (A) strukturierten Polysiliziumschicht als Dotierungsmaske dotiert und
    • (C): die dotierte Kanalzone wird ausdiffundiert.
  • Dadurch wird die Kanalzone auch niedrig dotiert. Im Schritt (A) kann durch die Wahl wenigstens eines der Parameter: Form, Abstand, Anzahl und/oder Durchmesser der Löcher im Gatebereich sowie durch Auswahl wenigstens eines der Parameter: Form, Abstand, Anzahl und/oder Durchmesser der Säulen im Sourcebereich erreicht werden, dass die Fremdstoffkonzentra tion und/oder die Diffusionstiefe der Kanalzone im Schritt (C) im Sourcebereich größer als im Gatebereich ist.
  • Somit bestimmen wenigstens eine der Größen Form, Abstand, Anzahl und Durchmesser der Löcher und Säulen jeweils im Gatebereich und im Sourcebereich, dass die p-Kanalzone im Sourcebereich tiefer in die Epischicht reicht als im Gatebereich und dass die Fremdstoffkonzentration der p-Kanalzone im Sourcebereich größer als die Fremdstoff konzentration im Gatebereich ist.
  • Eine mit dem obigen Verfahren hergestellte NMOS-Feldeffekttransistorzelle mit einer unter einer Polysiliziumschicht liegenden p-Kanalzone, ist dadurch gekennzeichnet, dass die Polysilizium-Schicht im Gatebereich Löcher und im Sourcebereich Säulen aufweist und die p-Kanalzone im Sourcebereich tiefer in die n-Epischicht als im Gatebereich reicht und die Fremdstoffkonzentration der p-Kanalzone im Sourcebereich größer als die Fremdstoffkonzentration der p-Kanalzone im Gatebereich ist.
  • Bevorzugt ist eine derartige NMOS-Transistorzelle, eine vertikale Depletion-MOS-Feldeffekttransistorzelle.
  • Gemäß einer weiteren Ausführungsform zeichnet sich das Verfahren durch folgende weitere Schritte aus:
    • (D) in Abschnitten der über der Kanalzone liegenden Polysiliziumschicht werden Schlitze gebildet, um die Kanalzonen benachbarter Zellen zu verbinden, und
    • (E) der p-Dotierstoff wird auch in die Schlitze im Polysilizium eingebracht, wodurch nach der Diffusion die Kanalzonen benachbarter Zellen elektrisch verbunden sind.
  • In einer alternativen Ausführungsform zeichnet sich das Verfahren durch folgende weitere Schritte aus:
    • (D1): innerhalb des den Sourcebereich begrenzenden Polysiliziumlochs werden Stege aus dem Polysilizium gebildet, die mit der Sourceelektrode kurzgeschlossen sind, und
    • (E1): bei der Implantation des p-Dotierstoffs dienen die Stege als Maskierung.
  • Um eine gewünschte Kanalweitenabschattung zu erzielen, kann wenigstens einer der Parameter: Lage, Form, Abstand, Anzahl, Breite und/oder Länge der Schlitze passend gewählt werden.
  • Eine mit diesem Verfahren hergestellte NMOS-Transistorzelle zeichnet sich dadurch aus, dass die Transistorzelle in Abschnitten der über der Kanalzone liegenden Polysiliziumschicht Schlitze oder Stege aufweist, wobei die Schlitze so eingebracht sind, dass sie die Kanalzonen benachbarter Transistorzellen verbinden und die Stege aus Polysilizium bestehen und innerhalb des den Sourcebereich begrenzenden Polysiliziumlochs liegen und mit der Sourceelektrode kurzgeschlossen sind.
  • Bevorzugt wird das durch die weitere und die dazu alternative Ausführungsform spezifizierte Verfahren zur Kanalweitenabschattung einer integrierten NMOS-Transistorzelle verwendet.
  • Besonders bevorzugt ist die genannte NMOS-Transistorzelle gemäß der Erfindung eine vertikale Depletion-MOSFET-Transistorzelle, z.B. eine Cool-MOS®-FET-Transistorzelle.
    •
  • Weitere Merkmale, Vorteile und Alternativen ergeben sich aus der nachfolgenden Beschreibung, die unter Bezug auf die Zeichnung bevorzugte Ausführungsbeispiele beschreibt. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1A und 1B anhand eines schematischen Querschnitts durch einen Abschnitt einer NMOS-FET-Transistorzelle zwei aufeinander folgende Schritte des erfindungsgemäßen Verfahrens zur Bildung einer geringer dotierten Kanalzone;
  • 1C eine perspektivische Darstellung des Abschnitts einer NMOS-FET-Zelle gemäß 1B;
  • 2A eine schematische Draufsicht auf ein Feld von MOS-FET-Transistorzellen, deren Kanalweite mittels einer ersten Alternative des erfindungsgemäßen Verfahrens abgeschattet ist;
  • 2B eine schematische Draufsicht wie 2A mit einer Kanalweitenabschattung eines MOSFET-Transistorzellenfelds gemäß einer zweiten Alternative des erfindungsgemäßen Verfahrens;
  • 3 eine schematische Draufsicht wie 2A mit einer Kanalweitenabschattung eines MOSFET-Transistorzellenfelds gemäß einer dritten Alternative des erfindungsgemäßen Verfahrens;
  • 4 eine schematische Draufsicht auf eine MOSFET-Transistorzelle, die eine weitere Variante einer Kanalweitenabschattung veranschaulicht;
  • 5 eine Schnittansicht längs der Schnittlinie V-V der in 4 gezeigten FET-Zelle;
  • 6 eine schematische Draufsicht auf eine FET-Zelle, die eine Designvariante der Kanalweitenabschattung gemäß 4 zeigt;
  • 7 graphisch das bereits beschriebene Kennlinienfeld eines MOS-Feldeffekttransistors;
  • 8 graphisch ein Kennlinienfeld für einen MOS-Feldeffekttransistor mit Kanalweitenabschattung (bereits beschrieben) und
  • 9 eine schematische Draufsicht auf zwei benachbarte Feldeffekttransistorzellen, die die bereits beschriebene herkömmliche Methode zur Kanalweitenabschattung veranschaulicht.
  • Hier ist zu bemerken, dass die nachfolgend beschriebenen Ausführungsbeispiele einen vertikalen NMOS-Transistor bzw. vertikale NMOS-Transistorzellen betreffen, dass jedoch das erfindungsgemäße Verfahren vorteilhaft auch bei lateralen MOS-Transistoren und auch bei Bipolartransistoren wie zum Beispiel IGBTs und normalen MOS-Transistoren anwendbar ist.
  • Zunächst wird anhand der 1A–1C eine erste Ausführungsform eines erfindungsgemäßen Verfahrens zur Bildung einer Kanalzone eines NMOS-Feldeffekttransistors beschrieben.
  • Zunächst werden gemäß 1A im Gatebereich Löcher 2 und im Sourcebereich Säulen 1 in einer Polysiliziumschicht 11 gebildet. Die Löcher 2 und die Säulen 1 gehen bis auf die Ebene einer n-Epischicht 10, in der eine einen p-Kanal definierende p-Wanne gebildet werden soll. Die Löcher 2 im Gatebereich 8 und die Säulen 1 im Sourcebereich 7 dienen als Maske für einen anhand der 1B veranschaulichten Dotierungsschritt. Wenigstens einer der Parameter Form, Abstand, Anzahl und Durchmesser jeweils der Löcher 2 und der Säulen 1 ist maßgeblich für das sich nach der Diffusion gemäß 1B einstellende Dotierungsprofil der p-Kanalzone. Gemäß 1B, die den Zustand der Feldeffekttransistorzelle nach der Diffusion zeigt, ist der Abschnitt 12A (Body) im Sourcebereich 7 p+-dotiert und reicht tiefer in die n-Epischicht 10 als der Abschnitt 12b der p-Kanalzone im Gatebereich 8. Dort ist der Abschnitt 12b der p-Kanalzone p–-dotiert. In dem p–-Bereich 12b kann dann eine n–-Depletion-Implantation zur Bildung einer Gateelektrode 14 für einen Depletion-FET durch eine maskierte oder ganzflächige As- oder P-Implantation erfolgen. Im Sourcebereich kann dann in üblicher Weise eine Sourceelektrode 13 implantiert werden.
  • Eine beispielhafte Form und Anordnung von Löchern 2 im Gatebereich 8 und von Säulen 1 im Sourcebereich 7 zeigt die angeschnittene perspektivische Ansicht der 1C. Selbstverständlich ist diese Form und Anordnung von Löchern 2 und Säulen 1 lediglich beispielhaft, und es sollte deutlich sein, dass durch Wahl wenigstens eines der Parameter Form, Abstand, Anzahl und/oder Durchmesser der Löcher im Gatebereich 8 und der Säulen 1 im Sourcebereich 7 das Dotierungsprofil jeweils der p-Kanalzone 12b im Gatebereich 8 und der p+-Kanalzone 12a im Sourcebereich 7 einstellbar ist. 1C zeigt auch den unterhalb des tiefreichenden p+-Bodybereichs in die Tiefe der n-Epischicht 10 gehenden säulenförmigen p-Leitungsabschnitt 16 einer vertikalen MOS-FET-Zelle, zum Beispiel einer Cool-MOS®-FET-Zelle.
  • Zu erwähnen ist, dass die n+-Sourceelektrode 13 wie gewohnt durch Spacertechnik oder auch in anderer Weise erzeugt werden kann.
  • Weiterhin wird bezogen auf die 2A, 2B bis 6 ein Verfahren zur Kanalweitenabschattung bei einem beispielhaften ver tikalen NMOS-Transistor beschrieben, was durch Schlitze 20 (2A, 2B und 3) im Polysilizium 11 oder durch Stege 22 aus Polysilizium 11 innerhalb des Polylochs 13 (4 bis 6) ausgeführt wird.
  • Das erfindungsgemäße Verfahren zur Kanalweitenabschattung zielt darauf, den Widerstand des Kanals oder der Zuleitung auf einem Anteil der Kanalweite merklich zu erhöhen. Gemäß den 2A, 2B und 3 sind die entsprechenden Kanalbereiche benachbarter Zellen über ein p-dotiertes Gebiet miteinander verbunden. Durch diese Verbindung tritt kein stetiges Potentialgefälle im p-dotierten Gebiet auf und der Kanal erscheint damit in diesen Bereichen unendlich lang. Damit ist für Ladungsträger eine eingeschränkte oder abgeschattete Kanalweite nutzbar. Bei der Implantation zur Herstellung der Kanalgebiete wird somit der p-Dotierstoff (z.B. As oder P) auch in die Schlitze 20 eingebracht, wodurch die eigentlichen Kanalbereiche benachbarter Zellen verbunden werden. Bei diesem Verfahren könnte der Gatewiderstand ein Problem darstellen. Der Erhöhung des Gatewiderstandes kann durch einen Gatering entgegengewirkt werden. Die in 2B gezeigte Variante unterscheidet sich von der in 2A darin, dass dort der Gatewiderstand geringer reduziert ist. Die in 3 gezeigte Variante unterscheidet sich von den Ausführungen der 2A und 2B in der günstigeren Form der Schlitze 20, die sich teilweise um die Sechseckform der Polylöcher 13 herum krümmen. Pro Polyloch 13 sind zwei derartige Schlitze 20 aus Symmetriegründen so vorgesehen, dass immer nur ein Schlitz 20 zum benachbarten sechseckigen Polyloch 13 weist.
  • Neben der Einsparung der eingangs anhand der 9 beschriebenen Fototechnik zur Bildung der Lackmaske 30 ergibt sich mit dem vorgesschlagenen Verfahren ein weiterer bedeutender Vorteil für die Leistungsfähigkeit des Transistors: Die Gatekapazität des Transistors wird massiv verringert, da p-dotierte Bereiche dieser Kapazität nicht zuzurechnen sind.
  • Außer der in den 2A, 2B und 3 veranschaulichten Ausführungsform einer erfindungsgemäßen Kanalweitenabschattung gibt es auch die Möglichkeit, nur einen Teil des Kanalanschlusses (Sourcebereich) innerhalb der Transistorzelle abzuschatten. Diese Ausführungsform ist anhand der 4 bis 6 veranschaulicht. Hier werden innerhalb des Polylochs 13 Stege 22 aus Polysilizium stehen gelassen, welche mit dem Sourcekanalanschluss kurzgeschlossen sind. Diese Polystege 22 dienen als Maskierung für die Arsenimplantation. Allerdings besteht bei dem anhand der 4 bis 6 veranschaulichten Verfahren der Nachteil, dass die Kontaktlochform verschlechtert ist und damit eine Pentodengefährdung besteht.
  • Während 4 eine schematische Draufsicht auf eine erfindungsgemäß in ihrer Kanalweite abgeschattete FET-Transistorzelle zeigt, veranschaulicht 5 eine Schnittansicht durch dieselbe FET-Transistorzelle entlang der in 4 gestrichelt eingezeichneten Schnittlinie V-V. Von unten nach oben sind gezeigt, die n-Epischicht 10, die p-Wanne 12, Arsenimplantationsbereiche 21, die Polysiliziumschicht 11, die als Source und Gateanschluss dient, die Stege 22 im Polyloch 13, die von der Polysiliziumschicht 11 beabstandet sind, ein Zwischenoxid 18 und eine Metallschicht 17 zur Kontaktierung der Gateelektrode/Sourceelektrode und der Polystege 22. Die Metallschicht 17 geht durch das Polyloch 13 und kontaktiert die p-Wanne 12.
  • Es ist zu bemerken, dass verschiedene Versuche mittlerweile daraufhin deuten, dass die Steilheit β des Transistors auch mittels des Zuleitungswiderstandes (As-Implantationen) gut variiert werden kann. Dies könnte zum Beispiel bedeuten, p++ mit einer höheren Dosis zu versehen. Allerdings könnte sich diese Maßnahme sehr nachteilig auf den Einschaltwiderstand Ron auswirken.
  • Das oben beschriebene und anhand der 2A, 2B bis 6 veranschaulichte erfindungsgemäße Verfahren zur Kanalweitenab schattung integrierter NMOS-Transistorzellen hat den Vorteil, dass eine volle Fotolithografieebene eingespart wird und dass die Gatekapazität des Transistors massiv verringert wird. Mit diesen Vorteilen kann ein mittels des erfindungsgemäßen Verfahrens verbesserter Cool-MOS®-Transistor in Marktsegmente vorstoßen, die bislang als nicht erreichbar galten. Ähnliche Vorteile, wie sie oben für vertikale MOSFETs beschrieben wurden, gelten auch für laterale MOSFETs und für IGBTs.

Claims (10)

  1. Verfahren zur Bildung einer Kanalzone (12; 12a, 12b) eines NMOS-Feldeffekttransistors unter einer Polysiliziumschicht (11), bei dem die Polysiliziumschicht (11) über der zu bildenden Kanalzone (12; 12a, 12b) strukturiert und als Maskensubstrat für die folgende Dotierung der Kanalzone (12, 12a, 12b) verwendet wird, und das außerdem folgende Schritte aufweist: (A): die Polysiliziumschicht (11) wird unter Bildung von Löchern (2) im Gatebereich (8) und Säulen (1) im Sourcebereich (7) strukturiert; (B): die Kanalzone (12a, 12b) wird mit gewünschter Fremdstoffkonzentration unter Verwendung der in Schritt (A) strukturierten Polysiliziumschicht (11) als Dotierungsmaske dotiert und (C): die dotierte Kanalzone wird ausdiffundiert.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt (A) wenigstens einer der Parameter: Form, Abstand, Anzahl und Durchmesser der Löcher (2) im Polysilizium (11) im Verhältnis zu wenigstens einem der Parameter: Form, Abstand, Anzahl und/oder Durchmesser der Säulen (1) im Sourcebereich (7) so gewählt wird, dass nach der Ausdiffusion in Schritt (C) die Fremdstoffkonzentration der Kanalzone (12a) im Sourcebereich (7) größer als im Gatebereich (8) ist.
  3. Verfahren nach Anspruch 1, gekennzeichnet durch folgende weitere Schritte: (D) in Abschnitten der über der Kanalzone (12) liegenden Polysiliziumschicht (11) werden Schlitze (20) gebildet, um die Kanalzonen (12) benachbarter Zellen zu verbinden, und (E) der p-Dotierstoff wird auch in die Schlitze (20) in Polysilizium eingebracht, wodurch nach der Diffusion die Kanalzonen benachbarter Zellen elektrisch verbunden sind.
  4. Verfahren nach Anspruch 1, gekennzeichnet durch folgende weitere Schritte: (D1): innerhalb des den Sourcebereich begrenzenden Polysiliziumlochs (13) werden Stege (22) aus dem Polysilizium (11) gebildet und mit der Sourceelektrode kurzgeschlossen, und (E1): bei der Implantation des p-Dotierstoffs dienen die Stege (22) als Maskierung.
  5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass wenigstens einer der Parameter: Lage, Form, Abstand, Anzahl, Breite und/oder Länge der Schlitze (20) bzw. Stege (22) so gewählt ist, dass eine gewünschte Kanalweitenabschattung erzielt wird.
  6. NMOS-Feldeffekttransistorzelle mit einer unter einer Polysiliziumschicht (11) liegenden p-Kanalzone (12a, 12a), dadurch gekennzeichnet, dass – die Polysilizium-Schicht (11) im Gatebereich (8) Löcher (2) und im Sourcebereich (7) Säulen (1) aufweist und die p-Kanalzone (12a) im Sourcebereich (7) tiefer in die n-Epischicht (10) als im Gatebereich (8) reicht und die Fremdstoffkonzentration der p-Kanalzone (12a) im Sourcebereich (7) größer als die Fremdstoffkonzentration der p-Kanalzone (12b) im Gatebereich (8) ist.
  7. NMOS-Transistorzelle nach Anspruch 6, dadurch gekennzeichnet, dass sie eine vertikale Depletion-MOS-Feldeffekttransistorzelle ist.
  8. NMOS-Transistorzelle, dadurch gekennzeichnet, dass die NMOS-Transistorzelle in Abschnitten der über der Kanalzone (12) liegenden Polysiliziumschicht (11) Schlitze (20) oder Stege (22) aufweist, wobei die Schlitze (20) bzw. Stege (22) so eingebracht sind, dass sie die Kanalzonen benachbarter Transistorzellen verbinden und die Stege (22) stehengebliebene Ausschnitte der Polysiliziumschicht (11) sind, innerhalb des den Sourcebereich begrenzenden Polysiliziumlochs (13) liegen und mit der Sourceelektrode kurzgeschlossen sind.
  9. NMOS-Transistorzelle nach Anspruch 8, dadurch gekennzeichnet, dass sie eine vertikale Depletion-MOSFET-Transistorzelle ist.
  10. Verwendung des Verfahrens nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass es zur Kanalweitenabschattung einer integrierten NMOS-Transistorzelle dient.
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