DE10223179A1 - Resistance component with indirect semiconductor, has control structures for adjusting resistance to first or second value - Google Patents

Abstract

A resistance element has a substrate (10), a resistance zone (20) having a resistor and four sides (22-28), four feed zones (32-38), in which each side is assigned one feed zone, and each feed zone (32-38) has a feed resistance and is spaced from the side (22-28) of the resistance zone (20) to which it is assigned. Each control/gate structure (52-58) is designed to adjust a resistance between the feed zone (32-38) to which the control/gate structure (52-58) is assigned and the side (22-28) of the resistance zone (20) to which is assigned the feed zone (32-38), to a first value or a to a second value, different from the first value. (A) A method of manufacturing a resistance component (B) A method of operating a resistance component.

Description

Die vorliegende Erfindung bezieht sich auf ein Widerstandsbauelement, ein Verfahren zu seiner Herstellung und ein Verfahren zum Betreiben des Widerstandsbauelementes, die dafür vorgesehen sind, Auswirkungen von Piezo-Effekten in dem Widerstandsbauelement auf eine Schaltung, die mit dem Widerstandsbauelement verschaltet ist, zu minimieren oder zu maximieren. The present invention relates to a Resistor device, a method for its production and a Process for operating the resistance component, the are provided effects of piezo effects in the Resistor device on a circuit with the Resistor component is connected to minimize or to maximize.

Bei Bauteilen, die indirekte Halbleiter aufweisen, bewirkt eine mechanische Spannung aufgrund des piezoresistiven Effekts, des Piezo-Hall-Effekts, des Piezo-MOS-Effekts oder des Piezo-Junction-Effekts eine Änderung elektrischer Parameter. In der Technologie integrierter Schaltungen ist dies seit langem bekannt. Man ist deshalb bestrebt, nach Möglichkeit nur Schaltungen zu entwerfen, bei denen das Verhalten des Schaltkreises ausschließlich durch Verhältnisse von elektrischen Parametern bestimmt wird. Als Beispiel sei ein MOS- Stromspiegel genannten, der zwei MOS-Transistoren umfaßt, dessen Gates bzw. Gate-Anschlüsse miteinander verbunden sind, und dessen Sources bzw. Source-Anschlüsse miteinander verbunden sind. Legt man an die Gate-Anschlüsse eine Spannung an, so führt das bei identischen Parametern, insbesondere Abmessungen, der beiden Transistoren zu gleichen Stromflüssen in beiden Kanälen. Wird auf beide Transistoren der selbe mechanische Streß bzw. die selbe mechanische Spannung ausgeübt, so ändert sich zwar - bei konstant gehaltener Gate-Spannung - der Stromfluß, aber das Verhältnis der beiden Ströme zueinander bleibt gleich. Die beiden MOS-Transistoren werden deshalb vorzugsweise in unmittelbarer Nachbarschaft zueinander angeordnet, um sie zumindest näherungsweise der selben mechanischen Spannung auszusetzen. In der Praxis ist die mechanische Spannung jedoch zumeist trotzdem inhomogen bzw. die beiden Transistoren erfahren leicht unterschiedlichen mechanischen Streß, so daß sich das Verhältnis der Ströme ändert bzw. die Ströme nicht mehr die gleiche Größe aufweisen. Dies wird Mismatch genannt. For components that have indirect semiconductors a mechanical stress due to the piezoresistive Effect, the Piezo Hall effect, the Piezo MOS effect or the Piezo junction effect is a change in electrical parameters. This has been in integrated circuit technology since known for a long time. One tries therefore, if possible to design only circuits in which the behavior of the Circuit only by ratios of electrical parameters is determined. As an example, Called current mirror, which comprises two MOS transistors, whose gates or gate connections are connected to one another, and its sources are connected. If you apply a voltage to the gate connections, this leads to identical parameters, in particular Dimensions of the two transistors at the same current flows in two channels. Will be the same on both transistors mechanical stress or the same mechanical tension, so changes - with constant gate voltage - the current flow, but the ratio of the two currents to each other remains the same. The two MOS transistors are therefore preferably in close proximity to each other arranged to be at least approximately the same mechanical stress. In practice, the mechanical one However, tension is usually inhomogeneous or the two Transistors experience slightly different mechanical Stress, so that the ratio of the currents changes or the Streams are no longer the same size. this will Called mismatch.

Es gibt jedoch auch zahlreiche Aufgabenstellungen, die schaltungstechnisch nicht alleine dadurch lösbar sind, daß Verhältnisse elektrischer Parameter gebildet werden, sondern bei denen auch Absolutwerte elektrischer Parameter in Ausgangssignale eines Schaltkreises eingehen. Ein Beispiel hierfür ist ein Ringoszillator, der aus einer ungeraden Anzahl n₀ von Invertern besteht. Die Inverter werden kaskadiert, d. h. der Ausgang des n-ten Inverters steuert den Eingang des (n + 1)- ten Inverters an (1 ≤ n ≤ n₀ - 1), und der Ausgang des letzten bzw. n₀-ten Inverters steuert den Eingang des ersten Inverters an. Dieser Ringoszillator schwingt mit einer Frequenz, die eine Funktion mehrerer physikalischer Parameter ist, beispielsweise der Beweglichkeit der Ladungsträger in den MOS- Kanälen. Da eine mechanische Spannung, wie oben erwähnt, diese physikalischen Parameter beeinflußt, beeinflußt bzw. ändert sie auch die Eigenfrequenz des Ringoszillators. However, there are also numerous tasks that cannot be solved in terms of circuit technology solely by forming ratios of electrical parameters, but which also include absolute values of electrical parameters in the output signals of a circuit. An example of this is a ring oscillator, which consists of an odd number n ₀ of inverters. The inverters are cascaded, the output of the n-th inverter that controls (n + 1) the input of the - th inverter to (1 ≤ n ≤ n ₀ - 1), and the output of the last or n th inverter controls ₀ the input of the first inverter. This ring oscillator oscillates at a frequency that is a function of several physical parameters, for example the mobility of the charge carriers in the MOS channels. Since a mechanical tension, as mentioned above, influences these physical parameters, it also influences or changes the natural frequency of the ring oscillator.

Ein weiteres Beispiel ist eine Erzeugung eines möglichst genau definierten Referenz- bzw. Kalibrier-Stroms. Dazu wird ein Widerstand in einer Regelschleife so betrieben, daß an ihm eine konstante Spannung abfällt. Diese konstante Spannung kann sehr genau mit Hilfe von Bandgap-Prinzipien on-chip erzeugt oder der integrierten Schaltung in Form einer hochgenauen Referenzspannung an einem bestimmten Pin bzw. Kontaktstift zur Verfügung gestellt werden. Da jedoch die Größe des Widerstands vom piezoresistiven Effekt beeinflußt wird, wird somit im gleichen Maße nach dem Ohm'schen Gesetz auch der Referenzstrom beeinflußt. Another example is to generate one if possible precisely defined reference or calibration current. This will a resistor in a control loop operated so that a constant voltage drops. This constant tension can be very precise on-chip using bandgap principles generated or the integrated circuit in the form of a highly accurate reference voltage on a specific pin or Contact pin can be provided. However, since the size of the Resistance is influenced by the piezoresistive effect thus to the same extent according to Ohm's law Influenced reference current.

Es existieren einige Schaltungs- bzw. Layout-Varianten, die den Einfluß mechanischer Spannungen auf Bauteile vermindern. Dabei wird das Bauteil, beispielsweise ein Widerstand oder auch ein MOS-Transistor, in zwei gleich große Anteile aufgespalten, bzw. durch zwei gleich große Bauteile ersetzt, die elektrisch in Serie oder auch parallel geschaltet werden, und die so angeordnet werden, daß die Ströme in ihnen in zueinander orthogonalen Richtungen fließen. Diese Maßnahme wird ergriffen, da der piezoresistive Effekt eine ausgeprägte Richtungsabhängigkeit aufweist. In dem heute vorwiegend verwendeten (100)-Silizium sind die mittels des piezoresistiven Effekts durch eine mechanische Verspannung erzeugten Widerstandsänderungen in zwei orthogonalen Richtungen gegenläufig, d. h., wenn durch eine mechanische Spannung ein Widerstand in einer Richtung vergrößert wird, so wird er in einer dazu senkrechten Richtung näherungsweise um denselben Betrag verringert. There are some circuit or layout variants that reduce the influence of mechanical stress on components. The component, for example a resistor or also a MOS transistor, in two equal parts split, or replaced by two components of the same size, the electrically connected in series or in parallel, and which are arranged so that the currents in them flow mutually orthogonal directions. This measure will seized because the piezoresistive effect is a pronounced Has directional dependence. Mostly in today (100) silicon used are those using the piezoresistive Effect generated by a mechanical bracing Changes in resistance in opposite directions in two orthogonal directions, d. that is, when a resistance in is increased in one direction, it becomes in one vertical direction approximately by the same amount reduced.

In der folgenden mathematischen Formulierung ist Φ der Winkel der Stromflußrichtung relativ zur [110]-Richtung im Kristall, wobei der Winkel bei Draufsicht auf die Waferoberfläche im mathematisch positiven Sinn, d. h. entgegen dem Uhrzeigersinn positiv gezählt wird. Die [110]-Richtung ist dabei normal zum Primary Flat des Wafers und somit eindeutig. Die Abhängigkeit des Widerstandes R(σ_i,j, Φ) eines Diffusions- oder Implantations-Widerstandsbauelementes bzw. eines durch Diffusion oder Implantation von Dotieratomen erzeugten Widerstandsbauelements von der mechanischen Spannung σ_i,j und dem Winkel Φ lautet damit:


In the following mathematical formulation, Φ is the angle of the current flow direction relative to the [110] direction in the crystal, the angle being counted positively in a mathematically positive sense, ie counterclockwise, when looking at the wafer surface. The [110] direction is normal to the primary flat of the wafer and is therefore unique. The dependence of the resistance R (σ _{i, j} , Φ) of a diffusion or implantation resistance component or a resistance component generated by diffusion or implantation of doping atoms on the mechanical stress σ _{i, j} and the angle Φ is therefore:

Dabei sind σ₁₁, σ₂₂ und σ₃₃ Normalspannungskomponenten, wobei σ₁₁ in der Waferebene liegt und in die [110]-Richtung (Φ = 0°) zeigt, σ₂₂ in der Waferebene liegt und in die [110]-Richtung (Φ = 90°) und zeigt und σ₃₃ normal zu der Waferebene liegt, d. h. in die [001]-Richtung zeigt. Ferner ist σ₁₂ die in der Waferebene liegende Schubspannung. π₁₁, π₁₂ und π₄₄ sind drei piezoresistive Koeffizienten, mittels derer die Abhängigkeit des Widerstandes R(σ_i,j, Φ) von der mechanischen Spannung σ_i,j vollständig beschrieben wird. Here σ ₁₁ , σ ₂₂ and σ _{33 are} normal stress components, where σ ₁₁ lies in the wafer plane and points in the [110] direction (Φ = 0 °), σ ₂₂ lies in the wafer plane and in the [ 1 10] direction (Φ = 90 °) and shows and σ ₃₃ lies normal to the wafer plane, ie points in the [001] direction. Furthermore, σ _{12 is} the shear stress in the wafer plane. π ₁₁ , π ₁₂ and π ₄₄ are three piezoresistive coefficients, by means of which the dependence of the resistance R (σ _{i, j} , Φ) on the mechanical stress σ _{i, j is} completely described.

Wenn ein Widerstand durch Serienschaltung zweier nominal gleicher Teilwiderstände mit orthogonalen Stromflußrichtungen Φ, Φ + 90° realisiert wird, so beträgt der Gesamtwiderstand:


If a resistor is implemented by connecting two nominally identical partial resistors in series with orthogonal current flow directions Φ, Φ + 90 °, the total resistance is:

Es entfallen somit alle Anteile mit π₄₄ und σ₁₂, und der Gesamtwiderstand R ist vom Winkel Φ unabhängig. Somit wird der Einfluß einer mechanischen Spannung auf das theoretische Minimum reduziert. Für eine Parallelschaltung zweier nominal gleicher Teilwiderstände ergibt sich in guter Näherung das selbe Ergebnis. All parts with π ₄₄ and σ ₁₂ are therefore omitted, and the total resistance R is independent of the angle Φ. This reduces the influence of mechanical stress on the theoretical minimum. For a parallel connection of two nominally identical partial resistors, the same result is obtained in good approximation.

Ordnet man bei dem oben erwähnten Beispiel des Widerstandes beide Teilwiderstände nahe zueinander benachbart an, dann sind sie im wesentlichen etwa der gleichen mechanischen Spannung ausgesetzt, und der gesamte Widerstand der Serienschaltung oder auch Parallelschaltung beider Teilwiderstände ändert sich näherungsweise nicht. Dieser Ansatz funktioniert aber nur dann perfekt, d. h. die Kompensation ist nur dann optimal, wenn die mechanische Spannung in beiden Teil-Bauteilen exakt gleich groß ist. Die Stromrichtungen in den beiden Teil-Bauteilen müssen jedoch, wie erwähnt, orthogonal zueinander sein. Beispielsweise müssen zwei streifenförmige Widerstandsstrukturen senkrecht zueinander im Schaltungslayout angeordnet sein. Dies ist eine völlig andere Situation als bei üblichen Matching-Strukturen mit paralleler Stromflußrichtung. Bei paralleler Stromflußrichtung kann ein interdigitales Layout gewählt werden, bei dem sich Anteile der beiden zu matchenden bzw. hinsichtlich ihrer Parameter aneinander anzupassenden Bauteile wie Finger zweier Hände ineinander verzahnen und somit in sehr guter Näherung am selben Ort angeordnet sind. Ein solches interdigitales Layout ist bei zwei Teil- Bauteilen mit zueinander orthogonaler Stromflußrichtung nicht möglich. Sie können deshalb nicht so innig miteinander verquickt werden, daß sie sich praktisch am gleichen Ort befinden, und sind deshalb unterschiedlichen, mechanischen Spannungen ausgesetzt. Die Piezo-Effekte in beiden Teil-Bauteilen heben sich deshalb nicht gegenseitig vollständig auf. Order in the example of resistance mentioned above then both partial resistors close to each other, then they are essentially about the same mechanical Exposed to tension, and the total resistance of the Series connection or parallel connection of both partial resistors Approximately does not change. This approach works but only perfect, d. H. the compensation is only then optimal if the mechanical tension in both parts is exactly the same size. The current directions in the two However, as mentioned, partial components must be orthogonal to each other. For example, two must be strip-shaped Resistance structures perpendicular to each other in the circuit layout be arranged. This is a completely different situation than with usual matching structures with parallel Current flow. With a parallel current flow direction, a interdigital layout can be selected, in which proportions of the two to matching or with each other in terms of their parameters components to be adjusted like fingers of two hands in one another mesh and thus arranged in a very good approximation at the same location are. Such an interdigital layout is possible in two Components with mutually orthogonal current flow direction are not possible. Therefore, they cannot be so intimate with each other be mingled that they are practically in the same place are, and are therefore different, mechanical Exposed to tension. The piezo effects in both parts therefore do not cancel each other out completely.

Ein weiteres Beispiel für eine Beeinflussung eines Bauelements ist das Offset-Problem bei integrierten Hall-Sonden. Betrachtet man eine kreuzförmige oder quadratische Hall-Sonde im Ersatzschaltbild als eine H-Brücke aus vier Widerständen, so fließt der Strom in den Widerständen einer Diagonale parallel, jedoch in den Widerständen der anderen Diagonale um 90° gedreht zur ersten Diagonale. Durch eine mechanische Spannung erhöhen sich die Widerstände einer Diagonale, die der anderen Diagonale vermindern sich. Somit wird die Brücke verstimmt und liefert selbst ohne Magnetfeld ein Ausgangssignal. Diese Offset-Spannung stammt also vorwiegend von der Anisotropie des piezoresistiven Effekts. Another example of influencing one The component is the offset problem with integrated Hall probes. Consider a cross-shaped or square Hall probe in the equivalent circuit diagram as an H-bridge consisting of four resistors, so the current flows in the resistors of a diagonal parallel, but in the resistances of the other diagonal around Rotated 90 ° to the first diagonal. By a mechanical The diagonal resistances increase the tension the other diagonal decrease. Thus the bridge detunes and delivers even without a magnetic field Output. This offset voltage therefore mainly comes from the Anisotropy of the piezoresistive effect.

Seit langer Zeit ist eine layout-technische Maßnahme bekannt, um diese Offset-Spannung zu vermindern. Man ordnet zwei Hall- Sonden nebeneinander an, so daß sie möglichst der gleichen mechanischen Spannung ausgesetzt sind. Eine Sonde wird gegenüber der anderen um 90° verdreht angeordnet, und beide Sonden werden elektrisch parallel geschaltet. Dadurch wird erreicht, daß sich in allen Zweigen der H-Brücke jeweils ein Anteil von der ersten und ein Anteil von der zweiten Hall-Sonde befindet. Da diese beiden Anteile senkrecht zueinander angeordnet sind, bzw. ihre Stromflußrichtungen orthogonal sind, weist diese Parallelschaltung praktisch keinen Piezo-Effekt mehr auf. A layout-technical measure has been known for a long time, to decrease this offset voltage. You arrange two Hall Probes next to each other so that they are the same if possible exposed to mechanical tension. A probe will arranged rotated by 90 ° relative to the other, and both probes are electrically connected in parallel. This ensures that in each branch of the H-bridge there is a share of the first and a portion of the second Hall probe located. Because these two parts are perpendicular to each other are, or their current flow directions are orthogonal this parallel connection practically no longer has a piezo effect on.

Leider sind die Hall-Sonden aber sehr groß, so daß bei einer auch nur leicht inhomogenen, mechanischen Belastung des Chips die mechanischen Spannungen, denen die beiden Hall-Sonden ausgesetzt sind, nicht gleich sind. Es wird somit eine statistische Verminderung der Offset-Spannung, jedoch keine vollkommene Kompensation erreicht. Unfortunately, the Hall probes are very large, so that one even slightly inhomogeneous mechanical stress on the chip the mechanical stresses to which the two Hall probes are exposed, are not the same. So it becomes a statistical decrease in offset voltage, but none perfect compensation achieved.

Bei Hall-Sonden läßt sich der Offset vollkommen eliminieren, indem man eine einzige Sonde in zwei aufeinanderfolgenden Taktphasen mit den zwei orthogonalen Stromflußrichtungen betreibt, d. h., daß die Stromflußrichtung in jeder Taktphase um 90° weitergedreht wird. Bei einer solchen Spinning Current Hall-Probe (SCHP; Hall-Sonde mit rotierendem Strom) enthält die Ausgangsspannung der Sonde bzw. die Hall-Spannung in beiden Taktphasen den störenden Offset-Anteil, allerdings mit unterschiedlichem Vorzeichen. Der Offset-Anteil kann somit in einer nachgeschalteten Signalverarbeitung ohne weiteres durch Mittelwertbildung eliminiert werden. With Hall probes, the offset can be completely eliminated, by placing a single probe in two consecutive Clock phases with the two orthogonal current flow directions operates, d. that is, the direction of current flow in each clock phase Is rotated 90 °. With such a spinning current Hall probe (SCHP; Hall probe with rotating current) contains the output voltage of the probe or the Hall voltage in the disturbing offset component in both clock phases, however with different sign. The offset component can thus be in a downstream signal processing without further ado Averaging can be eliminated.

Damit die Hall-Sonde bei beiden orthogonalen Stromflußrichtungen gleiche Eigenschaften aufweist, wird sie mit der lateralen Form eines Quadrats gebildet. Um eine möglichst perfekte Unterdrückung bzw. Kompensation des Piezo-Effekts zu bewirken, sollte die Hall-Sonde so betrieben werden, daß die Stromdichtevektoren an jedem Ort der Hall-Sonde in den beiden Taktphasen orthogonal zueinander, jedoch betragsmäßig gleich groß sind. Dies ist erzielbar, indem man das Quadrat an zwei gegenüberliegenden Seiten ganzseitig kontaktiert, wodurch sich bei einer ersten Stromflußrichtung eine homogene Stromdichte einstellt. Diese Kontakte liegen jedoch parallel zu der zweiten, orthogonalen Stromflußrichtung und bilden somit einen Kurzschluß, wenn die Hall-Sonde mit der zweiten Stromflußrichtung betrieben wird. Umgekehrt bilden an den anderen beiden gegenüberliegenden Seiten angeordnete, ganzseitige Kontakte zur Erzeugung einer homogenen Stromflußdichte mit der zweiten Stromflußrichtung einen Kurzschluß, wenn die Hall-Sonde mit der ersten Stromflußrichtung betrieben wird. So that the Hall probe in both orthogonal Current flow directions have the same properties, it is with the lateral form of a square. To one if possible perfect suppression or compensation of the piezo effect cause, the Hall probe should be operated so that the Current density vectors at each location of the Hall probe in the two Clock phases orthogonal to each other, but the same amount are great. This can be achieved by placing the square on two opposite sides contacted full page, whereby with a first current flow direction a homogeneous Current density. However, these contacts are parallel the second, orthogonal current flow direction and thus form a short circuit when the Hall probe connects to the second Current flow direction is operated. Conversely form on the other two opposite sides, full-page contacts to generate a homogeneous current flow density a short circuit in the second current flow direction if the Hall probe is operated with the first current flow direction.

Dieses Problem wird dadurch entschärft, daß man die Hall- Sonde nicht als ein Quadrat mit ganzseitiger Kontaktierung ausführt, sondern als Kreuz, wobei die Kontakte an den Enden der Balken angeordnet sind. Die eigentliche Hall-Sonde, d. h. das Gebiet, in dem die Hall-Spannung gemessen wird, ist das Kreuzungsgebiet der beiden Balken und weist immer noch näherungsweise die Form eines Quadrats auf. Die Kontakte sind jedoch von diesem inneren Quadrat zurückgesetzt; dadurch ist ihre Kurzschlußwirkung für den Strom reduziert. This problem is alleviated by the fact that the Hall Do not probe as a square with full-sided contact executes, but as a cross, with the contacts at the ends the bars are arranged. The actual Hall probe, i.e. H. the area where the Hall voltage is measured is that Crossing area of the two bars and still points approximately the shape of a square. The contacts are however reset from this inner square; through that is their short circuit effect for the current is reduced.

Diese Kreuz-Geometrie der SCHP eignet sich jedoch nicht für ein Widerstandsbauelement mit eliminiertem Piezo-Effekt, da nur das innere Quadrat des Kreuzungsgebietes der Balken des Kreuzes in beiden orthogonalen Richtungen von Strom durchflossen wird, im Gegensatz zur Hall-Sonde jedoch der Piezo- Effekt im gesamten stromdurchflossenen Bereich, d. h. in einem gesamten Balken in die elektrischen Eigenschaften des Bauelements eingeht. Anders ausgedrückt, eliminiert die Kreuz- Geometrie den Piezo-Effekt nur in einem Teil des Widerstandsbauelementes, nämlich im Kreuzungsbereich. However, this cross geometry of the SCHP is not suitable for a resistance component with eliminated piezo effect, because only the inner square of the crossing area of the bars of the Cross in both orthogonal directions of current is flowed through, in contrast to the Hall probe, however, the piezo Effect in the entire current-carrying area, i.e. H. in one entire bar in the electrical properties of the Component is received. In other words, the cross Geometry the piezo effect only in part of the Resistor component, namely in the intersection area.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Widerstandsbauelement, ein Verfahren zu seiner Herstellung und ein Verfahren zum Betreiben des Widerstandsbauelementes zu schaffen, die den Einfluß einer mechanischen Spannung auf das Widerstandsbauelement verringern. The object of the present invention is a Resistor device, a method for its production and a method for operating the resistance component create the influence of mechanical stress on the Reduce the resistance component.

Diese Aufgabe wird durch ein Widerstandsbauelement nach Anspruch 1, ein Verfahren nach Anspruch 12 bzw. ein Verfahren nach Anspruch 13 gelöst. This task is accomplished by a resistance device Claim 1, a method according to claim 12 or a method solved according to claim 13.

Der vorliegenden Erfindung liegt die Idee zugrunde, Kontakte bzw. Kontaktierungen zu verwenden, die sich immer dann, wenn sie nicht benötigt werden, hochohmig schalten lassen. Eine ganzseitige Kontaktierung jeder Seite eines vorzugsweise quadratischen Widerstandsbereiches eines erfindungsgemäßen Widerstandsbauelementes wird durch einen MOS-Kanal gebildet, dessen Breite der Länge der Seite entspricht, und der zwischen der Seite und einem von der Seite beabstandeten Zuleitungsbereich angeordnet ist. Um die jeweilige Seite des Widerstandsbereiches ganzseitig niederohmig zu kontaktieren, wird der MOS-Kanal leitend geschaltet, indem an ein darüberliegendes Gate der MOS-Struktur eine Spannung angelegt wird, durch die das Halbleitermaterial des MOS-Kanals leitfähig wird. Wenn in einer anderen Taktphase die Seite nicht kontaktiert sondern der Kontakt hochohmig sein soll, wird der MOS- Kanal hochohmig geschaltet, indem eine Spannung an das Gate angelegt wird, die eine Verarmung der Ladungsträger in dem Halbleiter des MOS-Kanals bewirkt. Der Widerstandsbereich kann dabei sowohl durch einen p-dotierten als auch durch einen n-dotierten Halbleiter realisiert sein. The present invention is based on the idea of contacts or to use contacts that always appear when they are not required, switch to high resistance. A full-page contact each side one preferably quadratic resistance range of an inventive Resistor component is formed by a MOS channel the width of which corresponds to the length of the page, and the between the side and one spaced from the side Supply area is arranged. To the respective side of the To contact the resistance area on all sides with low resistance, the MOS channel is turned on by pressing on a voltage is applied to the gate above the MOS structure, through which the semiconductor material of the MOS channel is conductive becomes. If the page is not in another clock phase contacted but the contact should be high-resistance, the MOS Channel switched high impedance by applying a voltage to the gate is created, the depletion of charge carriers in the Semiconductor of the MOS channel causes. The resistance range can both by a p-doped and by an n-doped semiconductor can be realized.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Figuren näher erläutert. Es zeigen: Preferred embodiments of the present invention with reference to the accompanying figures explained. Show it:

Fig. 1A und 1B eine schematische Schnittansicht bzw. eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; und Figs. 1A and 1B is a schematic sectional view and a schematic plan view of a resistor component according to a first embodiment of the present invention; and

Fig. 2A und 2B eine schematische Schnittansicht bzw. eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Figs. 2A and 2B is a schematic sectional view and a schematic plan view of a resistor component according to a second embodiment of the present invention.

Die Fig. 1A und 1B sind eine schematische Schnittdarstellung und eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung, wobei Fig. 1A einen Schnitt entlang der Linie A-A in Fig. 1B zeigt. In einem n-dotierten Substrat 10 mit einem vorbestimmten Substratwiderstand und einer Oberfläche 12 ist ein pBase-Bereich bzw. ein p-dotierter Widerstandsbereich 20 angeordnet. Der im wesentlichen quaderförmige Widerstandsbereich 20 grenzt an die Oberfläche 12 des Substrats 10 und weist in lateraler Richtung die Form eines Quadrats mit vier Seiten 22, 24, 26, 28 auf. Ebenfalls an der Oberfläche 12 des Substrats 10 sind Zuleitungsbereiche 32, 34, 36, 38 mit einem vorbestimmten Widerstand angeordnet, die jeweils einer der Seiten 22, . . ., 28 über deren gesamte Länge parallel gegenüberlieben und von derselben beabstandet sind. Jeweils zwei Zuleitungsbereiche 32, 34 bzw. 36, 38 sind L- förmig miteinander verbunden und darüber hinaus mit einem Anschluß HI bzw. einem Anschluß LO verbunden. Die Zuleitungsbereiche 32, . . ., 38 sind p+-dotiert, d. h. sie weisen eine p- Dotierung mit einer hohen Dotierungskonzentration und damit eine hohe elektrische Leitfähigkeit auf. FIGS. 1A and 1B are a schematic sectional view and a schematic plan view of a resistor component according to a first embodiment of the present invention, wherein Fig. 1A shows a section along the line AA in Fig. 1B. A pBase region or a p-doped resistance region 20 is arranged in an n-doped substrate 10 with a predetermined substrate resistance and a surface 12 . The essentially cuboid resistance region 20 borders on the surface 12 of the substrate 10 and has the shape of a square with four sides 22 , 24 , 26 , 28 in the lateral direction. Also on the surface 12 of the substrate 10 are lead regions 32 , 34 , 36 , 38 arranged with a predetermined resistance, each of the sides 22,. , ., 28 remain parallel to one another over their entire length and are spaced apart therefrom. In each case two feed areas 32 , 34 and 36 , 38 are connected to one another in an L shape and, moreover, are connected to a connection HI and a connection LO. The feed areas 32 ,. , ., 38 are p + -doped, ie they have a p-doping with a high doping concentration and thus a high electrical conductivity.

Über Zwischenräumen 42, 44, 46, 48 zwischen den Seiten 22, . . ., 28 und den ihnen jeweils gegenüberliegenden Zuleitungsbereichen 32, . . ., 38 sind Gate-Strukturen 52, 54, 56, 58 auf der Oberfläche 12 des Substrats 10 angeordnet. Jede Gate- Struktur 52, . . ., 58 erstreckt sich in einer Richtung von der zugeordneten Seite 22, . . ., 28 bis zu dem der Seite 22, . . ., 28 zugeordneten Zuleitungsbereich 32, . . ., 38, wobei bei dem dargestellten Ausführungsbeispiel die Gate-Strukturen 52, . . ., 58 mit dem Widerstandsbereich 20 bzw. den Zuleitungsbereichen 32, . . ., 38 leicht überlappen. In der dazu senkrechten Richtung erstreckt sich jede Gate-Struktur 52, . . ., 58 wie auch jeder Zuleitungsbereich 32, . . ., 38 näherungsweise entlang der gesamten zugeordneten Seite 22, . . ., 28 des Widerstandsbereiches 20. Via spaces 42 , 44 , 46 , 48 between pages 22,. , ., 28 and the supply regions 32 ,. , ., 38 , gate structures 52 , 54 , 56 , 58 are arranged on the surface 12 of the substrate 10 . Each gate structure 52 ,. , ., 58 extends in one direction from the associated side 22,. , ., 28 to that of page 22,. , ., 28 assigned supply area 32 ,. , ., 38 , the gate structures 52,. , ., 58 with the resistance area 20 or the lead areas 32 ,. , ., 38 overlap slightly. Each gate structure 52 ,... Extends in the direction perpendicular thereto. , ., 58 as well as each supply area 32 ,. , ., 38 approximately along the entire assigned side 22,. , ., 28 of the resistance area 20 .

Jede Gate-Struktur 52, . . ., 58 umfaßt, wie es in Fig. 1A zu erkennen ist, eine Dielektrikumschicht 50a, . . ., 58a, die im Bereich des zugeordneten Zwischenraumes 42, . . ., 48 direkt auf die Oberfläche 12 des Substrats 10 aufgebracht ist, und eine darüberliegende, leitfähige Schicht 52b, . . ., 58b, die aus Metall, Polysilizium etc. ausgebildet sein kann. Die leitfähigen Schichten 52b, . . ., 58b sind mit Anschlüssen GHI1, GHI2 (nicht dargestellt), GLO1 und GLO2 (nicht dargestellt) verbunden, über die Spannungen an die leitfähigen Schichten angelegt werden können. Die vier Gate-Strukturen 52, . . ., 58 bilden mit den darbunterliegenden Zwischenräumen 42, . . ., 48 vier Most-Strukturen, wobei mit den Bezugszeichen 42, . . ., 48 im Folgenden auch die in den Zwischenräumen vorliegenden Most-Kanäle bezeichnet werden. Each gate structure 52,. , ., 58 comprises, as can be seen in Fig. 1A, a dielectric layer 50 a,. , ., 58 a, which in the area of the associated space 42,. , ., 48 is applied directly to the surface 12 of the substrate 10 , and an overlying conductive layer 52 b,. , ., 58 b, which can be formed from metal, polysilicon, etc. The conductive layers 52 b,. , ., 58 b are connected to connections GHI1, GHI2 (not shown), GLO1 and GLO2 (not shown), via which voltages can be applied to the conductive layers. The four gate structures 52,. , ., 58 form with the spaces 42 ,. , ., 48 four must structures, the reference symbols 42 ,. , ., 48 in the following also refer to the must channels present in the interstices.

Vorzugsweise an den einander diagonal gegenüberliegenden Ecken des Widerstandsbereiches 20, die durch die Zuleitungsbereiche 32, . . ., 38 freigelassen werden, sind Substratkontaktbereiche 70, 72 angeordnet, die n+-dotiert, d. h. mit einer hohen Dotierungskonzentration n-dotiert, und an der Oberfläche 12 des Substrats 10 mit einem Anschluß S verbunden sind. Der Substratkontaktbereich 72 ist in Fig. 1A schematisch dargestellt, um seine vertikale Struktur zu zeigen, obwohl er nicht in der Schnittebene A-A liegt. Über den Anschluß S wird eine positive Spannung an die Substratkontaktbereiche 70, 72 angelegt, die dafür vorgesehen sind, die an den Grenzflächen zwischen den p+-dotierten Zuleitungsbereichen 32, . . ., 38 und dem p-dotierten Widerstandsbereich 20 einerseits und dem dieselben umgebenden, n-dotierten Material des Substrats 10 vorliegenden pn-Übergänge in Sperrvorrichtung vorzuspannen. Preferably at the diagonally opposite corners of the resistance area 20 , which through the lead areas 32 . , ., 38 are left free, substrate contact regions 70 , 72 are arranged which are n + -doped, ie n-doped with a high doping concentration, and are connected to a terminal S on the surface 12 of the substrate 10 . The substrate contact region 72 is shown schematically in FIG. 1A to show its vertical structure, although it is not in the section plane AA. Via the connection S, a positive voltage is applied to the substrate contact regions 70 , 72 , which are provided for the purpose at the interfaces between the p + -doped supply regions 32 ,. , ., 38 and the p-doped resistance region 20 on the one hand and the pn junctions present surrounding the same, n-doped material of the substrate 10 in a blocking device.

Das in den Fig. 1A und 1B dargestellte Widerstandsbauelement wird vorzugsweise mit einem vorgegebenen Taktzyklus und einer festen Taktfrequenz "gechoppt" betrieben. In einer ersten Taktphase werden die Gate-Strukturen 52 und 56 über die Anschlüsse GHI1 und GLO1 an eine Spannung von 0 V gelegt, wobei gleichzeitig die Gate-Strukturen 54, 58 über die Anschlüsse GHI2 und GLO2 an eine Spannung von ca. + 3 V gelegt werden. An die Anschlüssen HI (Zuleitungsbereiche 32, 34) und LO (Zuleitungsbereiche 36, 38) werden Spannungen von 3 V bzw. ca. 2 V angelegt. Bei diesen Potentialverhältnissen enthalten die MOS-Kanäle 42, 46 unter den Gate-Strukturen 52 und 56 Ladungsträger bzw. sind elektrisch leitfähig, und die MOS- Kanäle 44, 48 unter den Gate-Strukturen 54, 58 sind verarmt bzw. nicht elektrisch leitfähig. Folglich fließt ein Strom von dem Anschluß HI über den Zuleitungsbereich 32, den MOS- Kanal 42, durch den Widerstandsbereich 20, über den Zwischenraum 46 und den Zuleitungsbereich 36 zum Anschluß LO. Dabei stellt sich in dem Widerstandsbereich 20 eine homogene Stromdichteverteilung mit einer homogenen Stromrichtung von der Seite 22 zur Seite 26 des Widerstandsbereiches 20 und damit parallel zu den Seiten 24 und 28 ein. The resistance component shown in FIGS . 1A and 1B is preferably "chopped" with a predetermined clock cycle and a fixed clock frequency. In a first clock phase, the gate structures 52 and 56 are connected to a voltage of 0 V via the connections GHI1 and GLO1, while the gate structures 54 , 58 are simultaneously connected to a voltage of approximately + 3 V via the connections GHI2 and GLO2 be placed. Voltages of 3 V and approx. 2 V are applied to the connections HI (lead areas 32 , 34 ) and LO (lead areas 36 , 38 ). At these potential conditions, the MOS channels 42 , 46 under the gate structures 52 and 56 contain charge carriers or are electrically conductive, and the MOS channels 44 , 48 under the gate structures 54 , 58 are depleted or not electrically conductive. As a result, a current flows from the terminal HI via the lead region 32 , the MOS channel 42 , through the resistance region 20 , via the gap 46 and the lead region 36 to the terminal LO. A homogeneous current density distribution with a homogeneous current direction from the side 22 to the side 26 of the resistance region 20 and thus parallel to the sides 24 and 28 is established in the resistance region 20 .

In einer zweiten Taktphase werden an die Anschlüsse GHI2 und GLO2 eine Spannung von 0 V und an die Anschlüsse GHI1 und GLO1 eine Spannung von + 3 V angelegt. An den Anschlüssen HI und LO liegen weiterhin Spannungen von 3 V bzw. ca. 2 V. Bei diesen Potentialverhältnissen sind der MOS-Kanal 42 zwischen dem Zuleitungsbereich 32 und der Seite 22 unter der Gate- Struktur 52 und der MOS-Kanal 46 zwischen der Seite 26 und dem Zuleitungsbereich 36 unter der Gate-Struktur 56 verarmt bzw. elektrisch nicht leitend. Gleichzeitig sind der MOS- Kanal 44 zwischen dem Zuleitungsbereich 34 und der Seite 24unter der Gate-Struktur 54 und der MOS-Kanal 48 zwischen der Seite 28 des Widerstandsbereiches 20 und dem Zuleitungsbereich 38 unter der Gate-Struktur 58 elektrisch leitfähig. Es stellt sich deshalb im Widerstandsbereich 20 ein Strom ein, der in Fig. 1B die vertikale Richtung hat, d. h. mit einer homogenen Stromrichtung von der Seite 24 zu der Seite 28 und damit parallel zu den Seiten 22 und 26 des Widerstandsbereiches 20 fließt. In a second clock phase, a voltage of 0 V is applied to the connections GHI2 and GLO2 and a voltage of + 3 V to the connections GHI1 and GLO1. At the connections HI and LO there are also voltages of 3 V and approx. 2 V. At these potential ratios, the MOS channel 42 between the lead area 32 and the side 22 under the gate structure 52 and the MOS channel 46 between the Page 26 and the lead area 36 under the gate structure 56 depleted or electrically non-conductive. At the same time, the MOS channel 44 between the lead region 34 and the side 24 under the gate structure 54 and the MOS channel 48 between the side 28 of the resistance region 20 and the lead region 38 under the gate structure 58 are electrically conductive. A current is therefore established in the resistance region 20 , which has the vertical direction in FIG. 1B, ie flows with a homogeneous current direction from the side 24 to the side 28 and thus parallel to the sides 22 and 26 of the resistance region 20 .

In den beiden beschriebenen Taktphasen ist somit die oben formulierte Bedingung für eine optimale Eliminierung bzw. Kompensation des piezoresistiven Effekts erfüllt, da die Stromflußrichtungen an jedem Ort des Widerstandsbereiches 20 in den beiden Taktphasen orthogonal zueinander sind. Wenn der Duty-Cycle exakt 50% beträgt bzw. das Verhältnis zwischen den Zeitdauern der ersten Taktphase und der zweiten Taktphase exakt 1 ist, so ist der effektive Widerstand des Widerstandsbauelementes im zeitlichen Mittel fast unabhängig vom mechanischen Streß bzw. von mechanischen Spannungen, denen das Widerstandsbauelement ausgesetzt ist. In the two clock phases described, the condition formulated above for optimal elimination or compensation of the piezoresistive effect is thus met, since the directions of current flow at each location of the resistance region 20 are orthogonal to one another in the two clock phases. If the duty cycle is exactly 50% or the ratio between the time periods of the first clock phase and the second clock phase is exactly 1, the effective resistance of the resistance component is almost independent of the mechanical stress or mechanical stresses on average over time Resistor device is exposed.

An die zweite Taktphase schließt sich unmittelbar eine Wiederholung der ersten Taktphase an. Alternativ folgen auf die zweite Taktphase eine dritte und eine vierte Taktphase, in denen an die Anschlüsse GHI1, GLO1, GHI2 und GLO2 und damit an die Gate-Strukturen 52, . . ., 58 die gleichen Spannungen angelegt werden, wie in der ersten bzw. zweiten Taktphase, wobei jedoch die Spannungen an den Anschlüssen HI und LO vertauscht sind, um eine gegenüber der ersten Taktphase bzw. der zweiten Taktphase umgekehrte, d. h. um 180° gedrehte, Stromflußrichtung zu erzeugen. The second clock phase is immediately followed by a repetition of the first clock phase. Alternatively, the second clock phase is followed by a third and a fourth clock phase, in which connections GHI1, GLO1, GHI2 and GLO2 and thus to gate structures 52 ,. , ., 58 the same voltages are applied as in the first or second clock phase, but the voltages at the connections HI and LO are interchanged by an inverse, ie rotated by 180 ° with respect to the first clock phase or the second clock phase, To generate current flow direction.

Die Dimensionierung des Widerstandsbauelementes erfolgt vorzugsweise so, daß die Source/Drain-Widerstände R_ds,on der MOS- Kanäle 42, . . ., 48 unter den Gate-Strukturen 52, . . ., 58 im angeschalteten Zustand im Verhältnis zum Square-Widerstand des Widerstandsbereiches 20 möglichst klein sind. Dazu wird die Länge der MOS-Kanäle, d. h. der Abstand zwischen den Seiten 22, . . ., 28 des Widerstandsbereiches 20 und den ihnen jeweils gegenüberliegenden Zuleitungsbereichen 32, . . ., 38 möglichst nahe der minimalen Gate-Länge der verwendeten Technologie dimensioniert. Die Weite bzw. Breite der Kanäle und damit die Seitenlänge des quadratischen Widerstandsbereiches 20 wird so lange erhöht bzw. so groß gewählt, daß die Summe der Widerstände R_ds,on zweier in Serie geschalteter, an gegenüberliegenden Seiten 22, . . ., 28 des Widerstandsbereiches 20 angeordneter Kanäle wesentlich kleiner ist als der Square- Widerstand des Widerstandsbereiches 20. Beispielsweise beträgt bei einer Weite bzw. Breite der MOS-Kanäle, d. h. bei einer Seitenlänge des quadratischen Widerstandsbereiches 20 W = 100 µm, einer Länge der MOS-Kanäle von L = 0,6 µm und den oben angegebenen Spannungen ein Widerstand eines p-Kanals im angeschalteten Zustand R_ds,on = 167 Ω. Bei obigen Potentialen ergibt sich somit typischerweise der Widerstand des p-Kanals zu etwa 170 Ω. Wenn der Widerstandsbereich 20 einen Square- Widerstand R = ρ_▱ = 3 kΩ aufweist, beträgt somit die Summe der Widerstände der in Serie geschalteten p-Kanäle ca. 10% des Widerstandes des Widerstandsbereiches 20. The resistance component is preferably dimensioned such that the source / drain resistors R _{ds, on of} the MOS channels 42 ,. , ., 48 under the gate structures 52,. , ., 58 are as small as possible in the switched-on state in relation to the square resistance of the resistance region 20 . For this purpose, the length of the MOS channels, ie the distance between the sides 22 . , ., 28 of the resistance area 20 and the lead areas 32 ,. , ., 38 dimensioned as close as possible to the minimum gate length of the technology used. The width or width of the channels and thus the side length of the square resistance region 20 is increased or chosen so long that the sum of the resistances R _{ds, on} two series-connected, on opposite sides 22,. , ., 28 of the resistance region 20 of arranged channels is substantially smaller than the square resistance of the resistance region 20 . For example, with a width or width of the MOS channels, ie with a side length of the square resistance range 20 W = 100 μm, a length of the MOS channels of L = 0.6 μm and the voltages specified above, there is a resistance of a p-channel _{when switched on} R _{ds, on} = 167 Ω. With the above potentials, the resistance of the p-channel is typically around 170 Ω. If the resistance region 20 has a square resistance R = ρ _▱ = 3 kΩ, the sum of the resistances of the p-channels connected in series is approximately 10% of the resistance of the resistance region 20 .

Die Fig. 2A und 2B sind eine schematische Schnittansicht bzw. eine schematische Draufsicht eines weiteren Ausführungsbeispieles eines Widerstandsbauelementes gemäß der vorliegenden Erfindung, wobei Fig. 2A einen Schnitt entlang der Ebene A-A in Fig. 2B darstellt. Ähnlich wie das in den Fig. 1A und 1B dargestellte Ausführungsbeispiel umfaßt das in den Fig. 2A und 2B dargestellte Ausführungsbeispiel einen quadratischen nHall-Bereich bzw. einen quadratischen, n-dotierten Widerstandsbereich 20 mit vier Seiten 22, . . ., 28, der unter einer Oberfläche 12 eines Substrats 10 angeordnet ist. Das Substrat weist einen vorbestimmten Substratwiderstand auf. Das Ausführungsbeispiel umfaßt ebenfalls den Seiten 22, . . ., 28 des Widerstandsbereiches 20 parallel und beabstandet gegenüberliegende Zuleitungsbereiche 32, . . ., 38 mit einem vorbestimmten Widerstand, die paarweise L-förmig miteinander verbunden sind, und Gate-Strukturen 52, . . ., 58, die über Zwischenräumen 42, . . ., 48 zwischen den Seiten 22, . . ., 28 des Widerstandsbereiches 20 und den jeweils gegenüberliegenden Zuleitungsbereichen 32, . . ., 38 angeordnet sind. Hier könnten auch zwei diffundierte Streifen verwendet werden, die über Metallkontakte zu einem "L" verbunden sind. Die Gate- Strukturen 52, . . ., 58 sind aus jeweils einer Dielektrikumschicht 52a, . . ., 58a und einer leitfähigen Schicht 52b, . . . 58b aufgebaut, wobei die Dielektrikumschicht 52a, . . ., 58a jeweils vollflächig die leitfähige Schicht 52b, . . ., 58b von der Oberfläche 12 des Substrats 10 räumlich trennt und elektrisch isoliert. Die Gate-Strukturen 52, . . ., 58 und insbesondere die leitfähigen Schichten 52b, . . ., 58b erstrecken sich in einer lateralen Richtung jeweils von einer Seite 22, . . ., 28 des Widerstandsbereiches 20 bis zu dem dieser Seite 22, . . ., 28 zugeordneten Zuleitungsbereich 32, . . ., 38. In der dazu orthogonalen, lateralen Richtung erstrecken sich die Gate-Strukturen 52, . . ., 58 näherungsweise entlang der gesamten Seite 22, . . ., 28 bzw. dem zugeordneten Zuleitungsbereich 32, 38. Figs. 2A and 2B are a schematic sectional view and a schematic plan view of another embodiment of a resistor device according to the present invention, wherein Fig. 2A shows a section along the plane AA in Fig. 2B. Similar to the exemplary embodiment shown in FIGS . 1A and 1B, the exemplary embodiment shown in FIGS . 2A and 2B comprises a square nHall region or a square, n-doped resistance region 20 with four sides 22 ,. , ., 28 , which is arranged under a surface 12 of a substrate 10 . The substrate has a predetermined substrate resistance. The embodiment also includes pages 22 ,. , ., 28 of the resistance region 20 parallel and spaced opposite lead regions 32 ,. , ., 38 with a predetermined resistance, which are connected in pairs in an L-shape, and gate structures 52,. , ., 58 , which over spaces 42,. , ., 48 between pages 22,. , ., 28 of the resistance area 20 and the respective opposite lead areas 32 ,. , ., 38 are arranged. Two diffused strips could also be used here, which are connected to an "L" via metal contacts. The gate structures 52 ,. , ., 58 are each made of a dielectric layer 52 a,. , ., 58 a and a conductive layer 52 b,. , , 58 b constructed, the dielectric layer 52 a,. , ., 58 a, the entire surface of the conductive layer 52 b,. , ., 58 b spatially separated from the surface 12 of the substrate 10 and electrically isolated. The gate structures 52,. , ., 58 and in particular the conductive layers 52 b,. , ., 58 b extend in a lateral direction from one side 22,. , ., 28 of the resistance range 20 up to that of this side 22,. , ., 28 assigned supply area 32 ,. , ., 38 . The gate structures 52 ,... Extend in the lateral direction orthogonal thereto. , ., 58 approximately along the entire page 22,. , ., 28 or the associated supply area 32 , 38 .

Das vorliegende Ausführungsbeispiel unterscheidet sich von dem anhand der Fig. 1A und 1B dargestellten dadurch, daß der Widerstandsbereich 20 n-dotiert ist und die Zuleitungsbereiche 32, . . ., 38 n+-dotiert sind. Um in den Zwischenräumen 42, . . ., 48 zwischen den Seiten 22, . . ., 28 des Widerstandsbereiches 20 und den Zuleitungsbereichen 32, . . ., 38 p-MOS- Kanäle ausbilden zu können, und um an den Grenzflächen zwischen den Zuleitungsbereichen 32, . . ., 38 und umgebenden Material gesperrte pn-Übergänge ausbilden zu können, ist ein p- dotierter Bereich 80 (CMOS-p-tub bzw. CMOS-p-Wanne) vorgesehen, der entlang des gesamten Umfangs des Widerstandsbereiches 20 an diesen angrenzt, die Zwischenräume 42, . . ., 48 vollständig ausfüllt und die Zuleitungsbereiche 32, . . ., 38 substratseitig, d. h. abgesehen von deren an der Oberfläche 12 offenliegenden Abschnitten, vollständig umgibt. Dieser p- dotierte Bereich 80 reicht dementsprechend von der Oberfläche 12 des Substrats 10 aus gemessen in eine größere Tiefe als die Zuleitungsbereiche 32, . . ., 38, ist jedoch nicht notwendigerweise so dick wie der Widerstandsbereich 20. The present exemplary embodiment differs from that shown with reference to FIGS. 1A and 1B in that the resistance region 20 is n-doped and the lead regions 32 ,. , ., 38 n + are doped. To in the spaces 42,. , ., 48 between pages 22,. , ., 28 of the resistance area 20 and the lead areas 32 ,. , ., To form 38 p-MOS channels and to at the interfaces between the lead portions 32. , ., 38 and the surrounding material to form blocked pn junctions, a p-doped region 80 (CMOS-p-tub or CMOS-p-well) is provided, which adjoins the entire circumference of the resistance region 20 , which Spaces 42,. , ., 48 completely fills and the feed areas 32 ,. , ., 38 completely surrounds the substrate side, that is to say apart from the sections exposed on the surface 12 . Accordingly, this p-doped region 80 extends from the surface 12 of the substrate 10 , measured to a greater depth than the lead regions 32 ,. , ., 38 , but is not necessarily as thick as the resistance region 20 .

Der p-dotierte Bereich 80 ist an mehreren Stellen durch ebenfalls p-dotierte Verbindungsbereiche 82, 84 elektrisch leitfähig mit einem p-dotierten, vergrabenen Schicht (pBL = p buried layer) 90 an der Grenzschicht der Epitaxieschicht 10 zu dem darunterliegenden Träger-Wafer verbunden. Die Linie 94 in der Draufsicht aus Fig. 2B stellt den inneren Rand der Schicht 90 dar. The p-doped region 80 is electrically conductively connected to a p-doped, buried layer (pBL = p buried layer) 90 at the boundary layer of the epitaxial layer 10 to the underlying carrier wafer by means of p-doped connection regions 82 , 84 as well , Line 94 in the top view of FIG. 2B represents the inner edge of layer 90 .

Die Substratkontaktbereiche 70, 72 sind im Gegensatz zu dem Ausführungsbeispiel aus den Fig. 1A und 1B nicht im Substrat sondern in dem p-dotierten Bereich 80 angeordnet und kontaktieren denselben. In contrast to the exemplary embodiment from FIGS. 1A and 1B, the substrate contact regions 70 , 72 are not arranged in the substrate but in the p-doped region 80 and contact the same.

In Funktionsweise und Betrieb unterscheidet sich das Ausführungsbeispiel aus den Fig. 2A und 2B von dem Vorangehenden nur dadurch, daß zum Sperren bzw. Verarmen und zum Leitfähigschalten der MOS-Kanäle in den Zwischenräumen 42, . . ., 48 umgekehrte Potentialdifferenzen erforderlich sind. In operation and operation, the embodiment of Figures 2A and 2B of the foregoing only in that for blocking or depleting and Leitfähigschalten the MOS channels in the spaces 42, different from Figs.. , ., 48 reverse potential differences are required.

Bei einem Zahlenbeispiel für die Dimensionierung des Widerstandsbauelements aus Fig. 2A und 2B betragen die Länge der MOS-Kanäle bzw. der Abstand zwischen den Seiten 22, . . ., 28 des Widerstandsbereiches 20 und den gegenüberliegenden Zuleitungsbereichen 32, . . ., 38 L = 0,6 µm, die Breite der MOS- Kanäle bzw. die Seitenlänge des Widerstandsbereiches 20 W = 20 µm und der Square-Widerstand des Widerstandsbereiches 20 R = ρ_▱ = 7 kΩ. In diesem Fall beträgt der Widerstand eines n- MOS-Kanals im angeschalteten Zustand R_ds,on = 290 Ω. Der Gesamtwiderstand zweier in Serie geschalteter, an gegenüberliegenden Seiten des Widerstandsbereiches 20 angeordneter n-MOS- Kanäle beträgt somit ca. 8% des Widerstandes des Widerstandsbereiches 20. In a numerical example for the dimensioning of the resistance component from FIGS. 2A and 2B, the length of the MOS channels or the distance between the sides 22,. , ., 28 of the resistance area 20 and the opposite lead areas 32 ,. , ., 38 L = 0.6 µm, the width of the MOS channels or the side length of the resistance range 20 W = 20 µm and the square resistance of the resistance range 20 R = ρ _▱ = 7 kΩ. In this case, the resistance of an n-MOS channel in the switched-on state is R _{ds, on} = 290 Ω. The total resistance of two n-MOS channels connected in series and arranged on opposite sides of the resistance region 20 is thus approximately 8% of the resistance of the resistance region 20 .

Während bei beiden Ausführungsbeispielen in dem Widerstandsbereich 20 in zwei aufeinanderfolgenden Taktintervallen Strom in zwei zueinander orthogonalen Richtungen fließt, wird jeder MOS-Kanal nur von Strom in einer Richtung durchflossen, und zwar jeweils senkrecht zu der betreffenden Seite 22, . . ., 28 des Widerstandsbereiches 20. Daher bleibt der Mismatch bzw. die Fehlanpassung der Piezo-Einflüsse zwischen den leitenden MOS-Kanälen der beiden Taktphasen im Gesamtwiderstand erhalten. Um diesen Einfluß des Piezo-Effekts klein zu halten, weisen die MOS-Kanäle 42, . ., 48 vorzugsweise einen wesentlich geringeren Widerstand auf als der Widerstandsbereich 20. Vorteilhaft weisen die MOS-Kanäle bzw. Inversionskanäle und der Widerstandsbereich 20 Majoritätsladungsträger des gleichen Typs auf. In diesem Fall sind die Einflüsse des Piezo- Effekts ähnlich und weisen insbesondere ähnliche Temperaturgänge bzw. Temperaturabhängigkeiten auf. Unterschiede resultieren nur aus den unterschiedlichen Ladungsträgerdichten im Widerstandsbereich 20 und in den MOS-Kanälen. While in both exemplary embodiments, current flows in two successive clock intervals in two mutually orthogonal directions in the resistance region 20 , only one current flows through each MOS channel, in each case perpendicular to the relevant side 22 ,. , ., 28 of the resistance area 20 . Therefore, the mismatch or the mismatch of the piezo influences between the conductive MOS channels of the two clock phases is retained in the overall resistance. In order to keep this influence of the piezo effect small, the MOS channels 42,. ., 48 preferably have a significantly lower resistance than the resistance region 20 . The MOS channels or inversion channels and the resistance region advantageously have 20 majority charge carriers of the same type. In this case, the influences of the piezo effect are similar and in particular have similar temperature responses or temperature dependencies. Differences result only from the different charge carrier densities in the resistance region 20 and in the MOS channels.

Die oben beschriebenen Ausführungsbeispiele des erfindungsgemäßen Widerstandsbauelementes ähneln an jeder kontaktierten Seite einem MOS-Transistor, bei dem eine der beiden niederohmigen Source/Drain-Diffusionen bzw. durch Eindiffusion von Dotieratomen erzeugten Source/Drain-Bereiche durch den hochohmigen durch Eindiffusion oder Implantation von Dotieratomen erzeugten Widerstandsbereich 20 ersetzt ist. The exemplary embodiments of the resistor component according to the invention described above resemble on each contacted side a MOS transistor in which one of the two low-resistance source / drain diffusions or source / drain regions generated by diffusion of doping atoms is generated by the high-resistance region by indiffusion or implantation of doping atoms Resistance range 20 is replaced.

Bei einer weiteren, bevorzugten Ausführungsform wird der Widerstandsbereich 20 selbst als Source/Drain-Diffusion ausgeführt. In dieser Ausführungsform kann das erfindungsgemäße Widerstandsbauelement als eine spezielle Anordnung von vier MOS-Transistoren angesehen werden, die an einem gemeinsamen, sternförmigen Anschluß ein einziges, quadratisch ausgelegtes Source/Drain-Gebiet aufweisen. Ein Vorteil dieser Ausführungsform besteht darin, daß die hochdotierte Source/Drain- Diffusion einen kleineren Widerstand und deshalb einen kleineren Piezo-Effekt aufweist als der niederdotierte Widerstandsbereich 20. Um zu bewirken, daß die MOS-Kanäle wesentlich niederohmiger sind als der Widerstandsbereich 20, sollte dessen Weite entsprechend groß ausgeführt werden. In a further preferred embodiment, the resistance region 20 itself is designed as a source / drain diffusion. In this embodiment, the resistor component according to the invention can be viewed as a special arrangement of four MOS transistors which have a single, square source / drain region at a common, star-shaped connection. An advantage of this embodiment is that the highly doped source / drain diffusion has a smaller resistance and therefore a smaller piezo effect than the low-doped resistance region 20 . In order to cause the MOS channels to be significantly lower-resistance than the resistance region 20 , the width thereof should be made correspondingly large.

Eine weitere Modifikation des erfindungsgemäßen Widerstandsbauelementes weist innerhalb des quadratischen Widerstandsbereiches 20 eine weitere quadratische Inversionsschicht bzw. ein quadratisches MOS-Gebiet bzw. ein MOS-Quadrat auf. Der Ohm'sche Widerstandsbereich 20 degeneriert zu einem ringförmigen Gebiet und dient lediglich zur Gewährleistung eines sicheren Kontakts zwischen den MOS-Kanälen 42, . . ., 48 unter den Gate-Strukturen 52, . . ., 58 und dem inneren MOS-Quadrat. Ein Vorteil dieser Struktur ist, daß sich die Leitfähigkeit des inneren MOS-Quadrats durch Anlegen einer Spannung an dessen Gate steuern läßt. Dadurch ist beispielsweise ein erwünschter Temperaturgang des Widerstandes des Widerstandsbauelementes erzielbar. Außerdem wird das Widerstandsbauelement trimmbar, wodurch im Herstellungsprozeß begründete Toleranzen ausgeglichen werden können. A further modification of the resistance component according to the invention has a further square inversion layer or a square MOS region or a MOS square within the square resistance region 20 . The ohmic resistance region 20 degenerates into an annular region and only serves to ensure reliable contact between the MOS channels 42,. , ., 48 under the gate structures 52,. , ., 58 and the inner MOS square. An advantage of this structure is that the conductivity of the inner MOS square can be controlled by applying a voltage to its gate. In this way, for example, a desired temperature response of the resistance of the resistance component can be achieved. In addition, the resistance component can be trimmed, as a result of which tolerances established in the manufacturing process can be compensated for.

Durch Eindiffusion von Dotieratomen in Halbleitermaterialien erzeugte Widerstände weisen einen Junction-Field-Effekt auf. Wenn die Potentiale an den beiden momentan stromführenden Kontakten des Widerstandsbauelementes V_p und V_n sind, so ist ein Common-Mode-Potential durch V_CM = (V_p + V_n)/2 gegeben. Abhängig von diesem Common-Mode-Potential ändert sich die Dicke der Raumladungszone zwischen dem Widerstand und seiner Umgebung, beispielsweise dem Substrat oder aber einer eigenen Wanne. Je nach Auslegung des Widerstandsbauelementes und nach seiner Anwendung kann es erforderlich sein, dieses Common- Mode-Potential in beiden Taktphasen auf den selben Wert zu regeln. Resistors created by diffusion of doping atoms in semiconductor materials have a junction field effect. If the potentials at the two current-carrying contacts of the resistance component are V _p and V _n , then a common mode potential is given by V _CM = (V _p + V _n ) / 2. Depending on this common mode potential, the thickness of the space charge zone changes between the resistor and its surroundings, for example the substrate or a separate tub. Depending on the design of the resistance component and its application, it may be necessary to regulate this common mode potential to the same value in both clock phases.

Um innerhalb des gesamten Widerstandsbereiches 20 eine homogene Stromdichte zu erhalten, müssen sich die MOS-Kanäle 42, . . ., 48 bzw. die Zuleitungsbereiche 32, . . ., 38 und die Gate- Strukturen 52, . . ., 58 möglichst jeweils über die gesamte Breite jeder Seite 22, . . ., 28 des Widerstandsbereiches 20 erstrecken. Einschränkungen dieser Forderung sind jedoch erforderlich und vorteilhaft, wenn beispielsweise über die Ecken des Widerstandsbereiches 20 Zuleitungen zu einem Gate eines MOS-Quadrats, wie es oben beschrieben wurde, geführt werden, oder wenn aus prozeßtechnischen Gründen Toleranzen der Diffusionsgebiete, die den Widerstandsbereich 20, die Zuleitungsbereiche 32, . . ., 38 oder die Substratkontaktbereiche 70, 72 bilden, nicht genau genug kontrolliert bzw. gesteuert werden können. In order to obtain a homogeneous current density within the entire resistance range 20 , the MOS channels 42,. , ., 48 and the lead areas 32 ,. , ., 38 and the gate structures 52 ,. , ., 58 if possible over the entire width of each side 22,. , ., 28 of the resistance region 20 extend. However, restrictions to this requirement are necessary and advantageous if, for example, leads are led to a gate of a MOS square, as described above, via the corners of the resistance region 20 , or if tolerances of the diffusion regions, which the resistance region 20 , the Supply areas 32 ,. , ., 38 or the substrate contact regions 70 , 72 , cannot be controlled or controlled precisely enough.

Gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist jeder Zuleitungsbereich 32, . . ., 38 und jede Gate-Struktur 52, . . ., 58 in drei Teile unterteilt. Zwei Teile erstrecken sich jeweils über fast die Hälfte der Seitenlänge, der dritte Teil weist eine minimale Länge auf und befindet sich exakt oder näherungsweise in der Mitte der jeweiligen Seite 22, . . ., 28. Dieses Ausführungsbeispiel des erfindungsgemäßen Widerstandsbauelementes ist nicht nur als Ohm'scher Widerstand sondern gleichzeitig als Hall-Sonde betreibbar. Dabei werden in jeder Taktphase die mittleren, minimal langen bzw. näherungsweise punktförmigen Kontakte der beiden Seiten 22, . . ., 28, die parallel zum Stromfluß der jeweiligen Taktphase liegen, zum Abgreifen der Hall-Spannung bzw. der Hall-Sonden-Ausgangsspannung verwendet. Dazu wird der näherungsweise punktförmige Kontakt beispielsweise durch einen herkömmlichen MOS-Transistor mit kleiner Source/Drain- Wanne realisiert, da ein kleiner punktförmiger Kontakt keinen nennenswerten Kurzschluß in Stromflußrichtung erzeugt. According to a further preferred exemplary embodiment of the present invention, each lead region 32 . , ., 38 and each gate structure 52,. , ., 58 divided into three parts. Two parts each extend over almost half the side length, the third part has a minimal length and is located exactly or approximately in the middle of the respective side 22,. , ., 28 . This exemplary embodiment of the resistor component according to the invention can be operated not only as an ohmic resistor but also as a Hall probe. The middle, minimally long or approximately punctiform contacts of the two sides 22 ,. , ., 28 , which are parallel to the current flow of the respective clock phase, used to tap the Hall voltage or the Hall probe output voltage. For this purpose, the approximately punctiform contact is realized, for example, by a conventional MOS transistor with a small source / drain trough, since a small punctiform contact does not produce any significant short circuit in the direction of current flow.

Das erfindungsgemäße Widerstandsbauelement kann wie jeder Widerstand in einer Schaltung unterschiedlichste Aufgaben erfüllen. The resistance component according to the invention can be like everyone Resistance in a circuit of different tasks fulfill.

Insbesondere kann es zur Erzeugung eines hochgenauen Referenzstromes aus einer an das Widerstandsbauelement angelegten Referenzspannung verwendet werden. Dazu werden die Anschlüsse HI und LO wie die Anschlüsse eines herkömmlichen Widerstandsbauelementes beschaltet bzw. verdrahtet. Eine Steuerschaltung erzeugt mit einer vorbestimmten Frequenz die oben beschriebenen Taktphasen, während derer das Widerstandsbauelement abwechselnd in zwei orthogonalen Richtungen von Strom durchflossen wird, indem paarweise an jeweils zwei gegenüberliegende, leitfähige Schichten 52b, . . ., 58b der Gate-Strukturen 52, . . ., 58 Spannungen angelegt werden, die die darunterliegenden MOS-Kanäle 42, . . ., 48 an- und ausschalten. Dies bewirkt zunächst einen synchron zu den Taktzyklen zwischen zwei Werten hin und her springenden Widerstand des erfindungsgemäßen Widerstandsbauelementes. Durch eine einfache Mittelungsschaltung bzw. einen Tiefpass, beispielsweise ein RC-Glied, kann der Mittelwert der beiden Widerstandswerte gebildet werden. Da jede reale Schaltung an ihrem Eingang Eigenschaften eines Tiefpasses mit einer bestimmten Grenzfrequenz aufweist, muß keine dedizierte Mitteilungseinrichtung vorgesehen sein, wenn die Frequenz, mit der die Taktphasen geschaltet werden, über oder vorzugsweise weit über der Grenzfrequenz liegen. In particular, it can be used to generate a highly accurate reference current from a reference voltage applied to the resistance component. For this purpose, the connections HI and LO are wired or wired like the connections of a conventional resistance component. A control circuit generates the clock phases described above with a predetermined frequency, during which current flows through the resistor component alternately in two orthogonal directions, by connecting in pairs to two opposite conductive layers 52 b,. , ., 58 b of the gate structures 52,. , ., 58 voltages are applied which the underlying MOS channels 42,. , ., 48 on and off. This initially causes a resistance of the resistor component according to the invention which jumps back and forth synchronously with the clock cycles between two values. The average of the two resistance values can be formed by a simple averaging circuit or a low-pass filter, for example an RC element. Since every real circuit has properties of a low-pass filter with a certain cut-off frequency at its input, no dedicated notification device has to be provided if the frequency with which the clock phases are switched is above or preferably far above the cut-off frequency.

Umgekehrt kann das erfindungsgemäße Widerstandsbauelement auch zur Verstärkung des Piezo-Effekts verwendet werden, indem eine Differenz der Widerstände des Widerstandsbauelementes in den beiden Taktphasen gebildet wird. Dazu wird beispielsweise das Ausgangssignal des Widerstandsbauelementes (Spannung bei aufgeprägtem, konstantem Strom oder Strom bei aufgeprägter, konstanter Spannung) hochpaßgefiltert und anschließend gleichgerichtet. Das resultierende Signal bzw. allgemeiner die Differenz der beiden Widerstände des Widerstandsbauelementes in den beiden Taktphasen ist proportional zur mechanischen Spannung, der das Widerstandsbauelement ausgesetzt ist. Conversely, the resistance component according to the invention can also be used to amplify the piezo effect, by making a difference in the resistances of the Resistor component is formed in the two clock phases. This will for example the output signal of the resistance component (Voltage with impressed, constant current or current at impressed, constant voltage) high pass filtered and then rectified. The resulting signal or more generally the difference between the two resistances of the Resistor component in the two clock phases is proportional to the mechanical stress that the resistance component is exposed.

Zur Eliminierung oder Verstärkung von Piezo-Effekten ist der Widerstandsbereich 20 vorzugsweise quadratisch. Für andere Anwendungen kann er jedoch die Form eines beliebigen Rechtecks, eines Parallelogramms, eines allgemeinen Vierecks oder eines Vielecks aufweisen, wobei je nach Anwendung Seitenlängen und Winkel zwischen den Seiten nicht gleich sein müssen. Bezugszeichenliste 10 Substrat
12 Oberfläche
20 Widerstandsbereich
22, . . ., 28 Seite des Widerstandsbereiches 20
32, . . ., 38 Zuleitungsbereich
HI, LO Anschluß für Zuleitungsbereiche 32, . . ., 38
42, . . ., 48 Zwischenraum
52, . . ., 58 Gate-Struktur
52a, . . ., 58a Dielektrikumschicht
52b, . . ., 58b Metallisierung
GHI1, GLO1, GHI2, GLO2 Anschluß
S Anschluß für Substratkontaktbereiche 70, 72
70, 72 Substratkontaktbereich
80 Bereich
82, 84 Verbindungsbereich
90 Rahmen
92 Rückseite des Substrats 10
94 Innerer Rand des Rahmens 90
The resistance region 20 is preferably square to eliminate or amplify piezo effects. For other applications, however, it can have the shape of any rectangle, a parallelogram, a general square or a polygon, and depending on the application side lengths and angles between the sides do not have to be the same. LIST OF REFERENCE NUMERALS 10 substrate
12 surface
20 resistance range
22,. , ., 28 side of the resistance area 20
32,. , ., 38 supply area
HI, LO connection for supply areas 32 ,. , ., 38
42,. , ., 48 space
52,. , ., 58 gate structure
52 a,. , ., 58 a dielectric layer
52 b,. , ., 58 b metallization
GHI1, GLO1, GHI2, GLO2 connection
S Connection for substrate contact areas 70 , 72
70 , 72 substrate contact area
80 area
82 , 84 connection area
90 frames
92 back of substrate 10
94 Inner edge of the frame 90

Claims (14)

1. Widerstandsbauelement mit:
einem Substrat (10);
einem Widerstandsbereich (20) an dem Substrat (10), wobei der Widerstandsbereich (20) einen Widerstand und vier Seiten (22, . . ., 28) aufweist;
vier Zuleitungsbereichen (32, . . ., 38) an dem Substrat (10), wobei jeder Seite (22, . . ., 28) ein Zuleitungsbereich (32, . . ., 38) zugeordnet ist, wobei jeder Zuleitungsbereich (32, . . ., 38) einen Zuleitungswiderstand aufweist und von der Seite (22, . . ., 28) des Widerstandsbereiches (20), der er zugeordnet ist, beabstandet ist; und
vier Steuerstrukturen (52, . . ., 58), wobei jedem Zuleitungsbereich (32, . . ., 38) eine Steuerstruktur (52, . . ., 58) zugeordnet ist, und wobei jede Steuerstruktur (52, . . ., 58) ausgebildet ist, um einen Widerstand zwischen dem Zuleitungsbereich (32, . . ., 38), dem die Steuerstruktur (52, . . ., 58) zugeordnet ist, und der Seite (22, . . ., 28) des Widerstandsbereiches (20), der der Zuleitungsbereich (32, . . ., 38) zugeordnet ist, auf einen ersten Wert oder einen zweiten Wert, der von dem ersten Wert verschieden ist, einzustellen. 1. Resistor component with:
a substrate ( 10 );
a resistance region ( 20 ) on the substrate ( 10 ), the resistance region ( 20 ) having a resistor and four sides ( 22 ,..., 28 );
four lead areas ( 32 ,.., 38 ) on the substrate ( 10 ), each side ( 22 ,..., 28 ) being assigned a lead area ( 32 ,..., 38 ), each lead area ( 32,. ., 38 ) has a lead resistance and is spaced from the side ( 22 ,..., 28 ) of the resistance region ( 20 ) to which it is assigned; and
four control structures ( 52 ,..., 58 ), each control area ( 32 ,..., 38 ) being assigned a control structure ( 52 ,..., 58 ), and each control structure ( 52 ,..., 58 ) is designed to provide a resistance between the lead area ( 32 ,..., 38 ), to which the control structure ( 52 ,..., 58 ) is assigned, and the side ( 22 , ... , 28 ) of the resistance area ( 20 ), which is assigned to the supply area ( 32 ,..., 38 ), to a first value or a second value that is different from the first value. 2. Widerstandsbauelement nach Anspruch 1, bei dem zwischen jeder Seite (22, . . ., 28) des Widerstandsbereiches (20) und dem Zuleitungsbereich (32, . . ., 38), der der Seite (22, . . ., 28) zugeordnet ist, ein Zwischenraum (42, . . ., 48) angeordnet ist, der ein Halbleitermaterial aufweist, und
bei dem jede Steuerstruktur eine Gate-Struktur (52, . . ., 58) aus einer Dielektrikumschicht (52a, . . ., 58a) und einer leitfähigen Schicht (52b, . . . 58b) aufweist, wobei die Dielektrikumschicht (52a, . . ., 58a) an dem Zwischenraum (42,. . , 48) an der Seite (22, . . ., 28) der die Steuerstruktur zugeordnet ist, angeordnet ist, und die leitfähige Schicht (52b, . . ., 58b) von dem Halbleitermaterial des Zwischenraumes (42, . . ., 48) isoliert. 2. Resistor component according to claim 1, wherein between each side ( 22 , ... , 28 ) of the resistance region ( 20 ) and the lead region ( 32 ,..., 38 ), the side ( 22 , ... , 28 ) is assigned, an intermediate space ( 42 , ... , 48 ) is arranged, which has a semiconductor material, and
wherein each control structure of a (.. 52,., 58) (.. 52 a,., 58 a) gate structure of a dielectric layer and a conductive layer (52 b,... 58 b), said dielectric layer ( 52 a, ... , 58 a) is arranged on the intermediate space ( 42 , .. , 48 ) on the side ( 22 ,..., 28 ) to which the control structure is assigned, and the conductive layer ( 52 b , ... , 58 b) isolated from the semiconductor material of the intermediate space ( 42 , ... , 48 ). 3. Widerstandsbauelement nach Anspruch 2, bei dem die leitfähige Schicht (52b, . . ., 58b) sich von der Seite (22, . . ., 28, der die Steuerstruktur zugeordnet ist, bis zu dem Zuleitungsbereich (32, . . ., 38), der der Seite (22, . . ., 28) zugeordnet ist, erstreckt. 3. Resistor component according to claim 2, in which the conductive layer ( 52 b,..., 58 b) extends from the side ( 22 ,..., 28 to which the control structure is assigned) to the supply region ( 32 ,. ., 38 ), which is assigned to the side ( 22 , ... , 28 ). 4. Widerstandsbauelement nach Anspruch 2 oder 3, bei dem die leitfähige Schicht (52b, . . ., 58b) jeder Steuerstruktur sich mindestens entlang der Hälfte der Seite (22, . . ., 28) des Widerstandsbauelementes (20), der die Steuerstruktur zugeordnet ist, erstreckt. 4. Resistor component according to claim 2 or 3, wherein the conductive layer ( 52 b,..., 58 b) of each control structure is at least along half the side ( 22 , ... , 28 ) of the resistance component ( 20 ), the the control structure is assigned extends. 5. Widerstandsbauelement nach einem der Ansprüche 1 bis 4, bei dem der Widerstandsbereich (20) quadratisch ist. 5. Resistor component according to one of claims 1 to 4, in which the resistance region ( 20 ) is square. 6. Widerstandsbauelement nach einem der Ansprüche 1 bis 5, bei dem der Widerstandsbereich (20) ein Halbleitermaterial aufweist. 6. Resistor component according to one of claims 1 to 5, in which the resistance region ( 20 ) comprises a semiconductor material. 7. Widerstandsbauelement nach Anspruch 6, ferner mit einer weiteren Gate-Struktur aus einer Dielektrikumschicht und einer leitfähigen Schicht, wobei die Dielektrikumschicht an dem Widerstandsbereich (20) angeordnet ist und denselben von der leitfähigen Schicht elektrisch isoliert. 7. The resistance component according to claim 6, further comprising a further gate structure comprising a dielectric layer and a conductive layer, the dielectric layer being arranged on the resistance region ( 20 ) and electrically isolating the same from the conductive layer. 8. Widerstandsbauelement nach einem der Ansprüche 1 bis 6, bei dem der Widerstandsbereich (20) homogen ist. 8. Resistor component according to one of claims 1 to 6, in which the resistance region ( 20 ) is homogeneous. 9. Widerstandsbauelement nach einem der Ansprüche 1 bis 8, ferner mit Kontakteinrichtungen zum Abgreifen von Spannungen, die mit den Seiten (22, . . ., 28) des Widerstandsbereiches (20) verbunden sind, wobei für jede Seite (22, . . ., 28) eine entlang der Seite (22, . . ., 28) gemessene Breite der mit der Seite (22, . . ., 28) verbundenen Kontakteinrichtung kleiner ist als eine entlang der Seite (22, . . ., 28) gemessene Breite der der Seite (22, . . ., 28) zugeordneten Steuerstruktur. 9. Resistor component according to one of claims 1 to 8, further comprising contact devices for tapping voltages, which are connected to the sides ( 22 ,..., 28 ) of the resistance region ( 20 ), wherein for each side ( 22 , ... , 28) measured along the side (22,..., 28) measured width with the side (22,..., 28) contact means connected is less than a along the side (22,..., 28) Width of the control structure assigned to the page ( 22 ,..., 28 ). 10. Widerstandsbauelement nach Anspruch 9, bei dem die Kontakteinrichtungen ausgebildet sind, um eine ständige, elektrisch leitfähige Verbindung mit dem Widerstandsbereich (20) zu bilden. 10. Resistor component according to claim 9, in which the contact devices are designed to form a permanent, electrically conductive connection with the resistance region ( 20 ). 11. Widerstandsbauelement nach Anspruch 9, bei dem jede Kontakteinrichtung einen weiteren Zuleitungsbereich und eine weitere Steuerstruktur, wie sie in den Ansprüchen 1 bis 3 definiert sind, umfaßt. 11. The resistance device according to claim 9, wherein each Contact device a further lead area and a further tax structure as defined in claims 1 to 3 are defined. 12. Verfahren zum Herstellen eines Widerstandsbauelements, mit folgenden Schritten:
Bereitstellen eines Substrats (10) mit einem Substratwiderstand;
Erzeugen eines Widerstandsbereichs (20) mit vier Seiten (22, . . ., 28) an dem Substrat (10), der einen Widerstand aufweist;
Erzeugen von vier Zuleitungsbereichen (32, . . ., 38) an dem Substrat (10), wobei jeder Seite (22, . . ., 28) ein Zuleitungsbereich (32, . . ., 38) zugeordnet ist, wobei jeder Zuleitungsbereich (32, . . ., 38) einen Zuleitungswiderstand aufweist, und wobei jeder Zuleitungsbereich (32, . . ., 38) von der Seite (22, . . ., 28) des Widerstandsbereiches (20) der ihr zugeordnet ist, beabstandet ist; und
Erzeugen von vier Steuerstrukturen (52, . . ., 58), wobei jedem Zuleitungsbereich (32, . . ., 38) eine Steuerstruktur (52, . . ., 58) zugeordnet ist, und wobei jede Steuerstruktur (52, . . ., 58) ausgebildet ist, um einen Widerstand zwischen dem Zuleitungsbereich (32, . . ., 38, dem die Steuerstruktur (52, . . ., 58) zugeordnet ist, und der Seite (22, . . ., 28) des Widerstandsbereiches (20), der der Zuleitungsbereich (32, . . ., 38) zugeordnet ist, auf einen ersten Wert oder einen zweiten Wert, der von dem ersten Wert verschieden ist, einzustellen. 12. A method of manufacturing a resistance device, comprising the following steps:
Providing a substrate ( 10 ) with a substrate resistor;
Creating a resistance region ( 20 ) with four sides ( 22 , ... , 28 ) on the substrate ( 10 ), which has a resistance;
Generating four lead areas ( 32 ,..., 38 ) on the substrate ( 10 ), each side ( 22 ,..., 28 ) being assigned a lead area ( 32 ,..., 38 ), each lead area ( 32 ,.., 38 ) has a lead resistance, and wherein each lead region ( 32 ,..., 38 ) is spaced from the side ( 22 ,..., 28 ) of the resistance region ( 20 ) which is assigned to it; and
Generating four control structures ( 52 ,.., 58 ), each control area ( 32 ,..., 38 ) being assigned a control structure ( 52 ,..., 58 ), and each control structure ( 52 ,... , 58 ) is designed to provide a resistance between the supply area ( 32 ,..., 38 , to which the control structure ( 52 ,..., 58 ) is assigned, and the side ( 22 , ... , 28 ) of the resistance area ( 20 ), which is assigned to the feed area ( 32 ,..., 38 ), to a first value or a second value that is different from the first value. 13. Verfahren zum Betreiben eines Widerstandsbauelementes, mit folgenden Schritten:
Einstellen eines Widerstandes zwischen einer ersten Seite (22) eines Widerstandsbereichs und einem der ersten Seite (22) zugeordneten Zuleitungsbereich (32) und eines Widerstandes zwischen einer der ersten Seite (22) gegenüberliegenden zweiten Seite (26) des Widerstandsbereiches (20) und einem der zweiten Seite (26) zugeordneten Zuleitungsbereich (36) auf einen ersten Wert;
Einstellen eines Widerstandes zwischen einer dritten Seite (24) und einem der dritten Seite (24) zugeordneten Zuleitungsbereich (34) sowie des Widerstandes zwischen einer der dritten Seite (24) gegenüberliegenden vierten Seite (28) und dem der vierten Seite (28) zugeordneten Zuleitungsbereich (38) auf einen zweiten Wert, der größer ist als der erste Wert;
Anlegen eines vorbestimmen Stromes oder einer vorbestimmten Spannung an das Widerstandsbauelement über den ersten und den zweiten Zuleitungsbereich (34). 13. Method for operating a resistance component, with the following steps:
Setting a resistance between a first side ( 22 ) of a resistance area and a supply area ( 32 ) assigned to the first side ( 22 ) and a resistance between a second side ( 26 ) of the resistance area ( 20 ) opposite the first side ( 22 ) and one of the supply area ( 36 ) assigned to the second side ( 26 ) to a first value;
Setting a resistance between a third side ( 24 ) and a supply area ( 34 ) assigned to the third side ( 24 ) and the resistance between a fourth side ( 28 ) opposite the third side ( 24 ) and the supply area assigned to the fourth side ( 28 ) ( 38 ) to a second value that is greater than the first value;
Applying a predetermined current or a predetermined voltage to the resistance component via the first and the second lead region ( 34 ). 14. Verfahren nach Anspruch 13, ferner mit folgenden Schritten:
Einstellen des Widerstandes zwischen der ersten Seite (22) und dem der ersten Seite (22) zugeordneten Zuleitungsbereich (32) sowie des Widerstandes zwischen der zweiten Seite (26) und dem der zweiten Seite (26) zugeordneten Zuleitungsbereich (36) auf einen dritten Wert;
Einstellen des Widerstandes zwischen der dritten Seite (24) und dem der dritten Seite (24) zugeordneten Zuleitungsbereich (34) sowie des Widerstandes zwischen der vierten Seite (28) und dem der vierten Seite (28) zugeordneten Zuleitungsbereich (38) auf einen vierten Wert, der kleiner ist als der dritte Wert; und
Anlegen eines vorbestimmen Stromes oder einer vorbestimmten Spannung an das Widerstandsbauelement über den dritten Zuleitungsbereich (34) und den vierten Zuleitungsbereich (38). 14. The method according to claim 13, further comprising the following steps:
Setting the resistance between the first side ( 22 ) and the supply area ( 32 ) assigned to the first side ( 22 ) and the resistance between the second side ( 26 ) and the supply area ( 36 ) assigned to the second side ( 26 ) to a third value ;
Setting the resistance between the third side ( 24 ) and the supply area ( 34 ) assigned to the third side ( 24 ) and the resistance between the fourth side ( 28 ) and the supply area ( 38 ) assigned to the fourth side ( 28 ) to a fourth value that is less than the third value; and
Applying a predetermined current or a predetermined voltage to the resistance component via the third lead region ( 34 ) and the fourth lead region ( 38 ).