DE10207603A1

DE10207603A1 - Asynchronous control switch mechanism works in conjunction with a microprocessor to control winding and operation of a magnetic tape recording and playback device and is configured to provide improved stability

Info

Publication number: DE10207603A1
Application number: DE2002107603
Authority: DE
Inventors: Friedrich Heizmann
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: Deutsche Thomson Brandt GmbH
Priority date: 2002-02-22
Filing date: 2002-02-22
Publication date: 2003-09-04

Abstract

The rotation of a DC electric motor is measured using sensors. The phase difference between the signals due to the rotation motion is not changed in the same manner. The combination of the respective signal values of the sensor signals in respect to the rotational movement is encoded and, based on the encoding, a stable asynchronous control switch mechanism is delivered.

Description

Die Erfindung betrifft ein Schaltwerk, das durch Verknüpfen von Bewegungssignalen, die von Bewegungssensoren bereitgestellt werden, zustands- und ereignisgesteuert wird. Derartige Schaltwerke, auch asynchrone Zustandsmaschinen oder state-machines genannt, arbeiten ohne äußeres Taktsignal und werden z. B. in Verbindung mit einem Mikroprozessor zum Steuern des Wickel- und/oder Bandantriebes in einem Magnetbandgerät zur Signalaufzeichnung und/oder -wiedergabe verwendet. The invention relates to a rear derailleur Linking motion signals from motion sensors are provided, status and event controlled. Such switchgear, including asynchronous state machines or called state machines, work without outside Clock signal and z. B. in connection with a Microprocessor to control the winding and / or Tape drive in a magnetic tape device Signal recording and / or playback used.

Als Bewegungssignale dienen üblicherweise zwei um 90° gegeneinander versetzte Sensorsignale, die dem Schaltwerk als Eingangssignale zugeführt werden und ein Maß für die entsprechende Motordrehbewegung beim Wickel- und/oder Bandantrieb sind. Two 90 ° are usually used as motion signals mutually offset sensor signals that the switching mechanism are supplied as input signals and a measure of the corresponding motor rotation during winding and / or Are belt drive.

Der schaltungstechnische Aufbau solcher Steuerungen unter Verwendung eines asynchronen Schaltwerkes erfordert jedoch große Sorgfalt, weil darauf zu achten ist, dass mit den Sensorsignalen keine Störimpulse an die Schaltwerk- Signaleingänge gelangen können, da diese sonst zu einer Fehlinformation über die Motordrehbewegung und damit zu einer Beeinträchtigung der Motorsteuerung führen würden. The circuit design of such controls using an asynchronous derailleur great care, however, because care must be taken to ensure that the sensor signals no interference pulses to the switchgear Signal inputs can arrive, otherwise they would lead to a Misinformation about the motor rotation and thus too would affect the engine control.

Es ist daher Aufgabe der Erfindung, ein asynchrones Schaltwerk aufzuzeigen, das weniger störanfällig ist. It is therefore an object of the invention to provide an asynchronous Show switchgear that is less prone to failure.

Diese Aufgabe wird durch ein in Anspruch 1 angegebenes asynchrones Schaltwerk gelöst. This object is achieved by a specified in claim 1 Asynchronous derailleur solved.

Der Erfindung liegt die Idee zugrunde, unter Ausnutzung der Tatsache, dass die z. B. die Drehbewegung eines Gleichstrommotors erfassenden Sensorsignale aufgrund ihres Phasenunterschiedes infolge der Drehbewegung nicht zugleich geändert werden können, die Kombination des jeweiligen Signalwertes der Sensorsignale in Bezug auf die Drehbewegung derart zu kodieren, dass anhand dieser Kodierung ein durch stabile Zustände gekennzeichnetes asynchrones Schaltwerk entwickelt werden kann, das einer nachgeschalteten Steuerschaltung - z. B. mit einem sogenannten Motor- Controller - eindeutige Informationen über die Drehrichtung und Drehlage des Motors liefert. The invention is based on the idea of using the fact that the z. B. the rotational movement of a DC motor sensing sensor signals due to their Phase difference due to the rotary movement not at the same time can be changed, the combination of each Signal values of the sensor signals in relation to the rotary movement to encode in such a way that on the basis of this coding a through stable states marked asynchronous switchgear can be developed, the one downstream Control circuit - e.g. B. with a so-called motor Controller - unique information about the direction of rotation and position of the motor.

Die erfindungsgemäße Kodierung hat darüber hinaus den Vorteil, dass sie in eine sequentiell arbeitende Steuerlogik umgesetzt werden kann, die - als asynchrones Schaltwerk - mittels kostengünstiger NAND-Gatter realisierbar ist. The coding according to the invention also has the Advantage that they are in a sequential control logic can be implemented, which - as an asynchronous switching mechanism - can be realized using inexpensive NAND gates.

Weiterbildungen und weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung. Further training and other advantages result from the description below.

Die Erfindung wird anhand der Zeichnung eines Ausführungsbeispiels näher erläutert. Diese zeigt in: The invention is based on the drawing of a Embodiment explained in more detail. This shows in:

Fig. 1 Ein- und Ausgangssignalverläufe bei einem erfindungsgemäßen in Fig. 3 dargestellten asynchronen Schaltwerk, Fig. 1 input and output waveforms in an inventive in Fig. Asynchronous switching mechanism shown in Figure 3,

Fig. 2 eine erfindungsgemäße Schaltwerkzustandskodierung, die dem in Fig. 3 dargestellten Schaltwerk zugrunde liegt, Fig. 2 is a rear derailleur according to the invention coding state, which is the switching mechanism shown in Fig. 3 based on

Fig. 3 ein Blockschaltbild des Schaltwerkes und Fig. 3 is a block diagram of the switching mechanism and

Fig. 4 eine Matrix, die der in Fig. 2 dargestellten Zustandskodierung entspricht. FIG. 4 shows a matrix which corresponds to the state coding shown in FIG. 2.

Fig. 1 zeigt anhand von Diagrammen a) bis f) unterschiedliche, zwischen den logischen Signalwerten 1 und 0 alternierende Impulsfolgen A, B, UPDN und CLOCK, im folgenden Signale A, B, UPDN bzw. CLOCK genannt, bei einem erfindungsgemäßen in Fig. 3 dargestellten asynchronen Schaltwerk, das im Prinzip eine Moore-Maschine bildet und vorzugsweise acht logische Zustände S aufweist. Fig. 1 on the basis shows diagrams a) to f) different between the logical signal values 1 and 0 alternating pulse trains A, B, UPDN and CLOCK, the following signals A, B, UPDN or CLOCK called, in an inventive in Fig. 3 asynchronous switching mechanism shown, which in principle forms a Moore machine and preferably has eight logic states S.

Die beiden oberen Signale A und B im jeweiligen Diagramm a) bis f) stellen zwei um 90° gegeneinander versetzte Sensorsignale eines rotierenden Gleichstrommotors dar, die als digitale Eingangssignale A, B - z. B. nach Passieren einer signalformenden Schaltung - Signaleingängen des erfindungsgemäßen Schaltwerkes zugeführt werden, um die Signale UPDN und CLOCK zu erzeugen, die dann in an sich bekannter Weise einer im Signalbearbeitungsweg nachgeordneten Steuerschaltung - z. B. mit einem bereits erwähnten Motor-Controller - eindeutige Informationen über Drehrichtung und Drehlage des Motors liefern. The two upper signals A and B in each Diagrams a) to f) put two against each other by 90 ° offset sensor signals of a rotating DC motor represents the digital input signals A, B - z. B. after Passing a signal shaping circuit - signal inputs of the switching mechanism according to the invention are supplied to the Generate UPDN and CLOCK signals which are then in themselves known way one in the signal processing path downstream control circuit - z. B. with one already mentioned motor controller - clear information about Deliver the direction of rotation and position of the motor.

Die Diagramme a) bis d) zeigen dabei alle im Betrieb vorkommenden Fälle, d. h. alle Möglichkeiten für die Abfolge der Eingangssignale A, B - im folgenden auch erstes (A) und zweites (B) Eingangssignal genannt -, wobei der jeweilige logische Wert des Signals UPDN ein Indikator für die aktuelle Motordrehrichtung ist. An dieser Stelle sei darauf hingewiesen, dass es sich dabei nicht unbedingt um eine Drehrichtung handeln muss; infolge einer anderen Anwendung des erfindungsgemäßen Schaltwerkes - z. B. in Verbindung mit der beweglichen schlittenartigen Einrichtung einer Werkzeugmaschine - kann es ebenso der Richtungsindikator für transversale Bewegungen sein. Das Signal CLOCK ist ein Maß für den Motordrehwinkel bzw. den Weg der schlittenartigen Einrichtung. Der Einfachheit halber wird jedoch in der weiteren Beschreibung eine Drehbewegung zugrunde gelegt. Diagrams a) to d) show all of them in operation occurring cases, d. H. all options for the sequence of the input signals A, B - in the following also first (A) and second (B) input signal called -, where the respective logical value of the signal UPDN an indicator of the current motor direction of rotation is. At this point be on it pointed out that this is not necessarily a Direction of rotation must act; due to another application of the rear derailleur according to the invention - z. B. in connection with the movable sled-like device one Machine tool - it can also be the direction indicator for be transverse movements. The CLOCK signal is a measure for the motor rotation angle or the path of the sled-like Facility. However, for the sake of simplicity, the further description based on a rotary movement.

Das Signal CLOCK kennzeichnet zugleich den jeweiligen Zustand S. den das Schaltwerk im jeweiligen Streckenabschnitt bzw. zum jeweiligen Zeitpunkt einnimmt, wobei - z. B. wie bei einem Bandantriebsantriebsmotor für einen Videorecorder - jeweils vier aufeinanderfolgende Schaltwerkzustände S einem Drehwinkel von 1° entsprechen können und damit die Auflösung des Schaltwerkes bestimmen. Die in diesem Zusammenhang im jeweiligen Diagramm a) bis d) unterhalb des CLOCK-Signals stehendenden spaltenweisen Nummern 1 bis 8 weisen darauf hin, dass - aufgrund des 90° - Phasenunterschiedes der beiden Eingangssignale A, B zueinander - erfindungsgemäß acht unterschiedliche logische Schaltwerkzustände S vorgesehen sind. Dabei sind mit den Nummern 1 bis 4 die vier Zustände S bezeichnet, die infolge einer ersten Motordrehrichtung - z. B. im Uhrzeigersinn - auftreten können, die dadurch gekennzeichnet ist, dass das Eingangssignal A gegenüber dem Eingangssignal B um 90° voreilt. Mit den Nummern 5 bis 8 sind folglich die vier anderen Schaltwerkzustände S bezeichnet, die infolge der zweiten, d. h. umgekehrten Motordrehrichtung auftreten können, wobei die zweite Motordrehrichtung dadurch gekennzeichnet ist, dass das Eingangssignal A gegenüber dem Eingangssignal B nun um 90° nacheilt. Ein Wechsel dieser Phasenbeziehungen zwischen den beiden Eingangssignalen A, B beruht jeweils auf einer Motordrehrichtungsänderung, d. h. jede Motordrehrichtungsänderung hat einen entsprechenden Signalwertwechsel von logisch 0 nach logisch 1 bzw. umgekehrt des Signals UPDN zur Folge, wobei erfindungsgemäß das Signal CLOCK in dem Fall, in dem das Signal UPDN den Wert 1 aufweist, mit einem 90°-Phasenversatz dem Signalverlauf des zweiten Eingangssignals B folgt und in dem Fall, in dem das Signal UPDN den Wert 0 aufweist, mit einem 90°-Phasenversatz dem Signalverlauf des ersten Eingangssignals A folgt. The signal CLOCK also identifies the respective one State S. the derailleur in each Section of the route or at the respective time, where - e.g. B. for a belt drive drive motor for a VCR - four in a row Derailleur states S correspond to an angle of rotation of 1 ° can determine the resolution of the rear derailleur. The respective diagrams a) to d) columns below the CLOCK signal Numbers 1 to 8 indicate that - due to the 90 ° - Phase difference of the two input signals A, B to each other - according to the invention, eight different logical ones Switchgear states S are provided. Are with the Numbers 1 to 4 denote the four states S that result a first direction of motor rotation - e.g. B. clockwise - can occur, which is characterized in that the Input signal A compared to input signal B by 90 ° leads. Numbers 5 to 8 are therefore the four other switching states S referred to as a result of second, d. H. reverse motor direction of rotation occur can, the second direction of motor rotation thereby is characterized in that the input signal A compared to the Input signal B now lags by 90 °. A change of this Phase relationships between the two input signals A, B is based in each case on a change in the direction of motor rotation, i.e. H. every change in the direction of motor rotation has a corresponding one Signal value change from logic 0 to logic 1 or vice versa of the signal UPDN, whereby according to the invention the signal CLOCK in the case where the signal UPDN the Has a value of 1, with a 90 ° phase shift Waveform of the second input signal B follows and in the Case in which the signal UPDN has the value 0, with a 90 ° phase shift the signal curve of the first Input signal A follows.

Die nachfolgende Tabelle zeigt die Zuordnung zwischen den möglichen Signalwertkombinationen der Eingangssignale A, B und den Schaltwerkzuständen 1 bis 4 bzw. 5 bis 8:
Eingangssignale B, A Schaltwerkzustände S 0, 0 1; 8 0, 1 2; 7 1, 1 3; 6 1, 0 4; 5 The following table shows the assignment between the possible signal value combinations of the input signals A, B and the switching states 1 to 4 or 5 to 8:
Input signals B, A Switch states S 0, 0 1; 8th 0.1 2; 7 1, 1 3; 6 1, 0 4; 5

Das Signal CLOCK hat dabei - wie die Diagramme a) bis d) zeigen - in den Schaltwerkzuständen 1, 2, 5 und 8 den Signalwert 0 und in den Schaltwerkzuständen 3, 4, 6 und 7 den Signalwert 1. Wie die Diagramme a) bis d) weiter zeigen, hat das Signal UPDN dabei in den Schaltwerkzuständen 1 bis 4 Signalwert 0 und in den Schaltwerkzuständen 5 bis 8 den Signalwert 1. The signal CLOCK has - like the diagrams a) to d) show - in the switching states 1, 2, 5 and 8 den Signal value 0 and in switching states 3, 4, 6 and 7 the signal value 1. As diagrams a) to d) further show, has the signal UPDN in switching states 1 to 4 Signal value 0 and in switching states 5 to 8 den Signal value 1.

Mit den Diagrammen e) bis f) sind schematisch einige Fälle dargestellt, bei denen eines der Eingangssignale A, B bei seinem Übergang vom logischen Wert 1 zum logischen Wert 0 bzw. umgekehrt oszilliert. Dies kann z. B. dann geschehen, wenn die Motorbewegung genau an einer Stelle zur Ruhe kommt, an der eines der Eingangsignale A, B seine Schaltschwelle erreicht, obwohl eine Hysterese für das Schalten der Eingangssignale A, B vorgesehen sein kann. Diese kann möglicherweise aber zu klein sein bzw. durch Überlagerung von Störungen überfahren werden. Wie Verlauf der Signale UPDN und CLOCK in den Diagrammen e) bis f) jedoch zeigt, werden solche störende Eingangssignalwertwechsel C, die im folgenden Oszillationen C genannt werden und der Einfachheit halber als regelmäßige Schwingungen dargestellt sind, bei dem in Fig. 3 dargestellten asynchronen Schaltwerk wirkungsvoll ausgeblendet. Diagrams e) to f) schematically show some cases in which one of the input signals A, B oscillates during its transition from logic value 1 to logic value 0 or vice versa. This can e.g. B. happen when the motor movement comes to rest exactly at a point at which one of the input signals A, B reaches its switching threshold, although a hysteresis for switching the input signals A, B can be provided. However, this may be too small or may be overridden by interference. However, as the course of the signals UPDN and CLOCK in the diagrams e) to f) shows, such disturbing input signal value changes C, which are called oscillations C in the following and are shown for the sake of simplicity as regular oscillations, are in the asynchronous switching mechanism shown in FIG. 3 effectively hidden.

Diesem Schaltwerk liegen eine nachfolgend beschriebene Zustandskodierung S für alle möglichen Kombinationen der Eingangssignalwerte A, B und eine mit der Zustandskodierung S in Übereinstimmung stehende Matrix zugrunde, die in Fig. 4 dargestellt ist und mit der Funktion und Verhalten des Schaltwerkes erläutert werden. This switching mechanism is based on a status coding S described below for all possible combinations of the input signal values A, B and a matrix which corresponds to the status coding S and is shown in FIG. 4 and is explained with the function and behavior of the switching mechanism.

Fig. 2 zeigt eine derartige, als "State Coding" bezeichnete Zustandskodierung anhand eines tabellenartigen Diagramms. Aufgrund der acht vorgesehenen logischen Schaltwerkzustände S werden für die Zustandskodierung erfindungsgemäß acht dreistellige binäre Datenworte Q₃Q₂Q₁ verwendet. Dabei entspricht das als Q₁ bezeichnete niederwertige Bit einem ersten Schaltwerk-Signalausgang q₁, der ein digitales im folgendem TEST genanntes digitales Ausgangssignal führt. Das als Q₂ bezeichnete mittlere Bit entspricht dabei einem zweiten Schaltwerk-Signalausgang q₂, an dem das Signal CLOCK als Ausgangssignal steht, und das als Q₃ bezeichnete höchstwertige Bit entspricht einem dritten Schaltwerk-Signalausgang q₃, an dem das Signal UPDN als Ausgangssignal steht.. Fig. 2 shows such, referred to as "State Coding" state coding with reference to a table-like graph. Based on the eight logic switch states S provided, eight three-digit binary data words Q ₃ Q ₂ Q ₁ are used for the state coding according to the invention. The low-order bit designated as Q ₁ corresponds to a first switching signal output q ₁ , which carries a digital output signal called TEST in the following. The middle bit referred to as Q ₂ corresponds to a second switching signal output q ₂ at which the CLOCK signal is the output signal, and the most significant bit designated Q ₃ corresponds to a third switching signal output q ₃ at which the UPDN signal is the output signal stands..

Gemäß der Erfindung beruhen Zustandskodierung und Matrix auf dem Bestreben, zwischen zwei stabilen Schaltwerkzuständen S jeweils nur ein Bit zu ändern und den jeweiligen Übergang von einem Schaltwerkzustand S in einen anderen entsprechend der Zustandskodierung durchzuführen, so dass z. B. dem stabilen Schaltwerkzustand Nummer 1 mit dem Zustandskode 001 der entsprechende stabile Schaltwerkzustand Nummer 5 folgen kann, für den erfindungsgemäß der Zustandskode 101 vorgesehen ist. According to the invention, state coding and Matrix striving to be stable between two Switching states S to change only one bit and the respective transition from a switching state S to others according to the state coding, so that e.g. B. the stable rear derailleur state number 1 with the Status code 001 is the corresponding stable switching status Number 5 can follow, for which, according to the invention Status code 101 is provided.

Fig. 3 zeigt das erfindungsgemäße Schaltwerk. Es umfasst im wesentlichen drei Gruppen 10, 20, 30 logischer Schaltungen, die vorzugsweise mit NAND-Gattern realisiert sind. Dabei bilden der Signalausgang der ersten Gruppe 10 den ersten Schaltwerk-Signalausgang q₁, der Signalausgang der zweiten Gruppe 20 den zweiten Schaltwerk-Signalausgang q₂ und der Signalausgang der dritten Gruppe 10 den dritten Schaltwerk-Signalausgang q₃ des Schaltwerks. Fig. 3 shows the rear derailleur according to the invention. It essentially comprises three groups 10 , 20 , 30 of logic circuits, which are preferably implemented with NAND gates. The signal output of the first group 10 form the first switching signal output q ₁ , the signal output of the second group 20 the second switching signal output q ₂ and the signal output of the third group 10 the third switching signal output q _{3 of} the switching mechanism.

Alle drei Gruppen 10, 20, 30, denen in erfindungsgemäß vorgegebener Weise die beiden Eingangsignale A, B auf direkten Wege und/oder über Inverter J1, J2 zugeführt werden, weisen eine oder mehrere erfindungsgemäß vorgegebene Signalrückführungen des eigenen Ausgangssignal TEST, CLOCK bzw. UPDN auf entsprechende Signaleingänge auf. Alle drei Gruppen 10, 20, 30 sind ferner logisch miteinander verknüpft durch eine oder mehrere erfindungsgemäß vorgegebene weitere Signalrückführungen der Ausgangssignale TEST, CLOCK, UPDN auf entsprechende Signaleingänge der Gruppen 10, 20, 30 auf direkten Wege und/oder über die Ausgangssignale TEST, CLOCK, UPDN invertierende Inverter J3, J4, J5. Die entsprechenden Signaleinspeisungen der Eingangsignale A, B und der durch die Invertierung negierten Eingangsignale A, B sowie der Ausgangssignale TEST, CLOCK, UPDN und der durch die Invertierung negierten Ausgangssignale TEST, CLOCK, UPDN werden nachfolgend in überschaulicher Weise anhand von Tabellen I-III dargestellt. All three groups 10 , 20 , 30 , to which the two input signals A, B are fed in a direct manner and / or via inverters J1, J2 in the manner specified according to the invention, have one or more signal feedbacks of their own output signal TEST, CLOCK or UPDN specified according to the invention corresponding signal inputs. All three groups 10 , 20 , 30 are also logically linked to one another by one or more further signal feedbacks of the output signals TEST, CLOCK, UPDN to corresponding signal inputs of groups 10 , 20 , 30 according to the invention and directly or via the output signals TEST, CLOCK , UPDN inverting inverters J3, J4, J5. The corresponding signal feeds of the input signals A, B and the input signals negated by the inversion A . B and the output signals TEST, CLOCK, UPDN and the output signals negated by the inversion TEST . CLOCK . UPDN are presented in a clear manner below using Tables I-III.

Die erste Gruppe 10 weist vier zueinander parallele NAND-Gatter 11-14 in Serie mit einem fünften NAND-Gatter 15 auf, indem deren jeweiliger Signalausgang mit einem von vier entsprechend vorgesehenen Signaleingängen des fünften NAND- Gatters 15 verbunden ist, wobei dessen Signalausgang den ersten Schaltwerk-Signalausgang q₁ bildet. Ein NAND-Gatter 14 der vier zueinander parallelen NAND-Gatter 11-14 hat vier Signaleingänge, während die drei anderen 11-13 jeweils nur zwei Signaleingänge haben. Die Tabelle I zeigt die Zuordnung der erfindungsgemäßen Signaleinspeisungen bei der ersten Gruppe 10 bzw., welche der Eingangssignale A, A, B, B und der Ausgangssignale TEST, TEST, CLOCK, CLOCK, UPDN, UPDN in entsprechende Signaleingänge welcher NAND-Gatter 11-14 eingespeist werden: Tabelle I

The first group 10 has four mutually parallel NAND gates 11-14 in series with a fifth NAND gate 15 , in that their respective signal output is connected to one of four correspondingly provided signal inputs of the fifth NAND gate 15 , the signal output of which is the first Switch mechanism signal output q ₁ forms. A NAND gate 14 of the four mutually parallel NAND gates 11-14 has four signal inputs, while the other three 11-13 each have only two signal inputs. Table I shows the assignment of the signal feeds according to the invention in the first group 10 or which of the input signals A, A B B and the output signals TEST, TEST CLOCK CLOCK , UPDN, UPDN into corresponding signal inputs of which NAND gates 11-14 are fed: Table I

Die zweite Gruppe 20 weist sechs zueinander parallele NAND-Gatter 21-26 in Serie mit einem siebten NAND-Gatter 27 auf, indem deren jeweiliger Signalausgang mit einem von sechs entsprechend vorgesehenen Signaleingängen des siebten NAND-Gatters 27 verbunden ist, wobei dessen Signalausgang den zweiten Schaltwerk-Signalausgang q₂ bildet. Jeweils zwei NAND-Gatter 21-22, 23-24 bzw. 25-26 der sechs zueinander parallelen NAND-Gatter 21-26 weisen zwei, drei bzw. vier Signaleingänge auf. Die Tabelle II zeigt die Zuordnung der erfindungsgemäßen Signaleinspeisung bei der zweiten Gruppe 20 bzw., welche der Eingangssignale A, A, B, B und der Ausgangssignale TEST, TEST, CLOCK, CLOCK, UPDN, UPDN in entsprechende Signaleingänge welcher NAND-Gatter 21-26 eingespeist werden: Tabelle II

The second group 20 has six mutually parallel NAND gates 21-26 in series with a seventh NAND gate 27 , in that their respective signal output is connected to one of six correspondingly provided signal inputs of the seventh NAND gate 27 , the signal output of which is the second Switch mechanism signal output q ₂ forms. Two NAND gates 21-22 , 23-24 and 25-26 of the six mutually parallel NAND gates 21-26 each have two, three and four signal inputs. Table II shows the assignment of the signal feed according to the invention in the second group 20 or which of the input signals A, A B B and the output signals TEST, TEST CLOCK CLOCK , UPDN, UPDN into corresponding signal inputs of which NAND gates 21-26 are fed: Table II

Die dritte Gruppe 30 weist acht zueinander parallele NAND-Gatter 31-38 in Serie mit einem neunten NAND-Gatter 39 auf, indem deren jeweiliger Signalausgang mit einem von acht entsprechend vorgesehenen Signaleingängen des neunten NAND- Gatters 39 verbunden ist, wobei dessen Signalausgang den dritten Schaltwerk-Signalausgang q₃ bildet. Ein NAND-Gatter 38 der acht zueinander parallelen NAND-Gatter 31-38 weist vier Signaleingänge auf, während die sieben anderen 31-37 jeweils drei Signaleingänge aufweisen. Die Tabelle III zeigt die Zuordnung der erfindungsgemäßen Signaleinspeisungen bei der dritten Gruppe 30 bzw., welche der Eingangssignale A, A, B, B und der Ausgangssignale TEST, TEST, CLOCK, CLOCK, UPDN, UPDN in entsprechende Signaleingänge welcher NAND- Gatter 31-38 eingespeist werden: Tabelle III

The third group 30 has eight mutually parallel NAND gates 31-38 in series with a ninth NAND gate 39 , in that their respective signal output is connected to one of eight correspondingly provided signal inputs of the ninth NAND gate 39 , the signal output of which is the third Switch mechanism signal output q ₃ forms. A NAND gate 38 of the eight mutually parallel NAND gates 31-38 has four signal inputs, while the seven other 31-37 each have three signal inputs. Table III shows the assignment of the signal feeds according to the invention in the third group 30 or which of the input signals A, A B B and the output signals TEST, TEST CLOCK CLOCK , UPDN, UPDN corresponding signal inputs of which NAND gates 31-38 are fed: Table III

Den drei Gruppen 10, 20, 30 entsprechen folgende drei Logik- Gleichungen, die derart dargestellt sind, dass erkennbar ist, dass dem jeweiligen zeilenweisen Term in einer Gleichung ein entsprechendes der zueinander parallelen NAND- Gatter 11-14, 21-26 bzw. 31-37 zugeordnet ist:

The following three logic equations correspond to the three groups 10 , 20 , 30 and are represented in such a way that it can be seen that the respective line-wise term in an equation is a corresponding one of the mutually parallel NAND gates 11-14 , 21-26 and 31 -37 is assigned:

Diese drei Gleichungen, die anhand Boolescher Algebra und Karnaugh-Diagramme in an sich bekannter Weise erstellt werden können, bilden eine Minimalform für die technische Realisierung der Zustandkodierung mittels logischer Gatter mit dem Vorteil, die Ausgangssignale CLOCK und UPDN, die zugleich Zustandsvariable des Schaltwerks sind, für die weitere nicht dargestellte Signalbearbeitung - gemäß der Definition für eine Moore-Maschine - direkt verwenden zu können, wobei das Ausgangssignal TEST - wegen der verwendeten Anzahl von vorzugsweise acht zu kodierenden Schaltwerkzuständen S - lediglich als Hilfsgröße dient. Dadurch, dass das Schaltwerk eine Moore-Maschine bildet, werden zusätzliche Gatterschaltungen eingespart, die bei bekannten nicht dargestellten asynchronen Schaltwerken an den Signalausgängen zur Dekodierung gespeicherter Schaltwerkzustände benötigt werden. These three equations based on Boolean algebra and Karnaugh diagrams are prepared in a manner known per se can form a minimal form for the technical Realization of the state coding by means of logic gates with the advantage that the output signals CLOCK and UPDN are also state variables of the rear derailleur for which further signal processing, not shown - according to Definition for a Moore machine - use it directly can, the output signal TEST - because of number of preferably eight to be used Switching status S - only serves as an auxiliary variable. Because the rear derailleur forms a Moore machine, additional gate circuits are saved, which at known asynchronous switchgear, not shown the signal outputs for decoding stored Switching statuses are required.

Der Zustandskodierung entsprechend ändert sich beim Übergang von einem stabilen Zustand S in einen anderen stabilen Zustand S jeweils nur ein Zustandsbit, womit die Voraussetzung erfüllt wird, dass an den Signalausgängen keine sogenannten Ripple und Spikes, auch Hazards genannt, auftreten können. The state coding changes accordingly Transition from one stable state S to another stable state S only one status bit, which means the Prerequisite is met that at the signal outputs no so-called ripples and spikes, also called hazards, may occur.

Ergänzend seien hier noch zwei weitere erfüllte Voraussetzungen genannt, die für das Funktionieren des Schaltwerkes wesentlich sind:

- Zu einzelnen Zeitpunkten tritt jeweils nur bei einem der Eingangssignale A, B ein Signalwertwechsel auf, was z. B. beim eingangs erwähnten Bandantriebsmotor schon allein durch die versetzte Anordnung seiner die Motordrehbewegung erfassenden Sensoren erfüllt wird.
- Die Signalbearbeitungsgeschwindigkeit ist derart groß, dass es keinen Konflikt zwischen dem Einschwingverhalten des Schaltwerkes und dem jeweiligen Signalwertwechsel der Eingangssignale A, B geben kann, was angesichts der relativ großen Periodendauer der Eingangssignale A, B mit im einstelligen Nanosekundenbereich liegenden Gatterlaufzeiten heutiger Gatterschaltungen leicht zu erfüllen ist.

In addition, there are two other requirements that are essential for the functioning of the rear derailleur:

- At individual times only one of the input signals A, B occurs a signal value change, which z. B. in the belt drive motor mentioned at the outset is met solely by the offset arrangement of its sensors detecting the motor rotation.
- The signal processing speed is so great that there can be no conflict between the transient response of the rear derailleur and the respective signal value change of the input signals A, B, which is easy to meet in view of the relatively long period of the input signals A, B with gate running times in the single-digit nanosecond range of today's gate circuits is.

Wie mit den Diagrammen a) bis d) in Fig. 1 dargestellt, erfüllt das Schaltwerk darüber hinaus das für sein Funktionieren wesentliche Kriterium, dass beide Ausgangssignale CLOCK und UPDN nicht gleichzeitig ihren Signalwert wechseln dürfen. As shown in diagrams a) to d) in FIG. 1, the switching mechanism also fulfills the essential criterion for its functioning that both output signals CLOCK and UPDN must not change their signal value at the same time.

Wie die Diagramme e) und f) in Fig. 1 zeigen, werden bei den Eingangssignalen A, B auftretende Oszillationen C wirkungsvoll ausgeblendet. Durch die Anordnung der die Motordrehbewegung erfassenden Sensoren bedingt können die Oszillationen C jedoch nicht gleichzeitig bei beiden Eingangssignalen A, B auftreten. Die Oszillationen C können aber, wie die Diagramme e) und f) in Fig. 1 ferner zeigen, eine kurzfristige Signalwertänderung D des Ausgangssignals UPDN zur Folge haben, die erfindungsgemäß sich jedoch nicht auf das insbesondere zur Motorregelung als Regelgröße verwendete Ausgangssignals CLOCK auswirken kann und mit dem nächstfolgenden Signalwertwechsel des jeweils anderen Eingangssignals A, B beendet wird. As the diagrams e) and f) in FIG. 1 show, oscillations C occurring in the input signals A, B are effectively masked out. Due to the arrangement of the sensors that detect the motor rotational movement, however, the oscillations C cannot occur simultaneously with both input signals A, B. However, as the diagrams e) and f) in FIG. 1 also show, the oscillations C can result in a short-term signal value change D of the output signal UPDN, which, however, according to the invention cannot affect the output signal CLOCK, which is used in particular for motor control as a control variable, and is ended with the next subsequent signal value change of the respective other input signal A, B.

Dadurch, dass eine derartige Signalwertänderung D des Ausgangssignals UPDN erst mit dem nächsten Signalwertwechsel des jeweils anderen Eingangssignals A, B beendet werden kann, können während dieser Zeitspanne T₂ auftretende Signalwertwechsel des entsprechenden Eingangssignals in vorteilhafter Weise keine Signalwertwechsel an dem zweiten Q₂ und an dem dritten Q₃ Schaltwerk-Signalausgang zur Folge haben. Und dadurch, dass der erste in der Zeitspanne T₂ auftretende Signalwertwechsel des entsprechenden Eingangssignals A, B mit einer Verzögerung T₁ auftritt, wird auch im Störfall der Eingangssignale A, B das Kriterium erfüllt, dass beide Ausgangssignale CLOCK und UPDN nicht gleichzeitig ihren Signalwert ändern dürfen. Because such a signal value change D of the output signal UPDN can only be ended with the next signal value change of the respective other input signal A, B, signal value changes of the corresponding input signal occurring during this time period T ₂ can advantageously no signal value changes on the second Q ₂ and on the third Q ₃ rear derailleur signal output result. And because the first signal value change of the corresponding input signal A, B occurring in the time period T ₂ occurs with a delay T ₁ , the criterion is met even in the event of a fault in the input signals A, B that both output signals CLOCK and UPDN do not change their signal value at the same time allowed to.

Fig. 4 zeigt die erwähnte Matrix, die als "State Transition Table" bezeichnet ist und in der die Signalwertkombinationen der Eingangssignale, die Schaltwerkzustände S und die möglichen Wege für Zustandsübergänge derart dargestellt sind, dass das weitere Verhalten und die Funktion des Schaltwerkes leicht überschaubar sind. FIG. 4 shows the matrix mentioned, which is referred to as the "state transition table" and in which the signal value combinations of the input signals, the switching state S and the possible paths for state transitions are shown in such a way that the further behavior and function of the switching mechanism are easily manageable ,

Die Matrix, in der am linken vertikalen Rand die Zustandsnummern 1 bis 8 der Schaltwerkzustände S und oben am horizontalen Rand die Kombinationen der Signalwerte 00, 01, 10 und 11 der Eingangssignale A, B dargestellt sind, zeigt die möglichen Wege für die Zustandsübergänge auf, wobei stabile Schaltwerkzustände S. die nach einem Übergang erreicht werden, durch Kreise gekennzeichnet sind. Wie dabei mit einer Pfeilspitze versehene Verbindungslinien zeigen, ist die Matrix in Bezug auf die Zustandsübergänge immer so zu handhaben, dass man sich in der Matrix zuerst in der horizontalen und dann in der vertikalen Richtung bewegt. Ein Beispiel soll das verdeutlichen: In der ersten Zeile der Matrix ist der Zustand 2 stabil, wenn das Eingangssignal B den Signalwert 0 aufweist während das Signal A den Signalwert 1 führt. Vom Zustand Nummer 2 aus kann der Zustand Nummer 3 erreicht werden, indem der Signalwert des Signals B von 0 auf 1 wechselt. Man bewegt sich also - wie mit der Verbindungslinie 6 dargestellt ist - zuerst in der ersten Zeile der Matrix nach rechts bis in die letzte Spalte und von dort dann senkrecht nach unten, wo der stabile Zustand Nummer 3 erreicht wird. Damit wird deutlich, dass die Abfolge der jeweiligen mit einer Pfeilspitze versehenen Verbindungslinien mit der entsprechenden Abfolge von Schaltwerkzuständen S in den Diagrammen a) bis d) von Fig. 1 übereinstimmt. The matrix, in which the state numbers 1 to 8 of the switching states S and the combinations of the signal values 00, 01, 10 and 11 of the input signals A, B are shown on the left vertical edge, shows the possible paths for the state transitions, stable switchgear states S. which are reached after a transition are identified by circles. As shown by the connecting lines with an arrowhead, the matrix should always be handled with respect to the state transitions in such a way that the matrix moves first in the horizontal and then in the vertical direction. An example should clarify this: In the first line of the matrix, state 2 is stable if the input signal B has the signal value 0 while the signal A has the signal value 1. From state number 2, state number 3 can be reached by changing the signal value of signal B from 0 to 1. You move - as shown with the connecting line 6 - first in the first row of the matrix to the right up to the last column and from there then vertically downwards, where the stable state number 3 is reached. This makes it clear that the sequence of the respective connection lines provided with an arrowhead corresponds to the corresponding sequence of switching states S in the diagrams a) to d) of FIG. 1.

Ein jeweiliger Strich 7 in der Matrix bedeutet, dass an diesen Stellen eigentlich kein Zustandsübergang stattfinden kann und daher auch als "Don't Care" Fälle bezeichnet werden. Unter Bezugnahme auf vorgenanntes Beispiel wird dieses leicht verständlich: Ausgehend vom stabilen Zustand Nummer 2 in der ersten Zeile der Matrix kann ein Zustandswechsel in die Signalwertkombination für B = 1 und A = 0 nicht stattfinden, da infolge des 90° Phasenunterschiedes zwischen beiden Eingangssignalen A, B niemals beide gleichzeitig ihren Wert ändern können. A respective line 7 in the matrix means that no state transition can actually take place at these points and are therefore also referred to as "don't care" cases. With reference to the above example, this is easy to understand: starting from the stable state number 2 in the first line of the matrix, a change of state into the signal value combination for B = 1 and A = 0 cannot take place, since the 90 ° phase difference between the two input signals A, B can never both change their value at the same time.

Für die Realisierung des Schaltwerkes ist es jedoch erforderlich, auch für die eigentlich nicht möglichen Übergänge sinnvolle Werte vorzugeben, damit auch die "Don't Care" Fälle schaltungstechnisch bearbeitet werden können, indem eine Anpassung des Schaltwerkes - z. B. bei Geräte- Inbetriebnahme - über einen oder mehrere instabile Zwischenzustände in Übereinstimmung mit der Zustandskodierung ermöglicht wird. Als Beispiel sei in diesem Zusammenhang die Eingangssignalwertkombination B = 0 und A = 0 sowie der Zustand Nummer 3 angenommen, bei dem normalerweise diese Signalwertkombination nicht vorkommen kann, da der Zustand 3 bei den Eingangssignalen B = 1 und A = 1 stabil ist und niemals beide Eingangssignale gleichzeitig ihren Wert ändern können. However, it is for the realization of the rear derailleur required, even for the actually not possible Transitions to provide meaningful values so that the "Don't Care "cases can be processed in terms of circuitry, by adjusting the rear derailleur - e.g. B. in device Commissioning - via one or more unstable Intermediate states in accordance with the State coding is made possible. As an example, see in this connection the input signal value combination B = 0 and A = 0 as well as state number 3 where normally this combination of signal values does not occur can, as state 3 for the input signals B = 1 and A = 1 is stable and never both input signals at the same time can change their value.

Wie mit den Verbindungslinien 8, 9 dargestellt ist, wird der die Eingangssignalwertkombination B = 0 und A = 0 sowie den Schaltwerkzustand Nummer 3 aufweisende "Don't Care" Fall erfindungsgemäß derart gelöst, dass sich das Schaltwerk selbsttätig über den Zustand Nummer 4 - als instabilen Zwischenzustand - in den stabilen, d. h. in den für die Eingangssignalwertkombination B = 0 und A = 0 vorgesehenen Zustand Nummer 1 steuert. Entsprechendes gilt für die anderen Don't Care Fälle. As shown with the connecting lines 8 , 9 , the "don't care" case having the input signal value combination B = 0 and A = 0 and the switching state number 3 is resolved according to the invention in such a way that the switching mechanism automatically operates via state number 4 - as unstable intermediate state - in the stable, ie in the state number 1 intended for the input signal value combination B = 0 and A = 0 controls. The same applies to the other don't care cases.

Die Erfindung wurde zwar anhand mittels NAND-Gattern realisierten Schaltwerkzuständen beschrieben, sie ist jedoch nicht auf eine Realisierung mit NAND-Gattern beschränkt. The invention was based on NAND gates implemented switchgear states described, but it is not limited to implementation with NAND gates.

Claims

1. Asynchrones Schaltwerk, das von zwei zueinander phasenverschobenen Eingangs- (A, B) und seinen dabei erzeugten Ausgangssignalen (TEST; CLOCK; UPDN) ereignisgesteuert und seinen dabei eingenommenen logischen Schaltwerkzuständen zustandsgesteuert ist, dadurch gekennzeichnet, dass das eine Moore-Maschine bildende Schaltwerk auf einer Zustandskodierung mittels binärer Datenworte (Q₃Q₂Q₁) basiert, die der Anzahl zu kodierender Schaltwerkzustände (S) entspricht, und jeder Binärstelle jeweils eine mit den Eingangssignalen (A, B) gespeiste Gruppe (10; 20; 30) logischer Schaltungen zugeordnet ist, die eine auf der Zustandskodierung basierende Signalrückführung des eigenen Ausgangssignals (TEST; CLOCK; UPDN) sowie eine auf der Zustandskodierung basierende Signalrückführung der jeweils anderen Ausgangssignale (TEST; CLOCK; UPDN) aufweisen, wobei die erste Gruppe (10) logischer Schaltungen zur Bildung der niederwertigen Binärstelle (Q₁) vorgesehen ist während die anderen Gruppen (20; 30), deren Ausgangssignale (CLOCK; UPDN) in Bezug auf im Signalbearbeitungsweg nachfolgend anzuordnende Schaltungen direkt verwendbar sind, zur Bildung der anderen Binärstellen vorgesehen sind. 1. Asynchronous switching mechanism, which is event-controlled by two phase-shifted input signals (A, B) and its output signals (TEST; CLOCK; UPDN) and state-controlled logic switch states, characterized in that the switching mechanism forming a Moore machine is based on a state coding using binary data words (Q ₃ Q ₂ Q ₁ ), which corresponds to the number of switching states (S) to be coded, and each binary position has a group ( 10 ; 20 ; 30 ) supplied with the input signals (A, B) Associated with circuits that have a state-based signal feedback of their own output signal (TEST; CLOCK; UPDN) and a state-based signal feedback of the other output signals (TEST; CLOCK; UPDN), the first group ( 10 ) of logic circuits to form the lower-order binary digit (Q ₁ ) is provided while the other n groups ( 20 ; 30 ), whose output signals (CLOCK; UPDN) can be used directly in relation to circuits to be arranged subsequently in the signal processing path, are provided to form the other binary positions.

2. Asynchrones Schaltwerk nach Anspruch 1 dadurch gekennzeichnet, dass die jeweilige Gruppe (10; 20; 30) logischer Schaltungen mittels NAND-Gatter (11-15; 21-27; 31-39) realisiert ist. 2. Asynchronous switching mechanism according to claim 1, characterized in that the respective group ( 10 ; 20 ; 30 ) of logic circuits by means of NAND gates ( 11-15 ; 21-27 ; 31-39 ) is realized.

3. Asynchrones Schaltwerk nach Anspruch 2 dadurch gekennzeichnet, dass die erste Gruppe (10) der logischen Schaltungen vier, mit den Eingangs- (A, B) und den Ausgangssignalen (TEST, CLOCK, UPDN) direkt und/oder über Inverter (J₁-J₅) gespeiste NAND-Gatter (11-15) aufweist, die miteinander ODER-verknüpft sind, indem deren jeweiliger Signalausgang mit jeweils einem entsprechenden Signaleingang eines fünften NAND-Gatters (15) verbunden ist, dessen Signalausgang der niederwertigen Binärstelle (Q₃, Q₂) entspricht. 3. Asynchronous switching mechanism according to claim 2, characterized in that the first group ( 10 ) of the logic circuits four, with the input (A, B) and the output signals (TEST, CLOCK, UPDN) directly and / or via inverters (J ₁ -J ₅ ) has fed NAND gates ( 11-15 ), which are OR-linked to one another, by connecting their respective signal outputs to a corresponding signal input of a fifth NAND gate ( 15 ), the signal output of the lower-order binary digit (Q ₃ , Q ₂ ) corresponds.

4. Asynchrones Schaltwerk nach Anspruch 2, dadurch gekennzeichnet, dass die zweite Gruppe (20) der logischen Schaltungen sechs, mit den Eingangs- (A, B) und den Ausgangssignalen (TEST, CLOCK, UPDN) direkt und/oder über Inverter (J₁-J₅) gespeiste NAND-Gatter (21-26) aufweist, die miteinander ODER-verknüpft sind, indem deren jeweiliger Signalausgang mit jeweils einem entsprechenden Signaleingang eines siebten NAND-Gatters (27) verbunden ist, dessen Signalausgang der mittleren Binärstelle (Q₂) entspricht. 4. Asynchronous switching mechanism according to claim 2, characterized in that the second group ( 20 ) of the logic circuits six, with the input (A, B) and the output signals (TEST, CLOCK, UPDN) directly and / or via inverters (J ₁ -J ₅ ) fed NAND gates ( 21-26 ), which are OR-linked to one another, in that the respective signal output thereof is connected to a respective signal input of a seventh NAND gate ( 27 ), the signal output of the middle binary position (Q ₂ ) corresponds.

5. Asynchrones Schaltwerk nach Anspruch 4, dadurch gekennzeichnet, dass der Signalausgang des siebten NAND- Gatters (27) der zweiten Gruppe (20) der logischen Schaltungen der Signalausgang ist, an dem ein mit dem asynchronen Schaltwerk aus den Eingangssignalen (A, B) erzeugtes digitales Signal (CLOCK) steht, das als Taktsignals verwendbar ist. 5. Asynchronous switching mechanism according to claim 4, characterized in that the signal output of the seventh NAND gate ( 27 ) of the second group ( 20 ) of the logic circuits is the signal output on which one with the asynchronous switching mechanism from the input signals (A, B) generated digital signal (CLOCK) is available, which can be used as a clock signal.

6. Asynchrones Schaltwerk nach Anspruch 2 dadurch gekennzeichnet, dass die dritte Gruppe (30) der logischen Schaltungen acht, mit den Eingangs- (A, B) und den Ausgangssignalen (TEST, CLOCK, UPDN) direkt und/oder über Inverter (J₁-J₅) gespeiste NAND-Gatter (31-37) aufweist, die miteinander ODER-verknüpft sind, indem deren jeweiliger Signalausgang mit jeweils einem entsprechenden Signaleingang eines neunten NAND-Gatters (39) verbunden ist, dessen Signalausgang der höherwertigen Binärstelle (Q₃) entspricht. 6. Asynchronous switching mechanism according to claim 2, characterized in that the third group ( 30 ) of the logic circuits eight, with the input (A, B) and the output signals (TEST, CLOCK, UPDN) directly and / or via inverters (J ₁ -J ₅ ) has fed NAND gates ( 31-37 ), which are OR-linked to one another, in that their respective signal outputs are each connected to a corresponding signal input of a ninth NAND gate ( 39 ), the signal output of the higher-order binary digit (Q ₃ ) corresponds.

7. Asynchrones Schaltwerk nach Anspruch 6, dadurch gekennzeichnet, dass der Signalausgang des neunten NAND- Gatters (27) der dritten Gruppe (30) der logischen Schaltungen der Signalausgang ist, an dem ein mit dem asynchronen Schaltwerk erzeugtes digitales Signal steht, dessen Signalwert als Indikator für die Richtung gegenseitiger Phasenverschiebung der Eingangssignale (A, B) verwendbar ist. 7. Asynchronous switching mechanism according to claim 6, characterized in that the signal output of the ninth NAND gate ( 27 ) of the third group ( 30 ) of the logic circuits is the signal output at which there is a digital signal generated with the asynchronous switching mechanism, the signal value of which Indicator for the direction of mutual phase shift of the input signals (A, B) can be used.