DE2203526C2 - Arrangement for evaluating signals of different priority - Google Patents

Description

Die Erfindung betrifft eine Anordnung zum Auswerten von Signalen unterschiedlicher Priorität, die gleichzeitig auf mit den Eingängen von Antikoinzidenzschaltungen verbundene Signaleingänge unterschiedlichcr, der Priorität der ihnen zugeführten Signale entsprechender Wertigkeit gegeben werden und von denen ein Ausgangssignal abgeleitet wird, welches das Signal kennzeichnet, welches von den jeweils eingegebenen die höchste Priorität hat.The invention relates to an arrangement for evaluating signals of different priority, the simultaneously to signal inputs connected to the inputs of anti-coincidence circuits differently, given the priority of the signals fed to them of the appropriate value and by which an output signal is derived, which the Signal indicates which of the entered has the highest priority.

Häufig, z. B. in Prozeßrechneranlagen, besteht das Problem, daß mehrere binäre, gleichzeitig in eine zentrale Einheit eingegebene Signale nacheinander verarbeitet werden müssen. Da die Signale unterschiedliche Priorität haben, ist die Reihenfolge der Verarbeitung nicht willkürlich wählbar, sondern sie ist durch die Priorität der Signale gegeben, d. h., zuerst muß das Signal mit der höchsten Priorität ausgewertet werden, dann folgt das Signal mit der zweiten Priorität und so fort, bis alle Signale verarbeitet sind. Die Signale werden meistens in einem Datenwort eingegeben, dessen einzelnen Stellen je ein bestimmtes Signal zugeordnet ist. Tritt also z. B. an der dritten Stelle ein Signal auf, so hat dies eine ganz bestimmte Bedeutung, z. B., daß der Meßwert einer bestimmten Meßstelle angefordert werden soll Beträgt die Stellenzahl des Datenwortes 24, so ist es möglich, daß in alle 24 Stellen ein zu verarbeitendes Signal eingetragen ist. Es kann aber auch der Fall sein, daß z. B. nur in der 20. Stelle ein zu verarbeitendes Signal steht. Die Prioritäten der einzelnen Signale werden zweckmäßig in der Weise festgelegt, daß für das Signal mit der höchsten Priorität die erste Wortstelle vorgesehen ist und daß die weiteren Signale mit abnehmender Priorität in höhere Stellen eingeschrieben werden. Die eintreffenden Signalworte können in der Weise ausgewertet werden, daß das Eintreffen eines Wortes, das in mindestens einer Stelle ein auszuwertendes Signal enthält, einen Abfragezyklus auslöst, indem.Often, e.g. B. in process computer systems, there is the problem that several binary, simultaneously in one signals input to the central unit must be processed one after the other. Since the signals are different Have priority, the order of processing cannot be chosen arbitrarily, but it is through given the priority of the signals, d. In other words, the signal with the highest priority must first be evaluated then the signal with the second priority follows and so on until all signals have been processed. the Signals are mostly entered in a data word, each of which has a specific signal assigned. So occurs z. B. in the third position on a signal, this has a very specific meaning, z. B. That the measured value of a certain measuring point is to be requested. This is the number of digits of data word 24, it is possible that a signal to be processed is entered in all 24 positions. But it can also be the case that z. B. a signal to be processed is only in the 20th position. The priorities of the individual signals are expediently determined in such a way that for the signal with the The highest priority is the first word position and that the other signals with decreasing priority be enrolled in higher positions. The incoming signal words can be in the way be evaluated that the arrival of a word that is to be evaluated in at least one place Signal contains, triggers a polling cycle by.

beginnend mit der Stelle für das Signal mit der höchsten Priorität, alle Stellen der Reihe mich an eine Auswerteschaltung angeschlossen werden. Ist in einer Stelle ein Signal enthalten, wird dieses ausgewertet und danach werden die weiteren Stellen schrittweise abgefragt. Ein solches Abfrageverfahren bedarf viel Zeit je ausgewertetem Signal, insbesondere wenn nur wenige Stellen mit Signalen belegt sind. Eine andere Auswertemöglichkeit besteht darin, daß mittels einer Logikschaltung das Signal mit der höchsten Priorität allestarting with the digit for the signal with the highest Priority, all positions in the series me to an evaluation circuit be connected. If a signal is contained in a position, this is evaluated and then the other positions are queried step by step. Such an interrogation process takes a lot of time each evaluated signal, especially if only a few places are occupied with signals. Another evaluation option is that by means of a logic circuit the signal with the highest priority all

anderen Signale sperrt, so daß es in einem (γ)-Code dargestellt wird, der mittels eines Umcodierers in den gewünschten Code überführt werden kann. Eine solche Anordnung erfordert einen großen Aufwand. »5blocks other signals so that it is in a (γ) code is shown, which is converted into the desired code can be transferred. Such an arrangement requires a great deal of effort. »5

Aus der deutschen Offenlegungsschrift 2 003 150 und der USA.-Patentschrift 3 353 160 sind Anordnungen zum Auswerten von Signalen unterschiedlicher Priorität bekannt, die je Signaleingang ein UND-Glied aufweisen. Die Eingangssignale werden einerseits diesem UND-Glied zugeführt, andererseits nach Invertierung allen UND-Gliedern, die rinem Eingang für Signale niedrigerer Priorität zugeordnet sind. An den Ausgängen der UND-Glieder tritt daher jeweils nur ein Signal auf, und zwar am Ausgang des UND-Gliedes, das dem Eingang für das Signal zugeordnet ist, das von allen an den Eingängen anliegenden Signalen die höchste Priorität hat. Insbesondere bei vielen Sienaleingängen wird der Aufwand infolge der mit der Anzahl der Signaleingänge stark ansteigenden Anzahl von Antikoinzidenzstufen und der zahlreichen Eingänge der UND-Glieder beträchtlich.From the German Offenlegungsschrift 2 003 150 and the USA. Patent 3 353 160 are arrangements for evaluating signals of different priorities known to have an AND element for each signal input exhibit. The input signals are fed to this AND element on the one hand, and after inversion on the other all AND gates that are assigned to the input for signals of lower priority. To the There is therefore only one signal at the outputs of the AND elements, namely at the output of the AND element, which is assigned to the input for the signal, that of all signals present at the inputs has the highest priority. In particular with many siena entrances, the effort due to the Number of signal inputs sharply increasing number of anti-coincidence levels and the numerous inputs of the AND gates considerably.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs beschriebenen Art zu schaffen, die bei hoher Arbeitsgeschwindigkeit nur einen geringen Schaltungsaufwand erfordert und für die Weiterverarbeitung günstige Ausgangssignale abgibt.The present invention is based on the object of providing an arrangement of the type described at the outset Art to create that requires only a small amount of circuitry at high operating speed and emits favorable output signals for further processing.

Lrfindupgsgemäß wird diese Aufgabe dadurch gelöst, daß der Signaleingang mit der höchsten Wertig- 4" keit mit dem Eingang des ersten von mehreren hintereinandergeschaltctcn Verstärkern verbunden ist, daß die Signalcingänge mit niedrigerer Wertigkeit nach einer ODER-Funktion mit den Eingängen der Verstärker derart verbunden sind, daß den jeweils nachjcschalteten Verstärkern Signaleingänge mit niedriger Wertigkeit zugeordnet sind und daß die Antikoinzidcnzschaltungcn an die Verstärker in der Weise angeschlossen sind, daß jeder Verstärker entweder unmittelbar dem Eingang mindestens einer Antikoinzidcnzschalturg parallel geschaltet ist oder Teil einer dem Eingang mindestens einer Antikoinzidenzschaltung paralldgeschalteten Reihenschaltung von mehreren Verstärken ist und daß an den Ausgängen der Antikoinzidenzschallungen das das Eingangssignal mit der höchsten Priorität kennzeichnende Signal als Signalkombination auftritt.According to Lrfindupgs this object is achieved by that the signal input with the highest valency is connected to the input of the first of several one behind the other Amplifiers is connected that the signal inputs with lower valence after a OR function are connected to the inputs of the amplifier in such a way that the respective downstream Amplifiers are assigned signal inputs with low significance and that the anticoincidence circuit are connected to the amplifier in such a way that each amplifier is either directly the entrance of at least one anti-coincidence switch is connected in parallel or part of an anticoincidence circuit connected in parallel to the input of at least one Series connection of several amplifiers is and that at the outputs of the anti-coincidence sounds the signal identifying the input signal with the highest priority as a signal combination occurs.

Die Verslärkcrkctte hat demgemäß für jeden Sigiuileingang einen Ausgang. Die Ausgangssignale sind unterschiedlich, und zwar derart, daß die Ausgänge für die Signale mit niedrigerer Priorität als die höchste Priorität der zugeführten Eingangssignale ein anderes Signal führen als die Ausgänge für die Signale mit höherer Priorität. Die Verstärker geben also eine Signalreihe ab, die einen Sprung an der Stelle aufweist, an der das zu verarbeitende Signal mit der höchsten Priorität zugeführt wird.The verslärkctte has accordingly for each signal input an exit. The output signals are different in such a way that the outputs for the signals with a lower priority than the highest priority of the input signals that are fed in have another Signal than the outputs for the signals with higher priority. So the amplifiers give a series of signals which has a jump at the point where the signal to be processed has the highest Priority is given.

Die Antikoiuzidenzschaltungen dienen dazu, festzustellen, wo diese Sprungstelle liegt, und ein diese Stelle kennzeichnendes Codesignal, eine sogenannte Adresse, abzugeben. Diese Adresse veranlaßt, unter Umstanden in Verbindung mit einer Basisadresse, einen bestimmten Arbeitsablauf, üs ist z. B. denkbar, daß sie die Sprungadresse für eine Interruptbearbeitung in einem Digitalrechner darstellt.The anticoagulant circuits are used to determine where this jump point is, and a code signal identifying this point, a so-called Address to hand in. This address causes, under certain circumstances in connection with a base address, a certain workflow, üs is z. B. conceivable that it represents the jump address for interrupt processing in a digital computer.

Unter Verstärker sind Baueinheiten verstanden, deren Ausgangssignal ausschließlich von dem ihnen zugeführten Eingangssignal bestimmt ist und sich durch Überlagern eines anderen Signals nicht ändert.Amplifiers are understood to be structural units whose output signal comes exclusively from them supplied input signal is determined and does not change when another signal is superimposed.

Eine Ausgestaltung der Erfindung besteht darin, daß eine erste Gruppe von Antikoinzidenzschaltungen vorgesehen ist, deren Ausgänge mit einer Sammelleitung verbunden sind und von denen die erste mit dem nicht invertierenden Eingang an den Eingang mit der höchsten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der zweithöchsten Wertigkeit und die /i-te Antikoinzidenzschaltung der ersten Gruppe mit dem nicht invertierenden Eingang an den Eingang mit der (2/;— I)-ten Wenigkeit und mit dem invertierenden Eingang an den Lingang mit der (2/i)-ten Wertigkeit angeschlossen ist, daß eine zweite Gruppe von Antikoinzidenzschaltungen vorgesehen ist, deren Ausgänge auf eine zweite Sammelleitung geführt sind und von denen die erste mit dem nicht invertierenden Eingang an der Eingang mit der zweithöchsten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der vierthöchsten Wertigkeit und die n-te Antikoinzidenzschaltung der zweiten Gruppe mit dem nicht invertierenden Eingang an den Eingang mit der (4/)-2)-ten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der (4w)-ten Wertigkeit und daß weitere Gruppen von Antikoinzidcnzschaltungen vorgesehen sind, von denen die Antikoinzidenzschaltungen der w-ten Gruppe eine Sammelleitung (2"¹"¹) speisen und die erste Antikoinzidenzschaltung mit dem nicht invertierenden Einganj an den Eingang mit der (2^{m !})-ten Wertigkeit und mit dem inverlierenden Eingang an den Eingang mit der (2^m)-ten Wertigkeit und die n-lc Antikoinzidenzschaltung der «i-tcn Gruppe mit dem nicht iiivenierenden Eingang an den Eingang mit der (2^m ' [In -l])-ten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der (2^m ' · [2//])-ten Wertigkeit angeschlossen ist uiid daß, falls eine solche Anzahl von Signaleingängen vorhanden ist. daß nach den vorstehend gegebenen Regeln die nicht invertierenden Eingänge von Antikoinzidcnzschallungen der/;;-ten Gruppe an einen Signaleingang anschließbar sind, für die invertierenden Eingänge dieser Antikoinzidenzschaltungen aber kein Signaleingang vorhanden ist, die invertierenden Eingänge der AntikoinzidcnzhchalUmgen der /.»/-ten Gruppe an den Signaleingang mit der niedrigsten Wertigkeit angeschlossen sind.One embodiment of the invention is that a first group of anti-coincidence circuits is provided, the outputs of which are connected to a bus and of which the first with the non-inverting input to the input with the highest valency and with the inverting input to the input with the second highest valency and the / i-th anticoincidence circuit of the first group with the non-inverting input to the input with the (2 /; - I) -th minority and with the inverting input to the L input with the (2 / i) -th valency is connected that a second group of anti-coincidence circuits is provided, the outputs of which are led to a second bus and of which the first with the non-inverting input to the input with the second highest value and with the inverting input to the input with the fourth highest value and the nth anticoincidence circuit of the second group with the non-inverting egg Input to the input with the (4 /) -2) -th valency and with the inverting input to the input with the (4w) -th valence and that further groups of anticoincidence circuits are provided, of which the anticoincidence circuits of the w-th group feed a bus line (2 " ¹ " ¹ ) and connect the first anticoincidence circuit with the non-inverting input to the input with the (2 ^{m !} ) -th valence and with the losing input to the input with the (2 ^m ) -th valence and the n-lc anticoincidence circuit of the «i-tcn group with the non-isolating input to the input with the (2 ^m ' [In - l]) th valence and the inverting input is connected to the input with the (2 ^m '· [2 //]) th valence uiid that, if such a number of signal inputs is available. that, according to the rules given above, the non-inverting inputs of the anticoincidence circuits of the / th group can be connected to a signal input, but there is no signal input for the inverting inputs of these anticoincidence circuits, the inverting inputs of the anticoincidence circuits of the / th group are connected to the signal input with the lowest value.

An Hand der Zeichnung wird im folgenden die Erfindung näher erläutert.The invention is explained in more detail below with reference to the drawing.

Es zeigtIt shows

Fig. I das Schaltbild eines Ausführungsbeispiels der Erfindung undFig. I shows the circuit diagram of an embodiment of the invention and

Fig. 2 eine Abänderung der Schaltung nach Fig. 1.FIG. 2 shows a modification of the circuit according to FIG. 1.

In Fig. 1 sind mit £0, FA bis £13 Signalcingänge bezeichnet, denen Signale gleichzeitig als ein Datenwort zugeführt werden. Das dem Eingang EO zugeführte Signal hat die höchste Priorität, d. h., falls dem Eingang £0 ein Signal zugeführt wird, muß dieses vor allen anderen verarbeitet werden. Ist der Verarbeitungsvorgang abgeschlossen, wird das Signal zurück-In Fig. 1, £ 0, FA to £ 13 denote signal inputs to which signals are fed simultaneously as a data word. The signal fed to input EO has the highest priority, ie if a signal is fed to input £ 0, it must be processed before all others. When the processing process is completed, the signal is returned.

gesetzt und das Signal mit der nächst höchsten Priorität bearbeitet. Im Ausführungsbeispiel nimm! die Priorität der Signale der Reihenfolge der Bezifferung der Eingänge ab. Die Signaleingänge £0 bis £13 führen jeweils zu einem Eingang eines Verstärkers Kl, Vl bis K13, die hintereinandergcschaltet sind. Diese Verstärker sind so ausgebildet, daß, wenn dem Eingang eines Verstärkers »/,«-Signal zugeführt wird, sein Ausgangssignal ebenfalls »/.«-Signal ist und die Ausgangssignale aller nachfolgender Verstärker auf »/.«-Signal gezogen werden. Im Ausführungsbeispiel werde das »/.«-Signal durch 0 Volt dargestellt. Wird z. B. den Eingängen £0 bis £13 eine solche Signalkombination zugeführt, daß den Eingängen £0 und £1 »O«-Signal, dem Eingang £2 »/-«-Signal und den weiteren Eingängen beliebige Signale anliegen, so liegt am Ausgang des Verstärkers Kl »O«-Signal, am Ausgang des Vcrtsärkers Vl »L«- Signal, da das Ausgangssignal des Verstärkers Vl von dem Eingangs-»/.«-Signal überlagert ist, und an den Ausgängen der weiteren Verstärker jeweils »/.«-Signal, da die Eingangs-»O«-Signale nicht in der Lage sind, ein Ausgangs-»£«-Signal der Verstärker auf »0« zu ziehen.is set and the signal with the next highest priority is processed. In the exemplary embodiment take! the priority of the signals depends on the order in which the inputs are numbered. The signal inputs £ 0 to £ 13 each lead to an input of an amplifier Kl, Vl to K13, which are connected in series. These amplifiers are designed in such a way that if the input of an amplifier is fed with a “/,” signal, its output signal is also “/. In the exemplary embodiment, the /. Signal is represented by 0 volts. Is z. B. the inputs £ 0 to £ 13 are supplied with such a signal combination that the inputs £ 0 and £ 1 "O" signal, the input £ 2 "/ -" signal and the other inputs any signals are present at the output of the amplifier K "O" signal, at the output of the amplifier Vl "L" signal, since the output signal of the amplifier Vl is overlaid by the input "/." signal, and at the outputs of the other amplifiers "/." «Signal, since the input» O «signals are not able to pull an output» £ «signal from the amplifier to» 0 «.

Der Verstärker K13 gibt sein Ausgangssignal auf eine Klemme S. Ein an dieser auftretendes »/.«-Signal kann in einer zentralen Einheit ι. B. dazu verwendet werden, das gerade laufende Programm zu unterbrechen und mit der Bearbeitung der den Klemmen £0 bis £13 zugeführten Signale zu beginnen.The amplifier K13 sends its output signal to a terminal S. A signal occurring at this terminal can be used in a central unit . B. can be used to interrupt the current program and start processing the signals fed to terminals £ 0 to £ 13.

In einer an die Verstärkerkette angeschlossenen Decodierschaltung wird ein Signalkombination gebildet, die ein Kennzeichen für den Eingang ist, dem das »/,«-Signal mit der höchsten Priorität zugeführt ist. Die Codierschaltung besteht aus einer Anzahl von Antikoinzidcnzschaltungen, mit denen festgestellt wird, an welcher Stelle in der Kette der Ausgangssignalc der Verstärker ein Signalsprung besteht. Die Anordnung der Antikoinzidenzschaltungen wird je nach dem gewünschten Code, in dem das Signal mit der höchsten Priorität angezeigt werden soll, ausgewählt. Im Ausführungsbeispiel ist dies der Dualcode. Als Antikoinzidcnzschaltungen werden NOR-Glieder (71 bis (/31 verwendet, deren einem Eingang je ein Negationsglied /Vl bis Λ'7 vorgeschaltet ist. Die Eingänge des NOR-Gliedes (71 liegen einerseits am Signaleingang £0 und über ein Ncgatioiisglicd ;V1 am Ausgang des Verstärkers Kl. In gleicher Weise ist das NOR-Glied (72 an den Ausgang des Verstärkers Vl und über ein Negationsglied /V2 an den Ausgang des Verstärkers K3 angeschlossen. Entsprechend liegen die NOR-Glieder t/3, t/4, 1/5 und t/6, Ul an den Verstärkern VS, VT, V9, VU und K13. Die Ausgänge der NOR-Glieder i/l bis t/7 sind mit einer Sammelleitung 2° verbunden, die dann »/.«-Signal führt, wenn mindestens eines der NOR-Glieder t/l bis i/7 »/.«-Signal abgibt.In a decoding circuit connected to the amplifier chain, a signal combination is formed which is an identifier for the input to which the "/," signal with the highest priority is fed. The coding circuit consists of a number of anti-coincidence circuits with which it is determined at which point in the chain of output signals from the amplifier a signal jump has occurred. The arrangement of the anti-coincidence circuits is selected depending on the desired code in which the signal with the highest priority is to be displayed. In the exemplary embodiment, this is the dual code. The anti-coincidence circuits used are NOR elements (71 to (/ 31, each input of which is preceded by a negation element / V1 to '7. The inputs of the NOR element (71 are on the one hand at the signal input £ 0 and via an input gate; V1 on output of the amplifier Kl. Similarly, the NOR gate (72 connected to the output of the amplifier Vl and a NOT gate / V2 to the output of amplifier K3. Accordingly are NOR gates t / 3, t / 4, 1 / 5 and t / 6, U1 to the amplifiers VS, VT, V9, VU and K13. The outputs of the NOR elements i / l to t / 7 are connected to a collecting line 2 °, which then gives the »/. i signal leads when at least one of the NOR elements emits a t / l to i / 7 »/. r signal.

Eine zweite Gruppe von NOR-Gliedern Uli, Uli und t/13 speist eine Sammelleitung 2¹. Die NOR-Glieder arbeiten in Verbindung mit den Negationsgliedern Nl, N4 und N6 als Antikoinzidenzschaltungen. Das NOR-Glied t/11 stellt fest, ob der Span-• nungssprung in der von den Verstärkern Vl bis K13 abgegebenen Signalreihe zwischen den Ausgängen der Verstärker Vl und V3 liegt Entsprechend ist das NOR-Glied Uli zwischen die Ausgänge der Verstärker VS und K7 und das NOR-Glied t/13 zwischen die Ausgänge der Verstärker V9 und KIl angeschlossen.A second group of NOR elements Uli, Uli and t / 13 feeds a collecting line 2 ¹ . The NOR elements work in conjunction with the negation elements N1, N4 and N6 as anti-coincidence circuits. The NOR element t / 11 determines whether the voltage jump in the signal series emitted by the amplifiers Vl to K13 lies between the outputs of the amplifiers Vl and V3. The NOR element Uli is accordingly between the outputs of the amplifiers VS and K7 and the NOR gate t / 13 connected between the outputs of the amplifiers V9 and KIl.

Eine dritte Sammelleitung 2² wird von NOR-Gliedern Uli und t/22 angesteuert, die in Verbindung mit den Negationsgliedern N4 bzw. Nl Antikoinzidenzschaltungen für die Ausgangssignale der Verstärker bilden. Mit den NOR-Gliedern Uli und Uli wird festgestellt, ob der Spannungssprung in der von den Verstärkern abgegebenen Signalreihe zwischen den Ausgängen der Verstärker K3 und K7 oder zwischen den Verstärkern KIl und K13 liegt.A third bus line 2 ² is controlled by NOR elements Uli and t / 22, which, in conjunction with the negation elements N4 and Nl, form anti-coincidence circuits for the output signals of the amplifiers. The NOR gates Uli and Uli determine whether the voltage jump in the signal series output by the amplifiers is between the outputs of amplifiers K3 and K7 or between amplifiers KIl and K13.

Eine vierte Sammelleitung 2³ wird im Ausführungsbeispiel nur von einem NOR-Glied t/31 gespeist. A fourth collecting line 2 ³ is fed only by a NOR element t / 31 in the exemplary embodiment.

ίο Dieses gibt ein »/.«-Signal auf die Leitung 2^S, wenn der Spannungssprung zwischen dem Ausgang des Verstärkers K7 und dem des Verstärkers K13 liegt.ίο This gives a »/.th- signal on line 2 ^S when the voltage jump is between the output of amplifier K7 and that of amplifier K13.

Die Funktion der Anordnung nach Fig. I wird im folgenden an einem Beispiel näher verdeutlicht. Zunächst liege an sämtlichen Eingängen »(!«-Signal. In diesem Falle liegt am Ausgang des Verstärkers K13 und damit am Ausgang .S¹ »0«-Signal. An den Eingängen sämtlicher NOR-Glieder liegt jeweils ein »0«-Signal und ein »/.«-Signal. Nach der NOR-Verknüpfung crgibt dies »O«-Signal, so daß also auf sämtlichen Leitungen S, 2° und 2^:l »(!«-Signal liegt und sich die Ziffer 00000 ergibt. An den Eingängen £0 bis £13 werde nun eine solche Signalkombination gelegt, daß an den Eingängen £0, £1 und £12 »/.«-Signal, an allen übrigen Eingängen »0«-Signal liegt. Das Eingangssignal am Eingang £0 bewirkt, daß sämtliche Verstärker Kl bis K13 an ihrem Ausgang »£«-Signal führen. Dies hat zur Folge, daß an den einen Eingängen der NOR-Glieder »/.«-Signal und an den anderen, mit den Negationsgliedern verbundenen Eingängen »0«-Signal zugeführt wird, so daß sich wiederum »0«-Signai an allen Ausgängen und auf den Sammelleitungen 2", 2', 2² und 2³ ergibt. Dagegen liegt am Ausgang S, der gleich dem Ausgang des Verstärkers K13 ist, »/.«- Signal. Man erhält also auf den Ausgangsleitungen die Zifier 000OL, als Kennziffer dafür, daß dem Eingang £0 ein »£«-Signal zugeführt ist. Mit dieser Kennziffer werden in der zentralen Einheit Operationen ausgelöst, nach deren Abschluß das »£«-Signal am Eingang £0 zurückgenommen wird. Dies hat zur Folge, daß der Verstärker Kl mit »0«-Signal angesteuert wird, seinerseits »0«-Signal abgibt, das aber von dem dem Eingang £1 zugeführten »/.«-Signal überlagert ist, so daß nunmehr das NOR-Glied Ul an beiden Eingängen »0«- Signal erhält und daher »£«-Signal auf die Leitung 2" gibt. Auf den übrigen Leitungen ändert sich das Signal nicht, so daß die Signalkombination 000LL abgegeben wird. Diese Signalkombination löst in der zentralen Einheit wieder Operationen aus, selbstverständlich andere wie zuvor, nach deren Beendigung auch das dem Eingang El zugeführte »/.«-Signal zurückgenommen wird. Es bleibt dann nur noch das dem Eingang £12 zugeführte »/.«-Signal. Da an den Eingängen der Verstärker Kl bis K12 und am Ein- und Ausgang des Verstärkers K13 »/.«-Signal liegt, gibt keines der NOR-Glieder t/l bis Ul »/.«-Signal ab. Das gleiche gilt für die NOR-Glieder UU, t/12 und t/13. Dagegen erhalten die NOR-Glieder t/22 und i/31 an beiden Eingängen »0«-SignaI, und aus den Leitungen 2² und 2³ erscheint »/.«-Signal. Es wird also die Signalkombination LLOOL erhalten.The function of the arrangement according to FIG. I is illustrated in more detail below using an example. First there is a “(!” Signal at all inputs. In this case there is a ^{“0” signal at the output of amplifier K13 and thus at output .S 1.} There is a “0” signal and at the inputs of all NOR elements After the NOR operation, this produces an “O” signal, so that all lines S, 2 ° and 2 ^{: 1} “(!” signal are present and the result is the number 00000. An the inputs £ 0 to £ 13 are now assigned a signal combination such that the inputs £ 0, £ 1 and £ 12 have a “/. signal and all other inputs a“ 0 ”signal causes all amplifiers K1 to K13 to have a "£" signal at their output «Signal is supplied so that» 0 «signals are again produced at all outputs and on the bus lines 2", 2 ', 2 ² and 2 ^{3. In} contrast, output S, which is equal to output de s amplifier K13 is, »/.- signal. So you get the digit 000OL on the output lines, as a code number for the fact that a "£" signal is fed to input £ 0. This code number triggers operations in the central unit, after which the "£" signal at input £ 0 is withdrawn. This has the consequence that the amplifier K1 is controlled with a "0" signal, in turn emits a "0" signal, which is however overlaid by the "/. Link U1 receives a "0" signal at both inputs and therefore sends a "£" signal to line 2. The signal does not change on the other lines, so the signal combination 000 LL is emitted. This signal combination triggers in the central unit resumed operations, others, of course, as before, withdrawn and the input El fed "/.«-Signal after its termination. It remains then only the input £ 12 supplied" /.«-Signal. Because at the inputs the amplifier K1 to K12 and at the input and output of the amplifier K13 »/.- signal, none of the NOR elements t / l to Ul » /.- signal from. The same applies to the NOR elements UU , t / 12 and t / 13. In contrast, the NOR gates t / 22 and i / 31 receive "0" signals at both inputs, and 2 from lines ² and 2 ³ appears »/. The signal combination LLOOL is thus obtained.

Die Ausgangssignalkombinationen auf den Leitungen 2°, 2¹, 2² und 2³ ergeben eienn Dualcode, bei dem die Dualzahl 0 dann abgegeben wird, wenn dem Eingang £0 ein »/.«-Signal zugeführt ist Soll die Dualzahl 0 erscheinen, wenn an keinem Eingang »/,«- Signal liegt und die Dualzahl 1, wenn das Signal mit der höchsten Priorität zugeführt wird, so muß derThe output signal combinations on lines 2 °, 2 ¹ , 2 ² and 2 ³ result in a dual code in which the binary number 0 is output when a »/. Signal is fed to the input £ 0. Should the binary number 0 appear when There is no input "/," signal and the binary number 1, if the signal with the highest priority is supplied, then the

Eingang £0 stets mit »O«-Signal beaufschlagt werden und das Signal höchster Priorität dem Eingang £1 zugeführt werden. In diesem Falle kann der Verstärker Vi sowie der Eingangswiderstand für den Eingang £0 entfallen.Input £ 0 always receives an "O" signal and the highest priority signal is fed to input £ 1. In this case, the amplifier Vi and the input resistance for the input £ 0 can be omitted.

Im Ausführungsbeispiel sind als Antikoinzidenzschaltung NOR-Glieder verwendet, deren einem Eingang ein Negationsglied vorgeschaltet ist. Statt dessenIn the exemplary embodiment, as an anti-coincidence circuit NOR elements are used, one input of which is preceded by a negation element. Instead of this

können die Antikoinziclenzschaltungen auch in anderer V/eise verwirklicht werden, z. B. dadurch, daß die NOR-Glieder durch NAND-Glieder ersetzt werden. Zum Entkoppeln der Ausgänge der Verstärker Kl bis V13 von den Eingängen £1, £13 können als Verstärker ODER-Glieder 01, 02, 03, 04 ... verwendet werden. Es ergibt sich dann eine Eingangsschaltung, wie sie in Fig. 2 gezeigt ist.the anti-coincidence circuits can also be implemented in other ways, e.g. B. in that the NOR gates are replaced by NAND gates. To decouple the outputs of the amplifiers Kl to V13 from the inputs £ 1, £ 13, OR gates 01, 02, 03, 04 ... can be used as amplifiers. An input circuit as shown in FIG. 2 then results.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

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Claims (4)

Patentansprüche:Patent claims: 1. Anordnung zum Auswerten von Signalen unterschiedlicher Priorität, die gleichzeitig auf mit den Eingängen von Antikoinzidenzschaltungen verbundene Signaleingänge unterschiedlicher, der Priotität der ihnen zugeführten Signale entsprechender Wertigkeit gegeben werden und von denen ein Ausgangssignal abgeleitet wird, welches das Signal kennzeichnet, welches von den jeweils eingegebenen die höchste Priorität hat, dadurch gekennzeichnet, daß der Signaleingang (£0) mit der höchsten Wertigkeit mit dem Eingang des ersten (Vl) von mehreren hintereinandergeschalteten Verstärkern (Vi bis Vl 3) verbunden ist, daß die Signaleingänge (£1 bis £13) mit niedrigerer Wertigkeit nach einer ODER-Funktion mit den Eingängen der Verstärker derart verbunden sind, daß den jeweils nachgeschalteten Verstärkern Signaleingängen mit niedriger Wertigkeit zugeordnet sind und daß die AntikoinziHenzschalturigen (i/l bis i/31) an die Verstärker (Vl bis K13) in der Weise angeschlossen sind, daß jeder Verstärker entweder unmittelbar dem Eingang mindestens einer Antikoinzidenzschaltung parallel geschaltet ist oder Teil einer dem Eingang mindestens einer Antikoinzidenzschaltung parallelgeschalteten Reihenschaltung von mehreren Verstärkern ist und daß an den Ausgängen dei Antikoinzidenzschaltungen (i/l bis : i/31) das das Eingangssignal mit der höchsten Priorität kennzeichnende Signal als Signalkombination auftritt.1. Arrangement for evaluating signals of different priority, which are simultaneously given to the inputs of anticoincidence circuits connected to signal inputs of different, the priority of the signals fed to them corresponding valence and from which an output signal is derived which characterizes the signal which of the respectively input has the highest priority, characterized in that the signal input (£ 0) with the highest value is connected to the input of the first (Vl) of several amplifiers (Vi to Vl 3) connected in series, that the signal inputs (£ 1 to £ 13) are connected to the inputs of the amplifier with a lower valency according to an OR function in such a way that the respective downstream amplifiers are assigned signal inputs with lower valence and that the anti-coincidence circuits (i / l to i / 31) are sent to the amplifiers (Vl to K13) in the way that any amplifier is connected either is connected directly in parallel to the input of at least one anti-coincidence circuit or is part of a series circuit of several amplifiers connected in parallel to the input of at least one anti-coincidence circuit and that at the outputs of the anti-coincidence circuits (i / l to: i / 31) the signal identifying the input signal with the highest priority as Signal combination occurs. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine erste Gruppe von Antikoinzidenzschaltungen (Ul bis i/7) vorgesehen ist, deren Ausgänge mit eitler Sammelleitung (2°) verbunden sind und von denen die erste (Ul) mit dem nicht invertierenden Eingang an den Eingang (£0) mit der höchsten Wertigkeit und mit dem invertierenden Eingang an den Eingang (£1) mit der zweithöchsten Wertigkeit und die «-te Antikoinzidenzschaltung der ersten Gruppe mit dem nicht invertierenden Eingang an den Eingang (£2, £4 bis £12) mit der (2«-l)-ten Wertigkeit und mit dem invertierenden Eingang an den Eingang (£3, £5 bis £13) mit der (2/r)-ten Wertigkeit angeschlossen ist, daß eine zweite Gruppe von Antikoinzidenzschaltungen (Uli, i/12, i/13) vorgesehen ist, deren Ausgänge auf eine zweite Sammelleitung (2¹) geführt sind und von denen die erste (t/11) mit dem nicht invertierenden Eingang an den Eingang (£1) mit der zweithöchsten Wertigkeit und mit dem invertierenden Eingang an den Eingang (£3) mit der vierthöchsten Wertigkeit und die «-te Antikoinzidenzschaltung der zweiten Gruppe mit dem nicht invertierenden Eingang an den Eingang (£5, £9) mit der (4/;—2>ten Wertigkeit und mit dem invertierenden Eingang an den Eingang (£7, £11) mit der (4//)-ten Wertigkeit und daß weitere Gruppen von Antikoinzidenzschaltungen (i/21, i/22 bzw. i/31) vorgesehen wird, von denen die Antikoinzidenzschaltungen der m-ter Gruppe eine Sammelleitung (2^m-') speisen und die erste Antikoinzidenzschaltung mit dem nicht invertierenden Eingang mit der (2^m^¹)-ten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der (2^OT)-ten Wertigkeit und die «-te Antikoinzidenzschaltung der /η-ten Gruppe mit dem nicht invertierenden Eingang on den Eingang mit der (2m-i · [2/j—I])-ten Wertigkeit und mit dem invertierenden Eingang an den Eingang mit der (2"i-i · [2//])-ten Wertigkeit angeschlossen ist und daß, falls eine solche Anzahl von Signaleingängen vorhanden ist, daß nach den vorstehend gegebenen Regeln die nicht invertierenden Eingänge von Antikoinzidenzschaltungen der /η-ten Gruppe (i/22, i/31) an einen Signaleingang anschließbar sind, für die invertierenden Eingänge dieser Antikoinzidenzschaltungen aber kein Signaleingang vorhanden ist, die invertierenden Eingänge der Antikoinzidenzschaltungen der ni-ten Gruppe (i/22, C^r31) an den Signaleingang (£13) mit der niedrigsten Wertigkeit angeschlossen sind.2. Arrangement according to claim 1, characterized in that a first group of anti-coincidence circuits (Ul to i / 7) is provided, the outputs of which are connected to vain collecting line (2 °) and of which the first (Ul) to the non-inverting input to the input (£ 0) with the highest value and with the inverting input to the input (£ 1) with the second highest value and the «-th anticoincidence circuit of the first group with the non-inverting input to the input (£ 2, £ 4 up to £ 12) with the (2 «-l) th valence and with the inverting input to the input (£ 3, £ 5 to £ 13) with the (2 / r) th valence, that a second group is connected of anti-coincidence circuits (Uli, i / 12, i / 13) is provided, the outputs of which are led to a second bus line (2 ¹ ) and of which the first (t / 11) with the non-inverting input to the input (£ 1) with the second highest value and with the inverting input to the input (£ 3) with de r fourth highest value and the «-th anticoincidence circuit of the second group with the non-inverting input to the input (£ 5, £ 9) with the (4 /; - 2> th value and with the inverting input to the input (£ 7, £ 11) with the (4 //) th value and that further groups of anti-coincidence circuits (i / 21, i / 22 or i / 31) are provided, of which the anti-coincidence circuits of the m-th group have a bus line (2 ^m - ') and feed the first anticoincidence circuit with the non-inverting input with the (2 ^m ^ ¹ ) -th valence and with the inverting input at the input with the (2 ^OT ) -th valency and the «th anticoincidence circuit of the / η -th group with the non-inverting input on the input with the (2m-i · [2 / j — I]) th valence and with the inverting input on the input with the (2 "ii · [2 //]) -th valence is connected and that, if such a number of signal inputs is available, that according to the rule given above ln the non-inverting inputs of anticoincidence circuits of the / η-th group (i / 22, i / 31) can be connected to a signal input, but there is no signal input for the inverting inputs of these anticoincidence circuits, the inverting inputs of the anticoincidence circuits of the ni-th group (i / 22, C ^r 31) are connected to the signal input (£ 13) with the lowest value. 3. Anordnung nach Anspruch ! oder 2, dadurch gekennzeichnet, daß der Eingang (£0) stets an »O«-Signal liegt.3. Arrangement according to claim! or 2, characterized in that the input (£ 0) is always on "O" signal is present. 4. Anordnung nach Anspruch I, dadurch gekennzeichnet, daß die Verstärker als ODER-Glieder ausgebildet sind, deren einen Eingängen die Signale unterschiedlicher Priorität und deren anderen Eingängen das Ausgangssignal der jeweils vorgeschalteten Koinzidenzschaltung zugeführt ist.4. Arrangement according to claim I, characterized in that the amplifier as OR gates are designed, whose one inputs the signals of different priority and the other inputs the output signal is fed to the respective upstream coincidence circuit.