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Stand der Technik
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Die Erfindung geht aus von einer Chip-Anordnung bzw. einem Gesamtchip.
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Mikroelektromechanische Systeme (MEMS) zur Messung verschiedener physikalischer Größen (Beschleunigung, Drehraten, Druck usw.) werden für verschiedene Applikationen, beispielsweise im Automobil- und Consumer-Bereich, in Massenfertigung hergestellt. Weit verbreiteter Stand der Technik ist dabei die Verwendung von MEMS-Chips, die einen Sensorkern, beispielsweise im Falle eines Inertialsensors unter anderem eine bewegliche Masse, Federn und Elektroden, enthalten und mit einem Auswertechip bzw. ASIC (anwendungsspezifische integrierte Schaltung) elektrisch verbunden und in ein Gehäuse integriert werden.
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Es ist dabei auch möglich, MEMS-Chips und ASIC-Chips auf Waferebene vertikal zu integrieren. Dabei wird ein ASIC-Wafer mit einem MEMS-Wafer über ein metallisches Bondverfahren mechanisch und elektrisch verbunden, wobei der ASIC die elektronische Auswerteschaltung und gleichzeitig die hermetische Verkappung für das MEMS-Element darstellt.
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Beispielsweise ist aus der
DE 19 616 014 A1 ein Verfahren zur Herstellung von Halbleiterbauelementen, die mikromechanische Strukturen aufweisen, bekannt. Die mikromechanischen Strukturen werden in einem eigenen Wafer erzeugt und dieser Wafer wird unter Zwischenschaltung eines Verbindungselementes auf einen integrierte Schaltungen aufweisenden Wafer justiert aufgebracht.
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Insbesondere werden diese vertikalen Integrationsverfahren in Kombination mit Silizium-Durchkontaktierungen (through silicon vias - TSVs) und Flip-Chip-Technologien verwendet, wodurch ein Aufbau und eine Kontaktierung als Chip Scale Package (CSP) erfolgen kann. Die
US 2012 0 049 299 A1 offenbart eine zusammengesetzte Wafer-Halbleiteranordnung, die einen ersten Wafer und einen zweiten Wafer enthält.
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Stand der Technik ist somit, dass einem einzelnen MEMS-Chip ein ASIC-Chip zugeordnet ist. Dabei kann es sich um MEMS-Chips handeln, bei denen der Sensorkern, beispielsweise ein Beschleunigungssensor, in einer Einzelkaverne angeordnet ist. Es kann sich gemäß dem Stand der Technik ferner um MEMS-Chips mit mehreren Kavernen für unterschiedliche MEMS handeln, beispielsweise für einen kombinierten Beschleunigungs- und Drehratensensor, wobei der Beschleunigungssensor mit relativ hohem Innendruck in der Größenordnung von 100 mbar verkappt wird, um eine relativ hohe Dämpfung des Sensors zu erzielen, während der Drehratensensor mit niedrigem Innendruck in der Größenordnung von 1 mbar hermetisch verschlossen wird, um ihn mit geringen Antriebsspannungen antreiben zu können und eine gute Signalqualität zu erreichen. Derartige Chips mit zwei getrennten Kavernen kann man auch als Doppelkavernenchips bezeichnen. Die beiden Kavernen eines Doppelkavernenchips sind im Allgemeinen unterschiedlich groß.
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Ein wichtiger Trend in der Weiterentwicklung von mikromechanischen Sensoren besteht in der Erhöhung der Performance, um neue Anwendungen zu erschließen bzw. existierende Anwendungen zu verbessern. Gleichzeitig ist es für bestimmte Applikationen gewünscht, besonders kostengünstige Sensoren bereitzustellen. Die beiden Anforderungen sind tendenziell zueinander konträr. Somit muss häufig abgewogen werden, ob in einer aufwändigen Produktentwicklung eher der Performance- oder eher der Kostenaspekt im Vordergrund stehen soll.
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Offenbarung der Erfindung
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Es ist eine Aufgabe der vorliegenden Erfindung, die Performance von MEMS kosteneffizient skalieren zu können, sodass insbesondere eine Chip-Anordnung bereitgestellt werden kann, die eine vorteilhafte Performance aufweist und gleichzeitig kosteneffizient und/oder platzsparend herstellbar ist.
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Die erfindungsgemäße Chip-Anordnung gemäß dem Hauptanspruch hat gegenüber dem Stand der Technik den Vorteil, dass die Chip-Anordnung mindestens zwei MEMS-Sub-Chips (mikroelektromechanische System-Sub-Chips) aufweist, wobei sowohl das erste MEMS als auch das zweite MEMS (und somit beide MEMS-Sub-Chips) zumindest zur Ermittlung bzw. Messung der gleichen ersten physikalischen Größe ausgebildet sind. Es handelt sich bei dem ersten MEMS und bei dem zweiten MEMS vorzugsweise um den gleichen Sensortyp, beispielsweise jeweils um Drehratensensoren, Beschleunigungssensoren oder Drucksensoren. Die Chip-Anordnung kann erfindungsgemäß als Gesamtsensor verstanden werden.
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Die Performance von MEMS kann erfindungsgemäß in vorteilhafter Weise skalierbar gemacht werden, wobei gleichzeitig Entwicklungskosten gespart werden können. Es ist erfindungsgemäß beispielsweise möglich, aus einem einzigen MEMS-Sensor-Design, das nur einmal entwickelt werden muss, in einer ersten Konfiguration sehr kostengünstige, in einer zweiten Konfiguration hoch performante Sensoren zu realisieren. Dies führt zu kürzeren Entwicklungszeiten und niedrigeren Entwicklungskosten.
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Ferner ist es erfindungsgemäß möglich, dass ein Anwendungsbereich dahingehend erweitert werden kann, dass ein einziger Gesamtsensor mit begrenztem Bauraum und begrenzten Herstellkosten unterschiedliche und insbesondere widersprüchliche Applikationsanforderungen erfüllen kann.
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Es ist denkbar, dass mithilfe des ersten und zweiten MEMS zusätzlich zur ersten physikalischen Größe eine zweite physikalische Größe oder mehrere weitere physikalische Größen gemessen werden können. Bei der ersten physikalischen Größe kann es sich beispielsweise um eine Beschleunigung, eine Drehrate oder einen Druck handeln. Beispielsweise können das erste und zweite MEMS als einachsiger, zweiachsiger oder dreiachsiger Beschleunigungssensor oder Drehratensensor ausgeführt sein, also jeweils in eine, zwei oder drei Raumrichtungen sensitiv sein.
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Die Erfindung geht aus von MEMS-Basischips, im Folgenden auch MEMS-Sub-Chip genannt, die gemeinsam mit einem einzelnen ASIC-Chip (anwendungsspezifische integrierte Schaltung-Chip) verbunden werden können, um einen fertigen Chip zu erzeugen.
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Gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung (bzw. gemäß einem ersten Aspekt der Erfindung) kann der gleiche MEMS-Sub-Chip als n × m MEMS-Array mit einem n × m flächengrößeren ASIC verbunden werden, wobei n und m natürliche Zahlen sind und zumindest n oder m größer als 1 ist. Dabei kann die Größe des MEMS-Arrays, das mit dem ASIC gekoppelt wird, flexibel gewählt werden. Bei einer Änderung der Array-Dimension wird jedoch ein entsprechender ASIC benötigt. Besonders bevorzugt ist es erfindungsgemäß möglich, dass die MEMS-Sub-Chips, die ein Sensorarray bilden, mit einem einzigen gemeinsamen ASIC-Chip, beispielsweise als Chip Scale Package, realisiert werden. MEMS-Sensorkern-Designs/Ausgestaltungen, die sich bereits in kleineren Chips bewährt haben, können auf dieses Weise hochskaliert werden. Während der einzelne MEMS-Basischip bzw. MEMS-Sub-Chip zusammen mit einem kleinen ASIC ein sehr kostengünstiges Produkt ermöglicht, kann über das n × m Array von MEMS-Sub-Chips mit gemeinsamem Auswerte-ASIC die Performance massiv gesteigert werden. Der Gesamtentwicklungsaufwand zur Realisierung sowohl von sehr kostengünstigen als auch hochperformanten Sensoren ist somit reduziert. Zudem ergibt sich durch die Anordnung im Array eine Platzersparnis gegenüber mehreren CSPs mit je einem Sensorkern, welche auf einer Applikations-Leiterplatte nur mit gewissem Minimalabstand montiert werden können.
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Gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung (bzw. gemäß einem zweiten Aspekt der Erfindung) sind Einzelmerkmale von ansonsten identischen MEMS-Sub-Chips gezielt verändert, um bestimmte Sensoreigenschaften für verschiedene Applikationen zu optimieren und mit einem einzigen Gesamtsensor (bzw. einer einzigen Chip-Anordnung) ein breiteres Spektrum von Anforderungen bzw. Applikationen bedienen zu können. Es kann also beispielsweise ein erster MEMS-Sub-Chip verwendet werden, der sich in Einzelmerkmalen und/oder Eigenschaften von einem ansonsten gleich ausgebildeten zweiten MEMS-Sub-Chip der Chip-Anordnung unterscheidet.
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Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnungen entnehmbar.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung mithilfe des ersten MEMS-Sub-Chips und mithilfe des gemeinsamen ASIC-Chips eine erste Kaverne ausgebildet ist, in der das erste MEMS angeordnet ist, wobei mithilfe des zweiten MEMS-Sub-Chips und mithilfe des gemeinsamen ASIC-Chips eine zweite Kaverne ausgebildet ist, in der das zweite MEMS angeordnet ist, ist es vorteilhafterweise möglich, einzelne MEMS bzw. Sensorkerne in entsprechenden Kavernen anzuordnen, um die gewünschten Arbeitsbedingungen und Umgebungsbedingungen für die MEMS bereitzustellen.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung die erste Kaverne hermetisch abgedichtet ist, insbesondere mithilfe eines Bondrahmens, wobei die zweite Kaverne hermetisch abgedichtet ist, insbesondere mithilfe des Bondrahmens, ist es möglich, dass die erste Kaverne hermetisch von der zweiten Kaverne getrennt ist. Alternativ ist es denkbar, dass der Bondrahmen die erste und zweite Kaverne (und ggf. weitere Kavernen) gemeinsam umschließt, sodass die erste und zweite Kaverne (und ggf. die weiteren Kavernen) gemeinsam hermetisch abgedichtet sind, insbesondere derart, dass die erste und zweite Kaverne (und ggf. die weiteren Kavernen) untereinander in einem Gasaustausch stehen. Dies kann für bestimmte Applikationen auch insbesondere dann vorteilhaft sein, wenn es sich bei dem ersten und zweiten MEMS um identische Sensortypen handeln kann. Für den Fall, dass der Bondrahmen die erste und zweite Kaverne (und ggf. weitere Kavernen) gemeinsam umschließt, ist es vorzugsweise denkbar, eine oder mehrere Bondrahmenstützen innerhalb der Kaverne anzuordnen, welche je nach Größe der Kaverne zur Stabilisierung und besseren Weiterverarbeitbarkeit der Chip-Anordnung dienen.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung das erste MEMS und das zweite MEMS zumindest im Wesentlichen gleich ausgebildet sind, ist es möglich, dass alle Subkomponenten oder zumindest alle die Funktion des MEMS betreffenden Subkomponenten des ersten MEMS und des zweiten MEMS jeweils gleich ausgebildet sind, besonders bevorzugt mit den gleichen Geometrien, relativen Abständen und Materialien (Fertigungsungenauigkeiten bzw. -schwankungen ausgenommen). Das erste MEMS und das zweite MEMS können dementsprechend identische MEMS (insbesondere identische Sensoren) sein und zur Messung dergleichen physikalischen Größen ausgebildet sein. Das erste MEMS und das zweite MEMS haben dementsprechend die gleichen Eigenschaften und Funktionen. Die Signale des ersten und zweiten MEMS können somit beispielsweise zusammen verwendet werden, um statische Fehler (insbesondere ein Rauschen) im Vergleich zur Verwendung nur des Signals des ersten MEMS oder nur des Signals des zweiten MEMS zu verringern.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung die Chip-Anordnung einen dritten MEMS-Sub-Chip umfasst, wobei der dritte MEMS-Sub-Chip ein drittes MEMS aufweist, wobei mithilfe des dritten MEMS ebenfalls die erste physikalische Größe messbar ist, wobei bevorzugt mithilfe des dritten MEMS-Sub-Chips und mithilfe des gemeinsamen ASIC-Chips eine dritte Kaverne ausgebildet ist, in der das dritte MEMS angeordnet ist, wobei weiter bevorzugt die dritte Kaverne mithilfe des Bondrahmens hermetisch abgedichtet ist, ist es möglich, auch größere MEMS-Arrays in der Chip-Anordnung auszubilden. Das dritte MEMS kann vom gleichen Sensortyp wie das erste und zweite MEMS sein. Es ist denkbar, dass das dritte MEMS identisch zu dem ersten und zweiten MEMS ist. Die Signale des ersten, zweiten und dritten MEMS können somit beispielsweise verwendet werden, um statische Fehler und insbesondere ein Rauschen zu verringern. Entsprechend sind weitere MEMS-Sub-Chips mit weiteren MEMS denkbar, die insbesondere jeweils zumindest zur Messung der ersten physikalischen Größe ausgebildet sind. Somit können n × m MEMS-Sub-Chip-Arrays ausgebildet werden, wobei n und m natürliche Zahlen sind und zumindest n oder m größer als 1 ist.
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Es ist gemäß einer Ausführungsform der vorliegenden Erfindung denkbar, dass die Chip-Anordnung einen zwei-dimensionalen Array aus n × m MEMS-Sub-Chips umfasst, wobei n und m natürliche Zahlen größer 1 sind, wobei jeder der n × m MEMS-Sub-Chips jeweils ein MEMS aufweist, mit dem die erste physikalische Größe messbar ist.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung ein erster Innendruck und/oder eine erste Gaszusammensetzung der ersten Kaverne gleich einem zweiten Innendruck und/oder einer zweiten Gaszusammensetzung der zweiten Kaverne ist, oder dass ein erster Innendruck und/oder eine erste Gaszusammensetzung der ersten Kaverne unterschiedlich von einem zweiten Innendruck und/oder einer zweiten Gaszusammensetzung der zweiten Kaverne ist, ist es besonders vorteilhaft möglich, dass ein einziger Gesamtsensor mit begrenztem Bauraum und begrenzten Herstellkosten vielseitige und widersprüchliche Applikationsanforderungen erfüllen kann. Es kann somit auch für ein identisches erstes und zweites MEMS (und ggf. weitere MEMS) ein unterschiedlicher Innendruck und/oder eine unterschiedliche Gaszusammensetzung in den beiden Kavernen (und ggf. weiteren Kavernen) eingestellt werden. Somit können die Betriebsbedingungen der MEMS für unterschiedliche Situationen optimiert sein. Beispielsweise kann ein Sensor mit einem Kavernendruck betrieben werden, der besonders geringes Rauschen ermöglicht, während ein anderer Sensor mit einem Kaverneninnendruck betrieben wird, der eine vergleichsweise verbesserte Vibrationsfestigkeit (bei jedoch höherem Rauschen) ermöglicht.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung der erste MEMS-Sub-Chip ein weiteres erstes MEMS aufweist und/oder dass der zweite MEMS-Sub-Chip ein weiteres zweites MEMS aufweist, ist es möglich, Doppelkavernen pro MEMS-Sub-Chip auszubilden. Es ist denkbar, dass das weitere erste MEMS in einer weiteren ersten Kaverne angeordnet ist, die mithilfe des ersten MEMS-Sub-Chip und dem gemeinsamen ASIC-Chip ausgebildet ist. Es ist denkbar, dass die weitere erste Kaverne mithilfe des Bondrahmens hermetisch abgeschlossen ist, insbesondere getrennt von der ersten Kaverne. Es ist denkbar, dass das weitere erste MEMS ein anderes MEMS, insbesondere ein anderer Sensor oder anderer Sensortyp ist, als das erste MEMS. Es ist denkbar, dass in der weiteren ersten Kaverne der gleiche oder ein anderer Innendruck eingestellt ist als in der ersten Kaverne. Es ist denkbar, dass das weitere zweite MEMS in einer weiteren zweiten Kaverne angeordnet ist, die mithilfe des zweiten MEMS-Sub-Chips und dem gemeinsamen ASIC-Chip ausgebildet ist. Es ist denkbar, dass die weitere zweite Kaverne mithilfe des Bondrahmens hermetisch abgeschlossen ist, insbesondere getrennt von der zweiten Kaverne. Es ist denkbar, dass das weitere zweite MEMS ein anderes MEMS, insbesondere ein anderer Sensor oder anderer Sensortyp ist, als das zweite MEMS. Es ist denkbar, dass in der weiteren zweiten Kaverne ein anderer Innendruck eingestellt ist als in der zweiten Kaverne. Es ist gemäß einer Ausführungsform möglich, dass das weitere erste MEMS und das weitere zweite MEMS gleich bzw. identisch ausgebildet sind. Es sind somit Doppelkavernen pro MEMS-Sub-Chip denkbar. Auch weitere zusätzliche Kavernen pro MEMS-Sub-Chip sind denkbar.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist es denkbar, dass der gemeinsame ASIC-Chip eine oder mehrere Silizium-Durchkontaktierungen aufweist.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung die Chip-Anordnung als Chip-Scale-Package ausgebildet ist, ist es denkbar, dass die Chip-Anordnung ohne weitere Umverpackung auf eine Leiterplatte gelötet werden kann. Hierdurch ergeben sich besondere Kostenersparnisse bei der Verwendung einer Mehrzahl gleichartiger MEMS-Sub-Chips.
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Ein weiterer Gegenstand der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer Chip-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung, wobei der erste MEMS-Sub-Chip und der zweite MEMS-Sub-Chip mit dem gemeinsamen ASIC-Chip verbunden werden. Es ist bevorzugt denkbar, dass ein MEMS-Wafer, umfassend den ersten MEMS-Sub-Chip und den zweiten MEMS-Sub-Chip, mit einem ASIC-Wafer verbunden wird, der den ASIC-Chip umfasst, wobei in einem Vereinzelungsschritt der erste MEMS-Sub-Chip und der zweite MEMS-Sub-Chip mit dem gemeinsamen ASIC-Chip vom restlichen MEMS-Wafer separiert werden. Somit entsteht mithilfe des Vereinzelungsschritts die Chip-Anordnung bzw. der Gesamtchip, der den ersten und zweiten MEMS-Sub-Chip und ggf. weitere MEMS-Sub-Chips als MEMS-Sub-Chip-Array umfasst. Die erfindungsgemäße Chip-Anordnung ist somit insbesondere als fertiger Chip zu verstehen, der insbesondere bereits von einem Wafer oder einer Waferanordnung vereinzelt wurde.
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Dadurch, dass gemäß einer Ausführungsform der vorliegenden Erfindung der erste MEMS-Sub-Chip und der zweite MEMS-Sub-Chip mit dem gemeinsamen ASIC-Chip durch metallisches Bonden verbunden werden, ist es vorteilhafterweise möglich, dass elektrische Kontakte zwischen den MEMS und dem ASIC hergestellt werden.
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Ein weiterer Gegenstand der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer Chip-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung, wobei mithilfe des ersten MEMS und des zweiten MEMS die erste physikalische Größe gemessen wird.
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Für das Verfahren zur Herstellung einer Chip-Anordnung sowie das Verfahren zum Betreiben einer Chip-Anordnung können dabei die Vorteile und Ausgestaltungen Anwendung finden, die bereits im Zusammenhang mit der erfindungsgemäßen Chip-Anordnung oder im Zusammenhang mit einer Ausführungsform der erfindungsgemäßen Chip-Anordnung beschrieben worden sind.
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Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
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Figurenliste
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- 1 zeigt eine schematische Darstellung einer Chip-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung;
- 2, 3, 4, 5, 6, 7, 8 und 9 zeigen schematische Schnittansichten durch Chip-Anordnungen gemäß verschiedener Ausführungsformen der vorliegenden Erfindung jeweils in einer Aufsicht.
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Ausführungsformen der Erfindung
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In den verschiedenen Figuren sind gleiche Teile stets mit den gleichen Bezugszeichen versehen und werden daher in der Regel auch jeweils nur einmal benannt bzw. erwähnt.
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In 1 ist eine Chip-Anordnung 1 gemäß einer Ausführungsform der vorliegenden Erfindung in einer perspektivischen Darstellung gezeigt. Mehrere gleichartige Sensorkerne oder Sensorkerngruppen befinden sich als MEMS 11, 21, 31, 41 in MEMS-Sub-Chips 10, 20, 30, 40, also in nebeneinander angeordneten Bereichen eines MEMS-Chips 2. Die dargestellte Chip-Anordnung 1 umfasst eine 2 × 2 Array-Struktur von MEMS-Sub-Chips 10, 20, 30, 40, die mit einem einzelnen gemeinsamen ASIC-Chip 100 mit einem Bondverfahren verbunden werden. Die vertikalen Blockpfeile 300 deuten an, dass der MEMS-Chip 2, umfassend die MEMS-Sub-Chips 10, 20, 30, 40, und der den MEMS-Sub-Chips 10, 20, 30, 40 gemeinsam zugeordnete ASIC-Chip 100 im fertigen Zustand zusammengefügt sind und hier lediglich in einer Expansion dargestellt sind. Vorzugsweise sind das erste, zweite dritte und vierte MEMS 11, 21, 31, 41 jeweils zumindest als gleicher Sensortyp ausgebildet, sodass sie alle jeweils zur Messung zumindest einer ersten physikalischen Größe verwendbar sind. Es ist insbesondere möglich, dass die MEMS-Sub-Chips 10, 20, 30, 40 (inklusive der entsprechenden MEMS 11, 21, 31, 41) jeweils identisch ausgebildet sind, so dass eine einfache Skalierung einer einzelnen MEMS-Sub-Chip-Ausgestaltung auf einen Vielzahl von MEMS-Sub-Chips erfolgen kann.
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Zur Herstellung der Chip-Anordnung 1 wird ein MEMS-Wafer mit einem ASIC-Wafer über ein metallisches Bondverfahren, beispielsweise eutektisches Bonden mit Aluminium und Germanium, verbunden. Auf dem ASIC-Wafer ist jedem MEMS-Chip 2 ein ASIC-Chip 100 zugeordnet, der diesem genau gegenüberliegt. Die Funktionsseite des ASICs mit den elektronischen Schaltungen (Transistoren) und Verdrahtungselementen (Metall-Oxid-Stapel im CMOS-Backend) ist der Funktionsseite des MEMS-Wafers mit den mikromechanischen Strukturelementen bzw. MEMS dabei bevorzugt zugewandt. Die umgekehrte Variante, bei der die ASIC-Funktionsseite außen liegt, ist alternativ jedoch auch denkbar. Beim metallischen Waferbonden kann der Bondrahmen 200 hergestellt werden, mit dem die Kavitäten bzw. Kavernen 12, 22, 32, 42 im MEMS-Chip 2 hermetisch verschlossen werden können. Zum anderen werden beim metallischen Waferbonden elektrische Kontakte zwischen dem späteren MEMS- und ASIC-Chip 2, 100 hergestellt, sodass elektrische Signale zwischen MEMS- und ASIC-Chip 2, 100 eingespeist bzw. ausgelesen werden können.
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Nach dem Bonden der Wafer wird ein Vereinzelungsschritt durchgeführt, sodass das Paar aus MEMS-Chip 2 und gegenüberliegendem ASIC-Chip 100 vom restlichen Wafer bzw. den weiteren Chips getrennt wird. Das Paar aus MEMS-Chip 2 und gegenüberliegendem ASIC-Chip 100 bildet nach der Vereinzelung die Chip-Anordnung 1, bevorzugt ein Chip-Scale-Package. Der ASIC-Chip 100 weist Silizium-Durchkontaktierungen 101, 101' auf, die die ASIC-Signale von der innen liegenden Funktionsseite auf die außenliegende ASIC-Rückseite transportieren. Dort können sie über eine Umverdrahtungsebene 102 (redistribution layer - RDL) zu Lötkontakten 103, 103', beispielsweise Lötbällen oder Metallpads, geführt werden. Über die Lötkontakte 103, 103' kann das Bauelement dann mechanisch und elektrisch mit einer Leiterplatte verbunden werden.
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Das Vorhandensein von Silizium-Durchkontaktierungen 101, 101' im ASIC ist erfindungsgemäß bevorzugt, da hierdurch die Skalierbarkeit bezüglich der Array-Größe der MEMS-Sub-Chips 10, 20, 30, 40 besonders vorteilhaft möglich ist. Müssten andererseits nach dem Waferbonden erst noch Kontaktpads, beispielsweise auf der ASIC-Funktionsseite, freigelegt werden, müsste ein Teil des MEMS-Wafers entfernt werden (beispielsweise über einen Ätzprozess oder über teilweises Sägen des Waferstacks, wobei der Sägeschnitt vor Erreichen des ASIC-Wafers stoppt). Da aber alle MEMS-Sub-Chips 10, 20, 30, 40 vorzugsweise zumindest im Wesentlichen gleich sind, müssten die Kontaktbereiche bei allen MEMS-Sub-Chips entfernt werden, obwohl sie für elektrische Kontaktpads nur an einer Stelle benötigt werden. Dies ist zwar technisch möglich, allerdings mit Kostennachteilen verbunden. Dementsprechend ist das Vorhandensein von Silizium-Durchkontaktierungen 101, 101' im ASIC-Chip 100 besonders bevorzugt.
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In 2 ist eine schematische Schnittansicht (parallel zur Waferebene) durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt. Insbesondere ist der MEMS-Chip 2 der Chip-Anordnung 1 gezeigt. Die Chip-Anordnung 1 umfasst ein 3 × 2 Array von MEMS-Sub-Chips 10, 20, 30, 40, 50, 60. Die einzelnen MEMS 11, 21, 31, 41, 51, 61 der MEMS-Sub-Chips 10, 20, 30, 40, 50, 60 sind vorzugsweise jeweils identisch ausgebildet und jeweils in entsprechenden hermetisch voneinander getrennten Kavernen 12, 22, 32, 42, 52, 62 angeordnet, sodass der MEMS-Chip 2 insgesamt sechs identische MEMS 11, 21, 31, 41, 51, 61 aufweist, die alle zumindest zur Messung einer ersten physikalischen Größe verwendet werden können. Besonders bevorzugt sind die MEMS-Sub-Chips 10, 20, 30, 40, 50, 60 (alle) vollständig identisch ausgebildet bzw. ausgeprägt, was eine besonders kosteneffiziente Skalierung ermöglicht, da ein einziges Sensordesign bzw. MEMS-Sub-Chips-Design vielfach verwendet werden kann. Die Kavernen 12, 22, 32, 42, 52, 62 sind durch den Bondrahmen 200 voneinander getrennt.
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Es ist denkbar, dass in allen Kavernen 12, 22, 32, 42, 52, 62 der gleiche Innendruck eingestellt ist. Eine solche Ausführung kann besonders vorteilhaft zur Reduktion des Rauschens bei einer Messung von einer oder mehreren physikalischen Größen verwendet werden. Soll für eine bestimmte Applikation das Rauschen auf eine gemessene Größe beispielsweise um einen Faktor n reduziert werden (im Vergleich zu einem einzelnen MEMS-Sub-Chip), kann dies über ein n × n-Array von MEMS-Sub-Chips realisiert werden, da die Rauschamplitude mit 1/√n. skaliert (bzw. das Signal-to-Noise-Ratio verhält sich proportional zu √n). Entsprechend kann ein Array mit MEMS-Sub-Chips auch zur Mittelung von Offset-, Empfindlichkeits- oder Nichtlinearitätsfehlern beitragen, insbesondere dann, wenn die Fehlerquellen von statistischer Natur sind und sich somit über eine Mehrzahl von gleichen MEMS herausmitteln lassen.
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In 3 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt. Insbesondere ist der MEMS-Chip 2 der Chip-Anordnung 1 gezeigt. Die Chip-Anordnung 1 umfasst einen ersten und zweiten MEMS-Sub-Chip 10, 20. Der erste MEMS-Sub-Chip 10, weist ein erstes MEMS 11 auf, das in einer ersten Kaverne 12 angeordnet ist, und der zweite MEMS-Sub-Chip 20 ein identisch zum ersten MEMS 11 ausgebildetes zweites MEMS 21, das in einer zweiten Kaverne 22 angeordnet ist. Die Kavernen 12, 22 sind durch den Bondrahmen 200 voneinander hermetisch getrennt. Somit ist der MEMS-Chip 2 als 2 × 1 Array von MEMS-Sub-Chips 10, 20 ausgebildet.
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In 4 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt, welche sich von den Ausführungsformen der 2 und 3 dadurch unterscheidet, dass vier MEMS-Sub-Chips 10, 20, 30, 40 mit entsprechenden hermetisch voneinander getrennten Kavernen 12, 22, 32, 42 vorhanden sind, die jeweils ein MEMS 11, 21, 31, 41 aufweisen. Der MEMS-Chip 2 umfasst somit ein 2 × 2 Array von MEMS-Sub-Chips 10, 20, 30, 40.
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Wird die Array-Dimension von MEMS-Sub-Chips groß, ist eine technische und ökonomische Abwägung denkbar, ob es sinnvoller ist, einen dedizierten MEMS-Wafer zu bauen, bei dem jeder MEMS-Sub-Chip 10, 20, 30, 40 eine gesonderte Kaverne 12, 22, 32, 42 mit eigenem Bondrahmenteil erhält, oder ob die MEMS 11, 21, 31, 41 (bzw. Sensorkerne) stattdessen als Array in einem MEMS-Chip 2 mit einem gemeinsamen umlaufenden äußeren Bondrahmen 200, aber ohne innere Bondrahmenstege, realisiert werden. Ein solche Ausführungsform mit einem gemeinsamen umlaufenden Bondrahmen 200, jedoch ohne Bondrahmenstege zwischen den einzelnen MEMS-Sub-Chips 10, 20, 30, 40, ist in 5 schematisch für ein 2 × 2 MEMS-Sub-Chip-Array dargestellt. Durch eine derartige Ausgestaltung kann gegenüber der Ausgestaltung gemäß 3 etwas Fläche (und somit Kosten) gespart werden. Andererseits ist in diesem Fall eine eigene Waferentwicklung erforderlich, sodass sich Kostenvorteile ggf. erst bei hohen Fertigungsvolumina einstellen. Die Nebeneinanderanordnung von nahezu identischen Sensorkernen bzw. MEMS 11, 21, 31, 41 in einer gemeinsamen ersten Kaverne 12 gemäß 5 hat gegenüber den Ausführungsformen der 2, 3 und 4 weiterhin den möglichen Nachteil, dass in diesem Fall die Anzahl der MEMS-Sub-Chips bezüglich der Array-Größe nicht beliebig skaliert werden kann.
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In 6 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt, die der in 5 gezeigten Ausführungsform mit einer gemeinsamen ersten Kaverne 12 für die MEMS 11, 21, 31, 41 entspricht. Zusätzlich zu der in der 5 gezeigten Ausführungsform ist neben dem gemeinsamen Bondrahmen 200 noch eine Bondrahmenstütze 201 zentral zwischen den vier MEMS 11, 21, 31, 41 angeordnet, welche je nach Größe der Kaverne 12 zur Stabilisierung und besseren Weiterverarbeitbarkeit der Chip-Anordnung 1 erforderlich ist.
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In 7 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt, wobei die MEMS-Sub-Chips 10, 20, 30, 40 strukturell identisch ausgebildet sind, sodass die MEMS 11, 21, 31, 41 gleich sind und jeweils in hermetisch voneinander getrennten Kavernen 12, 22, 32, 42 angeordnet sind. Jedoch haben die Kavernen 12, 22, 32, 42 der MEMS-Sub-Chips 10, 20, 30, 40 jeweils (oder zumindest einige der Kavernen) eine individuelle Gaszusammensetzung. Dabei kann es sich um den Einschluss unterschiedlicher Gassorten und/oder unterschiedlicher Gasdrücke handeln. Ein Ausführungsbeispiel hierfür ist der Einschluss unterschiedlicher Innendrücke und/oder Gase in zwei Kavernen 12, 22 von zwei MEMS-Sub-Chips 10, 20, welche ansonsten identische Beschleunigungssensoren als MEMS 11, 21 beinhalten. Die unterschiedliche Zusammensetzung der Gase und/oder die unterschiedlichen Innendrücke in den verschiedenen Kavernen 12, 22 können beispielsweise über einen oder mehrere Laser-Reseal-Schritte realisiert werden. In diesen Schritten werden die Zusammensetzung und der Druck des Gases über ein kleines Loch in einem der beiden Wafer eingestellt und das Loch dann durch lokales Aufschmelzen durch einen Laserbeschuss hermetisch verschlossen. In der ersten Kaverne 12 des ersten MEMS-Sub-Chips 10 wird ein niedrigerer Innendruck zur Erzielung von geringen Rauschwerten für das erste MEMS 11 eingeschlossen als in der zweiten Kaverne 22 des zweiten MEMS-Sub-Chips 20. In der zweiten Kaverne 22 herrscht ein deutlich höherer Innendruck zur Erreichung einer hohen fluidischen Dämpfung. Somit liegt eine hohe Vibrationsrobustheit für das zweite MEMS 21 vor. Im normalen vibrationsarmen Zustand wird der rauscharme erste Sensor (also das erste MEMS 11) bevorzugt ausgelesen und/oder das Signal des ersten Sensors höher gewichtet. Beim Auftreten von starken Vibrationen, also hohen dynamischen Beschleunigungen, liefert der erste rauscharme Sensor aber möglicherweise unplausible Werte, da die Sensorstruktur durch die externe Vibrationsanregung zu stark ausgelenkt wird und elektrisch oder mechanisch clippt. In diesem Fall kann durch einen Signalvergleich der beiden Sensoren (erstes und zweites MEMS 11, 21) die fehlende Plausibilität bzw. Fehlerhaftigkeit des Signals des rauscharmen ersten Sensors festgestellt werden und nur noch das Signal des stärker gedämpften, vibrationsrobusten zweiten Sensors (also des zweiten MEMS 21) zur Messung herangezogen werden, vorzugsweise bis die Vibration wieder abklingt und der rauscharme erste Sensor wieder fehlerfrei funktioniert.
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In 8 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt. In dieser Ausführungsform sind die MEMS-Sub-Chips 10, 20, 30, 40 selbst bezüglich einzelner Merkmale individuell unterschiedlich gestaltet. Für als Beschleunigungssensoren ausgestaltete MEMS 11, 21, 31, 41 ist es beispielsweise denkbar, dass sich die unterschiedlichen MEMS-Sub-Chips 10, 20, 30, 40 lediglich bezüglich ihrer Federsteifigkeit und damit bezüglich ihres maximalen Messbereichs unterscheiden. Beispielsweise kann das erste MEMS 11 weichere Federn aufweisen als das zweite MEMS 21. Somit kann das erste MEMS 11 eine besonders hohe Empfindlichkeit und somit ein gutes Signal-to-Noise-Ratio aufweisen, gerät aber bei großen Beschleunigungen in den Zustand des elektrischen und/oder mechanischen Clippings. Das zweite MEMS 21 hat hingegen deutlich steifere Federn und somit ein schlechteres Signal-to-Noise-Ratio, aber einen erweiterten Messbereich. Ähnlich wie im oben beschriebenen Fall mit unterschiedlichen Innendrücken kann durch Signalvergleich der beiden Sensoren (also zwischen dem ersten und zweiten MEMS 11, 21) die fehlende Plausibilität bzw. Fehlerhaftigkeit des Signals des clippenden ersten Sensors (bzw. ersten MEMS 11) festgestellt werden und nur noch das Signal des steiferen zweiten Sensors (bzw. zweiten MEMS 21) zur Messung herangezogen werden, vorzugsweise bis die hohe Beschleunigung wieder abklingt und der weichere erste Sensor wieder fehlerfrei funktioniert. Ein weiteres Beispiel wäre die Realisierung von unterschiedlich steifen Membranen von als Drucksensoren ausgebildeten MEMS 11, 21 in verschiedenen MEMS-Sub-Chips 10, 20, um beispielsweise mit dem ersten MEMS-Sub-Chip 10 sehr hoch aufgelöste Kleinsignale und mit dem zweiten MEMS-Sub-Chip auch noch Großsignale messen zu können.
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In 9 ist eine schematische Schnittansicht durch eine Chip-Anordnung 1 gemäß einer Ausführungsformen der vorliegenden Erfindung gezeigt. Hierbei umfasst der erste MEMS-Sub-Chip 10, zusätzlich zur ersten Kaverne 12 mit dem ersten MEMS 11 eine weitere erste Kaverne 12' mit einem weiteren ersten MEMS 11'. Entsprechend umfassen auch der zweite, dritte und vierte MEMS-Sub-Chip 20, 30, 40 zusätzlich zu ihren Kavernen 22, 32, 42 mit den MEMS 21, 31, 41 jeweils weitere Kavernen 22', 32', 42', in denen jeweils ein weiteres MEMS 21', 31', 41' angeordnet ist. Die weiteren Kavernen 12', 22', 32', 42' sind jeweils mithilfe des Bondrahmens 200 hermetisch von den Kavernen 12, 22, 32, 42 getrennt. Somit können Doppelkavernen pro MEMS-Sub-Chip 10, 20, 30, 40 ausgebildet werden, also insbesondere mehrere Sensorkerngruppen mit mehreren hermetisch voneinander getrennten Kavernen. Die MEMS-Sub-Chips 10, 20, 30, 40 können vorzugsweise identisch sein (entsprechend der 2, 3 und 4) oder in einer oder mehreren Eigenschaften verschieden sein (entsprechend der 7 und 8). Bei den MEMS-Sub-Chips 10, 20, 30, 40 kann es sich in einer bevorzugten Ausführungsform beispielsweise jeweils um einen kombinierten Drehraten- und Beschleunigungssensor handeln. So kann beispielsweise in der in der ersten, zweiten, dritten, vierten Kaverne 12, 22, 32, 42 jeweils ein als Drehratensensor ausgebildetes MEMS 11, 21, 31, 41 angeordnet sein und in der weiteren ersten, weiteren zweiten, weiteren dritten, weiteren vierten Kaverne 12', 22', 32', 42' jeweils ein als Beschleunigungssensor ausgebildetes weiteres MEMS 11', 21', 31', 41' angeordnet sein. Entsprechend können in den Kavernen 12, 22, 32, 42 und den weiteren Kavernen 12', 22', 32', 42' unterschiedliche Innendrücke und/oder Gaszusammensetzungen vorherrschen, um die unterschiedlichen Anforderungen von Beschleunigungssensoren und Drehratensensoren zu berücksichtigen.
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Die Chip-Anordnungen 1 bzw. Gesamtchips gemäß den anhand der 2 bis 9 beschriebenen Ausführungsformen, umfassend den vertikal integrierten ASIC-Chip 100 und den MEMS-Chip 2, werden bevorzugt als Chip-Scale-Package verwendet, also insbesondere (wie in 1 dargestellt) ohne weitere Umverpackung lötbar auf einer Leiterplatte angeordnet. Es ist alternativ jedoch auch möglich, die Chip-Anordnungen 1 bzw. Gesamtchips in einem Moldgehäuse oder einem Open-Cavity-Package anzuordnen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- DE 19616014 A1 [0004]
- US 20120049299 A1 [0005]
