DE102020118505A1 - Speichervorrichtungen mit darin enthaltenen variablen reparatureinheiten und verfahren zu deren reparatur - Google Patents

Speichervorrichtungen mit darin enthaltenen variablen reparatureinheiten und verfahren zu deren reparatur Download PDF

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Abstract

Eine Speichervorrichtung (100) enthält einen Zeilendecoder (120), einen Spaltendecoder (130) und einen Reparatursteuerkreis (140), die dafür eingerichtet ist, (i) eine Zeilenadresse mit einer gespeicherten ausgefallenen Zeilenadresse zu vergleichen, (ii) eine Spaltenadresse mit einer gespeicherten ausgefallenen Spaltenadresse zu vergleichen, (iii) den Zeilendecoder zu veranlassen, die mindestens eine von mehreren Redundanzwortleitungen (RWL) zu aktivieren, wenn die Zeilenadresse der ausgefallenen Zeilenadresse entspricht, und (iv) den Spaltendecoder zu veranlassen, mindestens eine von mehreren Redundanzbitleitungen (RBL) zu aktivieren, wenn die Spaltenadresse der ausgefallenen Spaltenadresse entspricht. Der Reparatursteuerkreis (140) variiert eine Reparatureinheit gemäß einer während einer Reparaturoperation eingegebenen Adresse.

Description

  • HINTERGRUND
  • Das vorliegende erfinderische Konzept betrifft Speichervorrichtungen, die eine variable Speicherzellenreparaturfähigkeit besitzen, und Verfahren zu deren Reparatur unter Verwendung von Speicherzellenredundanz.
  • Im Allgemeinen nimmt mit fortschreitender Miniaturisierung im Prozess der Herstellung eines dynamischen Direktzugriffsspeichers (Dynamic Random Access Memory, DRAM) die Häufigkeit des Auftretens von Speicherzellen mit harten oder weichen Defekten (das heißt ausgefallenen Speicherzellen) zu. In diesem Fall kann eine Speicherzelle mit einem harten Defekt eine Speicherzelle mit relativ permanenten Defekten darstellen, und die Speicherzelle mit einem weichen Defekt kann eine Speicherzelle mit relativ leichten Defekten darstellen, die vorübergehend defekt ist. Um die volle Speicherkapazität des DRAM zu gewährleisten, kann ein Reparaturverfahren, bei dem ausgefallene Zellen durch Ersatzzellen oder Redundanzzellen ersetzt werden, die getrennt von den normalen Zellen bereitgestellt werden, als ein Verfahren zum Reparieren der ausgefallenen Zellen angewendet werden. Zum Beispiel kann ein Reparaturverfahren angewendet werden, bei dem eine gesamte Zeile, die eine ausgefallene Zelle enthält, durch eine Ersatzzeile oder eine Redundanzzeile ersetzt wird (das heißt eine Zeilenreparatur), oder eine Spalte, die eine ausgefallene Zelle enthält, durch eine Ersatzspalte oder eine Redundanzspalte ersetzt wird (das heißt eine Spaltenreparatur).
  • KURZDARSTELLUNG
  • Ein Aspekt des vorliegenden erfinderischen Konzepts ist die Bereitstellung einer Speichervorrichtung, die eine Reparatureinheit variiert, und ein Reparaturverfahren dafür.
  • Gemäß einem Aspekt des vorliegenden erfinderischen Konzepts wird eine Speichervorrichtung bereitgestellt, die einen Adresspuffer enthält, der dafür eingerichtet ist, mehrere Bits einer empfangenen Adresse (zum Beispiel Zeilenadresse, Spaltenadresse) zu speichern, und einen ersten nicht-flüchtigen Speicher enthält, der dafür eingerichtet ist, mehrere Bits einer ausgefallenen Adresse zu speichern. Außerdem werden mehrere erste Logikschaltkreise bereitgestellt, und jeder dieser ersten Logikschaltkreise ist dafür eingerichtet, ein einzelnes Bit der in dem Adresspuffer gespeicherten empfangenen Adresse mit einem entsprechenden Bit der in dem ersten nicht-flüchtigen Speicher gespeicherten fehlerhaften Adresse zu vergleichen. Es wird ein erster Selektor bereitgestellt, der dafür eingerichtet ist, einen ausgewählten von zwei Ausgabewerten von zwei der ersten Logikschaltkreise unter den ersten Logikschaltkreisen in Reaktion auf ein Auswahlsignal auszugeben. Es wird ein zweiter Logikschaltkreis bereitgestellt, der dafür eingerichtet ist, ein Adressenübereinstimmungssignal auf der Grundlage des ausgewählten Ausgabewertes und von Ausgabewerten der übrigen ersten Logikschaltkreise, mit Ausnahme der zwei der ersten Logikschaltkreise, auszugeben. Es wird ein zweiter nicht-flüchtiger Speicher bereitgestellt, der dafür eingerichtet ist, einen Adressbitwert zu speichern, der dem Auswahlsignal entspricht. Es wird ein zweiter Selektor bereitgestellt, der dafür eingerichtet ist, in Reaktion auf eine wahre oder invertierte Version des Auswahlsignals ein einzelnes Bit von Adressbits auszugeben, das den zwei der ersten Logikschaltkreise entspricht. Es wird ein dritter Logikschaltkreis bereitgestellt, der dafür eingerichtet ist, eine AND-Operation an dem Adressenübereinstimmungssignal und einem Ausgabewert des zweiten Selektors auszuführen. Gemäß einigen dieser Ausführungsformen der Erfindung ist jeder der ersten Logikschaltkreise dafür eingerichtet, eine XNOR (oder XOR)-Operation auszuführen, während der zweite Logikschaltkreis eine AND (oder NAND)-Operation auszuführen.
  • Eine Speichervorrichtung gemäß einer anderen Ausführungsform der Erfindung kann ein Speicherzellenarray enthalten, das einen Redundanzbereich, der Redundanzwortleitungen und/oder Redundanzbitleitungen entspricht, und einen Normalbereich, der Wortleitungen und Bitleitungen entspricht, aufweist. Es wird ein Zeilendecoder bereitgestellt, der dafür eingerichtet ist, in Reaktion auf eine Zeilenadresse mindestens eine der Wortleitungen zu aktivieren und/oder mindestens eine der Redundanzwortleitungen zu aktivieren. Es wird ein Spaltendecoder bereitgestellt, der dafür eingerichtet ist, in Reaktion auf eine Spaltenadresse mindestens eine der Bitleitungen zu aktivieren und/oder mindestens eine der Redundanzbitleitungen zu aktivieren. Es wird ein Reparatursteuerkreis bereitgestellt, der dafür eingerichtet ist: (i) die Zeilenadresse mit einer gespeicherten ausgefallenen Zeilenadresse zu vergleichen, (ii) die Spaltenadresse mit einer gespeicherten ausgefallenen Spaltenadresse zu vergleichen, (iii) den Zeilendecoder zu veranlassen, die mindestens eine der Redundanzwortleitungen zu aktivieren, wenn die Zeilenadresse der ausgefallenen Zeilenadresse entspricht, und (iv) den Spaltendecoder zu veranlassen, die mindestens eine der Redundanzbitleitungen zu aktivieren, wenn die Spaltenadresse der ausgefallenen Spaltenadresse entspricht. Gemäß weiteren Aspekten dieser Ausführungsformen kann der Reparatursteuerkreis so arbeiten, dass er eine Reparatureinheit gemäß einer während einer Reparaturoperation eingegebenen Adresse variiert.
  • Gemäß einer anderen Ausführungsform des erfinderischen Konzepts umfasst ein Reparaturverfahren einer Speichervorrichtung das Empfangen einer Adresse, das Bestimmen einer Reparatureinheit unter Verwendung mindestens eines Adressbits, das bei einer Reparaturoperation ignoriert werden soll (unter den Adressbits der empfangenen Adresse), und das Vergleichen der empfangenen Adresse mit einer gespeicherten ausgefallenen Adresse. Und wenn die empfangene Adresse der gespeicherten ausgefallenen Adresse entspricht, so wird in Reaktion auf die Adresse eine Operation ausgeführt, um mit der Reparatureinheit auf ein Redundanzzellenarray zuzugreifen.
  • Figurenliste
  • Die obigen sowie weitere Aspekte, Merkmale und Vorteile des vorliegenden erfinderischen Konzepts werden anhand der folgenden detaillierten Beschreibung, wenn sie in Verbindung mit den begleitenden Zeichnungen gelesen wird, besser verständlich, wobei in den Zeichnungen Folgendes dargestellt ist:
    • 1 ist ein Schaubild, das eine Speichervorrichtung 100 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 2 ist ein Schaubild, das ein Speicherzellenarray gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 3 ist ein Blockschaubild, das einen Reparatursteuerkreis 140 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 4 ist ein Schaubild, das ein Beispiel eines Reparatursteuerkreises 140 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 5 ist ein Schaubild, das ein Beispiel eines Reparatursteuerkreises 140a gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 6 ist ein Schaubild, das eine Reparaturoperation gemäß einer festen Reparatureinheit veranschaulicht.
    • 7 ist ein Schaubild, das eine Reparaturoperation gemäß einer variablen Reparatureinheit gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 8 ist ein Flussdiagramm, das ein Reparaturverfahren einer Speichervorrichtung 100 gemäß einem Beispiel veranschaulicht.
    • 9 ist ein Flussdiagramm, das einen Prozess der Reparatur einer Speichervorrichtung in einer Testoperation gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 10 ist ein Schaubild, das eine Speichervorrichtung 100a gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 11 ist ein Schaubild, das eine Speichervorrichtung 100b gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 12 ist ein Schaubild, das eine Speichervorrichtung gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
    • 13 ist ein Blockdiagramm, das einen Speicherchip gemäß einem Beispiel der Offenbarung veranschaulicht.
    • 14 ist ein Schaubild, das eine mobile Vorrichtung 3000 gemäß einem Beispiel veranschaulicht.
    • 15 ist ein Schaubild, das ein Computersystem 4000 gemäß einem Beispiel veranschaulicht.
    • 16 ist ein Schaubild, das ein Datenserversystem 5000 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird nun unter Bezug auf die beigefügten Zeichnungen, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind, ausführlicher beschrieben. Diese Erfindung kann jedoch in vielen verschiedenen Formen verkörpert sein und darf nicht so ausgelegt werden, als sei sie auf die hier dargelegten Ausführungsformen beschränkt; vielmehr dienen diese Ausführungsformen dazu, dass diese Offenbarung den Anforderungen der Gründlichkeit und Vollständigkeit genügt und dem Fachmann den Umfang der Erfindung vollständig vermittelt. Gleiche Bezugszahlen beziehen sich durchweg auf gleiche Elemente.
  • Es versteht sich, dass im vorliegenden Text zwar die Begriffe „erster“, „zweiter“, „dritter“ usw. verwendet werden können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Sektionen zu beschreiben, dass aber diese Elemente, Komponenten, Regionen, Schichten und/oder Sektionen nicht durch diese Begriffe eingeschränkt werden dürfen. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, eine Region, eine Schicht oder eine Sektion von einer anderen Region, Schicht oder Sektion zu unterscheiden. So könnte ein erstes Element, eine erste Komponente, eine erste Region, eine erste Schicht oder eine erste Sektion, die unten besprochen werden, auch als ein zweites Element, eine zweite Komponente, eine zweite Region, eine zweite Schicht oder eine zweite Sektion bezeichnet werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen.
  • Die hier verwendete Terminologie dient allein dem Zweck der Beschreibung bestimmter Ausführungsformen und ist nicht als Einschränkung der vorliegenden Erfindung gedacht. Im Sinne des vorliegenden Textes sollen die Einzahlformen „ein/einer/eine“ und „der/die/das“ auch die Pluralformen umfassen, sofern der Kontext nicht eindeutig etwas anderes verlangt. Des Weiteren versteht es sich, dass die Begriffe „umfassen“, „enthalten“, „aufweisen“ und deren Varianten, wenn sie in dieser Spezifikation verwendet werden, das Vorhandensein der genannten Merkmale, Schritte, Operationen, Elemente und/oder Komponenten bezeichnen, aber nicht das Vorhandensein oder die Hinzufügung eines oder mehrerer anderer Merkmale, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen. Im Gegensatz dazu spezifiziert der Begriff „besteht aus“, wenn er in dieser Spezifikation verwendet wird, die genannten Merkmale, Schritte, Operationen, Elemente und/oder Komponenten und schließt das Vorhandensein zusätzlicher Merkmale, Schritte, Operationen, Elemente und/oder Komponenten aus.
  • Sofern nicht anders definiert, haben alle hier verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung, wie sie üblicherweise von einem einschlägig bewanderten Durchschnittsfachmann verstanden wird. Des Weiteren versteht es sich, dass Begriffe wie zum Beispiel jene, die in allgemein gebräuchlichen Wörterbüchern definiert sind, so zu interpretieren sind, dass sie eine Bedeutung haben, die mit ihrer Bedeutung im Kontext des einschlägigen Fachgebietes übereinstimmt, und nicht in einem idealisierten oder übermäßig formalen Sinn ausgelegt werden, sofern sie im vorliegenden Text nicht ausdrücklich so definiert werden.
  • 1 ist ein Schaubild, das eine Speichervorrichtung 100 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 1 kann eine Speichervorrichtung 100 ein Speicherzellenarray 110, einen Zeilendecoder 120, einen Spaltendecoder 130 und ein Reparatursteuerkreis 140 enthalten. Das Speicherzellenarray 110 kann einen Normalbereich 112, in dem mehrere Speicherzellen angeordnet sind, und einen Redundanzbereich 114, in dem mehrere Redundanzspeicherzellen angeordnet sind, enthalten. In einem Beispiel kann der Normalbereich 112 mehrere Speicherzellen enthalten, die jeweils in einem Überschneidungsbereich mehrerer Wortleitungen WL und mehrerer Bitleitungen BL angeordnet sein können. In diesem Fall kann jede der mehreren Speicherzellen eine flüchtige Speicherzelle oder eine nicht-flüchtige Speicherzelle enthalten. In einem Beispiel kann ein erster Abschnitt des Redundanzbereichs 114 neben dem Normalbereich 112 in einer Erstreckungsrichtung der Wortleitungen WL angeordnet sein. Zum Beispiel kann der Redundanzbereich 114 mehrere Redundanzspeicherzellen enthalten, die jeweils in einem Überschneidungsbereich mehrerer Redundanzbitleitungen RBL und der mehreren Wortleitungen WL angeordnet sein können. Des Weiteren kann ein zweiter Abschnitt eines Redundanzbereichs 114 neben dem Normalbereich 112 in einer Erstreckungsrichtung der Bitleitungen BL angeordnet sein. Zum Beispiel kann der Redundanzbereich 114 mehrere Redundanzspeicherzellen enthalten, die jeweils in einem Überschneidungsbereich mehrerer Redundanzwortleitungen RWL und der mehreren Bitleitungen BL angeordnet sein können.
  • Der Ausfall kann in mindestens einer Zelle der in dem Normalbereich 112 angeordneten Speicherzellen auftreten. Eine ausgefallene Zelle, in welcher der Ausfall auftritt, kann ein einzelnes Bit, eine schwache Zelle oder eine defekte Zelle sein. Die ausgefallenen Zellen, die in dem Normalbereich 112 generiert werden, können durch Redundanzspeicherzellen ersetzt werden, die in dem Redundanzbereich 114 enthalten sind. Diese Ersetzungsoperation kann als „Reparaturoperation“ bezeichnet werden. Durch die Reparaturoperation können Daten, die in den ausgefallenen Zellen gespeichert oder gelesen werden sollen, in der „Ersatz“-Redundanzspeicherzelle gespeichert oder aus ihr gelesen werden.
  • Der Zeilendecoder 120 kann in Reaktion auf eine Zeilenadresse (Row Address, RA) mindestens eine Wortleitung aus den mehreren Wortleitungen WL auswählen und die ausgewählte Wortleitung aktivieren. Darüber hinaus kann der Zeilendecoder 120 in Reaktion auf ein Zeilenadressenübereinstimmungssignal mindestens eine Redundanzwortleitung aus den mehreren Redundanzwortleitungen RWL auswählen und die ausgewählte Redundanzwortleitung aktivieren. Zum Beispiel kann der Zeilendecoder 120 in Reaktion auf das Zeilenadressenübereinstimmungssignal die Zeilenadresse (RA) deaktivieren und die Redundanz-Zeilenwortleitung aktivieren.
  • Der Spaltendecoder 130 kann in Reaktion auf eine Spaltenadresse (Column Address, CA) mindestens eine Bitleitung aus den mehreren Bitleitungen BL auswählen und die ausgewählte Bitleitung aktivieren. Darüber hinaus kann der Spaltendecoder 130 in Reaktion auf ein Spaltenadressenübereinstimmungssignal mindestens eine Redundanzbitleitung aus den mehreren Redundanzbitleitungen RBL auswählen und die ausgewählte Redundanzbitleitung aktivieren. Zum Beispiel kann der Spaltendecoder 130 in Reaktion auf das Spaltenadressenübereinstimmungssignal die Spaltenadresse (CA) deaktivieren und die Redundanz-Spaltenbitleitung aktivieren.
  • Der Reparatursteuerkreis 140 kann so implementiert werden, dass er eine Reparaturoperation an einer ausgefallenen Zelle aus mehreren Speicherzellen durchführt. Wenn zum Beispiel eine Eingabe-Zeilenadresse (RA) einer ausgefallenen Zelle entspricht, so kann der Reparatursteuerkreis 140 ein Zeilenadressenübereinstimmungssignal generieren. Wenn eine Eingabe-Spaltenadresse (CA) einer ausgefallenen Zelle entspricht, so kann des Weiteren der Reparatursteuerkreis 140 ein Spaltenadressenübereinstimmungssignal generieren.
  • Darüber hinaus kann der Reparatursteuerkreis 140 einen Bereich des Reparaturbereichs gemäß einer Art des Ausfalls variieren. In diesem Fall kann der Reparaturbereich ein Bereich sein, der einer einzelnen Redundanzadresse (CRENI) entspricht. Zum Beispiel kann die Reparatursteuerkreis 140 einen Typ von Adressbits oder die Anzahl der Adressbits entsprechend den ausgefallenen Zellen variieren. Der Reparatursteuerkreis 140 kann Reparaturabbildungsinformationen über den Typ der Adressbits oder die Anzahl der Adressbits in einem nicht-flüchtigen Speicher (zum Beispiel einer Sicherung (Fuse)) speichern.
  • Eine Allzweck-Speichervorrichtung kann eine Eingabeadresse mit einer gespeicherten ausgefallenen Adresse vergleichen und gemäß den Vergleichsergebnissen eine Reparaturoperation durchführen, die zu einer reparierten Adresse wechselt. Der Reparaturoperation kann eine Reparatur in einer festen Reparatureinheit durchführen.
  • Im Fall der Speichervorrichtung 100 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts ist eine Steigerung der Produktionsausbeute zu erwarten, indem eine Reparaturoperation gemäß einer Ausfallart der Speicherzelle anders ausgeführt wird und selbst im Fall derselben Redundanzressource eine Reparatureinheit, zum Beispiel ein Typ und die Nummer von Adressen, gemäß der Ausfallart geändert wird.
  • 2 ist ein Schaubild, das ein Speicherzellenarray gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 2 kann ein Speicherzellenarray ein normales Zellenarray (Normal Cell Array, NCA) und ein Redundanzzellenarray (Redundancy Cell Array, RCA) enthalten. Das normale Zellenarray NCA 112 kann mehrere Speicherzellen enthalten, die an einem Überschneidungspunkt zwischen Wortleitungen WL1 bis WLm, wobei m eine ganze Zahl von mindestens zwei ist, und Bitleitungen BL1 bis BLn, wobei n eine ganze Zahl von mindestens zwei ist, angeordnet sind. Das Redundanzzellenarray RCA 114 kann mehrere Redundanzspeicherzellen enthalten, die an einem Überschneidungspunkt zwischen Redundanzwortleitungen RWL1 bis RWLi, wobei „i“ eine ganze Zahl von mindestens zwei ist, und Redundanzbitleitungen RBL1 bis RBLj, wobei j eine ganze Zahl von mindestens zwei ist, angeordnet sind.
  • Die in 2 veranschaulichten Redundanzwortleitungen RWL1 bis RWLi können auf den Wortleitungen WL1 bis WLm angeordnet werden, jedoch sind die Positionen der Redundanzwortleitungen RWL1 bis RWLi nicht darauf beschränkt. So können die Redundanzwortleitungen RWL1 bis RWLi unter den Wortleitungen WL1 bis WLm angeordnet sein, können als eine einzelne Gruppe zwischen den Wortleitungen WL1 bis WLm angeordnet sein oder können als mehrere Gruppen zwischen den Wortleitungen WL1 bis WLm angeordnet sein.
  • Die in 2 veranschaulichten Redundanzbitleitungen RBL1 bis RBLj können auf einer rechten Seite der Bitleitungen BL1 bis BLn angeordnet werden, jedoch sind die Positionen der Redundanzbitleitungen RBL1 bis RBLj nicht darauf beschränkt. So können die Redundanzbitleitungen RBL1 bis RBLj auf einer linken Seite der Bitleitungen BL1 bis BLn angeordnet sein, können als eine einzelne Gruppe zwischen den Bitleitungen BL1 bis BLn angeordnet sein oder können als mehrere Gruppen zwischen den Bitleitungen BL1 bis BLn angeordnet sein.
  • 3 ist ein Blockschaubild, das einen Reparatursteuerkreis 140 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 3 kann ein Reparatursteuerkreis 140 ein Ausfalladressenreservoir 142, einen Reparatureinheitbestimmer 144 und einen Adressenkomparator 146 enthalten. Das Ausfalladressenreservoir 142 kann implementiert werden, um eine Adresse zu speichern, die in einer Testoperation als ausgefallene Zelle detektiert wurde. In einem Beispiel kann das Ausfalladressenreservoir 142 einen nicht-flüchtigen Speicher enthalten. Der Reparatureinheitbestimmer 144 kann Informationen über ignorierte Adressbits speichern, die Adressbits entsprechen, die in der Testoperation ignoriert wurden, und kann unter Verwendung der Informationen über ignorierte Adressbits eine Reparatureinheit bestimmen, die einer empfangenen Adresse (ADDR) entspricht. In diesem Fall kann die Reparatureinheit einen Typ der Adressbits und die Anzahl der Adressbits enthalten. Schließlich kann der Adressenkomparator 146 die empfangene Adresse (ADDR) mit der in dem Ausfalladressenreservoir 142 gespeicherten Adresse vergleichen. Wenn die empfangene Adresse (ADDR) mit der gespeicherten Adresse übereinstimmt, so kann der Adressenkomparator 146 ein Adressenübereinstimmungssignal (HIT) generieren.
  • 4 ist ein Schaubild, das ein Beispiel eines Reparatursteuerkreises 140 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 4 kann ein Reparatursteuerkreis 140 ein Ausfalladressenreservoir 142, einen Reparatureinheitbestimmer 144 und einen Adressenkomparator 146 enthalten. Das Ausfalladressenreservoir 142 kann Adressbitwerte speichern, die einer ausgefallenen Zelle entsprechen. Zum Beispiel kann das Ausfalladressenreservoir 142 einen ersten nicht-flüchtigen Speicher (Non-Volatile Memory, NVM) enthalten, der Adressbits (A0, ..., Ai, Aj und Ak) speichert. In Beispielen kann der erste nicht-flüchtige Speicher mehrere Sicherungen enthalten, die den Adressbits (A0, ..., Ai, Aj und Ak) entsprechen. Der Reparatureinheitbestimmer 144 kann einen zweiten nicht-flüchtigen Speicher 144-1 NVM und einen Inverter 144-2 (zum Beispiel einen dritten Logikschaltkreis) enthalten. Der nicht-flüchtige Speicher 144-1 kann Bitwerte für Adressbits speichern, die unter den empfangenen Adressbits ignoriert werden können. Diese Bitwerte können als ein Auswahlsignal (SEL) verwendet werden. Der Inverter 144-2 kann Ausgabewerte des nicht-flüchtigen Speichers 144-1 empfangen und kann die empfangenen Ausgabewerte invertieren, um ein invertiertes Auswahlsignal (SELB) auszugeben. Der Adressenkomparator 146 kann erste Logikschaltkreise 146-1, einen ersten Selektor 146-2 und einen zweiten Logikschaltkreis 146-3 (zum Beispiel ein AND-Gatter) enthalten.
  • Jeder der ersten Logikschaltkreise 146-1 kann so implementiert werden, dass er eines der Adressbits eines Adresspuffers 151 und eines von dementsprechenden Adressbits des Ausfalladressenreservoirs 142 empfängt und eine XNOR-Operation durchführt. In einem Beispiel kann der Adresspuffer 151 so implementiert werden, dass er die von einer externen Vorrichtung empfangene Adresse (ADDR) (siehe 3) speichert. Die empfangene Adresse (ADDR) kann Adressbitwerte ‚1‘ oder ‚0‘ speichern, die mehreren Adressbit-Speichereinheiten entsprechen. Darüber hinaus können mindestens zwei Adressbits (zum Beispiel Ak und Aj) aus mehreren Adressbits (A0, ... Ai, Aj und Ak) verwendet werden, um einen Typ und die Anzahl von Adressbits zum Bestimmen einer Reparatureinheit in einer Reparaturoperation zu bestimmen. Die Reparaturadressbits (Aj und Ak) können Bits sein, die ignoriert werden können („don't care“), um die Reparatureinheit zu bestimmen.
  • Der erste Selektor 146-2 kann so implementiert werden, dass er in Reaktion auf das Auswahlsignal (SEL) einen beliebigen Ausgabewert unter Ausgabewerten der ersten Logikschaltkreise 146-1 ausgibt, die den Reparaturadressbits (Ak und Aj) entsprechen. Der zweite Logikschaltkreis 146-3 (AND) kann so implementiert werden, dass er die Ausgabewerte der ersten Logikschaltkreise, die den ersten Adressbits (A0, ... Ai) entsprechen, und den Ausgabewert des ersten Selektors 146-2 empfängt und ein Adressenübereinstimmungssignal (HIT) ausgibt, indem er eine AND-Operation für die empfangenen Ausgabewerte durchführt.
  • Ein Reparaturleitungsaktivator 125 kann verwendet werden, um in Reaktion auf das oben beschriebene Adressenübereinstimmungssignal (HIT) die Reparaturoperation auszuführen. Der Reparaturleitungsaktivator 125 kann einen zweiten Selektor 125-1 und einen dritten Logikschaltkreis 125-2 enthalten. Der zweite Selektor 125-1 kann in Reaktion auf das invertierte Auswahlsignal (SELB) eines der Reparaturadressbits (Ak und Aj) auswählen. Der dritte Logikschaltkreis 125-2 kann das Adressenübereinstimmungssignal (HIT) und den Ausgabewert des zweiten Selektors 125-1 empfangen und kann eine AND-Operation durchführen, dergestalt, dass eine Wortleitung WL oder eine Spaltenauswahlleitung CSL, die zum Ansteuern der Redundanzzelle erforderlich ist, aktiviert werden kann.
  • Obgleich der in 4 veranschaulichte Reparatursteuerkreis 140 die ersten Logikschaltkreise 146-1 verwendet, um die XNOR-Operation beim Vergleichen von Adressbits durchzuführen, ist das vorliegende erfinderische Konzept nicht darauf beschränkt. Zum Beispiel kann der Reparatursteuerkreis des vorliegenden erfinderischen Konzepts auch einen Reparatursteuerkreis durch Logikschaltkreise implementieren, die eine XOR-Operation durchführen.
  • 5 ist ein Schaubild, das ein Beispiel eines Reparatursteuerkreises 140a gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 5 kann ein Reparatursteuerkreis 140a mit ersten Logikschaltkreisen 146-1a, die eine XOR-Operation durchführen, und einem zweiten Logikschaltkreis 146-3a, der eine NAND-Operation für die dementsprechenden Ausgabewerte der ersten Logikschaltkreise 146-1 a und die Ausgabewerte des ersten Selektors 146-2 durchführt, im Vergleich zu dem in 4 veranschaulichten „komplementären“ Reparatursteuerkreis 140 implementiert werden.
  • In der folgenden Beschreibung wird im Interesse einer einfacheren Beschreibung angenommen, dass eine Adresse eine Zeilenadresse (RA) ist, die Zeilenadresse 16 Adressbits (RAI, ... , RA14, RA15 und RA16) enthält, und ein Reparatursteuerkreis mehrere Sicherungskreise mit einem Ausfalladressenreservoir und einem Adressenkomparator enthält. Unter diesen Annahmen ist 6 ein Schaubild, das eine Reparaturoperation gemäß einer festen Reparatureinheit veranschaulicht. Unter Bezug auf 6 können die Sicherungskreise FUSE1 bis FUSE4 eine Reparaturoperation über jeweils zwei Redundanzwortleitungen durchführen. Wie in 6 veranschaulicht, können die drei Sicherungskreise FUSE1, FUSE2 und FUSE3 erforderlich sein, um eine ausgefallene Zelle, die eine erste Form A aufweist, und eine ausgefallene Zelle, die eine zweite Form B aufweist, zu reparieren.
  • 7 ist ein Schaubild, das eine Reparaturoperation gemäß einer variablen Reparatureinheit gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 7 kann eine Reparaturoperation einer ersten Reparatureinheit RU1 durch Sicherungskreise FUSE1 und FUSE2 ausgeführt werden, und eine Reparaturoperation einer zweiten Reparatureinheit RU2 kann durch einen Sicherungskreis FUSE3 ausgeführt werden. In diesem Fall kann die erste Reparatureinheit RU1 eine Einheit sein, die vier Redundanzwortleitungen RWL1 bis RWL4 entspricht, und die zweite Reparatureinheit RU2 kann eine Einheit sein, die zwei Redundanzwortleitungen RWL5 und RWL6 entspricht.
  • In Abhängigkeit von den Formen A und B ausgefallener Zellen, wie in 7 veranschaulicht, kann eine Reparaturoperation durch eine Art von Adressbits von RA16 und die Anzahl von zwei Reparaturadressbits ausgeführt werden. Es versteht sich jedoch, dass die Reparaturoperation des vorliegenden erfinderischen Konzepts nicht auf eine Art und Anzahl solcher Adressbits beschränkt ist.
  • Der Reparatursteuerkreis 140 (siehe 1) gemäß einem Beispiel kann eine Ressource einer festen Redundanzeinheit in eine flexible Redundanzeinheit transformieren. Auf diese Weise kann die Flexibilität sogar mit derselben Sicherung und einem Redundanz-Flagsignal PRENI erhöht werden. Das heißt, der Reparatursteuerkreis 140 kann dem Speicherchip transformierbare Redundanz verleihen.
  • Es können existierende Schaltkreise verwendet werden, indem wegen der Verringerung der Seitengröße eines Schaltkreises auf das Hinzufügen eines Sub-Wortleitungstreibers und eines Wortleitungs-Aktivierungssignals verzichtet wird. Durch Hinzufügen einer Multiplexierung MUX eines Redundanz-Aktivierungssignals PRENI kann 1MUX/1PRENI an einer Vergleichsadresse zum Generieren eines Übereinstimmungssignals HIT benötigt werden. Darüber hinaus kann eine Redundanzzeilenadresse getrennt werden, und die Logik von Modusregisteradressen MA1 und MA2 kann erhöht werden. Eine Referenzsicherung kann in einen Zählereingang als Datenzeilenadresse geändert werden. Eine erste Sicherungsadresse kann so geändert werden, dass nur eine erste Zeilenadresse mit einer anderen Wortleitungsadresse WL beginnt, und eine zweite Sicherungsadresse kann als Redundanzzeilenadresse eingegeben werden.
  • Im Allgemeinen kann die kleinste Seiteneinheit (zum Beispiel [1K, 512M]) ohne Hinzufügen von SWD möglich sein, wenn jedoch eine kompaktere Seiteneinheit implementiert wird, so kann eine Änderung des Schaltkreises wie zum Beispiel SWD erforderlich sein. Es ist eine spaltenblockierbare Ausfallentlastung als eine Zeilenressource möglich. Es ist möglich, andere Einheiten in einem einzelnen Chip zu betreiben, es kann jedoch auch als ein Testmodusregister-Einstellflag für jeden Chip unter Berücksichtigung einer Zeilenadresse RA oder dergleichen gesetzt werden.
  • 8 ist ein Flussdiagramm, das ein Reparaturverfahren einer Speichervorrichtung 100 gemäß einem Beispiel veranschaulicht. Unter Bezug auf die 1 bis 8 kann ein Reparaturverfahren für eine Speichervorrichtung 100 wie folgt ablaufen. Wenn eine Leseoperation oder eine Schreiboperation ausgeführt wird, so kann eine Speichervorrichtung 100 einen entsprechenden Befehl und die Adresse (ADDR) (siehe 3) von einer externen Vorrichtung (zum Beispiel einem Speicher-Controller) erhalten (S110). Der Reparatureinheitbestimmer 144 (siehe 3) kann mindestens ein zu ignorierendes Adressbit unter den empfangenen Adressen (ADDR) bestimmen (S120). Zum Beispiel können, wie in 7 veranschaulicht, wenn die Adresse (ADDR) eine Zeilenadresse (RA) ist, Bits einer sechzehnten Zeilenadresse (RA16) durch einen Sicherungskreis FUSE1 und den Reparatureinheitbestimmer 144 ignoriert werden (siehe 4). Der Adress-Controller 140 (siehe 3) kann die empfangene Adresse (ADDR) mit einer Adresse vergleichen, die in dem Ausfalladressenreservoir 142 gespeichert ist (siehe 3) (S130). Als ein Ergebnis des Adressenvergleichs kann ein Adressenübereinstimmungssignal (HIT) generiert werden. Danach können in Reaktion auf das Adressenübereinstimmungssignal (HIT) Redundanzwortleitungen oder Redundanzspaltenauswahlleitungen aktiviert werden, die der physischen Adresse entsprechen, die mit der empfangenen Adresse (ADDR) verknüpft ist. Danach kann eine Leseoperation von Speicherzellen ausgeführt werden, die mit den aktivierten Redundanzwortleitungen oder den aktivierten Redundanzspaltenauswahlleitungen verbunden sind, oder eine Schreiboperation kann in den Speicherzellen ausgeführt werden, die mit den aktivierten Redundanzwortleitungen oder den aktivierten Redundanzspaltenauswahlleitungen verbunden sind (S140).
  • 9 ist ein Flussdiagramm, das einen Prozess der Reparatur einer Speichervorrichtung in einer Testoperation gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf die 1 bis 9 kann eine Reparaturoperation in einer Testoperation einer Speichervorrichtung 100 wie folgt ablaufen. Eine Testoperation kann in einer Speichervorrichtung 100 auf einer Wafer-Ebene ausgeführt werden (S210). Ein Reparaturprozess kann gemäß dem Ausfall einer Speicherzelle ausgeführt werden. In Abhängigkeit von einem Typ einer ausgefallenen Speicherzelle können zu ignorierende Adressbits durch eine Sicherungsdurchtrennungsoperation gesetzt werden (S220). Zum Beispiel können Bitwerte, die den zu ignorierenden Adressbits entsprechen, in dem in 4 veranschaulichten nicht-flüchtigen Speicher 144-1 gespeichert werden. Danach können Sicherungsinformationen, die einer ausgefallenen Adresse entsprechen, durch die Sicherungsdurchtrennungsoperation (S230) gespeichert werden.
  • Obgleich in 1 sowohl die Zeilenadresse als auch die Spaltenadresse Redundanzbereiche aufweisen, ist das vorliegende erfinderische Konzept nicht darauf beschränkt. Zum Beispiel ist 10 ein Schaubild, das eine Speichervorrichtung 100a gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 10 kann eine Speichervorrichtung 100a ein Speicherzellenarray 100a, das ein Redundanzzellenarray aufweist, das einer Zeilenadresse entspricht, und einen Reparatursteuerkreis 140a, der eine Reparaturoperation durchführt, die einer Redundanzzeilenadresse entspricht, im Vergleich zu der in 1 veranschaulichten Speichervorrichtung 100 enthalten. Im Gegensatz dazu ist 11 ein Schaubild, das eine Speichervorrichtung 100b gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 11 kann eine Speichervorrichtung 100b ein Speicherzellenarray 100b, das ein Redundanzzellenarray aufweist, das einer Spaltenadresse entspricht, und einen Reparatursteuerkreis 140b, der eine Reparaturoperation durchführt, die einer Redundanzspaltenadresse entspricht, im Vergleich zu der in 1 veranschaulichten Speichervorrichtung 100 enthalten.
  • 12 ist ein Schaubild, das eine Speichervorrichtung gemäß einem anderen Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 12 kann eine Speichervorrichtung 200 ein Speicherzellenarray 210, einen Zeilendecoder 220, einen Spaltendecoder 230, eine Leseverstärkerkreis 240, ein Adressregister 250, eine Banksteuerungslogik 252, einen Auffrischungszähler 254, einen Zeilenadressmultiplexer 256, einen Spaltenadresszwischenspeicher 258, eine Steuerungslogik 260, einen Reparatursteuerkreis 266, einen Zeitsteuerkreis 264, eine Eingabe/Ausgabe-Gatterungskreis 270, einen Fehlerkorrekturkreis 280 und einen Daten-Eingabe/Ausgabe-Puffer 282 enthalten.
  • Das Speicherzellenarray 210 kann erste bis achte Bankarrays 211 bis 218 enthalten, jedoch ist die Anzahl der Bankarrays, die das Speicherzellenarray 210 bilden, nicht darauf beschränkt. Der Zeilendecoder 220 kann erste bis achte Bankzeilendecoder 221 bis 228 enthalten, die jeweils mit den ersten bis achten Bankarrays 211 bis 218 verbunden sind. Der Spaltendecoder 230 kann erste bis achte Bankspaltendecoder 231 bis 238 enthalten, die jeweils mit den ersten bis achten Bankarrays 211 bis 218 verbunden sind. Der Leseverstärkerkreis 240 kann erste bis achte Bankleseverstärker 241 bis 248 enthalten, die jeweils mit den ersten bis achten Bankarrays 211 bis 218 verbunden sind.
  • Die ersten bis achten Bankarrays 211 bis 218, die ersten bis achten Bankzeilendecoder 221 bis 228, die ersten bis achten Bankspaltendecoder 231 bis 238 und die acht Bankleseverstärker 241 bis 248 können jeweils erste bis achte Bänke bilden. Jedes der ersten bis achten Bankarrays 211 bis 218 kann mehrere Speicherzellen MC enthalten, die an Überschneidungspunkten zwischen den Wortleitungen WL und den Bitleitungen BL gebildet sind.
  • In einer Ausführungsform der erfinderischen Konzepte kann jedes der ersten bis achten Bankarrays 211 bis 218 den Normalbereich 112 und den Redundanzbereich 114 des in 1 veranschaulichten Speicherzellenarrays 110 enthalten. Das Adressregister 250 kann eine Adresse (ADDR), die eine Bankadresse (BANK_ADDR), eine Zeilenadresse (ROW_ADDR) und eine Spaltenadresse (COL_ADDR) aufweist, von einem externen Speicher-Controller empfangen und speichern. Das Adressregister 250 kann eine empfangene Bankadresse (BANK_ADDR) an die Banksteuerungslogik 252 übermitteln, kann eine empfangene Zeilenadresse (ROW_ADDR) an den Zeilenadressmultiplexierer 256 übermitteln und kann eine empfangene Spaltenadresse (COL_ADDR) an den Spaltenadresszwischenspeicher 258 übermitteln.
  • Die Banksteuerungslogik 252 kann in Reaktion auf die Bankadresse (BANK_ADDR) Banksteuersignale generieren. In Reaktion auf die Banksteuersignale kann ein Bankzeilendecoder, welcher der Bankadresse (BANK_ADDR) entspricht, unter den ersten bis achten Bankzeilendecodern 221 bis 228 aktiviert werden. In Reaktion auf die Banksteuersignale kann ein Bankspaltendecoder, welcher der Bankadresse (BANK_ADDR) entspricht, unter den ersten bis achten Bankspaltendecodern 231 bis 238 aktiviert werden.
  • Der Zeilenadressmultiplexierer 256 kann die Zeilenadresse (ROW_ADDR) aus dem Adressregister 250 empfangen und kann eine Auffrischungszeilenadresse (REF_ADDR) aus dem Auffrischungszähler 254 empfangen. Der Zeilenadressmultiplexierer 256 kann selektiv die Zeilenadresse (ROW_ADDR) oder die Auffrischungszeilenadresse (REF_ADDR) als eine Zeilenadresse (RA) ausgeben. Die von dem Zeilenadressmultiplexierer 256 ausgegebene Zeilenadresse (RA) kann auf die ersten bis achten Bankzeilendecoder 221 bis 228 angewendet werden.
  • Unter den ersten bis achten Bankzeilendecodern 221 bis 228 kann ein Bankzeilendecoder, der durch die Banksteuerungslogik 252 aktiviert wird, die Zeilenadresse (RA) decodieren, die von dem Zeilenadressmultiplexierer 256 ausgegeben wird, um Wortleitungen zu aktivieren, die der Zeilenadresse entsprechen. Zum Beispiel kann der aktivierte Bankzeilendecoder eine Wortleitungstreiberspannung an eine Wortleitung anlegen, die der Zeilenadresse entspricht. Der aktivierte Bankzeilendecoder kann auch eine der Zeilenadresse entsprechende Wortleitung aktivieren und kann gleichzeitig eine Redundanzwortleitung aktivieren, die einer Reservezeilenadresse (SRA) (auch als eine „Redundanzzeilenadresse“ bekannt) entspricht, die von dem Reparatursteuerkreis 266 ausgegeben wird.
  • Das Spaltenadresszwischenspeicher 258 kann die Spaltenadresse (COL_ADDR) aus dem Adressregister 250 empfangen und kann die empfangene Spaltenadresse (COL_ADDR) vorübergehend speichern. Darüber hinaus kann der Spaltenadresszwischenspeicher 258 die empfangene Spaltenadresse (COL_ADDR) in einem Burst-Modus schrittweise erhöhen. Der Spaltenadresszwischenspeicher 258 kann die vorübergehend gespeicherte oder schrittweise erhöhte Spaltenadresse (COL_ADDR) auf die ersten bis achten Bankspaltendecoder 231 bis 238 anwenden.
  • Ein Bankspaltendecoder, der durch die Banksteuerungslogik 252 aktiviert wird, unter den ersten bis achten Bankspaltendecodern 231 bis 238 kann einen Leseverstärker, welcher der Bankadresse (BANK_ADDR) und der Spaltenadresse (COL_ADDR) entspricht, durch den Eingabe/Ausgabe-Gatterungskreis 270 aktivieren. Zusätzlich kann der aktivierte Bankspaltendecoder in Reaktion auf ein Spaltenreparatursignal (Column Repair Signal, CRP), das von dem Reparatursteuerkreis 266 ausgegeben wird, eine Spaltenreparaturoperation durchführen.
  • Eingabe/Ausgabe-Gatterungskreise in dem Eingabe/Ausgabe-Gatterungskreis 270 können Eingabedatenmaskenlogik, Lesedatenzwischenspeicher zum Speichern von Daten, die von den ersten bis achten Bankarrays 211 bis 228 ausgegeben werden, und Schreibtreiber zum Schreiben der Daten in die ersten bis achten Bankarrays 211 bis 218, zusammen mit Schaltkreisen zum Gattern der Eingabe/Ausgabe-Daten, enthalten.
  • Ein Codewort (CW), das aus einem Bankarray unter den ersten bis achten Bankarrays 211 bis 218 zu lesen ist, kann durch einen Leseverstärker gelesen werden, der dem einen Bankarray entspricht, und kann in Lesedatenzwischenspeichern gespeichert werden. Das in den Lesedatenzwischenspeichern gespeicherte Codewort (CW) kann an den Speicher-Controller durch den Daten-Eingabe/Ausgabe-Puffer 282 übermittelt werden, nachdem eine ECC-Decodierungsoperation durch den Fehlerkorrekturkreis 280 ausgeführt wurde. Daten (DQ), die in das eine Bankarray unter den ersten bis achten Bankarrays 210 bis 218 zu schreiben sind, können durch Schreibtreiber in das eine Bankarray geschrieben werden, nachdem eine ECC-Codierungsoperation durch den Fehlerkorrekturkreis 280 ausgeführt wurde.
  • Der Daten-Eingabe/Ausgabe-Puffer 282 kann die Daten (DQ) an den Fehlerkorrekturkreis 280 auf der Basis eines Taktsignals (CLK), das von dem Speicher-Controller in der Schreiboperation ausgegeben wird, übermitteln, und kann die Daten (DQ), die von dem Fehlerkorrekturkreis 280 ausgegeben werden, an den Speicher-Controller in der Leseoperation übermitteln.
  • Der Fehlerkorrekturkreis 280 kann Paritätsbits auf der Grundlage der Datenbits der Daten (DQ), die von dem Daten-Eingabe/Ausgabe-Puffer 282 in der Schreiboperation ausgegeben werden, generieren und kann das Codewort (CW), das die Daten (DQ) und die Paritätsbits enthält, an den Eingabe/Ausgabe-Gatterungskreis 270 übermitteln, und der Eingabe/Ausgabe-Gatterungskreis 270 kann das Codewort (CW) in das Bankarray schreiben.
  • Zusätzlich kann der Fehlerkorrekturkreis 280 das Codewort (CW), das in dem einen Bankarray gelesen wird, von dem Eingabe/Ausgabe-Gatterungskreis 270 in der Leseoperation empfangen. Der Fehlerkorrekturkreis 280 kann die ECC-Decodierungsoperation für die Daten (DQ) unter Verwendung der in dem gelesenen Codewort (CW) enthaltenen Paritätsbits durchführen, um mindestens ein in den Daten (DQ) enthaltenes Fehlerbit zu korrigieren, um das korrigierte Bit in dem Daten-Eingabe/Ausgabe-Puffer 282 bereitzustellen.
  • Der Steuerungslogikkreis 260 kann implementiert werden, um den Betrieb der Speichervorrichtung 200 zu steuern. Zum Beispiel kann der Steuerungslogikkreis 260 Steuersignale generieren, dergestalt, dass die Halbleiterspeichervorrichtung 200 eine Schreiboperation oder eine Leseoperation ausführt. Der Steuerungslogikkreis 260 kann einen Befehlsdecoder 261 zum Decodieren eines von dem Speichercontroller empfangenen Befehls CMD und ein Modusregister 262 zum Einstellen eines Betriebsmodus der Speichervorrichtung 200 enthalten.
  • Zum Beispiel kann der Befehlsdecoder 261 ein Schreibaktivierungssignal (/WE), ein Zeilenadress-Strobe-Signal (/RAS), ein Spaltenadress-Strobe-Signal (/CAS), ein Chipauswahlsignal (/CS) und dergleichen decodieren, um Betriebssteuersignale (ACT, PCH, WE und RD) zu generieren, die einem Befehl CMD entsprechen. Der Steuerungslogikkreis 260 kann Betriebssteuersignale (ACT, PCH, WE und RD) an den Zeitsteuerkreis 264 übermitteln. Die Steuersignale (ACT, PCH, WR und RD) können ein aktives Signal (ACT), ein Vorladesignal (PCH), ein Schreibsignal (WR) und ein Lesesignal (RD) enthalten. Der Zeitsteuerkreis 264 kann in Reaktion auf die Betriebssteuersignale (ACT, PCH, WR und RD) erste Steuersignale (CTL1), die einen Spannungspegel einer Wortleitung WL steuern, und zweite Steuersignale (CTL2), die einen Spannungspegel einer Bitleitung BL steuern, generieren und kann die ersten Steuersignale (CTL1) und die zweiten Steuersignale (CTL2) an das Speicherzellenarray 210 übermitteln.
  • Der Reparatursteuerkreis 266 kann Reparatursteuersignale (CRP, SEL, EN und SRA), die Reparaturvorgänge eines ersten Zellbereichs und eines zweiten Zellbereichs in mindestens einem Bankarray steuern, auf der Grundlage von Sicherungsinformationen einer jeden der Zeilenadresse (ROW_ADDR), der Spaltenadresse (COL_ADDR) und der Wortleitungen einer Adresse (ADDR) (oder einer Zugriffsadresse) generieren. Der Reparatursteuerkreis 266 kann eine Ersatzzeilenadresse (SRA) (oder eine Redundanzzeilenadresse) an einen entsprechenden Bankzeilendecoder übermitteln, kann ein Spaltenreparatursignal (CRP) an einen entsprechenden Bankspaltendecoder übermitteln und kann ein Auswahlsignal (SEL) und das Aktivierungssignal (SRA) an einen Blocksteuerkreis übermitteln, der mit einem entsprechenden Ersatzarrayblock (oder einem Redundanzarrayblock) verknüpft ist.
  • Der Reparatursteuerkreis 266 kann eine Reparatureinheit auf der Grundlage der Adresse (ADDR) und der Sicherungsinformationen ändern. Zum Beispiel kann der Reparatursteuerkreis 266 einen Typ und die Anzahl von Reparaturadressbits auf der Grundlage der Adresse (ADDR) und der Sicherungsinformationen ändern.
  • Eine Speichervorrichtung gemäß einem Beispiel des vorliegenden erfinderischen Konzepts kann Abbildungsinformationen einer logischen Adresse und einer physischen Adresse, die mehrere Bits aufweist, in einem nicht-flüchtigen Speicher-NVM speichern und kann einen Typ und die Anzahl von Adressbits, die einem einzelnen Element der Abbildungsinformationen entsprechen, ändern. Gemäß einem Beispiel, wenn alle Adressen, die aus mehreren Bits bestehen, miteinander übereinstimmen (wenn eine Abbildungsbedingung festgelegt wird), können ein Typ und die Anzahl der mehreren Adressbits zum Generieren einer solchen Bedingung variieren. In einem anderen Beispiel können ein Typ und die Anzahl der mehreren Adressbits in der Testoperation bestimmt werden und können in dem NVM gespeichert werden.
  • Eine Speichervorrichtung gemäß einem Beispiel des vorliegenden erfinderischen Konzepts kann mehrere Redundanzzellen enthalten, kann Reparaturabbildungsinformationen der Redundanzzellen in einem separaten nicht-flüchtigen Speicher NVM speichern und kann eine normale Zelle eines spezifischen Bereichs zu einer Redundanzzelle desselben Bereichs aufgrund einer einzelnen Reparaturabbildungsinformation reparieren. In diesem Fall kann der Bereich des Zellenbereichs, welcher der Reparaturabbildungsinformation entspricht, geändert werden.
  • In einem Beispiel kann in einer Testoperation zum Speichern von Reparaturabbildungsinformationen eine Reparatureinheit unabhängig für alle Abbildungen eingestellt werden. Die in diesem Fall eingestellte Reparatureinheit kann in jedem nicht-flüchtigen Speicher NVM gespeichert werden. Alternativ kann in einer Testoperation zum Speichern von Reparaturabbildungsinformationen eine Reparatureinheit für alle Abbildungen gemeinsam eingestellt werden. In diesem Fall kann die eingestellte Reparatureinheit in einem einzelnen nicht-flüchtigen Speicher NVM gespeichert werden.
  • Ein Speicherchip des vorliegenden erfinderischen Konzepts kann als ein Stapelspeicherchip implementiert werden. Zum Beispiel ist 13 ein Blockschaubild, das einen Speicherchip gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 13 kann ein Speicher-Die 1000 erste bis dritte Speicher-Dies 1100 bis 1300 und in vertikaler Richtung auf einem Substrat gestapelte Siliziumdurchkontaktierungen (Through Silicon Vias, TSVs) enthalten. In diesem Fall ist die Anzahl gestapelter Speicher-Dies nicht auf die in 13 veranschaulichte Anzahl beschränkt. Zum Beispiel können der erste und der zweite Speicher-Die 1100 und 1200 Slave-Dies sein, und ein dritter Speicher-Die 1300 kann ein Master-Die oder ein Puffer-Die sein.
  • Der erste Speicher-Die 1100 kann ein erstes Speicherzellenarray 1110 und einen ersten Durchgangselektrodenbereich 1120 für den Zugang zu dem ersten Speicherzellenarray 1110 enthalten. Der zweite Speicher-Die 1200 kann ein zweites Speicherzellenarray 1210 und einen zweiten Durchgangselektrodenbereich 1220 für den Zugang zu dem zweiten Speicherzellenarray 1210 enthalten. In diesem Fall kann der erste Durchgangselektrodenbereich 1120 einen Bereich darstellen, in dem Durchgangselektroden für die Kommunikation zwischen dem ersten Speicher-Die 1100 und dem dritten Speicher-Die 1300 in dem ersten Speicher-Die 1100 angeordnet sind. In ähnlicher Weise kann der zweite Durchgangselektrodenbereich 1220 einen Bereich darstellen, in dem Durchgangselektroden für die Kommunikation zwischen dem zweiten Speicher-Die 1200 und dem dritten Speicher-Die 1300 in dem zweiten Speicher-Die 1200 angeordnet sind. Die Durchgangselektroden können elektrische Pfade zwischen den ersten bis dritten Speicher-Dies 1100 bis 1300 bereitstellen.
  • Die ersten bis dritten Speicher-Dies 1100 bis 1300 können durch die Durchgangselektroden elektrisch miteinander verbunden werden. Zum Beispiel kann die Anzahl der Durchgangselektroden Hunderte bis Tausende betragen, und die Durchgangselektroden können in einer Matrixanordnung angeordnet sein. Der dritte Speicher-Die 1300 kann einen ersten Peripherieschaltkreis 1310 und einen zweiten Peripherieschaltkreis 1320 enthalten. In diesem Fall kann der erste Peripherieschaltkreis 1310 Schaltkreise für den Zugang zu dem ersten Speicher-Die 1100 enthalten, und der zweite Peripherieschaltkreis 1320 kann Schaltkreise für den Zugang zu dem zweiten Speicher-Die 1200 enthalten. In einem Beispiel kann jeder der Peripherieschaltkreise 1310 und 1320 durch ein Verfahren und eine Vorrichtung zum Ausführen der oben mit Bezug auf die 1 bis 13 beschriebenen Reparaturoperation implementiert werden.
  • Gemäß weiteren Ausführungsformen der erfinderischen Konzepte kann das vorliegende erfinderische Konzept auf eine mobile Vorrichtung angewendet werden. Zum Beispiel ist 14 ist ein Schaubild, das eine mobile Vorrichtung 3000 veranschaulicht, das erfinderische Konzepte verkörpern kann. Unter Bezug auf 14 kann die mobile Vorrichtung 3000 einen Anwendungsprozessor 3100, mindestens ein DRAM 3200, mindestens eine Speichervorrichtung 3300, mindestens einen Sensor 3400, ein Anzeigevorrichtung 3500, eine Audiovorrichtung 3600, einen Netzwerkprozessor 3700 und mindestens eine Eingabe/Ausgabe-Vorrichtung 3800 enthalten. Zum Beispiel kann die mobile Vorrichtung 3000 als ein Laptop-Computer, ein Mobiltelefon, ein Smartphone, ein Tablet-Personalcomputer oder ein am Körper tragbarer Computer implementiert werden.
  • Der Anwendungsprozessor 3100 kann so implementiert werden, dass er einen Gesamtbetrieb der mobilen Vorrichtung 3000 steuert. Der Anwendungsprozessor 3100 kann Anwendungen ausführen, die einen Internetbrowser, ein Spiel, ein Video und dergleichen bereitstellen. In einem Beispiel kann der Anwendungsprozessor 3100 einen Einzelkern oder einen Mehrfachkern enthalten. Zum Beispiel kann der Anwendungsprozessor 3100 einen Mehrfachkern wie zum Beispiel einen Dual-Core, einen Quad-Core, einen Hexa-Core oder dergleichen enthalten. In einem Beispiel kann der Anwendungsprozessor 3100 außerdem einen intern oder extern angeordneten Cache-Speicher enthalten.
  • Der Anwendungsprozessor 3100 kann einen Controller 3110, eine neuronale Verarbeitungseinheit (Neural Processing Unit, NPU) 3120 und eine Schnittstelle 3130 enthalten. In einem Beispiel kann die NPU 3120 optional bereitgestellt werden. In einem Beispiel kann der Anwendungsprozessor 3100 als ein System-on-Chip (SoC) implementiert werden. Ein Kernel eines Betriebssystems, das in dem System-on-Chip (SoC) läuft, kann einen Eingabe/Ausgabe (E/A)-Disponierer und einen Gerätetreiber enthalten, der die Speichervorrichtung 3300 steuert. Der Gerätetreiber kann die Zugangsleistung der Speichervorrichtung 3300 in Bezug auf die Anzahl der durch den Eingabe/Ausgabe-Disponierer verwalteten Synchronisierungswarteschlangen steuern oder kann einen CPU-Modus, eine DVFS-Ebene oder dergleichen in dem SoC steuern.
  • Der DRAM 3200 kann mit dem Controller 3110 verbunden sein. Der DRAM 3200 kann Daten speichern, die für einen Betrieb des Anwendungsprozessors 3100 erforderlich sind. Zum Beispiel kann der DRAM 3200 vorübergehend ein Betriebssystem (Operating System, OS) und Anwendungsdaten speichern oder kann als ein Ausführungsort für verschiedene Softwarecodes verwendet werden.
  • Der DRAM 3200 kann eine On-Die-Spiegelungsoperation gemäß einer Anforderung des Anwendungsprozessors 3100 oder einer Benutzerauswahl durchführen. Ein DRAM 3200 kann mit der NPU 3120 verbunden sein. Der DRAM 3200 kann Daten im Zusammenhang mit einer KI-Berechnung (künstliche Intelligenz, KI) speichern.
  • Der DRAM 3200 kann eine relativ schnellere Latenz und Bitbreite BW aufweisen als die E/A-Vorrichtung oder der Flash-Speicher. Der DRAM 3200 kann beim Einschalten der mobilen Vorrichtung initialisiert werden, kann als ein temporärer Speicherort für OS- und Anwendungsdaten durch Laden der OS- und Anwendungsdaten verwendet werden oder kann als ein Ausführungsort für verschiedene Softwarecodes verwendet werden. Das mobile System führt eine Multitasking-Operation aus, bei der mehrere Anwendungen gleichzeitig geladen werden, und das Umschalten zwischen Anwendungen und Ausführungsgeschwindigkeit kann als ein Leistungsindex des mobilen Systems verwendet werden.
  • Die Speichervorrichtung 3300 kann mit der Schnittstelle 3130 verbunden werden. In einem Beispiel kann die Schnittstelle 3130 durch ein beliebiges Kommunikationsprotokoll unter DDR, DDR2, DDR3, DDR4, einem Low Power DDR (LPDDR), einem Universal Serial Bus (USB), einer Multimediakarte (MMC), einer eingebetteten MMC, einer Peripheral Component Interconnection (PCI), einem Non-Volatile Memory express (NVMe), einem Peripheral Component Interconnect express (PCIe), einem Serial AT Attachment (SATA), einem Small Computer System Interface (SCSI), einem Serial Attached SCSI (SAS), einem Universal Storage Bus (USB) Attached SCSI (UAS), einem Internet Small Computer System Interface (iSCSI), einem Fiber Channel und einem Fiber Channel over Ethernet (FCoE) betrieben werden. In einem Beispiel kann eine beliebige Speichervorrichtung 3300 in die mobile Vorrichtung 3000 in einer eingebetteten Form integriert sein. In einem anderen Beispiel kann eine beliebige Speichervorrichtung 3300 in die mobile Vorrichtung 3000 in einer lösbaren Form integriert sein.
  • Die Speichervorrichtung 3300 kann zum Speichern von Benutzerdaten implementiert werden. Zum Beispiel kann die Speichervorrichtung 3300 Daten speichern, die von dem Sensor 3400 erfasst wurden, oder kann Datennetzwerkdaten, Augmented Reality (AR)/Virtual Reality (VR)-Daten oder hochauflösende (High Definition, HD) 4K-Inhalte speichern. Die Speichervorrichtung 3300 kann mindestens eine nicht-flüchtige Speichervorrichtung enthalten. Zum Beispiel kann die Speichervorrichtung 3300 ein Festkörperlaufwerk (Solid State Drive, SSD), eine eingebettete Multimediakarte (eMMC) oder dergleichen enthalten.
  • In einem Beispiel kann die Speichervorrichtung 3300 als ein separater Chip in dem Anwendungsprozessor 3100 implementiert werden oder kann als ein integrales Package mit dem Anwendungsprozessor 3100 implementiert werden. In einem anderen Beispiel kann die Speichervorrichtung 3300 unter Verwendung verschiedener Arten von Packages montiert werden. Zum Beispiel kann die Speichervorrichtung 3300 unter Verwendung von Packages montiert werden, wie zum Beispiel Package on Package (PoP), Ball Grid Arrays (BGAs), Chip Scale Packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP) oder Wafer-Level Processed Stack Package (WSP).
  • Der Sensor 3400 kann so implementiert werden, dass er eine externe Umgebung der mobilen Vorrichtung 3000 erfasst. In einem Beispiel kann der Sensor 3400 einen Bildsensor enthalten, der ein Bild erfasst. In diesem Fall kann der Sensor 3400 generierte Bildinformationen an den Anwendungsprozessor 3100 senden. In einem anderen Beispiel kann der Sensor 3400 einen Biosensor enthalten, der biometrische Informationen erfasst. So kann der Sensor 3400 zum Beispiel einen Fingerabdruck, ein Netzhautmuster, ein Blutgefäßmuster, eine Herzfrequenz, einen Blutzuckerspiegel und dergleichen erfassen und kann Erfassungsdaten generieren, die den erfassten Informationen entsprechen. Andererseits ist der Sensor 3400 nicht auf den Bildsensor und den Biosensor beschränkt. Zum Beispiel kann der Sensor 3400 auch andere Arten von Sensoren enthalten, wie zum Beispiel einen Beleuchtungsstärkesensor, einen akustischen Sensor, einen Beschleunigungssensor oder dergleichen.
  • Die Anzeigevorrichtung 3500 kann zum Ausgeben von Daten implementiert sein. Zum Beispiel kann die Anzeigevorrichtung 3500 mittels des Sensors 3400 erfasste Bilddaten ausgeben oder kann mittels des Anwendungsprozessors 3100 berechnete Daten ausgeben.
  • Die Audiovorrichtung 3600 kann implementiert werden, um Sprachdaten extern auszugeben oder externe Stimmen zu erfassen. Der Netzwerkprozessor 3700 kann implementiert werden, um mit einer externen Vorrichtung über ein leitungsgebundenes oder drahtloses Kommunikationsverfahren zu kommunizieren. Die Eingabe-/Ausgabe-Vorrichtung 3800 kann für die Eingabe von Daten in die mobile Vorrichtung 3000 oder die Ausgabe von Daten aus der mobilen Vorrichtung 3000 implementiert werden. Die Eingabe/Ausgabe-Vorrichtung 3800 kann Vorrichtungen enthalten, die digitale Eingabe- und Ausgabefunktionen bereitstellen, wie zum Beispiel ein USB, ein Speicher, eine Digitalkamera, eine SD-Karte, ein Touchscreen, eine DVD, ein Modem und ein Netzwerkadapter.
  • Ausführungsformen des vorliegenden erfinderischen Konzepts können auch auf verschiedene Arten von Computersystemen angewendet werden, zum Beispiel auf CPU/GPU/NPU-Plattformen. Zum Beispiel ist 15 ist ein Schaubild, das ein Computersystem 4000 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 15 kann das Computersystem 4000 enthalten: eine zentrale Verarbeitungseinheit (CPU) 4110, eine Grafikverarbeitungseinheit (GPU) 4120 oder eine Neuronale Verarbeitungseinheit (NPU) 4130 (oder eine anwendungsspezifische Verarbeitungseinheit), die mit einem Systembus 4001 verbunden sind; eine Arbeitsspeichervorrichtung 4210 oder eine Massenspeichervorrichtung 4220, die mit dem Systembus 4001 verbunden sind; und eine Eingabe/Ausgabe-Vorrichtung 4310, ein Modem 4320, eine Netzwerkvorrichtung 4330 oder eine Speichervorrichtung 4340, die mit einem Erweiterungsbus 4002 verbunden sind. In diesem Fall kann der Erweiterungsbus 4002 über eine Erweiterungsbusschnittstelle 4003 mit dem Systembus 4001 verbunden sein.
  • In einem Beispiel können die CPU 4110, die GPU 4120 und die NPU 4130 On-Chip-Cache-Speicher 4111, 4121 bzw. 4131 enthalten. In einem anderen Beispiel kann die CPU 4110 einen Off-Chip-Cache 4112 enthalten. Obgleich in 15 nicht veranschaulicht, können sowohl die GPU 4120 als auch die NPU 4130 ebenfalls einen Off-Chip-Cache enthalten. In einem Beispiel kann der Off-Chip-Cache 4112 intern über verschiedene Busse mit der CPU 4110, der GPU 4120 und der NPU 4130 verbunden sein.
  • In einem Beispiel kann der On-Chip/Off-Chip-Cache einen flüchtigen Speicher wie zum Beispiel einen Dynamic Random Access Memory (DRAM), einen Static Random Access Memory (SRAM) oder dergleichen oder einen nicht-flüchtigen Speicher wie zum Beispiel einen NAND-Flash-Speicher, einen Phase Random Access Memory (PRAM), einen Resistive Random Access (RRAM) oder dergleichen enthalten.
  • In einem Beispiel können Hauptspeicher 4114, 4124 und 4134 über entsprechende Speicher-Controller 4113, 4123 und 4133 mit der CPU 4110, der GPU 4120 und der NPU 4130 verbunden sein. In einem Beispiel können die Speicher 4116, 4126 und 4136 über die Brücken 4115, 4125 und 4135 mit der CPU 4110, der GPU 4120 und der NPU 4130 verbunden sein. Die Brücken 4115, 4125 und 4135 können Speicher-Controller enthalten, welche die entsprechenden Speicher 4116, 4126 und 4136 steuern. In einem Beispiel können die Brücken 4115, 4125 und 4135 jeweils als eine Netzwerkvorrichtung, ein Drahtlosnetzwerkvorrichtung, ein Switch, ein Bus, eine Cloud oder ein optischer Kanal implementiert sein.
  • In einem Beispiel können die Speicher 4124 und 4126 einen GPU-Speicher enthalten. Der GPU-Speicher kann Instruktionen und Daten speichern, die mit der GPU interagieren können. Befehle und Daten können aus einem Hauptspeicher oder einem Massenspeicher kopiert werden. Der GPU-Speicher kann Bilddaten speichern und kann eine größere Bandbreite als ein Arbeitsspeicher haben. Der GPU-Speicher kann einen Takt von der CPU trennen. Die GPU kann Bilddaten im GPU-Speicher lesen und verarbeiten und kann dann in den GPU-Speicher schreiben. Der GPU-Speicher kann zum Beschleunigen der Grafikverarbeitung eingerichtet sein.
  • In einem Beispiel können die Speicher 4134 und 4136 einen NPU-Speicher enthalten. Der NPU-Speicher kann Instruktionen und Daten speichern, die mit der NPU interagieren können. Befehle und Daten können aus einem Hauptspeicher oder einem Massenspeicher kopiert werden. Der NPU-Speicher kann Gewichtsdaten für neuronale Netze enthalten. Der NPU-Speicher kann eine größere Bandbreite als ein Arbeitsspeicher aufweisen. Der NPU-Speicher kann einen Takt von der CPU trennen. Die NPU kann gewichtete Daten in dem NPU-Speicher lesen und aktualisieren und dann während eines Trainings in den NPU-Speicher schreiben. Der NPU-Speicher kann dafür eingerichtet sein, maschinelles Lernen, wie zum Beispiel Training und Inferenz neuronaler Netze, zu beschleunigen.
  • In einigen Beispielen kann jeder der Hauptspeicher 4114, 4116, 4124, 4126, 4134, 4136 und 4210 als ein Speicherchip implementiert werden, der die unter Bezug auf die 1 bis 13 beschriebene Reparaturoperation durchführt.
  • In einem Beispiel kann der Hauptspeicher einen flüchtigen Speicher wie zum Beispiel einen DRAM, einen SRAM oder dergleichen oder einen nicht-flüchtigen Speicher wie zum Beispiel einen NAND-Flash-Speicher, einen PRAM, einen RRAM oder dergleichen enthalten. Der Hauptspeicher weist eine geringere Latenz und eine geringere Kapazität als die Sekundärspeicher 4210 und 4220 auf.
  • Die CPU 4110, die GPU 4120 oder die NPU 4130 können über den Systembus 4001 auf die Sekundärspeicher 4210 und 4220 zugreifen. Die Speichervorrichtung 4210 kann durch einen Speicher-Controller 4211 gesteuert werden, der mit dem Systembus 4001 verbunden ist. Die Speichervorrichtung 4220 kann durch einen Speicher-Controller 4221 gesteuert werden. Der Speicher-Controller 4221 kann mit dem Systembus 4001 verbunden sein.
  • Die Speichervorrichtung 4220 kann zum Speichern von Daten implementiert werden. Der Speicher-Controller 4221 kann dafür implementiert sein, Daten aus der Speichervorrichtung 4220 zu lesen und die Lesedaten an einen Host zu senden. Der Speicher-Controller 4221 kann zum Speichern der gesendeten Daten in der Speichervorrichtung 4220 in Reaktion auf eine Anforderung von dem Host implementiert werden. Sowohl die Speichervorrichtung 4220 als auch der Speicher-Controller 4221 können einen Puffer enthalten, der Metadaten speichert, einen Cache zum Speichern häufig abgerufener Daten liest oder einen Cache zur Erhöhung der Schreibeffizienz speichert. Zum Beispiel kann ein Schreib-Cache eine spezifische Anzahl von Schreibanforderungen empfangen und verarbeiten. Und die Speichervorrichtung 4220 kann einen flüchtigen Speicher, wie zum Beispiel ein Festplattenlaufwerk (HDD) und einen nicht-flüchtigen Speicher, wie zum Beispiel einen NVRAM, eine SSD, einen SCM oder einen neuen Speicher, enthalten.
  • Ein Beispiel für das vorliegende erfinderische Konzept kann auf ein Datenserversystem angewendet werden. Zum Beispiel ist 16 ein Schaubild, das ein Datenserversystem 5000 gemäß einem Beispiel des vorliegenden erfinderischen Konzepts veranschaulicht. Unter Bezug auf 16 kann das Datenserversystem 5000 einen ersten Server 5100 (einen Anwendungsserver), einen zweiten Server 5200 (einen Speicherserver), eine Speichervorrichtung 5310 und mindestens eine Speichervorrichtung 5320 enthalten.
  • Sowohl der erste Server 5100 als auch der zweite Server 5200 können mindestens einen Prozessor und einen Speicher enthalten. In einem Beispiel kann sowohl der erste Server 5100 als auch der zweite Server 5200 als ein Speicher-Prozessor-Paar implementiert werden. In einem anderen Beispiel kann sowohl der erste Server 5100 als auch der zweite Server 5200 mit einer unterschiedlichen Anzahl von Prozessoren und Speichern implementiert werden, die für den Verwendungszweck geeignet sind.
  • In einem Beispiel können der erste Server 5100 und der zweite Server 5200 eine Kommunikation über ein erstes Netzwerk 5010 durchführen. In einem Beispiel können sowohl der erste Server 5100 als auch der zweite Server 5200 über das erste Netzwerk 5010 und/oder ein zweites Netzwerk 5020 auf die Speichervorrichtung 5310 zugreifen. In einem Beispiel können sowohl der erste Server 5100 als auch der zweite Server 5200 direkt oder indirekt über das erste Netzwerk 5010 und das zweite Netzwerk 5020 auf die Speichervorrichtung 5320 zugreifen.
  • In einem Beispiel kann eine Schnittstelle der Speichervorrichtung 5320 SATA, SAS, PCIe, DIMM, HBM, HMC oder NVDIMM enthalten. In einem Beispiel kann das zweite Netzwerk 5020 ein Verbindungstyp eines Direct Attached Storage (DAS)-, eines Network Attached Storage (NAS)- und eines Storage Area Network (SAN)-Regimes sein.
  • In einem Beispiel können die Speichervorrichtung 5310 und die Speichervorrichtung 5320 jeweils durch einen Befehl oder aus eigener Veranlassung Vorrichtungsinformationen an den Server 5200 senden. In einem Beispiel kann die Speichervorrichtung 5310 als ein Speicher-Chip implementiert werden, der die unter Bezug auf die 1 bis 13 beschriebene Reparaturoperation durchführt. Das Datenserversystem 5000 kann KI-Berechnungen für große Datenmengen (Big Data) durchführen. In diesem Fall können die Big Data Audio-, Foto-, Video- oder Gewichts-/Trainingsdaten enthalten.
  • In einer Speichervorrichtung und einem Reparaturverfahren dafür gemäß einem Beispiel des vorliegenden erfinderischen Konzepts ist eine Reparatureinheit variabel, indem ein Bittyp oder die Nummer einer Adresse gemäß einer ausgefallenen Adresse anders eingestellt wird.
  • Obgleich oben Beispiele veranschaulicht und beschrieben worden sind, ist dem Fachmann klar, dass Modifizierungen und Variationen vorgenommen werden könnten, ohne vom Schutzumfang des vorliegenden erfinderischen Konzepts, wie es durch die beigefügten Ansprüche definiert ist, abzuweichen.

Claims (20)

  1. Speichervorrichtung, umfassend: einen Adresspuffer (151), der dafür eingerichtet ist, mehrere Bits (A0 bis Ai) einer empfangenen Adresse (ADDR) zu speichern; einen ersten nicht-flüchtigen Speicher (142), der dafür eingerichtet ist, mehrere Bits (Aj, Ak) einer ausgefallenen Adresse zu speichern; mehrere erste Logikkreise (146-1; 146-la), die jeweils dafür eingerichtet sind, ein einzelnes Bit der in dem Adresspuffer (151) gespeicherten empfangenen Adresse (ADDR) mit einem entsprechenden Bit der in dem ersten nicht-flüchtigen Speicher (142) gespeicherten fehlerhaften Adresse zu vergleichen; einen ersten Selektor (146-2), der dafür eingerichtet ist, in Reaktion auf ein Auswahlsignal (SEL) einen ausgewählten von zwei Ausgabewerten von zwei der ersten Logikkreise unter den ersten Logikkreisen (146-1; 146-1a) auszugeben; einen zweiten Logikkreis (146-3; 146_3a), die dafür eingerichtet ist, ein Adressenübereinstimmungssignal (HIT) auf der Grundlage des ausgewählten Ausgabewertes und von Ausgabewerten der übrigen ersten Logikschaltkreise, mit Ausnahme der zwei der ersten Logikschaltkreise, auszugeben; einen zweiten nicht-flüchtigen Speicher (144-1), der dafür eingerichtet ist, einen Adressbitwert zu speichern, der dem Auswahlsignal (SEL) entspricht; einen zweiten Selektor (125-1), der dafür eingerichtet ist, in Reaktion auf eine wahre oder invertierte Version des Auswahlsignals (SELB) ein einzelnes Bit von Adressbits, die den zwei der ersten Logikkreise entsprechen, auszugeben; und einen dritten Logikkreis (125-2), die dafür eingerichtet ist, eine AND-Operation an dem Adressenübereinstimmungssignal (HIT) und einem Ausgabewert des zweiten Selektors (125-1) auszuführen.
  2. Speichervorrichtung nach Anspruch 1, wobei die empfangene Adresse (ADDR) eine Zeilenadresse oder eine Spaltenadresse ist.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei jeder der ersten Logikkreise (146-1) dafür eingerichtet ist, eine XNOR-Operation auszuführen; und wobei der zweite Logikkreis (146-3) eine AND-Operation ausführt.
  4. Speichervorrichtung nach Anspruch 1 oder 2, wobei jeder der ersten Logikkreise (146-1a) dafür eingerichtet ist, eine XOR-Operation auszuführen; und wobei der zweite Logikkreis (146-3a) eine NAND-Operation ausführt.
  5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die empfangene Adresse (ADDR) eine 16-Bit-Zeilenadresse ist; und wobei sowohl der erste Selektor (146-2) als auch der zweite Selektor (125-1) ein erstes Adressbit und ein sechzehntes Adressbit unter den Adressbits der Zeilenadresse empfängt.
  6. Speichervorrichtung nach Anspruch 5, wobei der zweite nicht-flüchtige Speicher (144-1) einen Bitwert des sechzehnten Adressbits speichert.
  7. Speichervorrichtung nach Anspruch 5 oder 6, wobei sowohl der erste nicht-flüchtige Speicher (151) als auch der zweite nicht-flüchtige Speicher (144-1) mindestens eine Sicherung umfasst.
  8. Speichervorrichtung nach einem der Ansprüche 5 bis 7, wobei der erste nicht-flüchtige Speicher (151) Abbildungsinformationen über eine logische Adresse und eine physische Adresse, die der logischen Adresse entspricht, speichert; und wobei ein Bittyp von Adressen und die Nummer von Adressen, die den Abbildungsinformationen entsprechen, variabel sind.
  9. Speichervorrichtung, umfassend: ein Speicherzellenarray (110; 110a; 1 10b), das ein Redundanzbereich, der Redundanzwortleitungen (RWL) und/oder Redundanzbitleitungen (RBL) entspricht, und einen Normalbereich, der Wortleitungen (WL) und Bitleitungen (BL) entspricht, aufweist; einen Zeilendecoder (120), der dafür eingerichtet ist, in Reaktion auf eine Zeilenadresse mindestens eine der Wortleitungen (WL) zu aktivieren und/oder mindestens eine der Redundanzwortleitungen (RWL) zu aktivieren; einen Spaltendecoder (130), der dafür eingerichtet ist, in Reaktion auf eine Spaltenadresse mindestens eine der Bitleitungen (BL) zu aktivieren und/oder mindestens eine der Redundanzbitleitungen (RBL) zu aktivieren; und einen Reparatursteuerkreis (140; 140a; 140b), der dafür eingerichtet ist, die Zeilenadresse mit einer gespeicherten ausgefallenen Zeilenadresse zu vergleichen, die Spaltenadresse mit einer gespeicherten ausgefallenen Spaltenadresse zu vergleichen, den Zeilendecoder (120) zu veranlassen, die mindestens eine der Redundanzwortleitungen (RWL) zu aktivieren, wenn die Zeilenadresse der ausgefallenen Zeilenadresse entspricht, und den Spaltendecoder (130) zu veranlassen, die mindestens eine der Redundanzbitleitungen (RBL) zu aktivieren, wenn die Spaltenadresse der ausgefallenen Spaltenadresse entspricht; und wobei der Reparatursteuerkreis (140; 140a; 140b) des Weiteren dafür eingerichtet ist, eine Reparatureinheit gemäß einer Adresseingabe während einer Reparaturoperation zu variieren.
  10. Speichervorrichtung nach Anspruch 9, wobei die Reparatureinheit einen Typ von Adressbits oder die Anzahl von Adressbits umfasst.
  11. Speichervorrichtung nach Anspruch 9 oder 10, wobei der Reparatursteuerkreis (140; 140a; 140b) umfasst: ein Ausfalladressenreservoir (142), das dafür eingerichtet ist, die ausgefallene Zeilenadresse und/oder die ausgefallene Spaltenadresse zu speichern; einen Reparatureinheitbestimmer (144), der dafür eingerichtet ist, die der eingegebenen Adresse (ADDR) entsprechende Reparatureinheit zu bestimmen; und einen Adressenkomparator (146; 146a), der dafür eingerichtet ist, die Zeilenadresse mit der ausgefallenen Zeilenadresse zu vergleichen und/oder die Spaltenadresse mit der ausgefallenen Spaltenadresse zu vergleichen.
  12. Speichervorrichtung nach Anspruch 11, wobei das Ausfalladressenreservoir (142) einen ersten nicht-flüchtigen Speicher umfasst, der mehrere Adressbits, die einer ausgefallenen Adresse entsprechen, speichert.
  13. Speichervorrichtung nach Anspruch 12, wobei der Reparatureinheitbestimmer (144) umfasst: einen zweiten nicht-flüchtigen Speicher (144-1), der dafür eingerichtet ist, mindestens ein in der Reparaturoperation ignoriertes Adressbit unter den mehreren Adressbits zu speichern und ein Auswahlsignal (SEL) auszugeben; und einen Inverter (144-2), der dafür eingerichtet ist, das Auswahlsignal (SEL) zu invertieren.
  14. Speichervorrichtung nach Anspruch 13, wobei der Adressenkomparator (146) umfasst: mehrere erste Logikkreise (146-1), die jeweils dafür eingerichtet sind, ein Adressbit (A0 bis Ak) der Eingabeadressbits und ein in dem ersten nicht-flüchtigen Speicher gespeichertes Adressbit, das dem einen Adressbit entspricht, zu empfangen und eine XNOR-Operation an dem einen Adressbit und dem gespeicherten Adressbit durchführen; einen Selektor (146-2), der dafür eingerichtet ist, in Reaktion auf das Auswahlsignal (SEL) einen einzelnen Ausgabewert von mindestens zwei ersten Logikkreisen unter den mehreren ersten Logikkreisen (146-1) auszuwählen; und einen zweiten Logikkreis (146-3), der dafür eingerichtet ist, ein Adressenübereinstimmungssignal (HIT) auszugeben, indem er eine logische AND-Operation an dem Ausgabewert des Selektors (146-2) und Ausgabewerten erster Logikkreise, mit Ausnahme der mindestens zwei ersten Logikkreise der mehreren ersten Logikkreise (146-1), ausführt.
  15. Speichervorrichtung nach Anspruch 13, wobei der Adressenkomparator umfasst: mehrere erste Logikkreise (146-la), die jeweils dafür eingerichtet sind, ein einzelnes Adressbit der Eingabeadressbits und ein in dem ersten nicht-flüchtigen Speicher gespeichertes Adressbit, das dem einen Adressbit entspricht, zu empfangen und eine XOR-Operation an dem einen Adressbit und dem gespeicherten Adressbit durchführen; einen Selektor (146-2), der dafür eingerichtet ist, in Reaktion auf das Auswahlsignal (SEL) einen einzelnen Ausgabewert von mindestens zwei ersten Logikkreisen unter den mehreren ersten Logikkreisen (146-1a) auszuwählen; und einen zweiten Logikkreis (146-3a), der dafür eingerichtet ist, ein Adressenübereinstimmungssignal (HIT) auszugeben, indem er eine logische NAND-Operation an dem Ausgabewert des Selektors (146-2) und Ausgabewerten verbleibender erster Logikkreise, mit Ausnahme der mindestens zwei ersten Logikkreise der mehreren ersten Logikkreise (146-1a), ausführt.
  16. Speichervorrichtung nach Anspruch 14 oder 15, wobei die Redundanzwortleitungen (RWL) und/oder die Redundanzbitleitungen (RBL) in Reaktion auf das Adressenübereinstimmungssignal (HIT) des Adressenkomparators (146; 146a) und das invertierte Auswahlsignal (SELB) des Reparatureinheitbestimmers (144) aktiviert werden.
  17. Reparaturverfahren für eine Speichervorrichtung, umfassend: Empfangen (S110) einer Adresse (ADDR); Bestimmen (S120) einer Reparatureinheit unter Verwendung mindestens eines in einer Reparatur zu ignorierenden Adressbits unter Adressbits der empfangenen Adresse; Vergleichen (S130) der empfangenen Adresse (ADDR) mit einer gespeicherten ausgefallenen Adresse; und wenn die empfangene Adresse (ADDR) mit der gespeicherten ausgefallenen Adresse übereinstimmt, Zugreifen (S140) auf ein Redundanzzellenarray mit der Reparatureinheit in Reaktion auf die Adresse (ADDR).
  18. Reparaturverfahren nach Anspruch 17, des Weiteren umfassend das Speichern von Abbildungsinformationen über eine logische Adresse und eine physische Adresse, die der Adresse in einer Testoperation entspricht, in einem nicht-flüchtigen Speicher.
  19. Reparaturverfahren nach Anspruch 17 oder 18, wobei das Bestimmen der Reparatureinheit das Bestimmen eines Typs von Adressbits und der Anzahl von Adressbits in der Reparaturoperation umfasst.
  20. Reparaturverfahren nach einem der Ansprüche 17 bis 19, des Weiteren umfassend: Speichern von Reparaturabbildungsinformationen über Redundanzzellen; und Reparieren normaler Zellen mit den Redundanzzellen unter Verwendung der Reparaturabbildungsinformationen; und wobei ein Speicherzellenbereich, der den Reparaturabbildungsinformationen entspricht, variabel ist.
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