DE102019129234A1

DE102019129234A1 - Halbleiltervorrichtung mit verbesserter wärmeabfuhr undverfahren zur herstellung derselben

Info

Publication number: DE102019129234A1
Application number: DE102019129234.4A
Authority: DE
Inventors: Yang-Che CHEN; Victor Chiang Liang; Chen-hua Lin; Chwen-Ming Liu; Huang-Wen Tseng
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-30
Filing date: 2019-10-30
Publication date: 2020-04-30
Also published as: US11626343B2; CN111128928B; TWI778301B; US20220367318A1; TW202034411A; CN111128928A; KR102401703B1; US20200135613A1; KR20200050411A

Abstract

Ein Verfahren umfasst ein Bilden einer Lotschicht auf einer Oberfläche eines oder mehrerer Chips. Auf dem einen oder jedem der mehreren Chips wird über der Lotschicht ein Deckel positioniert. Um die Lotschicht zu schmelzen und jeden Deckel an einer entsprechenden Lotschicht anzubringen, wird Wärme und Druck angewendet. Die Lotschicht weist eine Wärmeleitfähigkeit von ≥ 50 W/mK auf.

Description

VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Patentanmeldung Nr. 62/753 042 , eingereicht am 30. Oktober 2018, deren gesamter Inhalt durch Bezugnahme in diese Patentanmeldung einbezogen ist.
HINTERGRUND
Die Wärmeabfuhr in einer fortschrittlichen Baugruppe wird insbesondere in Hochleistungs- und Anwendungen mit künstlicher Intelligenz bei einem Überschreiten der Leistungsaufnahme von 500 W immer schwieriger. Der herkömmliche Ansatz basiert darauf, zwischen einem Chip und dem Deckel ein Wärmeleit(Thermal Interface Material, TIM)-Material einzusetzen, um die Wärmeabfuhr zu verbessern. Die Wärmeleitfähigkeit eines konventionellen Wärmeleitmaterials beträgt gewöhnlich weniger als 10 W/mK, was die Betriebsleistung einer Baugruppe möglicherweise auf weniger als 500 W begrenzt.
Figurenliste
Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung, gelesen in Verbindung mit den begleitenden Figuren, verstehen. Es wird betont, dass gemäß der in der Branche üblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich für Zwecke der Darstellung verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur besseren Übersichtlichkeit der Diskussion willkürlich vergrößert oder verkleinert sein.

1 veranschaulicht einen sequentiellen Schritt einer Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
2 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
3A und 3B veranschaulichen einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
4 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
5 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
6 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
7 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
8 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
9 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
10 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
11 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
12 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
13 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
14 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
15 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
16 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
17 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
18 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
19 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
20 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
21 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
22 zeigt eine Detailansicht einer Säule gemäß einer Ausführungsform der vorliegenden Offenbarung.
23 zeigt eine Ansicht eines Arrays von Säulen gemäß einer Ausführungsform der vorliegenden Offenbarung.
24 zeigt eine Detailansicht einer Säule gemäß einer Ausführungsform der vorliegenden Offenbarung.
25 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
26 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
27 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
28 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
29 veranschaulicht einen sequentiellen Schritt der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
30 zeigt ein Diagramm, in dem die Wärmeleitfähigkeit eines Materials gegenüber einer normierten Temperatur abgetragen ist.

DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale des unterbreiteten Gegenstands vor. Weiter unten werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich lediglich Beispiele und sie sind nicht als beschränkend zu bewerten. So kann beispielsweise die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen, in denen das erste und zweite Element in unmittelbarer Berührung gebildet werden, und auch Ausführungsformen beinhalten, in denen zusätzliche Elemente zwischen dem ersten und zweiten Element gebildet werden können, so dass das erste und zweite Element nicht in unmittelbarer Berührung stehen müssen. Darüber hinaus werden in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugsnummern und/oder - buchstaben möglicherweise wiederholt. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert für sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen.
Weiter können räumlich relative Begriffe, wie „unten“, „unterhalb“, „unterer“, „oben“, „oberhalb“, „oberer“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die in den Figuren veranschaulichte Beziehung eines Elements oder Merkmals zu einem (oder mehreren) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der verwendeten oder betriebenen Vorrichtung einschließen. Die Einrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die hierin verwendeten räumlich relativen Deskriptoren können desgleichen entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. In der vorliegenden Offenbarung bedeutet ein Ausdruck „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, sofern nicht anderslautend beschrieben.
Es ist wünschenswert, die Wärmeleitfähigkeit des Wärmeleitmaterials auf mehr als 10 W/mK zu erhöhen, um Baugruppen von Halbleitervorrichtungen mit mehr als 500 W zu betreiben. Ausführungsformen der vorliegenden Offenbarung verwenden Materialien, die Metalle mit hoher Wärmeleitfähigkeit enthalten, z.B. - Cu (K_Cu~400 W/mK) und Sn (K_Sn~65 W/mK), um ein Wärmeleitmaterial mit Wärmeleitfähigkeiten vorzusehen, die einem herkömmlichen Wärmeleitmaterial (<10 W/mK) überlegen sind. Durch die Verwendung von Materialien mit hoher Wärmeleitfähigkeit zwischen Chip und Deckel kann die Betriebsleistung und das Betriebsverhalten deutlich verbessert werden.
1-9 veranschaulichen ein Verfahren 10 mit sequentiellen Schritten zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in 1 gezeigt, ist eine Halbleitervorrichtung vorgesehen, wie beispielsweise ein integrierter Fan-Out(Integrated Fan Out, InFO)-Wafer auf einem Rahmen. Der InFO-Wafer enthält mehrere Chips 15, wie beispielsweise Systeme auf einem Chip (SOC), die auf einer Umverteilungsschicht 20 angeordnet und in ein Formteil 25, z.B. ein duroplastisches Harz, eingebettet sind. Der InFO-Wafer wird über Metallsäulen oder Lötkontakthügel 35 auf einem Rahmen 30 angeordnet. In einigen Ausführungsformen ist der Chip 15 ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat.
In einigen Ausführungsformen ist die Umverteilungsschicht 20 mit einer oder mehreren Metallschichten und einer oder mehreren dielektrischen intermetallischen Schichten gebildet. Die dielektrischen intermetallischen Schichten sind zwischen den Metallschichten angeordnet. Die dielektrischen intermetallischen Schichten weisen leitfähige Merkmale auf, wie beispielsweise Durchkontaktierungen, die in einem dielektrischen Material angeordnet sind und mit leitfähigen Merkmalen, wie beispielsweise Leiterbahnen in den Metallschichten, verbunden sind. In einigen Ausführungsformen sind das dielektrische Material der Metallschichten und die dielektrischen intermetallischen Schichten beispielsweise ein Siliziumoxid-, Nitrid-, Carbid-, Polymer- oder ein sonstiges isolierendes oder dielektrisches Material und kann durch eine chemische Dampfabscheidung (Chemical Vapor Deposition, CVD), einen Spin-on- oder sonstigen Abscheidungsprozess gebildet werden. Die leitfähigen Merkmale können unter Verwendung eines Damaszener- oder Dual-Damaszener-Prozesses gebildet werden, bei dem in die dielektrische Schicht der Umverteilungsschicht 20 Öffnungen geätzt werden und ein leitfähiges Material, wie Kupfer, Aluminium oder dergleichen, in der Öffnung abgeschieden und anschließend planarisiert wird. Die Umverteilungsschicht wird durch ein Bilden mehrerer Metallschichten und intermetallischer dielektrischer Schichten aufgebaut, wobei die Leiterbahnen und Durchkontaktierungen elektrische Verbindungen von Strukturen auf dem Substrat 50, auf dem der Chip 15 anschließend angeordnet wird (siehe 5), zu der Oberseite der Umverteilungsschicht 20 verzweigen.
Auf der Chipfläche wird eine Struktur von Bondpads 40 gebildet, wie in 2 gezeigt. In einigen Ausführungsformen sind die Bondpads 40 als eine Struktur von durch Abstand getrennten Bereichen gebildet. In einigen Ausführungsformen werden auf der Oberfläche des Chips 15 Bondpads 40 gebildet, wie in 3A und 3B gezeigt. 3A zeigt eine Draufsicht auf die Vorrichtung 15 und 3B zeigt eine Querschnittsansicht der Vorrichtung 15 entlang der Linie A-A von 3A. In einigen Ausführungsformen werden die Bondpads 40 auf der Oberfläche des Chips 15 in einem Array gebildet. In einigen Ausführungsformen werden die Bondpads 40 aus einem geeigneten leitfähigen Metall gebildet, beispielsweise Aluminium, Kupfer, Silber, Gold, Nickel, Wolfram, Titan, Legierungen davon und/oder Mehrfachschichten davon. Die Bondpads 40 werden durch einen geeigneten Metallabscheidevorgang gebildet, beispielsweise Elektroplattierung oder stromlose Plattierung, physikalische Dampfabscheidung (Physical Vapor Deposition, PVD) mit Sputtern, chemische Dampfabscheidung (CVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), thermische Verdampfung oder Elektronenstrahlverdampfung.
Anschließend wird über jedem der Bondpads 40 eine Lotschicht 45 gebildet, wie in 4 gezeigt. In dieser Ausführungsform wird die Lotschicht 45 in Form von Lotperlen gebildet. In einigen Ausführungsformen wird die Lotschicht 45 aus einer zinnhaltigen Legierung hergestellt, wie beispielsweise PbSn, AgSn, SnAgCu, CuSnNi, AgCuSbSn, AuSn oder CuSn. In einigen Ausführungsformen hat das PbSn-Lot eine Wärmeleitfähigkeit von etwa 50 W/mK, das AgSn-Lot eine Wärmeleitfähigkeit von etwa 78 W/mK, das SnAgCu-Lot eine Wärmeleitfähigkeit von etwa 60 W/mK, das CuSnNi eine Wärmeleitfähigkeit von etwa 64 W/mK, das AgCuSbSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK, das AuSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK und das CuSn-Lot eine Wärmeleitfähigkeit von etwa 65 W/mK. In einigen Ausführungsformen werden einzelne Chips 15 vor oder nach dem Bilden der Lotschicht 45 durch einen Sägevorgang getrennt.
Als Nächstes werden einzelne Chips 15 aus dem Rahmen 30 entfernt und an einem Substrat 50, wie beispielsweise einem Kugelgitter-Array-Substrat, angebracht, wie in 5 gezeigt. Das Kugelgitter-Array-Substrat 50 hat eine erste Hauptfläche 50A, an der der Chip 15 über die Lötkontakthügel 35 auf der Umverteilungsschicht 20 angebracht wird, und eine zweite Hauptfläche 50B, die einen Array von Lotperlen 55 aufweist. In einigen Ausführungsformen sind in dem Substrat leitfähige Durchkontaktierungen oder Verdrahtungsschichten gebildet, die die Lötkontakthügel 35 auf der Umverteilungsschicht mit Lotperlen auf der zweiten Hauptfläche 50B des Substrats 50 elektrisch verbinden.
In einigen Ausführungsformen wird zwischen dem Chip 15 und dem Substrat 50 ein Underfill-Material 60 gebildet, wie in 6 gezeigt. Das Underfill-Material 60 füllt den Bereich zwischen den Lötkontakthügeln 35 auf der Umverteilungsschicht 20. In einigen Ausführungsformen wird das Underfill-Material 60 auch über den Seiten des Chips 15 angeordnet. In einigen Ausführungsformen ist das Underfill-Material 60 ein Epoxidharz, wie beispielsweise ein mit Silika gefülltes Epoxidharz, ein Polyimid oder ein sonstiges geeignetes Isoliermaterial. Das Underfill-Material 60 erhöht die mechanische Zuverlässigkeit, indem es Spannungen über die Oberseite des Kugelgitter-Array-Substrats 50 verteilt, anstatt sie in den Lötkontakthügeln 35 zu konzentrieren. Darüber hinaus sieht das Underfill-Material 60 eine Verkapselung gegen Feuchtigkeit und Verunreinigungen in der Außenumgebung vor.
Anschließend wird, wie in 7 gezeigt, ein Deckel 65 über der Lotschicht 45 positioniert. Der Deckel 65 wirkt als Kühlkörper, um von dem Chip 15 erzeugte Wärme abzuführen. Der Deckel 65 ist aus einem wärmeleitfähigen Material hergestellt. In einigen Ausführungsformen ist der Deckel aus Aluminium, Kupfer, Nickel, Kobalt und Legierungen davon oder sonstigen wärmeleitfähigen Materialien hergestellt. In einigen Ausführungsformen ist der Deckel aus einem Verbundwerkstoff, beispielsweise Siliziumkarbid, Aluminiumnitrid, Graphit und dergleichen hergestellt.
Anschließend wird der Deckel 65 erwärmt und über die Lotschicht 45, beispielsweise mittels eines thermischen Druckbondingkopfs 145, wie in 8 gezeigt, in enge Berührung mit dem Chip 15 gedrückt, so dass dadurch eine Halbleitervorrichtung entsteht, bei der der Deckel 65 an den Chip 15 gebondet ist, wie in 9 gezeigt. Während der Anwendung der Wärme und des Drucks 75 auf den Deckel 65 fließt die Lotschicht 45, um eine kontinuierliche Lotschicht 70 zwischen dem Deckel 65 und dem Chip 15 zu bilden. In einigen Ausführungsformen erwärmt der thermische Druckbondingkopf 145 die Lotschicht 45 auf eine Temperatur von etwa 150 °C bis etwa 400 °C. In einigen Ausführungsformen wird die Lotschicht 45 auf eine Temperatur von etwa 200 °C bis etwa 300 °C erwärmt. In einer Ausführungsform wird die Lotschicht 45 auf eine Temperatur von etwa 250 °C erwärmt. In einigen Ausführungsformen liegt der angewendete Druck, während der Deckel 65 in Berührung mit dem Chip 15 gedrückt wird, im Bereich von etwa 50 kPa bis etwa 20 MPa. In einigen Ausführungsformen liegt der angewendete Druck im Bereich von etwa 300 kPa bis etwa 3 MPa. In einigen Ausführungsformen liegt der angewendete Druck im Bereich von etwa 500 kPa bis etwa 2 MPa. Während der Anwendung der Wärme und des Drucks fließt die Lotschicht 45, um die Bondpads 40 zu umgeben und zu verkapseln. Die kontinuierliche Lotschicht 70 wirkt als eine verbesserte Wärmeleitmaterial(Thermal Interface Material, TIM)-Schicht, die eine höhere Wärmeleitfähigkeit als herkömmliche Wärmeleitmaterialien hat. Wärme aus dem Chip 15 wird über die kontinuierliche Lotschicht 70 auf den Deckel 65 übertragen. Der Deckel 65 führt die Wärme des Chips 15 ab, so dass der Chip 15 mit höheren Geschwindigkeiten und einer geringeren thermischen Belastung arbeiten kann.
10-17 veranschaulichen ein Verfahren 155, das sequentielle Schritte zur Herstellung einer Halbleitervorrichtung umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in 10 gezeigt, ist eine Halbleitervorrichtung vorgesehen, wie beispielsweise ein integrierter Fan Out (InFO)-Wafer auf einem Rahmen. Der in 10 gezeigte Vorgang ist der gleiche wie in 1. Der InFO-Wafer enthält mehrere Chips 15, wie beispielsweise Systeme auf einem Chip (SOC), die auf einer Umverteilungsschicht 20 angeordnet und in ein Formteil 25, z.B. ein duroplastisches Harz, eingebettet sind. Der InFO-Wafer wird über Metallsäulen oder Lötkontakthügel 35 auf einem Rahmen 35 angeordnet. In einigen Ausführungsformen ist der Chip 15 ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat.
Unmittelbar auf den Chips wird eine kontinuierliche Lotschicht 80 gebildet, wie in 11 gezeigt. Im Gegensatz zu dem zuvor offenbarten Verfahren werden auf der Oberseite der Chips 15 nicht mehrere Bondpads gebildet. In einigen Ausführungsformen wird die Lotschicht 45 aus einer zinnhaltigen Legierung hergestellt, wie beispielsweise PbSn, AgSn, SnAgCu, CuSnNi, AgCuSbSn, AuSn oder CuSn. In einigen Ausführungsformen hat das PbSn-Lot eine Wärmeleitfähigkeit von etwa 50 W/mK, das AgSn-Lot eine Wärmeleitfähigkeit von etwa 78 W/mK, das SnAgCu-Lot eine Wärmeleitfähigkeit von etwa 60 W/mK, das CuSnNi eine Wärmeleitfähigkeit von etwa 64 W/mK, das AgCuSbSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK, das AuSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK und das CuSn-Lot eine Wärmeleitfähigkeit von etwa 65 W/mK. Anschließend werden die einzelnen Chips 15 durch einen Sägevorgang getrennt, wie in 12 gezeigt.
Als Nächstes werden einzelne Chips 15 aus dem Rahmen 30 entfernt und, wie in 13 gezeigt, an einem Substrat 50, wie beispielsweise einem Kugelgitter-Array-Substrat, angebracht. Das Kugelgitter-Array-Substrat 50 hat eine erste Hauptfläche 50A, an der der Chip 15 über die Lötkontakthügel 35 auf der Umverteilungsschicht 20 angebracht wird, und eine zweite Hauptfläche, die einen Array von Lotperlen 55 aufweist. In einigen Ausführungsformen sind in dem Substrat leitfähige Durchkontaktierungen oder Verdrahtungsschichten gebildet, die die Lötkontakthügel 35 auf der Umverteilungsschicht mit Lotperlen auf der zweiten Hauptfläche 50B des Substrats 50 elektrisch verbinden.
In einigen Ausführungsformen wird zwischen dem Chip 15 und dem Substrat 50 ein Underfill-Material 60 gebildet, wie in 14 gezeigt. Das Underfill-Material 60 füllt den Bereich zwischen den Lötkontakthügeln 35 auf der Umverteilungsschicht 20. In einigen Ausführungsformen wird das Underfill-Material 60 auch über den Seiten des Chips 15 angeordnet. In einigen Ausführungsformen ist das Underfill-Material 60 ein Epoxidharz, wie beispielsweise ein mit Silika gefülltes Epoxidharz, ein Polyimid oder ein sonstiges geeignetes Isoliermaterial. In einigen Ausführungsformen verkapselt das Underfill-Material 60 den Chip.
Anschließend wird, wie in 15 gezeigt, ein Deckel 65 über der Lotschicht 80 positioniert. Der Deckel 65 wirkt als Kühlkörper, um von dem Chip 15 erzeugte Wärme abzuführen. Der Deckel 65 ist aus einem wärmeleitfähigen Material hergestellt. In einigen Ausführungsformen ist der Deckel aus Aluminium, Kupfer, Nickel, Kobalt und Legierungen davon oder sonstigen wärmeleitfähigen Materialien hergestellt.
Anschließend wird der Deckel 65, beispielsweise mittels eines thermischen Druckbondingkopfs 145, wie in 16 gezeigt, erwärmt und über die Lotschicht 80 in enge Berührung mit dem Chip 15 gedrückt, so dass dadurch eine Halbleitervorrichtung entsteht, bei der der Deckel 65, wie in 17 gezeigt, an den Chip 15 gebondet ist. In einigen Ausführungsformen erwärmt der thermische Druckbondingkopf 14 die Lotschicht 80 auf eine Temperatur von etwa 150 °C bis etwa 400 °C. In einigen Ausführungsformen wird die Lotschicht 80 auf eine Temperatur von etwa 200 °C bis etwa 300 °C erwärmt. In einer Ausführungsform wird die Lotschicht 80 auf eine Temperatur von etwa 250 °C erwärmt. Während der Anwendung der Wärme und des Drucks 75 auf den Deckel 65 fließt die Lotschicht 80 und die Lotschicht 80 härtet anschließend aus und bindet den Deckel 65 beim Abkühlen fest an den Chip 15. Die Lotschicht 80 wirkt als eine verbesserte Wärmeleitmaterial(TIM)-Schicht, die eine höhere Wärmeleitfähigkeit als herkömmliche Wärmeleitmaterialien hat. Wärme aus dem Chip 15 wird über die Lotschicht 80 auf den Deckel 65 übertragen, so dass der Chip 15 mit höheren Geschwindigkeiten und einer geringeren thermischen Belastung arbeiten kann. In einigen Ausführungsformen wird vor dem Bilden der Lotschicht 80 eine kontinuierliche Bondpadschicht auf dem Chip 15 gebildet.
18-28 veranschaulichen ein Verfahren 160, das sequentielle Schritte zur Herstellung einer Halbleitervorrichtung umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in 18 gezeigt, wird eine Halbleitervorrichtung vorgesehen, wie beispielsweise ein integrierter Fan Out (InFO)-Wafer auf einem Rahmen. Der in 18 gezeigte Vorgang ist der gleiche wie in 1 und 10. Der InFO-Wafer enthält mehrere Chips 15, wie beispielsweise Systeme auf einem Chip (SOC), die auf einer Umverteilungsschicht 20 angeordnet und in ein Formteil 25, z.B. ein duroplastisches Harz, eingebettet sind. Der InFO-Wafer wird über Metallsäulen oder Lötkontakthügel 35 auf einem Rahmen 30 angeordnet. In einigen Ausführungsformen ist der Chip 15 ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat.
Auf der Chipfläche wird eine Struktur von Bondpads 40 gebildet, wie in 19 gezeigt. In einigen Ausführungsformen sind die Bondpads 40 als eine Struktur von durch Abstand getrennten Bereichen gebildet. In einigen Ausführungsformen werden auf der Oberfläche des Chips 15 Bondpads 40 gebildet, wie in 3A und 3B gezeigt. In einigen Ausführungsformen werden die Bondpads 40 aus einem geeigneten leitfähigen Metall gebildet, beispielsweise Aluminium, Kupfer, Silber, Gold, Nickel, Wolfram, Titan, Legierungen davon und/oder Mehrfachschichten davon. Die Bondpads 40 werden durch einen geeigneten Metallabscheidevorgang gebildet, beispielsweise Elektroplattierung oder stromlose Plattierung, physikalische Dampfabscheidung (Physical Vapor Deposition, PVD) mit Sputtern, chemische Dampfabscheidung (CVD), Atomschichtabscheidung (ALD), thermische Verdampfung oder Elektronenstrahlverdampfung.
Anschließend werden über den Bondpads 40, wie in 20 gezeigt, durch Abstand getrennte leitfähige Säulen 90 gebildet. In einigen Ausführungsformen werden die leitfähigen Säulen durch einen geeigneten Metallabscheidevorgang gebildet, beispielsweise Elektroplattierung oder stromlose Plattierung, physikalische Dampfabscheidung (Physical Vapor Deposition, PVD) mit Sputtern, chemische Dampfabscheidung (CVD), Atomschichtabscheidung (ALD), thermische Verdampfung und Elektronenstrahlverdampfung.
Anschließend wird über den leitfähigen Säulen 90 eine Lotschicht 85 gebildet, wie in 20 gezeigt. In einigen Ausführungsformen weist die Lotschicht 85 Lotperlen oder - kontakthügel auf, die über jeder leitfähigen Säule 90 gebildet sind. In einigen Ausführungsformen ist die Lotschicht 85 aus einer zinnhaltigen Legierung, wie beispielsweise PbSn, AgSn, SnAgCu, CuSnNi, AgCuSbSn, AuSn oder CuSn, hergestellt. In einigen Ausführungsformen hat das PbSn-Lot eine Wärmeleitfähigkeit von etwa 50 W/mK, das AgSn-Lot eine Wärmeleitfähigkeit von etwa 78 W/mK, das SnAgCu-Lot eine Wärmeleitfähigkeit von etwa 60 W/mK, das CuSnNi eine Wärmeleitfähigkeit von etwa 64 W/mK, das AgCuSbSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK, das AuSn-Lot eine Wärmeleitfähigkeit von etwa 57 W/mK und das CuSn-Lot eine Wärmeleitfähigkeit von etwa 65 W/mK. In einigen Ausführungsformen werden vor oder nach dem Bilden der Lotschicht 80 oder der leitfähigen Säulen 90 einzelne Chips 15 durch einen Sägevorgang getrennt, wie in 20 gezeigt.
Als Nächstes werden einzelne Chips 15 aus dem Rahmen 30 entfernt und an einem Substrat 50, wie beispielsweise einem Kugelgitter-Array-Substrat, angebracht, wie in 21 gezeigt. Das Kugelgitter-Array-Substrat 50 hat eine erste Hauptfläche 50A, an der der Chip 15 über die Lötkontakthügel 35 auf der Umverteilungsschicht 20 angebracht ist, und eine zweite Hauptfläche, die einen Array von Lotperlen 55 aufweist. In einigen Ausführungsformen sind in dem Substrat leitfähige Durchkontaktierungen oder Verdrahtungsschichten gebildet, die die Lötkontakthügel 35 auf der Umverteilungsschicht mit Lotperlen auf der zweiten Hauptfläche 50B des Substrats 50 elektrisch verbinden.
In 22 ist eine detaillierte schematische Ansicht der leitfähigen Säule gemäß einer Ausführungsform der Offenbarung gezeigt. Wie gezeigt, ist auf einem Chip 15 ein Bondpad 40 angeordnet. In einigen Ausführungsformen ist die leitfähige Säule 90 hauptsächlich aus einem Metall hergestellt, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht. In einigen Ausführungsformen ist die leitfähige Säule aus Kupfer, Kupferbasismaterial oder einer Kupferlegierung hergestellt. In weiteren Ausführungsformen ist die leitfähige Säule 90 aus Nickel, Nickelbasismaterial oder einer Nickellegierung hergestellt. Materialien auf Kupferbasis oder auf Nickelbasis enthalten Kupfer bzw. Nickel in einer Menge von 50 Mol-% oder mehr. Eine leitfähige Säule, die hauptsächlich aus einem Metall hergestellt ist, ist zu 50 Mol-% oder mehr aus diesem Metall hergestellt. In einigen Ausführungsformen weist die leitfähige Säule 90 nur eine Materialschicht auf Kupferbasis oder eine Schicht auf Nickelbasis auf. In weiteren Ausführungsformen weist die leitfähige Säule 90 eine erste Schicht 90A, die hauptsächlich aus einem Metall hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht, und eine zweite Metallschicht 90B auf, die aus einem anderen des Metalls hergestellt ist, die hauptsächlich aus einem Metall hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht.
In einigen Ausführungsformen wird auf dem Bondpad 40 zwischen der leitfähigen Säule 90 und dem Chip 15 eine Unterkontakthügel-Metallisierung 100 angeordnet. In einigen Ausführungsformen wird die Unterkontakthügel-Metallisierung durch einen geeigneten Metallabscheidevorgang gebildet, beispielsweise Elektroplattierung oder stromlose Plattierung, physikalische Dampfabscheidung (Physical Vapor Deposition, PVD) mit Sputtern, chemische Dampfabscheidung (CVD), Atomschichtabscheidung (ALD), thermische Verdampfung und Elektronenstrahlverdampfung. In einigen Ausführungsformen wird eine (nicht gezeigte) Keimschicht auf dem Bondpad abgeschieden, bevor die Unterkontakthügel-Metallisierung gebildet wird. In einigen Ausführungsformen erstreckt sich die Unterkontakthügel-Metallisierung 100 über die Isolierschicht 105, und die überschüssige Unterkontakthügel-Metallisierung wird durch einen geeigneten Vorgang, wie beispielsweise chemischmechanisches Polieren (CMP), entfernt.
In einer Ausführungsform umfasst die Unterkontakthügel-Metallisierung 100 eine auf titanbasierte Schicht, die auf dem Bondpad 20 angeordnet wird, und eine kupferbasierte Schicht, die durch Sputtern auf der titanbasierten Schicht angeordnet wird. Ein titanbasiertes Material enthält Titan und Titanlegierungen und Titanverbindungen, die 50 Mol-% oder mehr Titan enthalten. Ein kupferbasiertes Material enthält Kupfer und Kupferlegierungen und Kupferverbindungen, die 50 Mol-% oder mehr Kupfer enthalten. In einer Ausführungsform ist die titanbasierte Schicht eine gesputterte Schicht aus Ti oder TiW mit einer Dicke im Bereich von 20 nm bis 70 nm.
In einigen Ausführungsformen wird eine Isolierschicht 105 über dem Chip 15 gebildet, die die Unterkontakthügel-Metallisierung 100 in einigen Ausführungsformen umgibt. In einigen Ausführungsformen ist die Isolierschicht 105 aus einem Nitrid, einem Oxid, einem Oxynitrid, einem Carbid, wie beispielsweise Siliziumcarbid, oder einem sonstigen Material hergestellt, und wird durch einen Abscheidungs-, Maskierungs- und Ätzprozess oder durch einen Maskierungs- und Abscheidungsprozess gebildet. In einigen Ausführungsformen ist die Isolierschicht 105 aus einem Polymer, wie beispielsweise Polybenzoxazol (PBO), oder einem Epoxid, Polyimid oder einem sonstigen Material 106 hergestellt.
In einigen Ausführungsformen steht die Lotschicht 85 in unmittelbarer physischer Berührung mit einer Oberseite der leitfähigen Säule 90. In einigen Ausführungsformen steht die Lotschicht 85 nicht in unmittelbarer physischer Berührung mit der leitfähigen Säule 90.
In einigen Ausführungsformen hat die leitfähige Säule 90 eine Höhe D1 im Bereich von etwa 1 µm bis etwa 1 mm. In einigen Ausführungsformen liegt die Höhe D1 der leitfähigen Säule im Bereich von 10 µm bis etwa 100 µm. In einigen Ausführungsformen liegt die Höhe einer zweiten Metallschicht 90A der leitfähigen Säule im Bereich von 0 mm bis etwa 50 µm.
In einigen Ausführungsformen hat die leitfähige Säule 90 einen Durchmesser im Bereich von etwa 5 µm bis etwa 50 µm. In einigen Ausführungsformen hat die leitfähige Säule 90 einen Durchmesser im Bereich von etwa 10 µm bis etwa 25 µm. In einer Ausführungsform enthält die Halbleitervorrichtung 10 zwischen einer oberen Schicht 90A der leitfähigen Schicht 90B und der Oberseite der Unterkontakthügel-Metallisierung 100 eine von einer Kupferbasismaterialschicht oder einer Nickelbasismaterialschicht 90A mit einer Höhe D2 von etwa 0 µm bis etwa 50 µm. In einigen Ausführungsformen ist die Höhe D1 der oberen Metallschicht 90B der leitfähigen Säule 90 größer als die Höhe D2 der unteren Schicht 90A. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 der oberen Metallschicht 90B der leitfähigen Säule 290 zu der Höhe D2 der unteren Metallschicht 90A (D1/D2) im Bereich von etwa 1000/1 bis etwa 1/1. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 der oberen Schicht der leitfähigen Säule 90B zu der Höhe D2 der unteren Metallschicht 90A (D1/D2) im Bereich von etwa 100/1 bis etwa 5/1. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 der oberen Schicht 90B der leitfähigen Säule 90 zu der Höhe D2 der unteren Metallschicht 90A (D1/D2) im Bereich von etwa 20/1 bis etwa 10/1.
23 zeigt in einer Draufsicht eine Zeilen-Spalten-Anordnung der leitfähigen Säulen mit der darauf gebildeten Lotschicht 85 auf dem Chip 15. Dargestellt ist eine 3×3-Anordnung von leitfähigen Säulen 90, jedoch ist die Offenbarung nicht auf eine 3×3-Anordnung beschränkt. Andere Anordnungen mit einer kleineren oder größeren Anzahl von Zeilen oder Spalten von leitfähigen Säulen sind in den Schutzumfang dieser Offenbarung einbezogen. So kann beispielsweise die Anordnung eine 10×10-Anordnung oder eine Anordnung mit einer größeren Anzahl von Spalten und Zeilen sein. Die Anordnung der leitfähigen Säulen ist nicht auf eine rechteckige Anordnung beschränkt. In einigen Ausführungsformen weisen andere Anordnungen versetzte Zeilen und Spalten auf, wobei jede leitfähige Säule zu sechs weitere leitfähigen Säulen unmittelbar benachbart ist. In weiteren Ausführungsformen sind die leitfähigen Säulen in einer konzentrischen kreisförmigen Anordnung angeordnet. In weiteren Ausführungsformen sind die leitfähigen Säulen um den Umfang des Chips herum oder in einem zentralen Teil des Chips angeordnet. In weiteren Ausführungsformen sind die leitfähigen Säulen unregelmäßig angeordnet. In einigen Ausführungsformen sind bis zu etwa 1.000 leitfähige Säulen auf dem Substrat gebildet.
In einigen Ausführungsformen haben die leitfähigen Säulen 90 einen Durchmesser D3 im Bereich von etwa 5 µm bis etwa 50 µm, wie in der Draufsicht zu sehen ist. In einigen Ausführungsformen haben die leitfähigen Säulen 90 einen Durchmesser D3 im Bereich von etwa 10 µm bis etwa 25 µm. In einigen Ausführungsformen sind die mehreren leitfähigen Säulen 90 in einer Zeilen-Spalten-Anordnung in der x-Richtung mit einer Teilung S1 von etwa 15 µm bis etwa 60 µm von der Mitte einer leitfähigen Säule 90 zu der Mitte einer benachbarten leitfähigen Säule 90 angeordnet. In einigen Ausführungsformen weisen die mehreren leitfähigen Säulen 90 von der Mitte einer leitfähigen Säule 90 zu der Mitte einer benachbarten leitfähigen Säule 90 in der x-Richtung eine Teilung S1 von etwa 25 µm bis etwa 50 µm auf. In einigen Ausführungsformen weisen die mehreren leitfähigen Säulen 90 von der Mitte einer leitfähigen Säule 90 zu der Mitte einer benachbarten leitfähigen Säule 90 in der y-Richtung eine Teilung S2 von etwa 15 µm bis etwa 60 µm auf. In einigen Ausführungsformen weisen die mehreren leitfähigen Säulen 90 von der Mitte einer leitfähigen Säule 90 zu der Mitte einer benachbarten leitfähigen Säule 90 in der y-Richtung eine Teilung S2 von etwa 25 µm bis etwa 50 µm auf.
In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der leitfähigen Säule zu der Teilung S1 in der x-Richtung im Bereich von etwa 1/12 bis etwa 5/6. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der leitfähigen Säule zu der Teilung S1 in der x-Richtung im Bereich von etwa 1/3 bis etwa 2/3. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der leitfähigen Säule zu der Teilung S2 in der y-Richtung im Bereich von etwa 1/12 bis etwa 5/6. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der leitfähigen Säule zu der Teilung S2 in der y-Richtung im Bereich von etwa 1/3 bis etwa 2/3. In einigen Ausführungsformen ist die Teilung S1 in der x-Richtung im Wesentlichen gleich der Teilung S2 in der y-Richtung. In einigen Ausführungsformen ist die Teilung S1 in der x-Richtung größer als die Teilung S2 in der y-Richtung. In einigen Ausführungsformen ist die Teilung S1 in der x-Richtung kleiner als die Teilung S2 in der y-Richtung.
In einigen Ausführungsformen wird über der leitfähigen Säule 90, wie in 24 gezeigt, eine Deckschicht 110 gebildet. Nach dem Bilden der Deckschicht 110 wird über der Deckschicht 110 die Lotschicht 85 gebildet. In einigen Ausführungsformen ist die Deckschicht 110 eine Metallschicht. Die Deckschicht 110 kann aus Nickel gebildet werden, wobei auch andere Metalle hinzugefügt werden können. In einigen Ausführungsformen wird die Deckschicht 110 aus einer Stromlos-Nickel und Stromlos-Paladium Goldimmersion (Electroless Nickel Electroless Palladium Immersion Gold, ENEPIG) gebildet, das eine Nickelschicht, eine Palladiumschicht auf der Nickelschicht und eine Goldschicht auf der Palladiumschicht aufweist. Die Goldschicht kann durch Tauchbeschichtung gebildet werden. In weiteren Ausführungsformen wird die Deckschicht 110 aus sonstigen bekannten Deckmaterialien und mittels anderer Verfahren gebildet, beispielsweise, jedoch ohne darauf beschränken zu wollen, ENIG (Electroless Nickel Immersion Gold), DIG (Direct Immersion Gold) oder dergleichen. In einigen Ausführungsformen ist die Deckschicht im Wesentlichen kupferfrei. In dem hier verwendeten Sinne bedeutet im Wesentlichen kupferfrei, dass, wenn sich überhaupt Kupfer in der Deckschicht befindet, es nur im Maße einer Verunreinigung vorhanden ist. Verfahren zum Bilden der Deckschicht 110 umfassen stromloses Plattieren, Tauchen und dergleichen. Die Deckschicht 110 bildet eine große Grenzfläche mit der darunter liegenden leitfähigen Säule 90, so dass ein Bonden zwischen der leitfähigen Säule 90 und der Lotschicht 85 verbessert wird. In einigen Ausführungsformen weist die Deckschicht 110 eine Dicke im Bereich von etwa 5 nm bis etwa 100 nm auf.
In einigen Ausführungsformen wird zwischen dem Chip 15 und dem Substrat 50, wie in 25 gezeigt, ein Underfill-Material 60 gebildet. Das Underfill-Material 60 füllt den Bereich zwischen den Lötkontakthügeln 35 auf der Umverteilungsschicht 20. In einigen Ausführungsformen wird das Underfill-Material 60 auch über den Seiten des Chips 15 angeordnet. In einigen Ausführungsformen ist das Underfill-Material 60 ein Epoxidharz, wie beispielsweise ein mit Silika gefülltes Epoxidharz, ein Polyimid oder ein sonstiges geeignetes Isoliermaterial. Das Underfill-Material 60 erhöht die mechanische Zuverlässigkeit, indem es Spannungen über die Oberseite des Kugelgitter-Array-Substrats 50 verteilt, anstatt sie in den Lötkontakthügeln 35 zu konzentrieren. Darüber hinaus sieht das Underfill-Material 60 eine Verkapselung gegen Feuchtigkeit und Verunreinigungen in der Außenumgebung vor.
Anschließend wird ein Deckel 65 über der Lotschicht 45 positioniert, wie in 26 gezeigt. Der Deckel 65 wirkt als Kühlkörper, um von dem Chip 15 erzeugte Wärme abzuführen. Der Deckel 65 ist aus einem wärmeleitfähigen Material hergestellt. In einigen Ausführungsformen ist der Deckel aus Aluminium, Kupfer, Nickel, Kobalt und Legierungen davon oder sonstigen wärmeleitfähigen Materialien hergestellt.
Anschließend wird der Deckel 65, beispielsweise mittels eines thermischen Druckbondingkopfs 145, wie in 27 gezeigt, erwärmt und über die Lotschicht 45 in enge Berührung mit dem Chip 15 gedrückt, so dass dadurch eine Halbleitervorrichtung entsteht, bei der der Deckel 65 an den Chip 15 gebondet ist, wie in 28 gezeigt. In einigen Ausführungsformen erwärmt der thermische Druckbondingkopf 145 die Lotschicht 85 auf eine Temperatur von etwa 150 °C bis etwa 400 °C. In einigen Ausführungsformen wird die Lotschicht 85 auf eine Temperatur von etwa 200 °C bis etwa 300 °C erwärmt. In einer Ausführungsform wird die Lotschicht 85 auf eine Temperatur von etwa 250 °C erwärmt. Während der Anwendung der Wärme und des Drucks 75 auf den Deckel 65 fließt die Lotschicht 85 und die Lotschicht 85 härtet anschließend aus und bindet den Deckel 65 beim Abkühlen fest an den Chip 15. Die Lotschicht 85 wirkt als eine verbesserte Wärmeleitmaterial(TIM)-Schicht, die eine höhere Wärmeleitfähigkeit als herkömmliche Wärmeleitmaterialien hat. Wärme aus dem Chip 15 wird über die Lotschicht 85 auf den Deckel 65 übertragen. Der Deckel 65 führt die Wärme des Chips 15 ab, so dass der Chip 15 mit höheren Geschwindigkeiten und einer geringeren thermischen Belastung arbeiten kann.
In einigen Ausführungsformen wird ein Wärmeleitmaterial (TIM) 175 zwischen die leitfähigen Säulen 90 eingefügt, um die Wärmeabfuhr zu fördern, wie in 29 gezeigt. In einigen Ausführungsformen basiert das thermische Wärmeleitmaterial 175 auf einem wärmeleitenden Gel, einer Paste, einem Pad, Fett oder Phasenwechselmaterialien mit Wärmeleitfähigkeiten zwischen etwa 0,5 W/mK und 10 W/mK. In einigen Ausführungsformen kann das Wärmeleitfett auf Keramikmaterialien oder Metall, beispielsweise Berylliumoxid, Aluminiumnitrid, Aluminiumoxid, Zinkoxid, Silber, Aluminium oder dergleichen, suspendiert in einem Gel auf Silikonbasis basieren. In einigen Ausführungsformen ist das thermische Wärmeleitmaterial eine flüssige Metallpaste aus Galliumlegierungen oder ein Metalllegierungspad, das wiederaufgeschmolzen wird, um das thermische Wärmeleitmaterial an einer Oberfläche anzubringen. In einigen Ausführungsformen ist das thermische Wärmeleitmaterial eine nicht elektrisch leitfähige Paste auf Keramikbasis, die mit Keramikpulvern, wie Berylliumoxid, Aluminiumnitrid, Aluminiumoxid oder Zinkoxid, gefüllt ist.
30 zeigt eine thermische Simulation, die die normierte Betriebstemperatur eines Systems auf Chip (SOC) unter Verwendung eines Wärmeleitmaterials mit einer ausgewählten Wärmeleitfähigkeit darstellt. Die Simulation basiert auf einer Leistung eines Systems auf einem Chip von 300 W und einer erzwungenen Luftkonvektion auf der Deckeloberfläche. Die thermische Simulation zeigt, dass eine Erhöhung der Wärmeleitfähigkeit von K = 3 W/mK auf 6 W/mK unter Verwendung eines herkömmlichen Wärmeleitmaterials die Betriebstemperatur des SOC nur um ca. 5% verringert. Bei Verwendung eines leitfähigen Metalls gemäß den Ausführungsformen der vorliegenden Offenbarung, wie beispielsweise Sn mit einer Wärmeleitfähigkeit von etwa 50 W/mK, wird die Betriebstemperatur des SOC hingegen auf etwa 88% seines normierten Wertes reduziert. Somit bieten die Verfahren und Vorrichtungen der vorliegenden Offenbarung in einigen Ausführungsformen eine Verbesserung der Wärmeübertragung um mehr als 200 % gegenüber herkömmlichen Verfahren und Vorrichtungen.
Ausführungsformen der vorliegenden Offenbarung verwenden Materialien, die Metalle mit hoher Wärmeleitfähigkeit enthalten, z.B. - Cu (K_Cu∼400 W/mK) und Sn (K_Sn∼65 W/mK), um ein auf Lot basiertes Wärmeleitmaterial mit Wärmeleitfähigkeiten vorzusehen, die einem herkömmlichen Wärmeleitmaterial ( < 10 W/mK) überlegen sind. In einigen Ausführungsformen hat das Lot eine Wärmeleitfähigkeit von ≥ 50 W/mK. Durch ein Verwenden von Materialien mit hoher Wärmeleitfähigkeit zwischen dem Chip und dem Deckel kann die Betriebsleistung und das Betriebsverhalten ohne wesentliche Änderungen an der Konstruktion der Halbleitervorrichtung und ohne negative Auswirkungen auf die Geräteleistung deutlich gesteigert werden.
Eine Ausführungsform der Offenbarung ist ein Verfahren, das ein Bilden einer Lotschicht auf einer Oberfläche eines oder mehrerer Chips und ein Positionieren eines Deckels über der Lotschicht auf dem einen oder jedem der mehreren Chips umfasst. Wärme und Druck wird angewendet, um die Lotschicht zu schmelzen und jeden Deckel über die Lotschicht an einem entsprechenden Chip anzubringen. Die Lotschicht hat eine Wärmeleitfähigkeit von ≥ 50 W/mK. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der Lotschicht auf der Oberfläche des einen oder der mehreren Chips ein Bilden eines integrierten Fan-Out-Wafers auf einem Rahmen, wobei der integrierte Fan-Out-Wafer den einen oder die mehreren Chips aufweist. In einer Ausführungsform ist die Lotschicht eine strukturierte Lotschicht. In einer Ausführungsform weist die strukturierte Lotschicht mehrere durch Abstand getrennte Lotbereiche auf. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der Lotschicht ein Bilden mehrerer Bondpads auf der Oberfläche des einen oder der mehreren Chips. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der Lotschicht ein Bilden einer Metallsäule auf jedem der mehreren Bondpads, wobei die Lotschicht Lotperlen umfasst, die auf jeder der Metallsäulen gebildet sind. In einer Ausführungsform ist die Säule hauptsächlich aus einem Metall gebildet, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht. In einer Ausführungsform umfasst das Verfahren ein Bilden eines Wärmeleitmaterials zwischen dem Deckel und der Oberfläche des Chips. In einer Ausführungsform umfasst das Verfahren vor dem Positionieren der Deckel ein Trennen des einen oder der mehreren Chips. In einer Ausführungsform umfasst das Verfahren: ein Entfernen des einen oder der mehreren Chips aus dem Rahmen; und ein Anbringen des einen oder der mehreren Chips an einem Substrat, wobei das Entfernen und das Anbringen des einen oder der mehreren Chips vor dem Positionieren der Deckel durchgeführt wird. In einer Ausführungsform umfasst das Verfahren ein Bilden einer Underfill-Schicht zwischen dem einen oder den mehreren Chips und dem Substrat. In einer Ausführungsform werden die Wärme und der Druck auf jeden Deckel angewendet. In einer Ausführungsform wird ein thermischer Druckbondingkopf verwendet, um die Wärme und den Druck auf jeden Deckel anzuwenden.
Eine weitere Ausführungsform der Offenbarung ist ein Verfahren, das ein Bilden einer Metallsäule auf jedem von mehreren Bondpads, die auf einer Hauptfläche eines Chips angeordnet sind, und ein Bilden einer Lotschicht auf jeder der Metallsäulen umfasst. Auf jeder der Metallsäulen wird über der Lotschicht ein Deckel positioniert und es werden Wärme und Druck angewendet, um die Lotschicht zu schmelzen und den Deckel über die Lotschicht mit dem Chip zu verbinden. In einer Ausführungsform umfasst die Lotschicht Lotperlen, die auf jeder der Metallsäulen gebildet sind. In einer Ausführungsform ist die Säule hauptsächlich aus einem Metall hergestellt, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der Metallsäulen ein Bilden eines integrierten Fan-Out-Wafers auf einem Rahmen, wobei der integrierte Fan-Out-Wafer den Chip aufweist.
Eine weitere Ausführungsform der Offenbarung ist ein Verfahren, bei dem ein Lötkontakthügel gebildet wird, der auf jedem von mehreren Bondpads, die auf einer Hauptfläche eines Chips angeordnet sind, ein Lot aufweist. Über Lötkontakthügeln, die auf jedem der mehreren Bondpads gebildet sind, wird ein Deckel positioniert. Um die Lötkontakthügel zu schmelzen, werden Hitze und Druck angewendet, mit der Folge dass das Lot fließt und die Lötkontakthügel verschmelzen, so dass eine Lotschicht entsteht. Der Deckel wird über die Lotschicht fest an dem Chip angebracht. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der Lötkontakthügel auf der Hauptfläche des Chips ein Bilden eines integrierten Fan-Out-Wafers auf einem Rahmen, wobei der integrierte Fan-Out-Wafer den Chip umfasst. In einer Ausführungsform umfasst das Lot ein Material mit einer Wärmeleitfähigkeit von ≥ 50 W/mK.
Eine weitere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die einen Chip enthält, der über einem Substrat angeordnet ist. Eine Lotschicht ist über einer Oberfläche des Chips angeordnet, und ein Deckel ist über die Lotschicht an dem Chip angebracht. In einer Ausführungsform ist der Chip ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat. In einer Ausführungsform weist die Vorrichtung zwischen dem Chip und dem Substrat eine Underfill-Schicht auf. In einer Ausführungsform ist die Lotschicht eine strukturierte Lotschicht. In einer Ausführungsform weist die strukturierte Lotschicht mehrere durch Abstand getrennte Lotbereiche auf. In einer Ausführungsform enthält die Halbleitervorrichtung zwischen der Oberfläche des einen oder der mehreren Chips und der Lotschicht mehrere Bondpads. In einer Ausführungsform enthält die Halbleitervorrichtung eine Metallsäule, die zwischen jedem der Bondpads und der Lotschicht angeordnet ist. In einer Ausführungsform umfassen die Metallsäulen Kupfer oder Nickel. In einer Ausführungsform enthält die Halbleitervorrichtung zwischen dem Deckel und dem Chip ein Wärmeleitmaterial.
Eine weitere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die einen Chip, der über einem Substrat angeordnet ist, und mehrere Bondpads, die auf einer Hauptfläche eines Chips angeordnet sind, enthält. Auf den Bondpads angeordnet sind mehrere Metallsäulen, wobei jedes Bondpad eine darauf angeordnete Säule aufweist. Über einer Oberfläche jeder Metallsäule ist eine Lotschicht angeordnet und ein Deckel ist über die Lotschicht an dem Chip angebracht. In einer Ausführungsform ist der Chip ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat. In einer Ausführungsform weist die Halbleitervorrichtung zwischen dem Chip und dem Substrat eine Underfill-Schicht auf. In einer Ausführungsform weist die Halbleitervorrichtung zwischen jedem der mehreren Bondpads und jedem der mehreren Säulen eine Keimschicht auf. In einer Ausführungsform ist die Säule aus einem Metall gebildet, das aus der Gruppe ausgewählt ist, die aus Aluminium, Kupfer, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon besteht. In einer Ausführungsform enthält die Halbleitervorrichtung zwischen dem Deckel und dem Chip ein Wärmeleitmaterial.
Eine weitere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die einen Chip enthält, der über einer ersten Hauptfläche eines Substrats angeordnet ist. Erste Lötkontakthügel verbinden den Chip mit der ersten Hauptfläche des Substrats. Zweite Lötkontakthügel sind auf einer zweiten Hauptfläche des Substrats angeordnet. Leitfähige Durchkontaktierungen in dem Substrat verbinden die ersten Lötkontakthügel mit den zweiten Lötkontakthügeln. Mehrere Bondpads sind auf einer ersten Hauptfläche des Chips angeordnet. Eine Lotschicht ist über den mehreren Bondpads und der ersten Hauptfläche des Chips angeordnet. Ein Deckel steht mit dem Substrat in Berührung und ist über die Lotschicht an dem Chip angebracht. In einer Ausführungsform ist der Chip ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat. In einer Ausführungsform weist die Halbleitervorrichtung zwischen dem Chip und dem Substrat eine Underfill-Schicht auf. In einer Ausführungsform schließt das Lot ein Material mit einer Wärmeleitfähigkeit von ≥ 50 W/mK ein. In einer Ausführungsform ist das Lot aus der Gruppe ausgewählt, die aus PbSn, AgSn, SnAgCu, CuSnNi, AgCuSbSn, AuSn und CuSn besteht.
Im Vorausgehenden sind Merkmale mehrerer Ausführungsformen oder Beispiele skizziert, um dem Fachmann ein Verständnis der Aspekte der vorliegenden Offenbarung zu erleichtern. Dem Fachmann sollte klar sein, dass die vorliegende Offenbarung ohne weiteres als Grundlage für eine Gestaltung oder Änderung weiterer Prozesse und Strukturen zur Erfüllung der gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile der hierin vorgestellten Ausführungsformen oder Beispiele verwendet werden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass hierin vielfältige Änderungen, Substitutionen und Abwandlungen vorgenommen werden können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 62753042 [0001]

Claims

Verfahren, umfassend: Bilden einer Lotschicht auf einer Oberfläche eines oder mehrerer Chips; Positionieren eines Deckels über der Lotschicht auf jedem des einen oder der mehreren Chips; und Anwenden von Wärme und Druck, um die Lotschicht zu schmelzen und jeden Deckel über die Lotschicht an einem entsprechenden Chip anzubringen, wobei die Lotschicht eine Wärmeleitfähigkeit von ≥ 50 W/mK aufweist.
Verfahren nach Anspruch 1, vor dem Bilden der Lotschicht auf der Oberfläche des einen oder der mehreren Chips ferner ein Bilden eines integrierten Fan-Out-Wafers auf einem Rahmen umfassend, wobei der integrierte Fan-Out-Wafer den einen oder die mehreren Chips aufweist.
Verfahren nach Anspruch 1 oder 2, wobei die Lotschicht eine strukturierte Lotschicht ist.
Verfahren nach Anspruch 3, wobei die strukturierte Lotschicht mehrere durch Abstand getrennte Lotbereiche aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, ferner vor dem Bilden der Lotschicht ein Bilden mehrerer Bondpads auf der Oberfläche des einen oder der mehreren Chips umfassend.
Verfahren nach Anspruch 5, ferner umfassend: Bilden einer Metallsäule auf jedem der mehreren Bondpads vor dem Bilden der Lotschicht, wobei die Lotschicht Lotperlen umfasst, die auf jeder der Metallsäulen gebildet sind.
Verfahren nach Anspruch 6, wobei die Metallsäulen aus Kupfer gebildet sind.
Verfahren nach einem der vorhergehenden Ansprüche, ferner ein Bilden eines Wärmeleitmaterials zwischen dem Deckel und der Oberfläche des Chips umfassend.
Verfahren nach einem der vorhergehenden Ansprüche, ferner vor dem Positionieren der Deckel ein Trennen des einen oder der mehreren Chips umfassend.
Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Entfernen des einen oder der mehreren Chips aus dem Rahmen; und Anbringen des einen oder der mehreren Chips an einem Substrat, wobei das Entfernen und Anbringen des einen oder der mehreren Chips vor dem Positionieren der Deckel durchgeführt wird.
Verfahren nach Anspruch 10, ferner ein Bilden einer Underfill-Schicht zwischen dem einen oder den mehreren Chips und dem Substrat umfassend.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Wärme und der Druck auf jeden Deckel angewendet werden.
Verfahren nach Anspruch 12, wobei ein thermischer Druckbondingkopf verwendet wird, um die Wärme und den Druck auf jeden Deckel anzuwenden.
Verfahren, umfassend: Bilden einer Metallsäule auf jedem von mehreren Bondpads, die auf einer Hauptfläche eines Chips angeordnet sind; Bilden einer Lotschicht auf jeder der Metallsäulen; Positionieren eines Deckels über der Lotschicht auf jeder der Metallsäulen; und Anwenden von Wärme und Druck, um die Lotschicht zu schmelzen und den Deckel über die Lotschicht an dem Chip anzubringen.
Verfahren nach Anspruch 14, wobei die Lotschicht Lotperlen umfasst, die auf jeder der Metallsäulen gebildet sind.
Verfahren nach Anspruch 14 oder 15, wobei die Metallsäulen aus Kupfer oder Nickel gebildet sind.
Verfahren nach einem der Ansprüche 14 bis 16, ferner vor dem Bilden der Metallsäulen ein Bilden eines integrierten Fan-Out-Wafers auf einem Rahmen umfassend, wobei der integrierte Fan-Out-Wafer den Chip aufweist.
Halbleitervorrichtung, umfassend: einen Chip, der über einem Substrat angeordnet ist; eine Lotschicht, die über einer Oberfläche des Chips angeordnet ist; und einen Deckel, der über die Lotschicht an dem Chip angebracht ist.
Halbleitervorrichtung nach Anspruch 18, wobei der Chip ein integrierter Fan-Out-Chip, ein System auf einem Chip, eine Waferlevel-Chip-Scale-Baugruppe oder ein Chip-auf-Wafer-auf-Substrat ist.
Halbleitervorrichtung nach Anspruch 18 oder 19, ferner eine Underfill-Schicht zwischen dem Chip und dem Substrat umfassend.