DE102014019360B4 - Halbleiterstruktur und ihr herstellungsverfahren - Google Patents

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Abstract

Halbleiterstruktur, die Folgendes umfasst:eine Halbleiterschicht (100);ein Gate (105), das einen leitenden Abschnitt (1031) und einen Seitenwand-Abstandhalter (1033) umfasst, wobei eine obere Fläche des leitenden Abschnitts (1031) und eine obere Fläche des Seitenwand-Abstandhalters (1033) koplanar sind und das Gate (105) über der Halbleiterschicht (106) angeordnet ist;ein Zwischendielektrikum (ILD) (117, 119), das eine Seitenwand des Seitenwand-Abstandhalters (1033) umgibt, der über der Halbleiterschicht (100) angeordnet ist; undeine Stickstoff-enthaltende Schutzschicht (106), die zumindest auf der oberen Fläche des leitenden Abschnitts (1031) des Gates (105) angeordnet ist, wobei die Schutzschicht (106) eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts (1031) und die obere Fläche des Seitenwand-Abstandhalters (1033) berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht (106) über der ebenen oberen Oberfläche eines leitenden Abschnitts (1031) des Gates (105) gleichmäßig abgeschieden ist und diese bedeckt.

Description

  • GEBIET
  • Die Offenbarung betrifft ein Gate in einer Halbleiterstruktur.
  • HINTERGRUND
  • Die integrierte Halbleiterschaltkreis-(IC)-Branche hat ein schnelles Wachstum erlebt. Im Laufe der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von untereinander verbunden Vorrichtungen oder Bauteilen pro Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieses Herunterskalierverfahren stellt im Allgemeinen Vorteile bereit, indem es die Herstellungseffizienz erhöht und die damit verbundenen Kosten senkt. Ein solches Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs vergrößert und, damit diese Vorteile erreicht werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung benötigt. Während die Abmessungen von Transistoren sich verkleinern, muss die Dicke des Gate-Oxids verkleinert werden, um die Leistungsfähigkeit mit der verkleinerten Gate-Länge aufrechtzuerhalten. Damit jedoch Gate-Leckstrom verringert werden kann, werden Gate-Isolierschichten mit hoher Dielektrizitätskonstante (high-k) verwendet, die eine größere körperliche Dicke ermöglichen, während die gleiche wirksame Kapazität beibehalten wird, die durch ein herkömmliches Gate-Oxid bereitgestellt würde, das in größeren Technologieknoten verwendet wird.
  • Zusätzlich bestand, während Technologieknoten schrumpfen, in einigen IC-Designs ein Wunsch, die übliche Polysilizium-Gate-Elektrode durch eine Metallgate-(MG)-Elektrode zu ersetzen, um die Bauteilleistungsfähigkeit mit den verkleinerten Merkmalsgrößen zu verbessern. Ein Verfahren zum Ausbilden der MG-Elektrode wird als „Gate zuletzt“-Verfahren bezeichnet, im Gegensatz zu einem anderen Ausbildungsverfahren für MG-Elektroden, das als „Gate zuerst“ bezeichnet wird. Das „Gate zuletzt“-Verfahren erlaubt eine verringerte Anzahl von aufeinander folgenden Verfahren, einschließlich Hochtemperaturverarbeitung, die nach dem Ausbilden des Gates ausgeführt werden müssen.
  • Was somit angestrebt wird, ist ein Verfahren und eine Halbleitervorrichtung, die unterschiedlich konfigurierte Metallgatestrukturen für entweder NFET oder PFET bereitstellen, die auf einem Substrat ausgebildet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschieden Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 ist eine Perspektivansicht einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 2 ist eine Draufsicht einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 3 ist eine Schnittansicht, die entlang der Linie AA von 1 genommen ist, einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen nicht beanspruchten Ausführungsformen der vorliegenden Offenbarung;
    • 4 ist eine Schnittansicht, die entlang der Linie BB von 1 genommen ist, einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 5 ist eine Schnittansicht, die entlang der Linie AA von 1 genommen ist, einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 6 ist eine Schnittansicht, die entlang der Linie AA von 1 genommen ist, einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 7 ist eine Schnittansicht, die entlang der Linie AA von 1 genommen ist, einer Halbleiterstruktur mit Metallgates in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 8 bis 12 sind Vorgänge eines Herstellungsverfahrens für Halbleiterstrukturen für eine Metallgatestruktur mit einer im Wesentlichen ebenen oberen Fläche in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung;
    • 13 bis 14 sind Vorgänge eines Herstellungsverfahrens für Halbleiterstrukturen zum Ausbilden einer Schutzschicht über einer Metallgatestruktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung; und
    • 15A bis 17B sind Vorgänge eines Herstellungsverfahrens für Halbleiterstrukturen zum Ausbilden eines Kontaktstöpsels in einer Metallgatestruktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • In der folgenden detaillierten Beschreibung sind viele spezielle Details angegeben, um ein vollständiges Verständnis der Erfindung zu ermöglichen. Ein Fachmann wird jedoch erkennen, dass die vorliegende Erfindung ohne diese speziellen Details ausgeführt werden kann. In anderen Fällen sind bekannte Verfahren, Vorgänge, Komponenten und Schaltungen nicht im Detail beschrieben, um die vorliegende Erfindung nicht zu verdunkeln. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um unterschiedliche Einrichtungen von verschiedenen Ausführungsformen zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken.
  • Die Herstellung und Verwendung der Ausführungsformen sind unten im Detail beschrieben. Es sollte jedoch anerkannt werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte vorsieht, die in einer breiten Vielfalt von speziellen Kontexten ausgeführt werden können. Die speziellen beschriebenen Ausführungsformen sind nur beispielhaft für spezielle Weisen, die Erfindung herzustellen und zu verwenden, und schränken den Schutzumfang der Erfindung nicht ein.
  • Zusammen mit der Skalierungsregel für Halbleitervorrichtungen verringert die Verkleinerung des Gate-Gate-Mittenabstands in einem MOSFET wirksam den Abstand zwischen einem Kontaktstöpsel (üblicherweise ein Wolframstöpsel) und dem Gate. Der Kontaktstöpsel liegt üblicherweise zwischen zwei benachbarten Gates und verbindet den stark dotierten Bereich elektrisch mit einer integrierten Schaltung auf einer oberen Ebene oder einem externen Signal-I/O. In einer Vorrichtungen mit größeren Abmessungen, in dem der Gate-Gate-Mittenabstand beispielsweise größer als 500 nm ist, erzeugt die manuelle Ausrichtung auf die Strukturierung des Kontaktstöpsels keine Kurzschlussprobleme zwischen dem Kontaktstöpsel und dem Gate. Wenn der Gate-Gate-Mittenabstand jedoch in einem Ausmaß verringert wird, dass eine geringe Verschiebung zu einer Überlagerung führt und einen Kurzschluss oder eine Überbrückung auslösen würde, sollte ein neuer Ansatz gesucht werden, um das Problem zu lösen.
  • Das Überbrückungsproblem zwischen dem Kontaktstöpsel und dem Gate aufgrund von Fehlausrichtung tritt nicht nur beim Herunterskalieren von herkömmlichen MOSFETs auf. Wenn sich der Technologieknoten auf 16 nm oder sogar 10 nm verringert, leiden FinFET-Strukturen und FETs mit anderen Geometrien oder Designs auch unter den oben erwähnten Kurzschluss- oder Überbrückungsproblemen. Bei einer FinFET-Struktur beispielsweise mit einer Kanallänge von 16 nm kann der Gate-Gate-Mittenabstand im Bereich von etwa 50 nm bis etwa 200 nm liegen; da es gegenwärtig keine selbstausrichtenden Prozesse gibt, um die Genauigkeit der Position des Kontaktstöpsels relativ zu der Position des Gates zu steuern, kann eine geringe Fehlausrichtung leicht den Kontaktstöpsel auf das Gate überlagern.
  • Ein Ansatz, um die Überbrückungsprobleme zu umgehen, liegt darin, eine Schutzstruktur in der Gate-Struktur vorzusehen, was den Kontaktstöpsel und die leitenden Materialien isoliert, die das Gate bilden. Bei einer FinFET-Struktur beispielsweise, die ein Metallgate aufweist, werden das Austrittsarbeit-Metall und das Gate-Füllmetall in dem Raum ausgebildet, der von einem Seitenwand-Abstandhalter umgeben ist. In einem Endprodukt sind eine obere Fläche des Austrittsarbeit-Metalls und eine obere Fläche des Gate-Füllmetalls jedoch nicht koplanar mit einer oberen Fläche der Seitenwand-Abstandhalter. Das Austrittsarbeit-Metall und das Gate-Füllmetall bilden zusammen eine Metallvertiefung in dem Raum, der von einem Seitenwand-Abstandhalter umgeben ist, und die Schutzstruktur füllt die Metallvertiefung, was dazu führt, dass eine obere Fläche der Schutzstruktur im Wesentlichen koplanar mit der oberen Fläche der Seitenwand-Abstandhalter ist.
  • Bei der oben erwähnten Schutzstruktur ist die Breite der Schutzstruktur im Wesentlichen gleich der Breite des Austrittsarbeit-Metalls und des Gate-Füllmetalls, die in dem Raum abgeschieden sind, der von den Seitenwand-Abstandhaltern umgeben ist. Die Dicke der Schutzstruktur wird so bestimmt, dass sie gleich einem Abstand zwischen einer Oberseite der Metallvertiefung und der oberen Fläche des Seitenwand-Abstandhalters ist. Da in einigen Fällen die Ätzrate des Austrittsarbeit-Metalls und die Ätzrate des Gate-Füllmetalls unterschiedlich sind, weist die Metallvertiefung, die in dem Raum ausgebildet ist, der von dem Seitenwand-Abstandhalter umgeben ist, keine im Wesentlichen ebene untere Fläche auf und daher ist die Dicke der Schutzstruktur in dem oben erwähnten Ansatz im Wesentlichen nicht gleichmäßig. Zusätzlich kann die Dicke der Schutzstruktur, die in dem oben erwähnten Ansatz beschrieben ist, im Bereich von etwa 10 Ä bis etwa 20 Ä liegen.
  • Wie oben beschrieben, umfasst das Ausbilden des Metallgates mit einer Schutzstruktur mindestens einen Zurückätzvorgang, wenn die Metallvertiefung ausgebildet wird, einen nachfolgenden Überfüllungsvorgang, wenn die Schutzstruktur ausgebildet wird, und einen Einebnungsvorgang, wenn die im Wesentlichen koplanaren oberen Flächen der Schutzschicht und des Seitenwand-Abstandhalters ausgebildet werden. Die Höhe des Seitenwand-Abstandhalters in dem Metallgate mit einer Schutzstruktur ist deutlich größer als die eines Metallgates ohne die Schutzstruktur. Bei einem Metallgate beispielsweise, das eine Schutzstruktur aufweist, wie oben beschrieben ist, kann die Höhe des Seitenwand-Abstandhalters größer als die Höhe des Austrittsarbeit-Metalls oder des Gate-Füllmetalls sein, da der Raum, den der Seitenwand-Abstandhalter umgibt, so konzipiert ist, dass er das Austrittsarbeit-Metall und das Gate-Füllmetall in einem unteren Abschnitt und die Schutzstruktur in einem oberen Abschnitt aufnimmt. Im Gegensatz dazu sind bei einem Metallgate ohne die Schutzstruktur eine obere Fläche des Seitenwand-Abstandhalters und eine obere Fläche des Austrittsarbeit-Metalls oder des Gate-Füllmetalls im Wesentlichen koplanar, das heißt, die Höhe des Seitenwand-Abstandhalters ist im Wesentlichen gleich der Höhe des Austrittsarbeit-Metalls oder des Gate-Füllmetalls.
  • Einige Ausführungsformen der vorliegenden Offenbarung sehen eine Halbleiterstruktur vor, die eine Gate-Struktur aufweist. Die Gate-Struktur kann in einigen Ausführungsformen ein Polysilizium-Gate (im Folgenden „Poly-Gate“) in verschiedenen Abmessungen und ein Seitenwand-Abstandhalter sein, der das Poly-Gate umgibt. Die Gate-Struktur kann in einigen Ausführungsformen ein Metallgate in verschiedenen Abmessungen und ein Seitenwand-Abstandhalter sein, der das Metallgate umgibt. In einigen Ausführungsformen umgibt eine dielektrische Schicht weiter eine äußere Seitenwand des Seitenwand-Abstandhalters. Eine Schutzschicht ist auf der oberen Fläche der Gate-Struktur angeordnet. Verglichen mit der Schutzstruktur in der Gate-Struktur, die oben beschrieben ist, ist die Schutzschicht, die in der vorliegenden Offenbarung beschrieben ist, auf der Oberseite der Gate-Struktur angeordnet, und nicht in dem Raum, der von dem Seitenwand-Abstandhalter umgeben ist. Die Gate-Struktur in der vorliegenden Offenbarung weist einen leitenden Abschnitt und einen Seitenwand-Abstandhalter auf. In einer herkömmlichen Poly-Gate-Struktur ist der leitende Abschnitt das Polysilizium, das in dem Seitenwand-Abstandhalter abgeschieden ist. Bei einer Metallgatestruktur bezieht sich der leitende Abschnitt auf das Austrittsarbeit-Metall und das Gate-Füllmetall, die in dem Seitenwand-Abstandhalter ausgebildet sind.
  • In einigen Ausführungsformen wird die Schutzschicht in der vorliegenden Offenbarung zumindest auf einer oberen Fläche des leitenden Abschnitts der Gate-Struktur ausgebildet, das heißt, die Breite der Schutzschicht kann so variieren, dass sie entweder nur den leitenden Abschnitt der Gate-Struktur bedeckt oder sowohl den leitenden Abschnitt als auch den Seitenwand-Abstandhalter der Gate-Struktur bedeckt. In einigen Ausführungsformen können die Materialien, aus denen die Schutzschicht hergestellt ist, jedes Material sein, das eine im Wesentlichen andere Ätzrate als die Materialien hat, aus denen die dielektrische Schicht hergestellt ist. Die Schutzschicht ist beispielsweise aus Stickstoff-enthaltenden Materialien hergestellt und die dielektrische Schicht ist aus Oxid-basierten Materialien hergestellt. In einigen Ausführungsformen ist eine obere Fläche des leitenden Abschnitts der Gate-Struktur im Wesentlichen koplanar mit einer oberen Fläche des Seitenwand-Abstandhalters.
  • Einige Ausführungsformen der vorliegenden Offenbarung sehen eine Halbleiter-FinFET-Struktur vor, die mehrere Metallgates umfasst, die über einem Halbleitergrat angeordnet sind. Eine Gesamtbreite eines der Metallgates umfasst eine Breite des leitenden Abschnitts und eine Breite des Seitenwand-Abstandhalters, das die Metallgatestruktur, die hier beschrieben ist, einen leitenden Abschnitt und einen Seitenwand-Abstandhalter umfasst. In einigen Ausführungsformen sind eine obere Fläche des leitenden Abschnitts und eine obere Fläche des Seitenwand-Abstandhalters im Wesentlichen koplanar. In einigen Ausführungsformen umfasst die Metallgatestruktur in dem FinFET weiter eine dielektrische Schicht, die eine äußere Seitenwand des Seitenwand-Abstandhalters umgibt, und die dielektrische Schicht ist zumindest über dem Halbleitergrat angeordnet. In einigen Ausführungsformen kann die dielektrische Schicht auch auf einer oberen Fläche des Seitenwand-Abstandhalters angeordnet sein. In einigen Ausführungsformen können die Materialien, aus denen die Schutzschicht hergestellt ist, jedes Material sein, das eine wesentlich andere Ätzrate als die Materialien hat, aus denen die dielektrische Schicht hergestellt ist. Die Schutzschicht ist beispielsweise aus Stickstoff-enthaltenden Materialien hergestellt und die dielektrische Schicht ist aus Oxid-basierten Materialien hergestellt.
  • Einige Ausführungsformen der vorliegenden Offenbarung sehen ein Verfahren zur Herstellung einer Halbleiterstruktur vor, die ein Metallgate aufweist. Das Verfahren umfasst Vorgänge des Ausbildens einer Metallgatestruktur mit einer im Wesentlichen ebenen oberen Fläche. Ein Abschnitt der im Wesentlichen ebenen oberen Fläche umfasst eine obere Fläche einer Austrittsarbeit-Metallschicht, ein Abschnitt der im Wesentlichen ebenen oberen Fläche umfasst eine obere Fläche einer Gate-Füllmetallschicht und ein Abschnitt der im Wesentlichen ebenen oberen Fläche umfasst eine obere Fläche eines Seitenwand-Abstandhalters. Eine erste dielektrische Schicht wird so ausgebildet, dass sie eine äußere Seitenwand des Seitenwand-Abstandhalters umgibt. Eine Schutzschicht wird über der Metallgatestruktur ausgebildet, die zumindest einen leitenden Abschnitt bedeckt, das heißt, den Abschnitt ohne den Seitenwand-Abstandhalter der Metallgatestruktur. Eine zweite dielektrische Schicht wird über der Metallgatestruktur und der Schutzschicht ausgebildet; und ein Kontaktstöpsel wird zwischen zwei benachbarten Metallgatestrukturen ausgebildet.
  • Mit Bezug auf 1 ist eine Perspektivansicht einer Metallgatestruktur 10 gezeigt. In 1 liegt ein Isolierbereich 103 über einem Substrat 100 und drei Halbleitergrate 101 sind über dem Isolierbereich 103 angeordnet. Ein Abschnitt des Halbleitergrats ist in dem Isolierbereich 103 vergraben und ist nicht in 1 gezeigt. Das Substrat 100 kann ein Bulk-Siliziumsubstrat sein. Alternativ kann das Substrat 100 einen Elementhalbleiter umfassen wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen daraus. Mögliche Substrate umfassen auch ein Silizium-auf-Isolator-(SOI)-Substrat. SOI-Substrate werden mittels Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder anderen geeigneten Verfahren hergestellt.
  • In einigen Ausführungsformen umfasst das Substrat 100 eine Isolierschicht (in 1 nicht gezeigt). Die Isolierschicht umfasst jedes geeignete Material einschließlich Siliziumoxid, Saphir oder anderer geeigneter Materialien und/oder Kombinationen daraus. Eine beispielhafte Isolierschicht kann eine vergrabene Oxidschicht (BOX) sein. Der Isolator wird durch jedes geeignete Verfahren ausgebildet, etwa Implantation (z.B. SIMOX), Oxidation, Abscheidung und/oder andere geeignete Verfahren. In einer beispielhaften FinFET-Struktur ist die Isolierschicht eine Komponente (z.B. eine Schicht) eines Silizium-auf-Isolator-Substrats.
  • Der Isolierbereich 103 wird auf dem Substrat 100 ausgebildet, um aktive Bereiche des Substrats 100 zu isolieren. Der Isolierbereich 103 verwendet Isoliertechnologie, etwa Grabenisolierung (STI), um die verschiedenen Bereiche zu definieren und elektrisch zu isolieren. Der Isolierbereich 103 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, eine Luftspalte, andere geeignete Materialien oder Kombinationen daraus. Der Isolierbereich 103 wird durch jedes geeignete Verfahren ausgebildet. Als ein Beispiel umfasst das Ausbilden einer STI ein Fotolithographieverfahren, das Ätzen eines Grabens in dem Substrat (indem beispielsweise eine Trockenätzung und/oder eine Nassätzung verwendet wird) und das Füllen des Grabens (indem beispielsweise ein chemisches Gasphasenabscheidungsverfahren verwendet wird) mit einem oder mehreren Dielektrika.
  • Die drei Halbleitergrate 101, die auf der Isolierschicht 103 angeordnet sind, sind entlang der X-Richtung angeordnet, wogegen drei Kontaktbereiche 107 entlang der Y-Richtung angeordnet sind. Wie in 1 gezeigt ist, ist der Kontaktbereich 107 so gezeigt, dass er ein leitendes Band ist, das die drei Halbleitergrate 101 in einer rechtwinkligen Weise elektrisch verbindet. In einigen Ausführungsformen kann der Kontaktbereich 107 die Halbleitergrate 101 in einer gegen einander versetzten Weise mit verschiedenen Schnittwinkeln elektrisch verbinden.
  • Wie in 1 gezeigt ist, ist der Halbleitergrat 101 auf dem Substrat 100 ausgebildet. In einigen Ausführungsformen umfasst die Gate-Struktur 10 mehr als einen Halbleitergrat 101. Der Halbleitergrat 101 wird durch jedes geeignete Verfahren ausgebildet einschließlich verschiedener Abscheidungs- Fotolithographie- und/oder Ätzverfahren. Ein beispielhaftes Fotolithographieverfahren umfasst das Ausbilden einer Fotoresistschicht (Resist), die über dem Substrat liegt (z.B. auf einer Siliziumschicht), das Belichten des Resist mit einer Struktur, Ausführen eines Aushärteverfahrens nach der Belichtung und das Entwickeln des Resists, um ein Maskenelement auszubilden, das den Resist umfasst. Das Maskenelement wird dann verwendet, um die Gratstruktur in die Siliziumschicht zu ätzen. Flächen, die nicht durch das Maskenelement geschützt sind, werden mittels reaktiven Ionen-Ätz-(RIE)-Verfahren und/oder anderen geeigneten Verfahren geätzt. In einem Beispiel wird der Halbleitergrat 101 ausgebildet, indem ein Abschnitt des Substrats 100 strukturiert und geätzt wird. In einem anderen Beispiel wird der Halbleitergrat 101 ausgebildet, indem eine Halbleiterschicht strukturiert und geätzt wird, die über einer Isolierschicht abgeschieden ist (beispielsweise eine obere Siliziumschicht auf einem Silizium-Isolator-Silizium-Stapel eines SOI-Substrats).
  • Als eine Alternative zu herkömmlicher Fotolithographie kann der Halbleitergrat 101 durch ein Zweifach-Strukturierungs-Lithographie-(DPL)-Verfahren ausgebildet werden. DPL ist ein Verfahren zum Erstellen einer Struktur auf einem Substrat, indem die Struktur in zwei verzahnte Strukturen aufgeteilt wird. DPL erlaubt eine verbesserte Einrichtungsdichte (z.B. von Halbleitergraten). Verschiedene DPL-Verfahren umfassen Zweifachbelichtung (z.B. unter Verwendung von zwei Maskengruppen), Ausbilden von Abstandhaltern benachbart zu Einrichtungen und Entfernen der Einrichtungen, um eine Struktur von Abstandhaltern bereitzustellen, Resist-Erstarrung und/oder andere geeignete Verfahren. Es versteht sich, dass mehrere parallele Halbleitergrate 101 in einer ähnlichen Weise ausgebildet werden können.
  • Geeignete Materialien zum Ausbilden des Halbleitergrats 101 umfassen Silizium und Silizium-Germanium. In einigen Ausführungsformen kann der Halbleitergrat 101 auch verschiedene dotierte Bereiche umfassen. Verschiedene dotierte Bereiche können beispielsweise leicht dotierte Source/Drain-(LDD)-Bereiche und Source/Drain-(S/D)-Bereiche (auch als stark dotierte S/D-Bereiche bezeichnet) umfassen. Ein Implantationsverfahren (d.h. eine Übergangsimplantierung) wird ausgeführt, um S/D-Bereiche auszubilden. Das Implantationsverfahren verwendet jede geeignete Dotierungs-Spezies. Die Dotierungs-Spezies kann von der Art von Vorrichtung abhängen, die hergestellt wird, etwa eine NMOS- oder PMOS-Vorrichtung. Die S/D-Bereiche werden beispielsweise mit p-Dotierungsmitteln dotiert, etwa Bor oder BF2; n-Dotierungsmitteln, etwa Phosphor oder Arsen; und/oder Kombinationen daraus. Die S/D-Bereiche können verschiedene Dotierungsprofile umfassen. Ein oder mehrere Ausheilverfahren können ausgeführt werden, um die S/D-Bereiche zu aktivieren. Die Ausheilverfahren umfassen schnelles thermisches Ausheilen (RTA) und/oder Laser-Ausheilverfahren.
  • Mit Bezug auf 1 werden mehrere Metallgates 105 über den Halbleitergraten 101 ausgebildet. In einigen Ausführungsformen werden die Metallgates 105 rechtwinklig angeordnet, so dass sie mehrere Halbleitergrate 101 überqueren, und mit einem Metallgate-Kontakt 105A elektrisch verbunden, der auf dem Isolierbereich 103 entlang der X-Richtung angeordnet ist. Mehrere Kontaktstöpsel 109 werden auf dem Kontaktbereich 107 ausgebildet, die als Kontakt des aktiven Bereichs (beispielsweise Source und Drain) des Halbleitergrats 101 dienen. Zum Zweck der Klarheit sind eine dielektrische Schicht, die die Metallgates 105 teilweise oder vollständig bedeckt, die Halbleitergrate 101 und die Kontaktstöpsel 109 in 1 nicht gezeigt, um die vergrabenen Strukturen zu zeigen. Die dielektrische Schicht, die oben beschrieben ist, ist jedoch in 3 der vorliegenden Offenbarung gezeigt, die eine Schnittansicht der Metallgatestruktur 10 zeigt, genommen entlang der Linie AA.
  • In einigen Ausführungsformen sind ein oder mehrere Metallgates 105 über dem Isolierbereich 103 ausgebildet, einschließlich über einem Abschnitt des Halbleitergrats 101. In einigen Ausführungsformen weist das Metallgate 105 eine Grenzschicht, eine dielektrische Gateschicht, eine Austrittsarbeit-Metallschicht, eine Gate-Füllmetallschicht und eine Schutzschicht auf. Es versteht sich, dass das Metallgate 105 zusätzliche Schichten aufweisen kann, etwa Grenzschichten, Deckschichten, Diffusions-/Barriere-Schichten, dielektrische Schichten, leitende Schichten, andere geeignete Schichten und/oder Kombinationen daraus. Eine beispielhafte Grenzschicht umfasst Siliziumoxid (z.B. thermisches Oxid oder chemisches Oxid) und/oder Siliziumoxinitrid (SiON). Unter allen einsetzbaren Schichten in einem Metallgate 105, sind die dielektrische Gateschicht, die Austrittsarbeit-Metallschicht, die Gate-Füllmetallschicht und die Schutzschicht weiter im Detail mit Bezug auf 3 der vorliegenden Offenbarung beschrieben.
  • In einigen Ausführungsformen ist der Kontaktstöpsel 109 eine Mehrschichtverbindung, die verschiedene vertikale Verbindungen wie herkömmliche Durchkontaktierungen oder Kontakte umfasst. Die verschieden Verbindungseinrichtungen können verschiedene leitende Materialien implementieren, einschließlich Kupfer, Wolfram und/oder Silizid. Wie in 1 gezeigt ist, kann der Kontaktstöpsel 109 unterschiedliche Durchmesser in unterschiedlichen Schichten der integrierten Schaltung aufweisen. In einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Verfahren verwendet, um eine Kupfer-basierte Mehrschicht-Verbindungsstruktur auszubilden.
  • Die FinFET-Struktur, die in 1 beschrieben ist, schränkt jedoch den Umfang der vorliegenden Offenbarung nicht ein. Eine MOSFET-Struktur kann ein Gate aufweisen, das im Wesentlichen der Gate-Struktur ähnelt, die hier beschrieben ist. Bei einem MOSFET kann das Substrat verschiedene dotierte Bereiche umfassen, abhängig von den Designanforderungen, die in der Branche bekannt sind (z.B. p-Wannen oder n-Wannen). Die dotierten Bereiche werden mit p-Dotierungsmitteln dotiert, etwa Bor oder BG2; n-Dotierungsmitteln, etwa Phosphor oder Arsen; oder Kombinationen daraus. Die dotierten Bereiche können direkt auf dem Substrat, in einer p-Wannenstruktur, in einer n-Wannenstruktur, in einer Zwei-Wannen-Struktur oder mittels einer angehobenen Struktur ausgebildet werden. Das Halbleitersubstrat kann weiter verschiedene aktive Bereiche umfassen, etwa Bereiche, die für einen NMOS konfiguriert sind, und Bereiche, die für einen PMOS konfiguriert sind.
  • 2 zeigt eine Draufsicht in Übereinstimmung mit der Metallgatestruktur 10, die in 1 gezeigt ist. In 2 sind drei Halbleitergrate 101 entlang der X-Richtung angeordnet, zwei Metallgates 105 sind auf den Halbleitergraten 101 und entlang der Y-Richtung angeordnet. In einigen Ausführungsformen kann ein Gate-Kontakt 105A an einem Ende der Metallgates 105 angeordnet sein, der verschiedene Metallgates 105 elektrisch verbindet. In einigen Ausführungsformen wird der Abstand zwischen zwei Metallgates 105 als Gate-Gate-Mittenabstand P bezeichnet. Drei bandförmige Kontaktbereiche 107 sind in einer Richtung angeordnet, die parallel zu den Metallgates 105 ist, und verbindet die drei Halbleitergrate 101 elektrisch. In einigen Ausführungsformen ist jeder der Kontaktbereiche 107 zwischen zwei benachbarten Metallgates 105 angeordnet. Mindestens ein Kontaktstöpsel 109 ist auf dem leitenden Bereich 107 ausgebildet. Wenn der Gate-Gate-Mittenabstand P unter 80 nm oder 60 nm liegt, wird die Ausrichtung des Kontaktstöpsels 109 schwierig. Wenn er fehlausgerichtet ist, kann der Kontaktstöpsel 109 mit dem benachbarten Metallgate 105 überlappen.
  • In 2 umfasst das Metallgate 105 eine Breite des leitenden Abschnitts D1 und eine Breite des Seitenwand-Abstandhalters D3. Von einer Draufsicht gesehen kann die Breite des Seitenwand-Abstandhalters D3 an zwei Seiten der Breite des leitenden Abschnitts D1 gefunden werden. In einigen Ausführungsformen weist eine Schutzschicht 106 eine Breite der Schutzschicht D2 auf, die größer als die Summe einer Breite des leitenden Abschnitts D1 und zweimal der Breite des Seitenwand-Abstandhalters D3 ist, wie in 2 gezeigt ist. In anderen Ausführungsformen ist die Breite der Schutzschicht D2 jedoch größer als die Breite des leitenden Abschnitts D1 aber kleiner als die Summe einer Breite des leitenden Abschnitts D1 und zweimal der Breite des Seitenwand-Abstandhalters D3 (in 2 nicht gezeigt). In 2 ist ein Abstand zwischen den nächstliegenden Seitenwand-Abstandhaltern auf den zwei benachbarten Metallgates 105 eine Breite des Metallgate-Zwischenraums D4. Die Breite des Metallgate-Zwischenraums D4 nimmt ab, wenn der Gate-Gate-Mittenabstand P sinkt, und daher ist es wahrscheinlicher, dass die Fehlausrichtung des Kontaktstöpsels 109 den Seitenwand-Abstandhalter sowie den leitenden Abschnitt des Metallgates 105 überlagert.
  • 3 ist eine Schnittansicht einer Halbleiterstruktur 20. In einigen Ausführungsformen zeigt 3 die Metallgatestruktur 10, entlang der Linie AA von 1 genommen. Die Halbleiterstruktur 20 umfasst eine Halbleiterschicht 101, zwei Gates 105, Zwischendielektrika (ILD) (117, 119), eine Stickstoff-enthaltende Schutzschicht 106 und einen Kontaktstöpsel 109, der zwischen den zwei Gates 105 angeordnet ist. Das Gate 105, das in 3 gezeigt ist, umfasst einen leitenden Abschnitt 1031 und einen Seitenwand-Abstandhalter 1033, der den leitenden Abschnitt 1031 umgibt. In einigen Ausführungsformen sind die obere Fläche 1031A des leitenden Abschnitts und die obere Fläche 1033A des Seitenwand-Abstandhalters im Wesentlichen koplanar. Die Gates 105 sind auf einer Halbleiterschicht 101 angeordnet. In einigen Ausführungsformen kann die Halbleiterschicht 101 eine planare Struktur in einem herkömmlichen CMOS oder eine nicht-planare Struktur sein, etwa ein Halbleitergrat in einem FinFET.
  • In 3 umgibt das ILD 117 eine äußere Fläche des leitenden Abschnitts 1031 und das ILD 119 isoliert die Schutzschicht 106 und andere Einrichtungen über der Schutzschicht 106. In einigen Ausführungsformen sind das ILD 117 und das ILD 119 aufgrund ähnlicher Ausbildungsbedingungen im Querschnitt nicht unterscheidbar. In einigen Ausführungsformen können das ILD 117 und das ILD 119 durch eine Grenzlinie oder unterschiedliche Schattierung unterschieden werden, die in einem Elektronenmikroskop-Bild gezeigt sind, aufgrund von abweichender Materialdichte, die von unterschiedlichen Wachstumsbedingungen herrühren. Wie in 3 gezeigt ist, bedeckt die Stickstoff-enthaltende Schutzschicht 106 die obere Fläche 1031A des leitenden Abschnitts 1031 und die obere Fläche 1033A des Seitenwand-Abstandhalters 1033. In einigen Ausführungsformen ist die Stickstoff-enthaltende Schutzschicht 106 nicht in Kontakt mit der Seitenwand-Oberfläche des Seitenwand-Abstandhalters 1033.
  • In einigen Ausführungsformen ist das Gate 105, das in 3 gezeigt ist, ein Metallgate. Unter allen einsetzbaren Schichten in einem Metallgate 105 werden die dielektrische Gateschicht 1036, die Austrittsarbeit-Metallschicht 1035, die Gate-Füllmetallschicht 1039 und die Schutzschicht 106 weiter im Detail beschrieben. In einigen Ausführungsformen wird die dielektrische Gateschicht 1036 über einer Grenzschicht (nicht gezeigt) durch jedes geeignete Verfahren ausgebildet. Die dielektrische Gateschicht 1036 umfasst ein Dielektrikum, etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein High-k-Dielektrikum, ein anderes geeignetes Dielektrikum und/oder Kombinationen daraus. Beispiele von High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-(HfO2-Al2O3)-Legierung, andere geeignete High-k-Dielektrika und/oder Kombinationen daraus.
  • Die Austrittsarbeit-Metallschicht 1035 wird über der dielektrischen Gateschicht 1036 durch jedes geeignete Verfahren ausgebildet. Die Austrittsarbeit-Metallschicht umfasst jedes geeignete Material, etwa Polysilizium, Titan, Tantal, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen daraus.
  • Die Gate-Füllmetallschicht 1039 wird über der Austrittsarbeit-Metallschicht 1035 durch jedes geeignete Verfahren ausgebildet. Die Gate-Füllmetallschicht 1039 umfasst jedes geeignete Material, etwa Aluminium, Kupfer, Wolfram, Molybdän, WN, andere geeignete Materialien und/oder Kombinationen daraus.
  • Die Schutzschicht 106 wird über der Austrittsarbeit-Metallschicht 1035 und der Gate-Füllmetallschicht 1039 durch jedes geeignete Verfahren ausgebildet. Die Schutzschicht 106 umfasst jedes geeignete Material, beispielsweise Siliziumnitrid, Schwefelnitrid, SiN, SiON, SiC, SiOC, SiCN, einen Low-k-Film und/oder ein anderes geeignetes Material. In einigen Ausführungsformen weist, wenn sie einem vorbestimmten Ätzmittel ausgesetzt wird, die Schutzschicht 106 eine Ätzrate auf, die sich von der Ätzrate der ILDs (117, 119) unterscheidet.
  • Mit Bezug auf 2 und 3 ist die Breite des leitenden Abschnitts D1 die Gesamtbreite der Gate-Füllmetallschicht 1039, zweimal die Breite der Austrittsarbeit-Metallschicht 1035 und zweimal die Breite der dielektrischen Gateschicht 1036. Die Breite des Seitenwand-Abstandhalters D3 ist die Breite eines Seitenwand-Abstandhalters 1033, der an einer Seite des leitenden Abschnitts 1031 angeordnet ist. Die Breite der Schutzschicht D2 ist die Breite der Schutzschicht 106, die auf einer oberen Fläche 1031A des leitenden Abschnitts 1031 und einer oberen Fläche 1033A des Seitenwand-Abstandhalters 1033 angeordnet ist. Die Breite des Metallgate-Zwischenraums D4 ist der Abstand zwischen den Seitenwand-Abstandhaltern 1033 von zwei benachbarten Metallgates 105.
  • 4 ist eine Schnittansicht einer Halbleiterstruktur 30. In einigen Ausführungsformen zeigt 4 die Metallgatestruktur 10, genommen entlang der Linie BB von 1. In 4 sind drei Halbleitergrate 101 parallel zu einander angeordnet. Ein Abschnitt des Halbleitergrats 101 ist in dem Isolierbereich 103 vergraben und ein Abschnitt des Halbleitergrats 101 ragt von einer oberen Fläche des Isolierbereichs 103 hervor, indem er den sichtbaren Abschnitt des Halbleitergrats 101 bildet, der in 1 gezeigt ist. Eine dielektrische Gateschicht 1036 und eine Austrittsarbeit-Metallschicht 1035 sind auf dem herausragenden Abschnitt des Halbleitergrats 101 und der Oberfläche des Isolierbereichs 103 gleichmäßig abgeschieden. Eine Gate-Füllmetallschicht 1039 ist so ausgebildet, dass sie einen Gate-Graben (in 4 nicht gezeigt) füllt, und eine Schutzschicht 106 ist auf der Oberseite des Gate-Füllmetalls 1039 angeordnet.
  • 5 zeigt eine Schnittansicht einer Halbleiterstruktur 40 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Halbleiterstruktur 40 in 5 weist eine Halbleiterschicht 101 und ein Gate 105 auf, das einen leitenden Abschnitt 1031 und einen Seitenwand-Abstandhalter 1033 aufweist. Die obere Fläche 1031A des leitenden Abschnitts 1031 und die obere Fläche 1033A des Seitenwand-Abstandhalters 1033 sind im Wesentlichen koplanar. Das ILD 117 umgibt eine äußere Seitenwand-Oberfläche 1033B des Seitenwand-Abstandhalters 1033, der über der Halbleiterschicht 101 angeordnet ist. Eine Stickstoff-enthaltende Schutzschicht 106 ist zumindest auf einer oberen Fläche 1031A des leitenden Abschnitts 1031 des Gates 105 angeordnet. In einigen Ausführungsformen bedeckt die Stickstoff-enthaltende Schutzschicht 106 nicht die Seitenwand-Oberfläche 1033B des Seitenwand-Abstandhalters 1033.
  • In 5 ist der Kontaktstöpsel 109 von einer idealen Position zu einer Überlagerungsposition verschoben, mit anderen Worten, wenn keine Fehlausrichtung auftritt, muss der Kontaktstöpsel 109' (in gestrichelten Linien gezeigt) zwischen den beiden Gates 105 angeordnet sein, ohne irgendeinen Teil des Gates 105 zu berühren. Wenn jedoch die Fehlausrichtung auftritt, ist beispielsweise, da der Kontaktstöpsel 109 (in durchgezogener Linie gezeigt) um einen Abstand S nach links verschoben ist, ein Abschnitt des Kontaktstöpsels 109 in Kontakt mit der Schutzschicht 106 des Gates 105 und ein weiterer Abschnitt des Kontaktstöpsels 109 ist in Kontakt mit dem Seitenwand-Abstandhalter 1033 des Gates 109. Wie in 5 gezeigt ist, ist, obwohl der verschobene Kontaktstöpsel 109 in Kontakt mit dem Gate 105 ist, der verschobene Kontaktstöpsel 109 nicht mit dem leitenden Abschnitt 1031 des Gates 105 elektrisch verbunden und der verschobene Kontaktstöpsel 109 stellt immer noch eine elektrische Verbindung mit dem Source- und Drain-Bereich der Halbleiterstruktur 40 bereit.
  • In einigen Ausführungsformen ist, wie in 5 gezeigt ist, die Schutzschicht 105 auf der oberen Fläche 1031A des leitenden Abschnitts 1031 und der oberen Fläche 1033A des Seitenwand-Abstandhalters 1033 angeordnet. In 5 weist die Schutzschicht 106 eine erste Oberfläche 106A und eine zweite Oberfläche 106B auf. Die erste Oberfläche 106A ist in Kontakt mit der oberen Fläche des leitenden Abschnitts 1031 und der des Seitenwand-Abstandhalters 1033, wogegen die zweite Oberfläche 106B der ersten Oberfläche 106A gegenüberliegt, wobei sie das ILD 119 berührt und teilweise in Kontakt mit dem verschobenen Kontaktstöpsel 109 ist. Wie in 5 gezeigt, ist die Länge der zweiten Oberfläche 106B kürzer als die Länge der ersten Oberfläche 106A und daher weist die Schutzschicht 106 in 5 eine schräge Seitenwand auf, die die erste Oberfläche 106A mit der zweiten Oberfläche 106B verbindet, die ungleiche Längen haben. Die schräge Seitenwand, die in 5 gezeigt ist, wird in der vorliegenden Offenbarung als geneigte Seitenwand bezeichnet. In einigen nicht erfindungsgemäßen Ausführungsformen jedoch, in denen die erste Oberfläche 106A und die zweite Oberfläche 106B eine gleiche Länge teilen, wird die Seitenwand, die die beiden verbindet, als vertikale Seitenwand bezeichnet.
  • In 5 können die Seitenwand-Abstandhalter 1033, die auf beiden Seiten des leitenden Abschnitts 1031 des Gates 105 angeordnet sind, ein Dielektrikum umfassen, etwa Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, andere geeignete Materialien und/oder Kombinationen daraus. In einigen Ausführungsformen werden die Seitenwand-Abstandhalter 1033 verwendet, um nachfolgend ausgebildete dotierte Bereiche zu verschieben, etwa Source/Drain-Bereiche. Die Seitenwand-Abstandhalter 1033 können weiter verwendet werden, um das (Übergangs-)Profil der Source/Drain-Bereiche zu entwerfen oder zu modifizieren. In einigen Ausführungsformen sind die Schutzschicht 106 und die Seitenwand-Abstandhalter 1033 aus den gleichen Materialien hergestellt, die einen Widerstand gegenüber einem vorbestimmten Ätzmittel aufweisen, der sich von dem Widerstand der ILDs (117, 119) unterscheidet.
  • 6 zeigt eine Schnittansicht einer Halbleiterstruktur 50 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Halbleiterstruktur 50 kann eine MOSFET-Struktur oder eine FinFET-Struktur sein. In einigen Ausführungsformen ist die Halbleiterstruktur 50 eine FinFET-Struktur mit einem Metallgate. Elemente mit den gleichen Bezugszeichen in 6 und 5 beziehen sich auf die gleiche Struktur oder die gleichen Materialien und werden der Einfachheit halber hier nicht wiederholt. Die FinFET-Struktur umfasst einen Halbleitergrat 101 und mehrere Metallgates 105, die über dem Halbleitergrat 101 angeordnet sind. Ein ILD 117 umgibt die Metallgates 105, die über dem Halbleitergrat 101 angeordnet sind. Eine Stickstoff-enthaltende Schutzschicht 106 ist über einer oberen Fläche des Metallgates 105 angeordnet. In einigen Ausführungsformen bezieht sich die obere Fläche des Metallgates 105 auf eine obere Fläche 1031A des leitenden Abschnitts 1031 und eine obere Fläche 1033A des Seitenwand-Abstandhalters 1033 der Metallgates 105. Wie in 6 gezeigt ist, sind die obere Fläche 1031A und die obere Fläche 1033A im Wesentlichen koplanar.
  • In 6 ist eine Gesamtbreite des Metallgates D1 + 2D3 des Metallgates 105 durch eine Breite des leitenden Abschnitts D1 und eine Breite des Seitenwand-Abstandhalters D3 bestimmt. Die Breite des leitenden Abschnitts D1 ist die Breite des leitenden Abschnitts 1031 des Metallgates, das die Gate-Füllmetallschicht 1039, die Austrittsarbeit-Metallschicht 1035 und die dielektrische Gateschicht 1036 umfasst. Die Breite des Seitenwand-Abstandhalters D3 bezieht sich auf die Breite eines Seitenwand-Abstandhalters 1033 an einer Seite des leitenden Abschnitts 1031 des Metallgates 105. Wie in 6 gezeigt ist, weist die Schutzschicht 106 eine erste Oberfläche 106A und eine zweite Oberfläche 106B auf. In einigen Ausführungsformen ist die Breite D2 der ersten Oberfläche 106A der Schutzschicht 106 mindestens gleich groß oder größer als die Breite des leitenden Abschnitts D1 der Gesamtbreite des Metallgates D1 + 2D3. In einigen Ausführungsformen unterscheiden sich die Breite D2 der ersten Oberfläche 106A und die Breite der zweiten Oberfläche 106B, was dazu führt, dass die Schutzschicht 106 eine geneigte Seitenwand aufweist, wie in 6 gezeigt ist. In anderen, nicht erfindungsgemäßen Ausführungsformen sind die Breite D2 der ersten Oberfläche 106A und die Breite der zweiten Oberfläche 106B gleich, was dazu führt, dass die Schutzschicht 106 eine vertikale Seitenwand aufweist, wie in 3 gezeigt ist.
  • Mit Bezug auf 6 weisen die beiden Metallgates 105 zwei unterschiedliche Abmessungen mit Bezug auf die Kanallänge auf. Das Metallgate 105 am linken Ende weist beispielsweise eine Kanallänge Lg1 auf, die größer als die Kanallänge Lg2 ist, die das Metallgate 105 am rechten Ende hat. In einigen Ausführungsformen weist die Halbleiterstruktur 50 eine Mischung von Metallgates mit unterschiedlichen Kanallängen auf. Mit anderen Worten unterscheiden sich die Breiten D1 der leitenden Abschnitte in mindestens zwei der Metallgates 105. In einigen Ausführungsformen weist die Schutzschicht 106, die über den Metallgates 105 mit unterschiedlichen Kanallängen angeordnet ist, eine gleiche Dicke von etwa 5 Å bis etwa 5000 Å auf.
  • 7 zeigt eine Schnittansicht einer Halbleiterstruktur 60 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Halbleiterstruktur 60 kann eine MOSFET-Struktur oder eine FinFET-Struktur sein. Elemente mit den gleichen Bezugszeichen in 7 und 5 beziehen sich auf die gleiche Struktur oder die gleichen Materialien und werden hier der Einfachheit halber nicht wiederholt. In einigen Ausführungsformen ist die Halbleiterstruktur 60 eine MOSFET-Struktur. Die Schutzschicht 106 ragt über die obere Fläche 1031A des leitenden Abschnitts 1031 und die obere Fläche 1033A des Seitenwand-Abstandhalters 1033 heraus. Der leitende Abschnitt 1031 besteht beispielsweise in einigen Ausführungsformen aus dotiertem Polysilizium. Der Seitenwand-Abstandhalter 1033 ist in einigen Ausführungsformen aus einem Dielektrikum hergestellt, etwa Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, anderen geeigneten Materialien und/oder Kombinationen daraus. Mit Bezug auf 7 wird der herausragende Abschnitt der Schutzschicht 106 durch das ILD 117 gestützt. In einigen Ausführungsformen weist das ILD 117, das den herausragenden Abschnitt der Schutzschicht 106 stützt, eine obere Fläche 117A auf, die im Wesentlichen koplanar mit der oberen Fläche 1031A des leitenden Abschnitts 1031 und der oberen Fläche 1033A des Seitenwand-Abstandhalters 1033 ist.
  • In einigen Ausführungsformen ist die Halbleiterstruktur 60 eine FinFET-Struktur. Die FinFET-Struktur, die in 7 gezeigt ist, umfasst Metallgates 105 mit gleichen Kanallängen und die Breite des Metallgate-Zwischenraums D4 ist zwischen zwei benachbarten Metallgates 105 im Wesentlichen gleich. In einigen Ausführungsformen ist die Breite der Schutzschicht D2 größer als die Breite des leitenden Abschnitts D1, ist aber kleiner als eine Summe der Breite des leitenden Abschnitts D1, zweimal der Breite des Seitenwand-Abstandhalters D3 und der Breite des Metallgate-Zwischenraums D4. Wenn die Breite der Schutzschicht D2 beispielsweise die Summe (D1 + 2D3 + DF4) ist, die oben beschrieben ist, ist eine Schutzschicht 106 über einem Metallgate 105 in Kontakt mit der benachbarten Schutzschicht 106, was dazu führt, dass kein Raum für den Kontaktstöpsel 109 besteht, um auf die ILDs (117, 119) überzugreifen. Daher kann die Breite der Schutzschicht D2 kleiner als die Summe (D1 + 2D3 + D4) sein, die oben beschrieben ist.
  • 8 bis 17B zeigen die Vorgänge eines Verfahrens zur Herstellung einer Halbleiterstruktur, die in der vorliegenden Offenbarung beschrieben ist. In 8 bis 12 sind Vorgänge zum Ausbilden einer Gate-Struktur mit einer im Wesentlichen ebenen oberen Fläche 1037 gezeigt. In einigen Ausführungsformen ist die Gate-Struktur ein planares Polysilizium-Gate in einem MOSFET. In anderen Ausführungsformen ist die Gate-Struktur ein nicht-planares Metallgate in einem FinFET. 8 bis 12 zeigen die Vorgänge zum Ausbilden einer Metallgatestruktur mit einer im Wesentlichen ebenen oberen Fläche in einem FinFET. Die Schnittansichten, die in 8 bis 12 gezeigt sind, sind Ansichten, die von der Schnittlinie AA in 1 genommen sind. In 8 wird ein Ersatz-Gate 120, oder ein Polysilizium-Opfergate, über einer Halbleiterschicht 101 ausgebildet. In einigen Ausführungsformen bezieht sich die Halbleiterschicht 101 auf einen Halbleitergrat. Eine Seitenwand-Abstandhalterschicht 1033' wird gleichmäßig über der Struktur des Ersatz-Gates 120 ausgebildet.
  • In 9 wird ein erstes Zwischendielektrikum (ILD) 117 dann auf der Seitenwand-Abstandhalterschicht 1033' durch eine dielektrische Abscheidungstechnik abgeschieden, die in der Branche bekannt ist. Eine lokale und/oder globale Planarisierung kann mittels Verfahren wie SOG-Zurückätzen oder Polieren erreicht werden. In einer Ausführungsform der vorliegenden Erfindung wird das Zwischendielektrikum mittels chemisch-mechanischem Polieren planarisiert. Wie in 9 gezeigt ist, teilen nach dem Planarisierungsvorgang das Ersatz-Gate, der Seitenwand-Abstandhalter 1033 und das erste IDL 117 eine im Wesentlichen komplanare obere Fläche. In 10 wird das Ersatz-Gate 120 durch einen geeigneten Ätzvorgang entfernt, um die Opfermaterialien zu entfernen, die einen Metallgate-Graben 121 füllen.
  • 11 zeigt das nachfolgende Ausbilden von leitenden Materialien in dem Metallgate-Graben 121. Eine dielektrische Gateschicht 1036' und eine Austrittsarbeit-Metallschicht 1035' werden gleichmäßig über dem Metallgate-Graben 121 und den Einrichtungen wie Seitenwand-Abstandhaltern 1033 und einem ersten ILD 117 abgeschieden. Eine Gate-Füllmetallschicht 1039' wird nachfolgend auf der Austrittsarbeit-Metallschicht 1035' ausgebildet und füllt den Metallgate-Graben 121. In 12 wird ein Planarisierungsvorgang ausgeführt, um überschüssiges Material der Gate-Füllmetallschicht 1039' zu entfernen sowie um die Austrittsarbeit-Metallschicht 1035' und die dielektrische Gateschicht 1036', die auf der oberen Fläche 1033A des Seitenwand-Abstandhalters 1033 und der oberen Fläche 117A des ersten ILDs 117 angeordnet sind, zu entfernen. Mit Bezug auf 12 kann eine im Wesentlichen ebene obere Fläche 1037 in der Halbleiterstruktur gekennzeichnet werden. Die im Wesentlichen ebene obere Fläche 1037 umfasst die obere Fläche 1031A eines leitenden Abschnitts 1031 des Metallgates 105, die obere Fläche 1033A des Seitenwand-Abstandhalters 1033 und die obere Fläche 117A des ersten ILDs 117. Es zeigt sich, dass das erste ILD 117 eine äußere Fläche 1033B des Seitenwand-Abstandhalters 1033 umgibt.
  • 13 bis 14 zeigen die Vorgänge zum Ausbilden einer Schutzschicht über der Metallgatestruktur 105. In einigen Ausführungsformen ist die Breite der Schutzschicht D2 mindestens so groß oder größer als die Breite des leitenden Abschnitts D1 des Metallgates 105. Wie in 13 gezeigt ist, wird eine Schutzschicht 106' gleichmäßig über der im Wesentlichen ebenen oberen Fläche 1037 abgeschieden. In einigen Ausführungsformen liegt eine Dicke T1 der Schutzschicht 106' in einem Bereich von etwa 5 Å bis etwa 5000 Å. In einigen Ausführungsformen umfasst das Ausbilden der Schutzschicht 106' das Abscheiden von Schwefelnitrid, Siliziumnitrid, Siliziumoxinitrid oder einem Siliziumkarbonitrid durch einen chemischen Gasphasenabscheidungs-(CVD) oder physikalischen Gasphasenabscheidungs-(PVD)-Vorgang.
  • In 13 wird eine strukturierte Hartmaske (110A, 110B, 110C, 110D) über der Schutzschicht 106' durch jedes geeignete Verfahren ausgebildet. Die Hartmaske (110A, 110B, 110C, 110D) umfasst jedes geeignete Material, beispielsweise Siliziumnitrid, SiON, SiC, SiOC, aufgeschleudertes Glas (SOG), einen Low-k-Film, Tetraethylorthosilikat (TEOS), CVD im Plasma-Oxid (PE-Oxid), ein Oxid, das mit einem Verfahren mit hohem Aspektverhältnis (HARP) ausgebildet wird, und/oder ein anderes geeignetes Material. Die seitliche Abmessung und die Form der Hartmaske kann in die folgenden Gruppen eingeordnet werden. In einigen Ausführungsformen weist die Hartmaske 110A eine vertikale Seitenwand und eine Breite auf, die gleich der Breite des leitenden Abschnitts D1, aber kleiner als die Gesamtbreite (D1 + 2D3) des Metallgates 105 ist. In einigen Ausführungsformen weist die Hartmaske 110B auch eine vertikale Seitenwand und eine Breite auf, die größer als die Breite des leitenden Abschnitts D1 ist, aber gleich der Gesamtbreite (D1 + 2D3) des Metallgates 105. In einigen Ausführungsformen weist die Hartmaske 110C eine geneigte Seitenwand und eine Breite auf, die gleich der Breite des leitenden Abschnitts D1 ist, aber kleiner als die Gesamtbreite (D1 + 2D3) des Metallgates 105. In einigen Ausführungsformen weist die Hartmaske 110D auch eine geneigte Seitenwand und eine Breite auf, die größer als die Gesamtbreite (D1 + 2D3) des Metallgates 105 ist.
  • 14 zeigt die beispielhaften Ergebnisse der Entfernung der Schutzschicht 106', die nicht von der Hartmaske (110A, 110C) bedeckt ist. Ein geeigneter Ätzvorgang kann verwendet werden, um einen nicht bedeckten Abschnitt der gleichmäßig abgeschiedenen Materialien der Schutzschicht 106' zu entfernen und die Hartmaskenstruktur auf die endgültige Schutzschicht 106 zu übertragen. In einigen Ausführungsformen ist die Breite der Schutzschicht D2 in der Schutzschicht 106, die eine vertikale Seitenwand aufweist, der Abstand gemessen von einer vertikalen Seitenwand zu der gegenüberliegenden vertikalen Seitenwand. In anderen Ausführungsformen ist die Breite der Schutzschicht D2 in der Schutzschicht 106, die eine geneigte Seitenwand aufweist, der Abstand gemessen von den beiden unteren Enden der geneigten Seitenwand.
  • 15A bis 17B zeigen das Ausbilden eines zweiten ILDs 119 und das Ausbilden des Kontaktstöpsels (109, 109') in einer Halbleiterstruktur, die in der vorliegenden Offenbarung beschrieben ist. 15A, 16A, 17A zeigen eine perfekte Ausrichtung der Maske 111, die eine Kontaktstöpselstruktur 113 aufweist, wogegen 15B, 16B, 17B eine Fehlausrichtung der Maske 111 zeigen, die eine Kontaktstöpselstruktur 113 aufweist. In einigen Ausführungsformen wird der Ausrichtungsvorgang der Maske 111, die die Kontaktstöpselstruktur 113 aufweist, manuell ausgeführt und daher tritt die Fehlausrichtung der Maske 111 häufig auf.
  • Wie in 15A und 15B gezeigt ist, wird ein zweites ILD 119 über der Schutzschicht 106, der oberen Fläche 1033A des Seitenwand-Abstandhalters 1033 und der oberen Fläche 117A des ersten ILDs 117 ausgebildet. Die Dicke des zweiten ILDs 119 sollte zumindest größer als die Dicke der Schutzschicht 106 sein. Die Materialien, aus denen das zweite ILD 119 hergestellt ist, können aus den gleichen Materialien bestehen, aus denen das erste ILD 117 hergestellt ist. Die geeigneten Materialien, die verwendet werden, wurden vorher beschrieben und es kann auf die Beschreibung in 3 der vorliegenden Offenbarung Bezug genommen werden. Wie man aus 15A und 15B ersehen kann, wird die Maske 111, die eine Kontaktstöpselstruktur (113', 113) aufweist, über dem zweiten ILD 119 angeordnet. In 15A ist eine Öffnung in der Kontaktstöpselstruktur 113' zwischen zwei benachbarten Metallgates 105 angeordnet, während in 15B die Öffnung in der Kontaktstöpselstruktur 113 an einer Position angeordnet ist, die über der Schutzschicht 106 und dem Seitenwand-Abstandhalter 1033 des linken Metallgates 105 liegt.
  • In 16A und 16B wird ein Loch (115', 115) in dem ersten ILD 117 und dem zweiten ILD 119 ausgebildet, indem ein Fluor-basiertes Nassätzen, Trockenätzen oder die Kombination daraus ausgeführt wird. In 16A stoppt jede der oben erwähnten Ätzvorgänge an der Oberfläche der Halbleiterschicht 101 und daher weist das Loch 115' einen Boden auf, der die Oberfläche der Halbleiterschicht 101 zeigt. In 16B stoppt jede der oben erwähnten Ätzvorgänge an dem Seitenwand-Abstandhalter 1033, der Schutzschicht 106 und der Oberfläche der Halbleiterschicht 101. In einigen Ausführungsformen ätzen die Fluor-basierten Ätzmittel ein Oxid-basiertes ILD-Material mit einer Rate, die wesentlich schneller ist als die Rate, mit der das Fluor-basierte Ätzmittel ein Nitrid-basiertes Material ätzt. Das Nitrid-basierte Material umfasst die Schutzschicht 106 oder den Seitenwand-Abstandhalter 1033, die in der vorliegenden Offenbarung angegeben sind. Die Ätzrate zwischen den Oxid-basierten Materialien und den Nitrid-basierten Materialien liegt beispielsweise im Bereich von 10:1 bis etwa 100:1. Die Materialien, aus denen die ILDs (117, 119) hergestellt sind, und die Materialien, aus denen die Schutzschicht 106 hergestellt ist, müssen nicht Oxid-basiert bzw. Nitrid-basiert sein. Das Ätzmittel, das verwendet wird, um die ILDs (117, 119) und die Schutzschicht 106 selektiv zu ätzen, muss nicht Fluor-basiert sein. Alle Materialien, die eine Ätzselektivität von mehr als 10:1 gegenüber einem vorbestimmten Ätzmittel zeigen, liegen in dem erwogenen Schutzumfang der vorliegenden Offenbarung, so wie es für die ILDs (117, 119) und die entsprechende Schutzschicht 106 der Fall ist.
  • In 17A und 17B wird ein Kontaktstöpsel (109', 109) in dem Loch (115', 115) ausgebildet, das in dem ersten ILD 117 und dem zweiten ILD 119 liegt. Der Kontaktstöpsel (109', 109) ist aus Kupfer, Wolfram, Silizid oder einer Kombination daraus hergestellt. In einigen Ausführungsformen wird das Loch (115', 115) mit Wolfram durch ein CVD-Verfahren mit einer guten Fähigkeit zum Füllen von Lücken gefüllt. In anderen Ausführungsformen wird das Loch (115', 115) durch ein gleichmäßiges Wolfram-CVD-Verfahren gefüllt, wobei eine Titan-/Titannitrid-Sperr- oder Haftschicht vor der Kristallkeimbildung der Wolfram-Keimschicht und dem Ausbilden eines Bulk-Wolframs ausgebildet wird.
  • Erfindungsgemäß ist eine Halbleiterstruktur vorgesehen; diese umfasst eine Halbleiterschicht; ein Gate, das einen leitenden Abschnitt und einen Seitenwand-Abstandhalter aufweist, wobei das Gate über der Halbleiterschicht angeordnet ist; ein Zwischendielektrikum (ILD), das den Seitenwand-Abstandhalter des Gates umgibt und über der Halbleiterschicht angeordnet ist; und eine Stickstoff-enthaltende Schutzschicht, die zumindest auf der oberen Fläche des leitenden Abschnitts des Gates angeordnet ist. Eine obere Fläche des leitenden Abschnitts und eine obere Fläche des Seitenwand-Abstandhalters sind im Wesentlichen koplanar. Die Stickstoff-enthaltende Schutzschicht bedeckt nicht die Seitenwand-Oberfläche des Seitenwand- Abstandhalters.
  • In einigen Ausführungsformen umfasst die Schutzschicht Schwefelnitrid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbonitrid und/oder eine Kombination daraus.
  • In einigen Ausführungsformen ist die Schutzschicht auf der oberen Fläche des leitenden Abschnitts und der oberen Fläche des Seitenwand-Abstandhalters angeordnet.
  • In einigen Ausführungsformen ragt die Schutzschicht seitlich von der oberen Fläche des leitenden Abschnitts und der oberen Fläche des Seitenwand-Abstandhalters hervor und der herausragende Abschnitt der Schutzschicht wird durch das ILD gestützt.
  • In einigen Ausführungsformen sind die Schutzschicht und der Seitenwand-Abstandhalter aus gleichen Materialien hergestellt.
  • Erfindungsgemäß umfasst die Schutzschicht eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts und die obere Fläche des Seitenwand-Abstandhalters berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche, wobei eine Länge der zweiten Oberfläche kürzer als eine Länge der ersten Oberfläche ist.
  • In einigen Ausführungsformen ist die Halbleiterschicht eine Gratstruktur in einem FinFET.
  • In einigen Ausführungsformen ist die obere Fläche des leitenden Abschnitts eine im Wesentlichen plane Ebene.
  • Erfindungsgemäß ist weiter eine Halbleiter-FinFET-Struktur vorgesehen; diese umfasst einen Halbleitergrat; mehrere Metallgates über dem Halbleitergrat, wobei die Gesamtbreite eines der mehreren Metallgates die Breite eines leitenden Abschnitts und die Breite eines Seitenwand-Abstandhalters umfasst, wobei eine obere Fläche des leitenden Abschnitts, die die Breite des leitenden Abschnitts bildet, und eine obere Fläche des Seitenwand-Abstandhalters, die die Breite des Seitenwand-Abstandhalters bildet, koplanar sind; ein Zwischendielektrikum (ILD), das die mehreren Metallgates umgibt und über dem Halbleitergrat angeordnet ist; und eine Stickstoff-enthaltende Schutzschicht über einem der mehreren Metallgates, wobei die Breite der Schutzschicht größer als die Breite des leitenden Abschnitts der mehreren Metallgates ist, wobei die Schutzschicht eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts und die obere Fläche des Seitenwand-Abstandhalters berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht über der ebenen oberen Oberfläche eines leitenden Abschnitts des Metallgates gleichmäßig abgeschieden ist und diese bedeckt.
  • In einigen Ausführungsformen umfasst die Halbleiter-FinFET-Struktur weiter eine Breite eines Metallgate-Zwischenraums, die gleich dem Abstand zwischen zwei benachbarten Metallgates ist, und die Breite der Schutzschicht ist kleiner als die Summe der Breite des leitenden Abschnitts, zweimal der Breite des Seitenwand-Abstandhalters und der Breite des Metallgate-Zwischenraums.
  • In einigen Ausführungsformen liegt die Dicke der Schutzschicht in der Halbleiter-FinFET-Struktur im Bereich von etwa 0,5 nm bis etwa 500 nm.
  • In einigen Ausführungsformen unterscheiden sich die Breiten der leitenden Abschnitte der mehreren Metallgates in mindestens zwei Metallgates.
  • Erfindungsgemäß umfasst die Schutzschicht in der Halbleiter-FinFET-Struktur eine geneigte Seitenwand.
  • Erfindungsgemäß ist weiterhin vorgesehen ein Verfahren zur Herstellung einer Halbleiterstruktur; dieses umfasst das Ausbilden einer Metallgatestruktur mit einer ebenen oberen Fläche auf einer Halbleiterschicht, wobei die Metallgatestruktur einen leitenden Abschnitt und ein Seitenwand-Abstandhalter umfasst, der von einem ersten Zwischendielektrikum (ILD) umgeben ist; Ausbilden einer Schutzschicht über der Metallgatestruktur, wobei die Schutzschicht so ausgebildet ist, dass sie zumindest den leitenden Abschnitt der Metallgatestruktur bedeckt, wobei die Schutzschicht eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts und die obere Fläche des Seitenwand-Abstandhalters berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht über der ebenen oberen Oberfläche eines leitenden Abschnitts der Metall-Gatestruktur gleichmäßig abgeschieden wird und diese bedeckt; Ausbilden eines zweiten ILDs über der Metallgatestruktur; und Ausbilden eines Kontaktstöpsels zwischen zwei benachbarten Metallgatestrukturen, wobei der Kontaktstöpsel über der Halbleiterschicht liegt.
  • In einigen Ausführungsformen umfasst das Ausbilden der Schutzschicht über der Metallgatestruktur in dem Verfahren zur Herstellung der Halbleiterstruktur das Abscheiden einer Schutzschicht über der ebenen oberen Fläche der Metallgatestruktur; das Strukturieren einer Hartmaske über der Schutzschicht; und das Entfernen eines Abschnitts der Schutzschicht, der nicht von der Hartmaske bedeckt ist.
  • In einigen Ausführungsformen umfasst das Abscheiden der Schutzschicht über der ebenen oberen Fläche der Metallgatestruktur in dem Verfahren zur Herstellung der Halbleiterstruktur das Ausbilden einer Nitrid-, einer Oxinitrid- oder einer Kohlenstoffnitrid-Schutzschicht, die eine Dicke von etwa 0,5 nm bis etwa 500 nm aufweist.
  • In einigen Ausführungsformen umfasst das Strukturieren der Hartmaske über der Schutzschicht in dem Verfahren zur Herstellung der Halbleiterstruktur das Ausbilden einer Hartmaske, die eine Breite aufweist, die größer, gleich oder kleiner als eine Breite der Metallgatestruktur ist.
  • In einigen Ausführungsformen umfasst das Ausbilden des Kontaktstöpsels zwischen zwei benachbarten Metallgatestrukturen in dem Verfahren zur Herstellung der Halbleiterstruktur das Ausbilden einer Maske, die eine Kontaktstöpselstruktur umfasst, über dem zweiten ILD; das Ausbilden eines Lochs, das das erste und das zweite ILD durchstößt; und das Füllen von leitenden Materialien in das Loch. Die Halbleiterschicht wird an einem Boden des Lochs freigelegt.
  • In einigen Ausführungsformen umfasst das Verfahren zur Herstellung der Halbleiterstruktur weiter das manuelle Ausrichten der Maske zwischen zwei benachbarten Metallgatestrukturen.
  • In einigen Ausführungsformen umfasst das Ausbilden eines Lochs, das das erste und das zweite ILD durchstößt, das Anwenden einer Fluor-basierten Trockenätzung oder einer Fluor-basierten Nassätzung.

Claims (20)

  1. Halbleiterstruktur, die Folgendes umfasst: eine Halbleiterschicht (100); ein Gate (105), das einen leitenden Abschnitt (1031) und einen Seitenwand-Abstandhalter (1033) umfasst, wobei eine obere Fläche des leitenden Abschnitts (1031) und eine obere Fläche des Seitenwand-Abstandhalters (1033) koplanar sind und das Gate (105) über der Halbleiterschicht (106) angeordnet ist; ein Zwischendielektrikum (ILD) (117, 119), das eine Seitenwand des Seitenwand-Abstandhalters (1033) umgibt, der über der Halbleiterschicht (100) angeordnet ist; und eine Stickstoff-enthaltende Schutzschicht (106), die zumindest auf der oberen Fläche des leitenden Abschnitts (1031) des Gates (105) angeordnet ist, wobei die Schutzschicht (106) eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts (1031) und die obere Fläche des Seitenwand-Abstandhalters (1033) berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht (106) über der ebenen oberen Oberfläche eines leitenden Abschnitts (1031) des Gates (105) gleichmäßig abgeschieden ist und diese bedeckt.
  2. Halbleiterstruktur nach Anspruch 1, wobei die Schutzschicht (106) Schwefelnitrid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbonitrid und/oder Kombinationen daraus umfasst.
  3. Halbleiterstruktur nach Anspruch 1, wobei die Schutzschicht (106) auf der oberen Fläche des leitenden Abschnitts (1031) und der oberen Fläche des Seitenwand-Abstandhalters (1033) angeordnet ist.
  4. Halbleiterstruktur nach Anspruch 3, wobei die Schutzschicht (106) seitlich von der oberen Fläche des leitenden Abschnitts (1031) und der oberen Fläche des Seitenwand-Abstandhalters (1033) hervorragt und der hervorragende Abschnitt der Schutzschicht (106) durch das ILD (117, 119) gestützt wird.
  5. Halbleiterstruktur nach Anspruch 1, wobei die Schutzschicht (106) und der Seitenwand-Abstandhalter (1033) aus gleichen Materialien hergestellt sind.
  6. Halbleiterstruktur nach Anspruch 1, wobei die Stickstoff-enthaltende Schutzschicht (106) die Oberseite des Seitenwand-Abstandhalters (1033) nicht bedeckt.
  7. Halbleiterstruktur nach Anspruch 1, wobei die Halbleiterschicht (100) eine Gratstruktur in einem FinFET ist.
  8. Halbleiterstruktur nach Anspruch 1, wobei die obere Fläche des leitenden Abschnitts (1031) eine plane Ebene ist.
  9. Halbleiter-FinFET-Struktur, die Folgendes umfasst: einen Halbleitergrat (101); mehrere Metallgates (105) über dem Halbleitergrat (101), wobei die Gesamtbreite eines der mehreren Metallgates (105) die Breite eines leitenden Abschnitts (1031) und die Breite eines Seitenwand-Abstandhalters (1033) umfasst, wobei eine obere Fläche des leitenden Abschnitts (1031), die die Breite des leitenden Abschnitts (1031) bildet, und eine obere Fläche des Seitenwand-Abstandhalters (1033), die die Breite des Seitenwand-Abstandhalters (1033) bildet, koplanar sind; ein Zwischendielektrikum (ILD) (117, 119), das die mehreren Metallgates (105) umgibt und über dem Halbleitergrat (101) angeordnet ist; und eine Stickstoff-enthaltende Schutzschicht (106) über einem der mehreren Metallgates (105), wobei die Breite der Schutzschicht (106) größer als die Breite des leitenden Abschnitts (1031) der mehreren Metallgates (105) ist, wobei die Schutzschicht (106) eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts (1031) und die obere Fläche des Seitenwand-Abstandhalters (1033) berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht über der ebenen oberen Oberfläche eines leitenden Abschnitts (1031) des Metallgates (105) gleichmäßig abgeschieden ist und diese bedeckt.
  10. Halbleiter-FinFET-Struktur nach Anspruch 9, wobei die Breite eines Metallgate-Zwischenraums gleich dem Abstand zwischen zwei benachbarten Metallgates (105) ist, und wobei die Breite der Schutzschicht (106) kleiner als die Summe der Breite des leitenden Abschnitts (1031), zweimal der Breite des Seitenwand-Abstandhalters (1033) und der Breite des Metallgate-Raums ist.
  11. Halbleiter-FinFET-Struktur nach Anspruch 9, wobei die Dicke der Schutzschicht (106) im Bereich von etwa 0,5 nm bis etwa 500 nm liegt.
  12. Halbleiter-FinFET-Struktur nach Anspruch 9, wobei sich die Breiten der leitenden Abschnitte (1031) in mindestens zwei der mehreren Metallgates (105) unterscheiden.
  13. Halbleiter-FinFET-Struktur nach Anspruch 9, wobei die Schutzschicht (106) eine geneigte oder eine vertikale Seitenwand umfasst.
  14. Verfahren zur Herstellung einer Halbleiterstruktur, das Folgendes umfasst: Ausbilden einer Metallgatestruktur (105) mit einer ebenen oberen Fläche auf einer Halbleiterschicht (100), wobei die Metallgatestruktur (105) einen leitenden Abschnitt (1031) und ein Seitenwand-Abstandhalter (1033) umfasst, der von einem ersten Zwischendielektrikum (ILD) umgeben ist; Ausbilden einer Schutzschicht (106) über der Metallgatestruktur (105), wobei die Schutzschicht (106) so ausgebildet ist, dass sie zumindest den leitenden Abschnitt (1031) der Metallgatestruktur bedeckt, wobei die Schutzschicht (106) eine erste Oberfläche, die die obere Fläche des leitenden Abschnitts (1031) und die obere Fläche des Seitenwand-Abstandhalters (1033) berührt, und eine zweite Oberfläche gegenüberliegend zu der ersten Oberfläche umfasst und wobei die Länge der zweiten Oberfläche kürzer als die Länge der ersten Oberfläche ist, und wobei die Schutzschicht über der ebenen oberen Oberfläche eines leitenden Abschnitts (1031) der Metall-Gatestruktur (105) gleichmäßig abgeschieden wird und diese bedeckt; Ausbilden eines zweiten ILDs (119) über der Metallgatestruktur (105); und Ausbilden eines Kontaktstöpsels (109) zwischen zwei benachbarten Metallgatestrukturen (105), wobei der Kontaktstöpsel (109) über der Halbleiterschicht (100) liegt.
  15. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 14, wobei das Ausbilden der Schutzschicht (106) über der Metallgatestruktur (105) Folgendes umfasst: Abscheiden einer Schutzschicht (106) über der ebenen oberen Fläche der Metallgatestruktur (105); Strukturieren einer Hartmaske über der Schutzschicht (106); und Entfernen eines Abschnitts der Schutzschicht (106), der nicht von der Hartmaske bedeckt ist.
  16. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 15, wobei das Abscheiden der Schutzschicht (106) über der ebenen oberen Fläche der Metallgatestruktur (105) das Ausbilden einer Schwefelnitrid-, Siliziumnitrid-, Siliziumoxinitrid- oder Siliziumkarbonitrid-Schutzschicht umfasst, die eine Dicke von etwa 0,5 nm bis etwa 500 nm aufweist.
  17. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 15, wobei das Strukturieren der Hartmaske über der Schutzschicht (106) das Ausbilden einer Hartmaske umfasst, die eine Breite aufweist, die größer als, gleich oder kleiner als eine Breite der Metallgatestruktur (105) ist.
  18. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 14, wobei das Ausbilden des Kontaktstöpsels (109) zwischen zwei benachbarten Metallgatestrukturen (105) Folgendes umfasst: Ausbilden einer Maske, die eine Kontaktstöpselstruktur umfasst, über dem zweiten ILD; Ausbilden eines Lochs, das das erste und das zweite ILD durchstößt, wobei die Halbleiterschicht an einem Boden des Lochs freigelegt ist; und Füllen von leitenden Materialien in das Loch.
  19. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 18, das weiter das manuelle Ausrichten der Maske zwischen zwei benachbarten Metallgatestrukturen (105) umfasst.
  20. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 14, wobei das Ausbilden eines Lochs, das das erste und das zweite ILD (117, 119) durchstößt, das Anwenden einer Fluor-basierten Trockenätzung oder einer Fluor-basierten Nassätzung umfasst.
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