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Hintergrund der Erfindung
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Gebiet
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Die vorliegende Erfindung betrifft einen Leistungsverstärker, der eingerichtet ist, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen parallelgeschaltet sind.
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Hintergrund
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US 6 046 481 A offenbart ein Halbleiterbauelement, das eine Vorspannungsschaltung zum Anlegen einer Vorspannung an einen Transistor enthält, wobei der Halbleiter ein Element mit zwei Anschlüssen umfasst, das zwischen eine externe Stromquelle und mindestens einen Eingang des Transistors geschaltet ist, mit einer ersten leitenden Kontaktschicht, die mit dem Eingang des Transistors verbunden ist, einer zweiten leitfähigen Kontaktschicht, die mit der externen Stromquelle verbunden ist, und einer Halbleiterschicht mit einer Halbisolierung, die zwischen der ersten und der zweiten leitfähigen Kontaktschicht eingefügt ist.
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Aus US 2002 / 0 024 392 A1 ist ein Hochfrequenz-Leistungsverstärkersystem mit einem Transistor bekannt, bestehend aus einer ersten Elektrode, einer zweiten Elektrode und einer Steuerelektrode. Das Hochfrequenz-Leistungsverstärkersystem ist zum Steuern von Strom eingerichtet, der zwischen der ersten Elektrode und der zweiten Elektrode fließt, indem ein Potential an die Steuerelektrode und an eine Potentialteilerschaltung vom Widerstandstyp zum Bestimmen eines an die Steuerelektrode des Transistors angelegten Gleichstrom-Vorspannungspotentials angelegt wird, und wobei ein Eingangssignal in die Steuerelektrode eingegeben wird, ein Ausgangssignal von der ersten Elektrode ausgegeben wird und ein Steuersignal in den Widerstand eingegeben wird.
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Leistungsverstärker, die zur Funkverbindung oder dergleichen verwendet werden, müssen über einen großen Bereich von Umgebungstemperaturen stabil arbeiten. Zudem ist eine Betriebsleistung, die 40 W übersteigt, für Funkverbindungsbasisstationen erforderlich, und da eine hohe Energie an Leistungsverstärkern verbraucht wird, ist es besonders wichtig, dass die Leistungsverstärker selbst bei hohen Temperaturen stabil arbeiten.
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Bei FETen, die häufig für Leistungsverstärker verwendet werden, ist die Source geerdet und werden eine negative Spannung an den Gate-Anschluss und eine positive Spannung an den Drain-Anschluss angelegt. Ein Drain-Strom wird mit einer Gate-Spannung gesteuert und/oder geregelt, und wenn sich die Gate-Spannung erhöht, verstärkt sich ebenso der Drain-Strom. Bei realen Einrichtungen fließt ein Leckstrom von dem Gate-Anschluss zurück, was häufig ein thermisches Durchgehen bei hohen Temperaturen verursacht.
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Ein Mechanismus eines thermischen Durchgehens ist wie folgt. Da sich der Gate-Leckstrom verstärkt, wenn sich die Betriebstemperatur erhöht, erhöht sich bei hohen Temperaturen die Gate-Spannung an dem Gate-Anschluss und der Drain-Strom verringert sich. Als ein Ergebnis erhöht sich der Energieverbrauch des FET, was verursacht, dass der Leistungsverstärker in einen Zustand fällt, in dem eine positive Rückkopplung mit einer sich erhöhenden erzeugten Wärmemenge und der sich erhöhenden Betriebstemperatur hergestellt wird. Aus diesem Grund besteht eine Forderung, ein thermisches Durchgehen während eines Hochtemperaturbetriebs zu verhindern, und es ist bevorzugt, dass eine Kompensationsschaltung in dem Leistungsverstärker zum Verkleinern eines Transceivers vorhanden ist.
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Als Antwort auf solche Forderungen gibt es einen Vorschlag, einen Widerstand mit einem Temperaturkoeffizienten für einen Widerstand zu verwenden, der zwischen einen Gate-Anschluss und einen Erdungsanschluss einer Vorspannungsschaltung geschaltet ist, die eine Gate-Vorspannung liefert, die durch Teilen einer Versorgungsspannung mit zwei Widerständen in einem herkömmlichen Leistungsverstärker erhalten wird (vgl. z.B.
JP 2000-349563 A ). Da sich ein Widerstandswert des Widerstands bei einer hohen Temperatur erhöht, verringert sich eine Spannung, die an den Gate-Anschluss angelegt ist.
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Folglich ist es möglich, ein Ansteigen des Drain-Stroms aufgrund eines Anwachsens eines Gate-Leckstroms bei einer hohen Temperatur und somit ein thermisches Durchgehen zu unterbinden.
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Zusammenfassung
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Bei einem Leistungsverstärker, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind, variieren Betriebstemperaturen je nach den Positionen der FET-Zellen aufgrund der geringen Wärmeableitung der FET-Zellen, die in der Nähe der Mitte angeordnet sind. Aus diesem Grund enthält der Stand der Technik ein Problem, dass der Effekt des Unterbindens eines thermischen Durchgehens reduziert wird.
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Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, einen Leistungsverstärker bereitzustellen, der eingerichtet ist, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen parallelgeschaltet sind.
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Gemäß der vorliegenden Erfindung umfasst ein Leistungsverstärker: eine Vielzahl von FET-Zellen, die zueinander parallelgeschaltet sind; eine Vielzahl von ersten Widerständen, die jeweils zwischen Gate-Anschlüsse der Vielzahl von FET-Zellen und Erdungsanschlüsse geschaltet sind; eine Vielzahl von zweiten Widerständen, die jeweils ein Ende mit den Gate-Anschlüssen der Vielzahl von FET-Zellen und die anderen Enden miteinander verbunden haben; eine Vielzahl von Kondensatoren, die jeweils parallel zu der Vielzahl von zweiten Widerständen geschaltet sind; und einen dritten Widerstand, der zwischen einem Verbindungspunkt der anderen Enden der Vielzahl von zweiten Widerständen und einen Energieversorgungsanschluss geschaltet sind, wobei die ersten Widerstände Temperaturkoeffizienten des Widerstands haben, die höher sind als diejenigen der zweiten und dritten Widerstände, und näher zu den zugehörigen FET-Zellen angeordnet sind als der dritte Widerstand.
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Bei der vorliegenden Erfindung sind die ersten Widerstände, die einen höheren Temperaturkoeffizienten des Widerstands als die zweiten und dritten Widerstände haben, zwischen die Gate-Anschlüsse der Vielzahl von FET-Zellen und deren jeweilige Erdungsanschlüsse entsprechend geschaltet und näher zu den zugehörigen FET-Zellen angeordnet als der dritte Widerstand. Dies macht es möglich, die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen geeignet festzulegen und dadurch ein thermisches Durchgehen zu unterbinden, selbst wenn die Vielzahl von FET-Zellen parallelgeschaltet sind.
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Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
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Figurenliste
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- 1 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
- 2 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem vergleichenden Beispiel zeigt.
- 3 ist eine Draufsicht, die einen FET-Chip zeigt, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind.
- 4 ist ein Diagramm, das ein Auswertungsergebnis einer Betriebstemperatur bei einer bestimmten Gehäusetemperatur bei dem vergleichenden Beispiel zeigt.
- 5 ist ein Diagramm, das Berechnungsergebnisse der Gate-Spannungen der jeweiligen FET-Zellen des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
- 6 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
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Beschreibung von Ausführungsbeispielen
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Ein Leistungsverstärker gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Dieselben Komponenten werden mit denselben Bezugszeichen versehen und eine wiederholte Beschreibung davon wird weggelassen.
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Erstes Ausführungsbeispiel
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1 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Ein FET 1 ist beispielsweise eine GaN-HEMT-Anordnung oder ein FET, der aus GaAs hergestellt ist. Der FET 1 umfasst eine Vielzahl von FET-Zellen 3a, 3b und 3c, die zueinander parallelgeschaltet sind. Jede FET-Zelle umfasst N Einheits-FETen, die parallel kombiniert sind. Jede FET-Zelle 3a, 3b oder 3c ist Sourcegeerdet. Jeder Drain-Anschluss ist mit einem Ausgangsanschluss OUT verbunden. Eine Gate-Vorspannungsschaltung 2 ist mit einem Gate-Anschluss von jeder FET-Zelle 3a, 3b oder 3c verbunden.
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In der Gate-Vorspannungsschaltung 2 ist jeder Widerstand 4a, 4b oder 4c jeweils zwischen Gate-Anschlüssen der FET-Zelle 3a, 3b oder 3c und Erdungsanschlüssen angeschlossen. Die Erdungsanschlüsse sind Anschlüsse, um den Leistungsverstärker gemäß dem vorliegenden ersten Ausführungsbeispiel zu erden. Die einen Enden der Widerstände 5a, 5b und 5c sind mit Gate-Anschlüssen der FET-Zellen 3a, 3b und 3c jeweils verbunden und die anderen Enden davon sind miteinander verbunden. Ein Verbindungspunkt der anderen Enden der Widerstände 5a, 5b und 5c ist mit einem Eingangsanschluss IN verbunden, in den eine RF-Signal eingegeben wird. Kondensatoren 6a, 6b und 6c sind jeweils parallel zu den Widerständen 5a, 5b und 5c geschaltet. Die Kondensatoren 6a, 6b und 6c haben Kapazitätswerte nahe an denjenigen eines Kurzschlusses bei ihren Betriebsfrequenzen und überbrücken ein RF-Signal.
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Ein Widerstand 7 ist zwischen den Verbindungspunkt der anderen Enden der Widerstände 5a, 5b und 5c und einen Energieversorgungsanschluss 8 geschaltet. Hierbei ist der Energieversorgungsanschluss 8 ein Anschluss zum Verbinden der Leistungsverstärker gemäß dem vorliegenden ersten Ausführungsbeispiel mit einer externen Energieversorgung, und wenn eine negative Spannung Vgg an den Energieversorgungsanschluss 8 angelegt wird, wird eine Gate-Spannung dem Gate-Anschluss jeder FET-Zelle 3a, 3b oder 3c zugeführt. Die Widerstände sind aus Metallwiderständen gebildet, die Kondensatoren sind aus MIMs gebildet und diese sind als ein MMIC integriert.
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Die Widerstände 4a, 4b und 4c haben Temperaturkoeffizienten des Widerstands, die höher als diejenigen der Widerstände 5a, 5b und 5c und des Widerstands 7 sind und näher an den zugeordneten FET-Zellen 3a, 3b und 3c angeordnet sind als der Widerstand 7.
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Als Nächstes werden die Wirkungen des vorliegenden Ausführungsbeispiels im Vergleich zu einem vergleichenden Beispiel beschrieben. 2 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem vergleichenden Beispiel zeigt. Bei dem vergleichenden Beispiel ist ein einzelner Widerstand 4 zwischen eine Kombination von Gate-Anschlüssen einer Vielzahl von FET-Zellen 3a, 3b und 3c und einen Erdungsanschluss geschaltet. Der Widerstand 4 ist beabstandet zu den FET-Zellen 3a, 3b und 3c angeordnet, wie in dem Fall des Widerstands 7.
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3 ist eine Draufsicht, die einen FET-Chip zeigt, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind. Ein Drain-Pfad 9 und ein Gate-Pfad 10 sind an einem Halbleitersubstrat 100 vorhanden, um einen gestreckten FET 1 zwischen sich aufzunehmen. Beide Enden des FET 1 werden jeweils als A und B angenommen.
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4 ist ein Diagramm, das ein Auswertungsergebnis einer Betriebstemperatur bei einer bestimmten Gehäusetemperatur bei dem vergleichenden Beispiel zeigt. Ein Vergleich zwischen einer Temperatur in der Nähe der Mitte des FET und Temperaturen an beiden Enden A und B zeigt, dass es eine Differenz von annähernd 50 °C gibt. Dies kann der Tatsache zugerechnet werden, dass die Wärmeableitung in der Nähe der Mitte geringer ist als die an beiden Enden. Aus diesem Grund ist die FET-Zelle in der Nähe der Mitte sehr anfällig dafür, ein thermisches Durchgehen zu erzeugen.
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Bei dem vergleichenden Beispiel kompensiert der Widerstand 4, der zwischen die Gate-Anschlüsse und den Erdungsanschluss angeschlossen ist, Gate-Spannungen mit Bezug auf Temperaturen, jedoch sind die Gate-Spannungen mit Bezug auf die jeweiligen FET-Zellen 3a, 3b und 3c dieselben. Daher resultiert die Festlegung einer starken Reduzierung der Gate-Spannung mit Bezug auf einen Temperaturanstieg, um ein thermisches Durchgehen der mittigen FET-Zelle 3b zu unterbinden, in einer zu starken Kompensation für die FET-Zellen 3a und 3c an beiden Enden.
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Im Gegensatz dazu ändern sich bei dem vorliegenden Ausführungsbeispiel die Widerstandswerte der Widerstände 4a, 4b und 4c entsprechend der Wärmeerzeugung der jeweiligen FET-Zellen 3a, 3b und 3c, da die Widerstände 4a, 4b und 4c an Stellen angeordnet sind, die nächstliegend zu den jeweiligen FET-Zellen 3a, 3b und 3c sind. Daher besitzt der Widerstand 4b, welcher der FET-Zelle 3b in der Mitte zugeordnet ist, was in einer hohen Temperatur resultiert, einen relativ hohen Widerstandswert, wohingegen die Widerstände 4a und 4c, die den FET-Zellen 3a und 3c an beiden Enden zugeordnet sind, relativ niedrige Widerstandswerte besitzen. Da der Widerstand 7 beabstandet von den FET-Zellen 3a, 3b und 3c angeordnet ist, ist er auf der anderen Seite wenig anfällig für Wärme, die an den FET-Zellen 3a, 3b und 3c erzeugt wird. Da die Widerstände 5a, 5b und 5c in Reihe zu den Gate-Anschlüssen der jeweiligen FET-Zellen 3a, 3b und 3c geschaltet sind, werden zudem verschiedene Gate-Spannungen an die jeweiligen FET-Zellen 3a, 3b und 3c angelegt. Zu diesem Zeitpunkt hängen die Gate-Spannungen, die an die jeweiligen FET-Zellen 3a, 3b und 3c angelegt sind, von den Widerstandswerten der Widerstände 4a, 4b und 4c ab. Aus diesem Grund wird die Gate-Spannung der FET-Zelle 3b in der Mitte relativ niedrig festgelegt und werden die Gate-Spannungen der FET-Zellen 3a und 3c an beiden Enden relativ hoch festgelegt.
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5 ist ein Diagramm, das Berechnungsergebnisse der Gate-Spannungen der jeweiligen FET-Zellen des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Vgg beträgt - 2,5 V, die Widerstandswerte der Widerstände 4a, 4b und 4c betragen 500 Ω, die Widerstandswerte der Widerstände 5a, 5b und 5c betragen 300 Ω, der Widerstandswert des Widerstands 7 beträgt 10 Ω, die Kapazitätswerte der Kondensatoren 6a, 6b und 6c betragen 12 pF, und die Temperaturkoeffizienten des Widerstands der Widerstände 4a, 4b und 4c betragen +2000 ppm. Zudem wird angenommen, dass die Widerstände 4a, 4b und 4c Widerstandswerte besitzen, die Betriebstemperaturen der jeweiligen FET-Zellen entsprechen. Des Weiteren wird angenommen, dass die Betriebstemperaturen der jeweiligen FET-Zellen während eines niedrigen Ausgabebetriebs 25 °C betragen und die Temperaturdifferenz ausreichend gering ist. Daher betragen die Gate-Spannungen der jeweiligen FET-Zellen alle -1,52 V. Auf der anderen Seite wird eine Betriebstemperaturdifferenz während eines hohen Ausgabebetriebs abhängig von der Position von jeder FET-Zelle erzeugt, wie oben beschrieben. Hierbei wird angenommen, dass die Betriebstemperaturen der FET-Zellen 3a und 3c 200 °C betragen und die Betriebstemperatur der FET-Zellen 3b 250 °C beträgt. Aus den Berechnungsergebnissen ist ersichtlich, dass die Gate-Spannungen der FET-Zellen 3a und 3c, die niedrige Betriebstemperaturen haben, -1,68 V betragen, während die Gate-Spannung der FET-Zelle 3b, die eine hohe Betriebstemperatur hat, -1,71 V beträgt, das heißt, es wird eine niedrigere Gate-Spannung festgelegt.
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Wie oben beschrieben, haben gemäß dem vorliegenden Ausführungsbeispiel die Widerstände 4a, 4b und 4c, die höhere Temperaturkoeffizienten des Widerstands als die Widerstände 5a, 5b und 5c und der Widerstand 7 haben, zwischen die Gate-Anschlüsse der FET-Zellen 3a, 3b und 3c und ihre jeweiligen Erdungsanschlüsse entsprechend angeschlossen und sind näher an den zugehörigen FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7. Dies macht es möglich, die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen 3a, 3b und 3c geeignet festzulegen und dadurch ein thermisches Durchgehen zu unterbinden, selbst wenn die Vielzahl von FET-Zellen 3a, 3b und 3c parallelgeschaltet sind.
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Es wird angemerkt, dass die Temperaturkoeffizienten der Widerstände 4a, 4b und 4c vorzugsweise in Übereinstimmung mit der Temperaturabhängigkeit des Gate-Leckstroms des FET 1 festgelegt werden. Wenn die Temperaturabhängigkeit des Gate-Leckstroms des FET 1 hoch ist, ist auch der Gate-Spannungsanstieg aufgrund eines Temperaturanstiegs groß, und daher muss der Temperaturkoeffizient über die Widerstände 4a, 4b und 4c ebenfalls auf einen hohen Wert festgelegt werden. Wenn die Temperaturdifferenz entsprechend den Positionen der FET-Zellen 3a, 3b und 3c groß ist, muss zudem der Gate-Spannungsunterschied über die jeweiligen FET-Zellen 3a, 3b und 3c auf einen großen Wert festgelegt werden. In diesem Fall ist es durch Festlegen der Widerstandswerte der Widerstände 5a, 5b und 5c derart, dass sie größer als die Widerstandswerte der Widerstände 4a, 4b und 4c sind, möglich, die Potenzialdifferenz über die Gate-Anschlüsse der jeweiligen FET-Zellen 3a, 3b und 3c zu erhöhen.
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Zweites Ausführungsbeispiel
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Bei dem ersten Ausführungsbeispiel sind ausschließlich die Widerstände 4a, 4b und 4c an nächstliegenden Positionen zu den FET-Zellen 3a, 3b und 3c angeordnet. Im Gegensatz dazu sind bei dem vorliegenden Ausführungsbeispiel die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände, die negative Temperaturkoeffizienten des Widerstands haben, die niedriger als der Temperaturkoeffizient des Widerstands 7 sind, und sind näher an den jeweiligen FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7.
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Bei einer hohen Temperatur erhöht sich der Gate-Leckstrom und fließt in die Widerstände 5a, 5b und 5c, was verursacht, dass die Gate-Spannungen der FET-Zellen 3a, 3b und 3c ansteigen. Jedoch ist es bei dem vorliegenden Ausführungsbeispiel möglich, das Ansteigen der Gate-Spannungen zu unterbinden, da die Widerstandswerte der Widerstände 5a, 5b und 5c sich bei einer hohen Temperatur verringern. Zudem besitzt der Widerstand 5b, der an die FET-Zelle 3b angeschlossen ist, die eine höhere Temperatur aufweist, einen kleineren Widerstandswert als diejenigen der Widerstände 5a und 5c, wenn eine Temperaturdifferenz über die FET-Zellen 3a, 3b und 3c gegeben ist, und daher wird die Gate-Spannung der FET-Zelle 3b niedriger festgelegt als diejenigen der FET-Zellen 3a und 3c. Als ein Ergebnis ist es möglich, ein thermisches Durchgehen zuverlässiger als bei dem ersten Ausführungsbeispiel zu unterbinden.
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Zudem sind die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände. Während ein Temperaturkoeffizient eines Metallwiderstands im Wesentlichen eindeutig durch seinen Werkstoff festgelegt ist, wird der Temperaturkoeffizient des Widerstands des Epitaxialschichtwiderstands entsprechend einer Epitaxialschichtdichte geändert, und es ist daher möglich, einen gewünschten Temperaturkoeffizienten zu erhalten. Daher ist es möglich, einen Einstellbereich der Gate-Spannungen der jeweiligen FET-Zellen 3a, 3b und 3c mit Bezug auf die Temperaturveränderungen der FET-Zellen 3a, 3b und 3c zu erweitern.
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Es wird angemerkt, dass die Widerstände 5a, 5b und 5c ausgestaltet sein können, um Metallwiderstände, die positive Temperaturkoeffizienten des Widerstands, und Epitaxialschichtwiderstände, die in Reihe zu den Metallwiderständen geschaltet sind und negative Temperaturkoeffizienten des Widerstands aufweisen, zu umfassen. Dies macht es möglich, einen gewünschten Temperaturkoeffizienten durch Ändern der jeweiligen Widerstandsverhältnisse zu erhalten.
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Drittes Ausführungsbeispiel
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6 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Anders als bei dem ersten Ausführungsbeispiel gibt es keine Widerstände 4a, 4b und 4c. Zudem sind die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände, die negative Temperaturkoeffizienten des Widerstands haben, die kleiner als der Temperaturkoeffizient des Widerstands 7 sind, und sind näher an den FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7. Die restliche Konfiguration ist dieselbe wie die des ersten Ausführungsbeispiels.
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Wenn die Temperatur des FET 1 ansteigt, steigt der Gate-Leckstrom entsprechend an, jedoch verringern sich die Widerstandswerte der Widerstände 5a, 5b und 5c, die mit den Gate-Anschlüssen verbunden sind, was verursacht, dass die Gate-Spannung abfällt. Aus diesem Grund ist es möglich, ein thermisches Durchgehen bei einer hohen Temperatur zu unterbinden. Da die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen 3a, 3b und 3c geeignet festgelegt werden können, ist es zudem möglich, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen 3a, 3b und 3c parallelgeschaltet sind. Da die Widerstände 4a, 4b und 4c überflüssig werden, ist es zudem möglich, das Gerät stärker als bei dem ersten Ausführungsbeispiel zu verkleinern.
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Offensichtlich sind viele Abwandlungen und Variationen der vorliegenden Erfindung im Lichte der obigen Lehren möglich. Es soll daher verstanden sein, dass die Erfindung im Rahmen der anhängenden Ansprüche auf andere Weise als speziell beschrieben ausgeführt werden kann.
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Die vollständige Offenbarung der
japanischen Patentanmeldung Nr. 2016-006192 , eingereicht am 15. Januar 2016, aufweisend eine Beschreibung, Ansprüche, Zeichnungen und eine Zusammenfassung, auf der die Übereinkunftspriorität der vorliegenden Anmeldung basiert, wird durch Bezugnahme in ihrer Gesamtheit hierin eingebunden.
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Bezugszeichenliste
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- 1
- FET
- 2
- Gate-Vorspannungsschaltung
- 3a
- FET-Zelle
- 3b
- FET-Zelle
- 3c
- FET-Zelle
- 4
- Widerstand
- 4a
- erster Widerstand
- 4b
- erster Widerstand
- 4c
- erster Widerstand
- 5a
- zweiter Widerstand
- 5b
- zweiter Widerstand
- 5c
- zweiter Widerstand
- 6a
- Kondensator
- 6b
- Kondensator
- 6c
- Kondensator
- 7
- Widerstand
- 8
- Energieversorgungsanschluss
- 9
- Drain-Pfad
- 10
- Gate-Pfad
- 100
- Halbleitersubstrat
- A
- Ende von 1
- B
- Ende von 1
- Vgg
- Spannung
- IN
- Eingangsanschluss
- OUT
- Ausgangsanschluss