DE102017200247B4 - Leistungsverstärker - Google Patents

Leistungsverstärker Download PDF

Info

Publication number
DE102017200247B4
DE102017200247B4 DE102017200247.6A DE102017200247A DE102017200247B4 DE 102017200247 B4 DE102017200247 B4 DE 102017200247B4 DE 102017200247 A DE102017200247 A DE 102017200247A DE 102017200247 B4 DE102017200247 B4 DE 102017200247B4
Authority
DE
Germany
Prior art keywords
resistors
fet
fet cells
resistor
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017200247.6A
Other languages
English (en)
Other versions
DE102017200247A1 (de
Inventor
Katsuya Kato
Naoki Kosaka
Eri Fukuda
Shigeru Fujiwara
Atsushi Okamura
Kenichiro Chomei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102017200247A1 publication Critical patent/DE102017200247A1/de
Application granted granted Critical
Publication of DE102017200247B4 publication Critical patent/DE102017200247B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/447—Indexing scheme relating to amplifiers the amplifier being protected to temperature influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45031—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are compositions of multiple transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45151—At least one resistor being added at the input of a dif amp

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Leistungsverstärker, aufweisend:• eine Vielzahl von FET-Zellen (3a, 3b, 3c), die zueinander parallelgeschaltet sind;• eine Vielzahl von ersten Widerständen (4a, 4b, 4c), die jeweils zwischen Gate-Anschlüssen der Vielzahl von FET-Zellen (3a, 3b, 3c) und Erdungsanschlüssen geschaltet sind;• eine Vielzahl von zweiten Widerständen (5a, 5b, 5c), die jeweils ein Ende mit den Gate-Anschlüssen der Vielzahl FET-Zellen (3a, 3b, 3c) und die anderen Enden miteinander verbunden haben;• eine Vielzahl von Kondensatoren (6a, 6b, 6c), die jeweils parallel zu der Vielzahl von zweiten Widerständen (5a, 5b, 5c) geschaltet sind; und• einen dritten Widerstand (7), der zwischen einen Verbindungspunkt der anderen Enden der Vielzahl von zweiten Widerständen (5a, 5b, 5c) und einen Energieversorgungsanschluss (8) geschaltet ist,• wobei die ersten Widerstände (4a, 4b, 4c) Temperaturkoeffizienten des Widerstands haben, die größer sind als diejenigen der zweiten und des dritten Widerstands (5a, 5b, 5c, 7), und näher zu den zugehörigen FET-Zellen (3a, 3b, 3c) angeordnet sind als der dritte Widerstand (7).

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung betrifft einen Leistungsverstärker, der eingerichtet ist, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen parallelgeschaltet sind.
  • Hintergrund
  • US 6 046 481 A offenbart ein Halbleiterbauelement, das eine Vorspannungsschaltung zum Anlegen einer Vorspannung an einen Transistor enthält, wobei der Halbleiter ein Element mit zwei Anschlüssen umfasst, das zwischen eine externe Stromquelle und mindestens einen Eingang des Transistors geschaltet ist, mit einer ersten leitenden Kontaktschicht, die mit dem Eingang des Transistors verbunden ist, einer zweiten leitfähigen Kontaktschicht, die mit der externen Stromquelle verbunden ist, und einer Halbleiterschicht mit einer Halbisolierung, die zwischen der ersten und der zweiten leitfähigen Kontaktschicht eingefügt ist.
  • Aus US 2002 / 0 024 392 A1 ist ein Hochfrequenz-Leistungsverstärkersystem mit einem Transistor bekannt, bestehend aus einer ersten Elektrode, einer zweiten Elektrode und einer Steuerelektrode. Das Hochfrequenz-Leistungsverstärkersystem ist zum Steuern von Strom eingerichtet, der zwischen der ersten Elektrode und der zweiten Elektrode fließt, indem ein Potential an die Steuerelektrode und an eine Potentialteilerschaltung vom Widerstandstyp zum Bestimmen eines an die Steuerelektrode des Transistors angelegten Gleichstrom-Vorspannungspotentials angelegt wird, und wobei ein Eingangssignal in die Steuerelektrode eingegeben wird, ein Ausgangssignal von der ersten Elektrode ausgegeben wird und ein Steuersignal in den Widerstand eingegeben wird.
  • Leistungsverstärker, die zur Funkverbindung oder dergleichen verwendet werden, müssen über einen großen Bereich von Umgebungstemperaturen stabil arbeiten. Zudem ist eine Betriebsleistung, die 40 W übersteigt, für Funkverbindungsbasisstationen erforderlich, und da eine hohe Energie an Leistungsverstärkern verbraucht wird, ist es besonders wichtig, dass die Leistungsverstärker selbst bei hohen Temperaturen stabil arbeiten.
  • Bei FETen, die häufig für Leistungsverstärker verwendet werden, ist die Source geerdet und werden eine negative Spannung an den Gate-Anschluss und eine positive Spannung an den Drain-Anschluss angelegt. Ein Drain-Strom wird mit einer Gate-Spannung gesteuert und/oder geregelt, und wenn sich die Gate-Spannung erhöht, verstärkt sich ebenso der Drain-Strom. Bei realen Einrichtungen fließt ein Leckstrom von dem Gate-Anschluss zurück, was häufig ein thermisches Durchgehen bei hohen Temperaturen verursacht.
  • Ein Mechanismus eines thermischen Durchgehens ist wie folgt. Da sich der Gate-Leckstrom verstärkt, wenn sich die Betriebstemperatur erhöht, erhöht sich bei hohen Temperaturen die Gate-Spannung an dem Gate-Anschluss und der Drain-Strom verringert sich. Als ein Ergebnis erhöht sich der Energieverbrauch des FET, was verursacht, dass der Leistungsverstärker in einen Zustand fällt, in dem eine positive Rückkopplung mit einer sich erhöhenden erzeugten Wärmemenge und der sich erhöhenden Betriebstemperatur hergestellt wird. Aus diesem Grund besteht eine Forderung, ein thermisches Durchgehen während eines Hochtemperaturbetriebs zu verhindern, und es ist bevorzugt, dass eine Kompensationsschaltung in dem Leistungsverstärker zum Verkleinern eines Transceivers vorhanden ist.
  • Als Antwort auf solche Forderungen gibt es einen Vorschlag, einen Widerstand mit einem Temperaturkoeffizienten für einen Widerstand zu verwenden, der zwischen einen Gate-Anschluss und einen Erdungsanschluss einer Vorspannungsschaltung geschaltet ist, die eine Gate-Vorspannung liefert, die durch Teilen einer Versorgungsspannung mit zwei Widerständen in einem herkömmlichen Leistungsverstärker erhalten wird (vgl. z.B. JP 2000-349563 A ). Da sich ein Widerstandswert des Widerstands bei einer hohen Temperatur erhöht, verringert sich eine Spannung, die an den Gate-Anschluss angelegt ist.
  • Folglich ist es möglich, ein Ansteigen des Drain-Stroms aufgrund eines Anwachsens eines Gate-Leckstroms bei einer hohen Temperatur und somit ein thermisches Durchgehen zu unterbinden.
  • Zusammenfassung
  • Bei einem Leistungsverstärker, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind, variieren Betriebstemperaturen je nach den Positionen der FET-Zellen aufgrund der geringen Wärmeableitung der FET-Zellen, die in der Nähe der Mitte angeordnet sind. Aus diesem Grund enthält der Stand der Technik ein Problem, dass der Effekt des Unterbindens eines thermischen Durchgehens reduziert wird.
  • Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, einen Leistungsverstärker bereitzustellen, der eingerichtet ist, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen parallelgeschaltet sind.
  • Gemäß der vorliegenden Erfindung umfasst ein Leistungsverstärker: eine Vielzahl von FET-Zellen, die zueinander parallelgeschaltet sind; eine Vielzahl von ersten Widerständen, die jeweils zwischen Gate-Anschlüsse der Vielzahl von FET-Zellen und Erdungsanschlüsse geschaltet sind; eine Vielzahl von zweiten Widerständen, die jeweils ein Ende mit den Gate-Anschlüssen der Vielzahl von FET-Zellen und die anderen Enden miteinander verbunden haben; eine Vielzahl von Kondensatoren, die jeweils parallel zu der Vielzahl von zweiten Widerständen geschaltet sind; und einen dritten Widerstand, der zwischen einem Verbindungspunkt der anderen Enden der Vielzahl von zweiten Widerständen und einen Energieversorgungsanschluss geschaltet sind, wobei die ersten Widerstände Temperaturkoeffizienten des Widerstands haben, die höher sind als diejenigen der zweiten und dritten Widerstände, und näher zu den zugehörigen FET-Zellen angeordnet sind als der dritte Widerstand.
  • Bei der vorliegenden Erfindung sind die ersten Widerstände, die einen höheren Temperaturkoeffizienten des Widerstands als die zweiten und dritten Widerstände haben, zwischen die Gate-Anschlüsse der Vielzahl von FET-Zellen und deren jeweilige Erdungsanschlüsse entsprechend geschaltet und näher zu den zugehörigen FET-Zellen angeordnet als der dritte Widerstand. Dies macht es möglich, die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen geeignet festzulegen und dadurch ein thermisches Durchgehen zu unterbinden, selbst wenn die Vielzahl von FET-Zellen parallelgeschaltet sind.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Figurenliste
    • 1 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
    • 2 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem vergleichenden Beispiel zeigt.
    • 3 ist eine Draufsicht, die einen FET-Chip zeigt, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind.
    • 4 ist ein Diagramm, das ein Auswertungsergebnis einer Betriebstemperatur bei einer bestimmten Gehäusetemperatur bei dem vergleichenden Beispiel zeigt.
    • 5 ist ein Diagramm, das Berechnungsergebnisse der Gate-Spannungen der jeweiligen FET-Zellen des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
    • 6 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • Beschreibung von Ausführungsbeispielen
  • Ein Leistungsverstärker gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Dieselben Komponenten werden mit denselben Bezugszeichen versehen und eine wiederholte Beschreibung davon wird weggelassen.
  • Erstes Ausführungsbeispiel
  • 1 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Ein FET 1 ist beispielsweise eine GaN-HEMT-Anordnung oder ein FET, der aus GaAs hergestellt ist. Der FET 1 umfasst eine Vielzahl von FET-Zellen 3a, 3b und 3c, die zueinander parallelgeschaltet sind. Jede FET-Zelle umfasst N Einheits-FETen, die parallel kombiniert sind. Jede FET-Zelle 3a, 3b oder 3c ist Sourcegeerdet. Jeder Drain-Anschluss ist mit einem Ausgangsanschluss OUT verbunden. Eine Gate-Vorspannungsschaltung 2 ist mit einem Gate-Anschluss von jeder FET-Zelle 3a, 3b oder 3c verbunden.
  • In der Gate-Vorspannungsschaltung 2 ist jeder Widerstand 4a, 4b oder 4c jeweils zwischen Gate-Anschlüssen der FET-Zelle 3a, 3b oder 3c und Erdungsanschlüssen angeschlossen. Die Erdungsanschlüsse sind Anschlüsse, um den Leistungsverstärker gemäß dem vorliegenden ersten Ausführungsbeispiel zu erden. Die einen Enden der Widerstände 5a, 5b und 5c sind mit Gate-Anschlüssen der FET-Zellen 3a, 3b und 3c jeweils verbunden und die anderen Enden davon sind miteinander verbunden. Ein Verbindungspunkt der anderen Enden der Widerstände 5a, 5b und 5c ist mit einem Eingangsanschluss IN verbunden, in den eine RF-Signal eingegeben wird. Kondensatoren 6a, 6b und 6c sind jeweils parallel zu den Widerständen 5a, 5b und 5c geschaltet. Die Kondensatoren 6a, 6b und 6c haben Kapazitätswerte nahe an denjenigen eines Kurzschlusses bei ihren Betriebsfrequenzen und überbrücken ein RF-Signal.
  • Ein Widerstand 7 ist zwischen den Verbindungspunkt der anderen Enden der Widerstände 5a, 5b und 5c und einen Energieversorgungsanschluss 8 geschaltet. Hierbei ist der Energieversorgungsanschluss 8 ein Anschluss zum Verbinden der Leistungsverstärker gemäß dem vorliegenden ersten Ausführungsbeispiel mit einer externen Energieversorgung, und wenn eine negative Spannung Vgg an den Energieversorgungsanschluss 8 angelegt wird, wird eine Gate-Spannung dem Gate-Anschluss jeder FET-Zelle 3a, 3b oder 3c zugeführt. Die Widerstände sind aus Metallwiderständen gebildet, die Kondensatoren sind aus MIMs gebildet und diese sind als ein MMIC integriert.
  • Die Widerstände 4a, 4b und 4c haben Temperaturkoeffizienten des Widerstands, die höher als diejenigen der Widerstände 5a, 5b und 5c und des Widerstands 7 sind und näher an den zugeordneten FET-Zellen 3a, 3b und 3c angeordnet sind als der Widerstand 7.
  • Als Nächstes werden die Wirkungen des vorliegenden Ausführungsbeispiels im Vergleich zu einem vergleichenden Beispiel beschrieben. 2 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem vergleichenden Beispiel zeigt. Bei dem vergleichenden Beispiel ist ein einzelner Widerstand 4 zwischen eine Kombination von Gate-Anschlüssen einer Vielzahl von FET-Zellen 3a, 3b und 3c und einen Erdungsanschluss geschaltet. Der Widerstand 4 ist beabstandet zu den FET-Zellen 3a, 3b und 3c angeordnet, wie in dem Fall des Widerstands 7.
  • 3 ist eine Draufsicht, die einen FET-Chip zeigt, in dem eine Vielzahl von FET-Zellen parallelgeschaltet sind. Ein Drain-Pfad 9 und ein Gate-Pfad 10 sind an einem Halbleitersubstrat 100 vorhanden, um einen gestreckten FET 1 zwischen sich aufzunehmen. Beide Enden des FET 1 werden jeweils als A und B angenommen.
  • 4 ist ein Diagramm, das ein Auswertungsergebnis einer Betriebstemperatur bei einer bestimmten Gehäusetemperatur bei dem vergleichenden Beispiel zeigt. Ein Vergleich zwischen einer Temperatur in der Nähe der Mitte des FET und Temperaturen an beiden Enden A und B zeigt, dass es eine Differenz von annähernd 50 °C gibt. Dies kann der Tatsache zugerechnet werden, dass die Wärmeableitung in der Nähe der Mitte geringer ist als die an beiden Enden. Aus diesem Grund ist die FET-Zelle in der Nähe der Mitte sehr anfällig dafür, ein thermisches Durchgehen zu erzeugen.
  • Bei dem vergleichenden Beispiel kompensiert der Widerstand 4, der zwischen die Gate-Anschlüsse und den Erdungsanschluss angeschlossen ist, Gate-Spannungen mit Bezug auf Temperaturen, jedoch sind die Gate-Spannungen mit Bezug auf die jeweiligen FET-Zellen 3a, 3b und 3c dieselben. Daher resultiert die Festlegung einer starken Reduzierung der Gate-Spannung mit Bezug auf einen Temperaturanstieg, um ein thermisches Durchgehen der mittigen FET-Zelle 3b zu unterbinden, in einer zu starken Kompensation für die FET-Zellen 3a und 3c an beiden Enden.
  • Im Gegensatz dazu ändern sich bei dem vorliegenden Ausführungsbeispiel die Widerstandswerte der Widerstände 4a, 4b und 4c entsprechend der Wärmeerzeugung der jeweiligen FET-Zellen 3a, 3b und 3c, da die Widerstände 4a, 4b und 4c an Stellen angeordnet sind, die nächstliegend zu den jeweiligen FET-Zellen 3a, 3b und 3c sind. Daher besitzt der Widerstand 4b, welcher der FET-Zelle 3b in der Mitte zugeordnet ist, was in einer hohen Temperatur resultiert, einen relativ hohen Widerstandswert, wohingegen die Widerstände 4a und 4c, die den FET-Zellen 3a und 3c an beiden Enden zugeordnet sind, relativ niedrige Widerstandswerte besitzen. Da der Widerstand 7 beabstandet von den FET-Zellen 3a, 3b und 3c angeordnet ist, ist er auf der anderen Seite wenig anfällig für Wärme, die an den FET-Zellen 3a, 3b und 3c erzeugt wird. Da die Widerstände 5a, 5b und 5c in Reihe zu den Gate-Anschlüssen der jeweiligen FET-Zellen 3a, 3b und 3c geschaltet sind, werden zudem verschiedene Gate-Spannungen an die jeweiligen FET-Zellen 3a, 3b und 3c angelegt. Zu diesem Zeitpunkt hängen die Gate-Spannungen, die an die jeweiligen FET-Zellen 3a, 3b und 3c angelegt sind, von den Widerstandswerten der Widerstände 4a, 4b und 4c ab. Aus diesem Grund wird die Gate-Spannung der FET-Zelle 3b in der Mitte relativ niedrig festgelegt und werden die Gate-Spannungen der FET-Zellen 3a und 3c an beiden Enden relativ hoch festgelegt.
  • 5 ist ein Diagramm, das Berechnungsergebnisse der Gate-Spannungen der jeweiligen FET-Zellen des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Vgg beträgt - 2,5 V, die Widerstandswerte der Widerstände 4a, 4b und 4c betragen 500 Ω, die Widerstandswerte der Widerstände 5a, 5b und 5c betragen 300 Ω, der Widerstandswert des Widerstands 7 beträgt 10 Ω, die Kapazitätswerte der Kondensatoren 6a, 6b und 6c betragen 12 pF, und die Temperaturkoeffizienten des Widerstands der Widerstände 4a, 4b und 4c betragen +2000 ppm. Zudem wird angenommen, dass die Widerstände 4a, 4b und 4c Widerstandswerte besitzen, die Betriebstemperaturen der jeweiligen FET-Zellen entsprechen. Des Weiteren wird angenommen, dass die Betriebstemperaturen der jeweiligen FET-Zellen während eines niedrigen Ausgabebetriebs 25 °C betragen und die Temperaturdifferenz ausreichend gering ist. Daher betragen die Gate-Spannungen der jeweiligen FET-Zellen alle -1,52 V. Auf der anderen Seite wird eine Betriebstemperaturdifferenz während eines hohen Ausgabebetriebs abhängig von der Position von jeder FET-Zelle erzeugt, wie oben beschrieben. Hierbei wird angenommen, dass die Betriebstemperaturen der FET-Zellen 3a und 3c 200 °C betragen und die Betriebstemperatur der FET-Zellen 3b 250 °C beträgt. Aus den Berechnungsergebnissen ist ersichtlich, dass die Gate-Spannungen der FET-Zellen 3a und 3c, die niedrige Betriebstemperaturen haben, -1,68 V betragen, während die Gate-Spannung der FET-Zelle 3b, die eine hohe Betriebstemperatur hat, -1,71 V beträgt, das heißt, es wird eine niedrigere Gate-Spannung festgelegt.
  • Wie oben beschrieben, haben gemäß dem vorliegenden Ausführungsbeispiel die Widerstände 4a, 4b und 4c, die höhere Temperaturkoeffizienten des Widerstands als die Widerstände 5a, 5b und 5c und der Widerstand 7 haben, zwischen die Gate-Anschlüsse der FET-Zellen 3a, 3b und 3c und ihre jeweiligen Erdungsanschlüsse entsprechend angeschlossen und sind näher an den zugehörigen FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7. Dies macht es möglich, die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen 3a, 3b und 3c geeignet festzulegen und dadurch ein thermisches Durchgehen zu unterbinden, selbst wenn die Vielzahl von FET-Zellen 3a, 3b und 3c parallelgeschaltet sind.
  • Es wird angemerkt, dass die Temperaturkoeffizienten der Widerstände 4a, 4b und 4c vorzugsweise in Übereinstimmung mit der Temperaturabhängigkeit des Gate-Leckstroms des FET 1 festgelegt werden. Wenn die Temperaturabhängigkeit des Gate-Leckstroms des FET 1 hoch ist, ist auch der Gate-Spannungsanstieg aufgrund eines Temperaturanstiegs groß, und daher muss der Temperaturkoeffizient über die Widerstände 4a, 4b und 4c ebenfalls auf einen hohen Wert festgelegt werden. Wenn die Temperaturdifferenz entsprechend den Positionen der FET-Zellen 3a, 3b und 3c groß ist, muss zudem der Gate-Spannungsunterschied über die jeweiligen FET-Zellen 3a, 3b und 3c auf einen großen Wert festgelegt werden. In diesem Fall ist es durch Festlegen der Widerstandswerte der Widerstände 5a, 5b und 5c derart, dass sie größer als die Widerstandswerte der Widerstände 4a, 4b und 4c sind, möglich, die Potenzialdifferenz über die Gate-Anschlüsse der jeweiligen FET-Zellen 3a, 3b und 3c zu erhöhen.
  • Zweites Ausführungsbeispiel
  • Bei dem ersten Ausführungsbeispiel sind ausschließlich die Widerstände 4a, 4b und 4c an nächstliegenden Positionen zu den FET-Zellen 3a, 3b und 3c angeordnet. Im Gegensatz dazu sind bei dem vorliegenden Ausführungsbeispiel die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände, die negative Temperaturkoeffizienten des Widerstands haben, die niedriger als der Temperaturkoeffizient des Widerstands 7 sind, und sind näher an den jeweiligen FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7.
  • Bei einer hohen Temperatur erhöht sich der Gate-Leckstrom und fließt in die Widerstände 5a, 5b und 5c, was verursacht, dass die Gate-Spannungen der FET-Zellen 3a, 3b und 3c ansteigen. Jedoch ist es bei dem vorliegenden Ausführungsbeispiel möglich, das Ansteigen der Gate-Spannungen zu unterbinden, da die Widerstandswerte der Widerstände 5a, 5b und 5c sich bei einer hohen Temperatur verringern. Zudem besitzt der Widerstand 5b, der an die FET-Zelle 3b angeschlossen ist, die eine höhere Temperatur aufweist, einen kleineren Widerstandswert als diejenigen der Widerstände 5a und 5c, wenn eine Temperaturdifferenz über die FET-Zellen 3a, 3b und 3c gegeben ist, und daher wird die Gate-Spannung der FET-Zelle 3b niedriger festgelegt als diejenigen der FET-Zellen 3a und 3c. Als ein Ergebnis ist es möglich, ein thermisches Durchgehen zuverlässiger als bei dem ersten Ausführungsbeispiel zu unterbinden.
  • Zudem sind die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände. Während ein Temperaturkoeffizient eines Metallwiderstands im Wesentlichen eindeutig durch seinen Werkstoff festgelegt ist, wird der Temperaturkoeffizient des Widerstands des Epitaxialschichtwiderstands entsprechend einer Epitaxialschichtdichte geändert, und es ist daher möglich, einen gewünschten Temperaturkoeffizienten zu erhalten. Daher ist es möglich, einen Einstellbereich der Gate-Spannungen der jeweiligen FET-Zellen 3a, 3b und 3c mit Bezug auf die Temperaturveränderungen der FET-Zellen 3a, 3b und 3c zu erweitern.
  • Es wird angemerkt, dass die Widerstände 5a, 5b und 5c ausgestaltet sein können, um Metallwiderstände, die positive Temperaturkoeffizienten des Widerstands, und Epitaxialschichtwiderstände, die in Reihe zu den Metallwiderständen geschaltet sind und negative Temperaturkoeffizienten des Widerstands aufweisen, zu umfassen. Dies macht es möglich, einen gewünschten Temperaturkoeffizienten durch Ändern der jeweiligen Widerstandsverhältnisse zu erhalten.
  • Drittes Ausführungsbeispiel
  • 6 ist ein Schaltbild, das einen Leistungsverstärker gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Anders als bei dem ersten Ausführungsbeispiel gibt es keine Widerstände 4a, 4b und 4c. Zudem sind die Widerstände 5a, 5b und 5c Epitaxialschichtwiderstände, die negative Temperaturkoeffizienten des Widerstands haben, die kleiner als der Temperaturkoeffizient des Widerstands 7 sind, und sind näher an den FET-Zellen 3a, 3b und 3c angeordnet als der Widerstand 7. Die restliche Konfiguration ist dieselbe wie die des ersten Ausführungsbeispiels.
  • Wenn die Temperatur des FET 1 ansteigt, steigt der Gate-Leckstrom entsprechend an, jedoch verringern sich die Widerstandswerte der Widerstände 5a, 5b und 5c, die mit den Gate-Anschlüssen verbunden sind, was verursacht, dass die Gate-Spannung abfällt. Aus diesem Grund ist es möglich, ein thermisches Durchgehen bei einer hohen Temperatur zu unterbinden. Da die Gate-Spannungen in Übereinstimmung mit den Temperaturen der jeweiligen FET-Zellen 3a, 3b und 3c geeignet festgelegt werden können, ist es zudem möglich, ein thermisches Durchgehen zu unterbinden, selbst wenn eine Vielzahl von FET-Zellen 3a, 3b und 3c parallelgeschaltet sind. Da die Widerstände 4a, 4b und 4c überflüssig werden, ist es zudem möglich, das Gerät stärker als bei dem ersten Ausführungsbeispiel zu verkleinern.
  • Offensichtlich sind viele Abwandlungen und Variationen der vorliegenden Erfindung im Lichte der obigen Lehren möglich. Es soll daher verstanden sein, dass die Erfindung im Rahmen der anhängenden Ansprüche auf andere Weise als speziell beschrieben ausgeführt werden kann.
  • Die vollständige Offenbarung der japanischen Patentanmeldung Nr. 2016-006192 , eingereicht am 15. Januar 2016, aufweisend eine Beschreibung, Ansprüche, Zeichnungen und eine Zusammenfassung, auf der die Übereinkunftspriorität der vorliegenden Anmeldung basiert, wird durch Bezugnahme in ihrer Gesamtheit hierin eingebunden.
  • Bezugszeichenliste
    • 1
    FET
    2
    Gate-Vorspannungsschaltung
    3a
    FET-Zelle
    3b
    FET-Zelle
    3c
    FET-Zelle
    4
    Widerstand
    4a
    erster Widerstand
    4b
    erster Widerstand
    4c
    erster Widerstand
    5a
    zweiter Widerstand
    5b
    zweiter Widerstand
    5c
    zweiter Widerstand
    6a
    Kondensator
    6b
    Kondensator
    6c
    Kondensator
    7
    Widerstand
    8
    Energieversorgungsanschluss
    9
    Drain-Pfad
    10
    Gate-Pfad
    100
    Halbleitersubstrat
    A
    Ende von 1
    B
    Ende von 1
    Vgg
    Spannung
    IN
    Eingangsanschluss
    OUT
    Ausgangsanschluss

Claims (4)

  1. Leistungsverstärker, aufweisend: • eine Vielzahl von FET-Zellen (3a, 3b, 3c), die zueinander parallelgeschaltet sind; • eine Vielzahl von ersten Widerständen (4a, 4b, 4c), die jeweils zwischen Gate-Anschlüssen der Vielzahl von FET-Zellen (3a, 3b, 3c) und Erdungsanschlüssen geschaltet sind; • eine Vielzahl von zweiten Widerständen (5a, 5b, 5c), die jeweils ein Ende mit den Gate-Anschlüssen der Vielzahl FET-Zellen (3a, 3b, 3c) und die anderen Enden miteinander verbunden haben; • eine Vielzahl von Kondensatoren (6a, 6b, 6c), die jeweils parallel zu der Vielzahl von zweiten Widerständen (5a, 5b, 5c) geschaltet sind; und • einen dritten Widerstand (7), der zwischen einen Verbindungspunkt der anderen Enden der Vielzahl von zweiten Widerständen (5a, 5b, 5c) und einen Energieversorgungsanschluss (8) geschaltet ist, • wobei die ersten Widerstände (4a, 4b, 4c) Temperaturkoeffizienten des Widerstands haben, die größer sind als diejenigen der zweiten und des dritten Widerstands (5a, 5b, 5c, 7), und näher zu den zugehörigen FET-Zellen (3a, 3b, 3c) angeordnet sind als der dritte Widerstand (7).
  2. Leistungsverstärker nach Anspruch 1, wobei die zweiten Widerstände (5a, 5b, 5c) negative Temperaturkoeffizienten des Widerstands haben und näher an den zugehörigen FET-Zellen (3a, 3b, 3c) angeordnet sind als der dritte Widerstand (7).
  3. Leistungsverstärker nach Anspruch 2, wobei die zweiten Widerstände (5a, 5b, 5c) Metallwiderstände, die positive Temperaturkoeffizienten des Widerstands aufweisen, und Epitaxialschichtwiderstände aufweisen, die in Reihe zu den Metallwiderständen geschaltet sind und negative Temperaturkoeffizienten des Widerstands haben.
  4. Leistungsverstärker aufweisend: - eine Vielzahl von FET-Zellen (3a, 3b, 3c), die zueinander parallelgeschaltet sind; - eine Vielzahl von ersten Widerständen (4a, 4b, 4c), die jeweils ein Ende mit Gate-Anschlüssen der Vielzahl von FET-Zellen (3a, 3b, 3c) und andere Enden miteinander verbunden haben; - eine Vielzahl von Kondensatoren (6a, 6b, 6c), die jeweils parallel zu der Vielzahl von ersten Widerständen (4a, 4b, 4c) geschaltet sind; und - einen zweiten Widerstand (7), der zwischen einen Verbindungspunkt der anderen Enden der Vielzahl von ersten Widerständen (4a, 4b, 4c) und einen Energieversorgungsanschluss (8) angeschlossen ist, - wobei die ersten Widerstände (4a, 4b, 4c) Temperaturkoeffizienten des Widerstands aufweisen, die höher als der des zweiten Widerstands (7) sind, und näher an den zugehörigen FET-Zellen (3a, 3b, 3c) angeordnet sind als der zweite Widerstand (7).
DE102017200247.6A 2016-01-15 2017-01-10 Leistungsverstärker Active DE102017200247B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-006192 2016-01-15
JP2016006192A JP6547636B2 (ja) 2016-01-15 2016-01-15 電力増幅器

Publications (2)

Publication Number Publication Date
DE102017200247A1 DE102017200247A1 (de) 2017-07-20
DE102017200247B4 true DE102017200247B4 (de) 2022-05-05

Family

ID=59256059

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017200247.6A Active DE102017200247B4 (de) 2016-01-15 2017-01-10 Leistungsverstärker

Country Status (4)

Country Link
US (1) US9800210B2 (de)
JP (1) JP6547636B2 (de)
CN (1) CN107026623B (de)
DE (1) DE102017200247B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110553747A (zh) * 2019-08-30 2019-12-10 华为技术有限公司 检测电气设备热失控的装置、方法及***
JP7384318B1 (ja) 2022-11-10 2023-11-21 三菱電機株式会社 電力増幅器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046481A (en) 1998-04-09 2000-04-04 Nec Corporation Transistor for preventing a thermal runaway caused by temperature rise in a bias circuit of the transistor
JP2000349563A (ja) 1999-06-02 2000-12-15 Matsushita Electric Ind Co Ltd 電力増幅器
US20020024392A1 (en) 1998-11-12 2002-02-28 Hitachi, Ltd. High frequency power amplifier system and wireless communication system
JP2016006192A (ja) 2015-08-03 2016-01-14 セイコーエプソン株式会社 金属粉末、紫外線硬化型インクジェット組成物および記録物

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5809410A (en) * 1993-07-12 1998-09-15 Harris Corporation Low voltage RF amplifier and mixed with single bias block and method
JPH0832087A (ja) 1994-07-21 1996-02-02 Toshiba Corp 集積回路
US6147481A (en) * 1996-12-27 2000-11-14 Emc Technology Llc Termination for RF circuit which senses changes in power and which is not temperature sensitive
JP2000209038A (ja) 1998-11-12 2000-07-28 Hitachi Ltd 高周波電力増幅装置および無線通信機
CN100488062C (zh) * 2000-10-18 2009-05-13 中兴通讯股份有限公司 用于收发信机中的增益温度补偿装置
JP2005216943A (ja) * 2004-01-27 2005-08-11 Murata Mfg Co Ltd 半導体装置およびそれを用いた電力増幅器
WO2006057104A1 (ja) 2004-11-29 2006-06-01 Murata Manufacturing Co., Ltd. 半導体装置および電力増幅器
JP4155326B2 (ja) 2004-11-29 2008-09-24 株式会社村田製作所 半導体装置および電力増幅器
JP5316285B2 (ja) 2009-07-27 2013-10-16 三菱電機株式会社 電力増幅器用バイアス回路
JP2013207408A (ja) 2012-03-27 2013-10-07 Panasonic Corp 電力増幅器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046481A (en) 1998-04-09 2000-04-04 Nec Corporation Transistor for preventing a thermal runaway caused by temperature rise in a bias circuit of the transistor
US20020024392A1 (en) 1998-11-12 2002-02-28 Hitachi, Ltd. High frequency power amplifier system and wireless communication system
JP2000349563A (ja) 1999-06-02 2000-12-15 Matsushita Electric Ind Co Ltd 電力増幅器
JP2016006192A (ja) 2015-08-03 2016-01-14 セイコーエプソン株式会社 金属粉末、紫外線硬化型インクジェット組成物および記録物

Also Published As

Publication number Publication date
US20170207753A1 (en) 2017-07-20
JP2017126950A (ja) 2017-07-20
US9800210B2 (en) 2017-10-24
CN107026623B (zh) 2020-08-07
CN107026623A (zh) 2017-08-08
JP6547636B2 (ja) 2019-07-24
DE102017200247A1 (de) 2017-07-20

Similar Documents

Publication Publication Date Title
DE3631099C2 (de) CMOS Ausgangsstufe
DE2154904C3 (de) Temperaturkompensierte Bezugsgleichspannungsquelle
DE102016108117A1 (de) System und Verfahren für eine Ansteuerung eines Hochfrequenzschalters
WO2006056321A1 (de) Leistungsverstärker zum verstärken von hochrequenz (hf)-signalen
DE2254618B2 (de) Integrierte spannungsregelschaltung
DE102015106522A1 (de) System und Verfahren für eine schaltbare Kapazität
DE69023061T2 (de) Pufferverstärker mit niedrigem Ausgangswiderstand.
DD258653A1 (de) Schaltungsanordnung zur kompensation der temperaturabhaengigkeit von empfindlichkeit und nullpunkt eines piezoresistiven drucksensors
DE102013224618B4 (de) Leistungsverstärker
DE102009004833B4 (de) Hochfrequenzleistungsschaltung und entsprechende Verfahren
DE112022002605T5 (de) Body-widerstands-bypass für hf-fet-schalterstapel
DE102011007271A1 (de) Feldeffekttransistor mit variablem Gate und elektrische und elektronische Vorrichtung, die diesen enthält
DE102014115295A1 (de) System und Verfahren für eine Schaltung mit abstimmbarer Kapazität
DE112022003116T5 (de) Gestapelte mehrstufige programmierbare lna-architektur
DE102008056562B4 (de) Schaltung
DE102017200247B4 (de) Leistungsverstärker
DE1812292A1 (de) Geregelte Verstaerkerschaltung
DE112022001307T5 (de) Lna-architektur mit geschaltetem doppelspannungs-zweig
DE102007060031A1 (de) Halbleitervorrichtung
DE1948064A1 (de) Schaltungsvorrichtung mit einem Feldeffekttransistor mit isoliertem Gatter zur Verwendung als spannungsgesteuerter linearer Widerstand
DE2453597A1 (de) Signalpegel-steuerkreis
DE3331626A1 (de) Differentialverstaerker
DE102010026996B4 (de) Halbleitervorrichtung
DE102016209018A1 (de) Mehrstufenverstärker
DE2653484A1 (de) Integrierbarer konstantwiderstand

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final