DE102017118563B4 - Planare und nicht-planare fet-basierte vorrichtungen zum schutz gegen elektrostatische entladung - Google Patents

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Abstract

ESD-Schutzvorrichtung mit:einem Source-Bereich (108, 118), der mit einem ersten Potential (VSS) verbunden ist;einem ersten Drain-Bereich (110, 120), der mit einem zweiten Potential verbunden ist, das von dem ersten Potential verschieden ist;ein Gate zwischen dem Source-Bereich und dem ersten Drain-Bereich, das mit einer Spannungsquelle verbunden ist; undeinem erweiterten Drain-Bereich zwischen dem Source-Bereich (108, 118) und dem ersten Drain-Bereich (110,120), wobei der erweiterte Drain-Bereich Folgendes aufweist:eine Mehrzahl von elektrisch floatenden dotierten Bereichen (730, 734), undeine Mehrzahl von Gate-Bereichen (732, 736), die mit dem zweiten Potential verbunden sind,wobei die elektrisch floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) mit den Gate-Bereichen der Mehrzahl der Gate-Bereiche (732, 736) abwechseln; und einer Gate-Elektrode (112, 122), die mit dem ersten Potential (VSS) verbunden ist, zwischen dem Source-Bereich (108, 118) und dem erweiterten Drain-Bereich (110, 120).

Description

  • Hintergrund der Erfindung
  • Diese Erfindung betrifft allgemein Vorrichtungen zum Schutz gegen elektrostatische Entladung für integrierte Schaltkreise (ICs).
  • Elektrostatische-Entladungs-Ereignisse (ESD-Ereignisse) können elektronische Komponenten mit ICs stark beschädigen. Während eines ESD-Ereignisses wird eine große Wärmemenge in einem kleinen Bereich erzeugt, was ihre schnelle Abführung erfordert, um eine Beschädigung des IC zu vermeiden. Ein ESD-Ereignis ist ein momentaner Aufbau eines erheblichen elektrischen Potentials, der im Allgemeinen durch einen direkten oder indirekten Kontakt mit einem elektrostatischen Feld verursacht wird. Ein ESD-Ereignis, das für einen IC schädlich ist, kann von verschiedenen Faktoren verursacht werden, zum Beispiel durch Kontakt mit einem Menschen oder einer Maschine, wie etwa einer Prüfvorrichtung oder anderen elektrischen Komponenten, die nicht richtig geerdet sind. ESD-Schutzvorrichtungen werden in verschiedene elektronische Geräte eingebaut, um Schäden an ICs zu vermeiden.
  • Der Trend zu kleineren und schnelleren Schaltkreisen hat die Anfälligkeit eines integrierten Schaltkreises für ESD-Ereignisse und die Komplexität des Designs von effektiven ESD-Schutzvorrichtungen erhöht. Die US 2015/0348967 A1 beschreibt eine Halbleitervorrichtung, in der zwischen zwei aktiven FinFETs nicht aktive FinFETs angeordnet sind. Die Schaltung kann als ESD-Schaltkreis implementiert werden. Die US 2005/0242399 A1 beschreibt eine Halbleiterschaltung mit zwei FETs, zwischen denen zum Schutz gegen elektrostatische Entladung ein umgekehrt dotierter Bereich angeordnet ist. Weitere Halbleiterschaltungen mit ESD-Schutz sind in der US 2014/0139957 A1 und in der US 6 236 073 B1 beschrieben. Die Erfindung sieht eine ESD-Schutzvorrichtung gemäß Anspruch 1 und einen integrierten Schaltkreis gemäß Anspruch 14 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 und 2 sind eine Draufsicht bzw. eine Schnittansicht einer beispielhaften ESD-Schutzvorrichtung.
    • 3 ist ein Ersatzschaltbild der beispielhaften ESD-Schutzvorrichtung der 1 und 2.
    • 4 ist ein Schaltplan einer beispielhaften PMOS-basierten ESD-Schutzvorrichtung.
    • Die 5 und 6 sind Draufsichten einer beispielhaften FinFET-basierten ESD-Schutzvorrichtung.
    • Die 7 und 8 sind eine Draufsicht bzw. eine Schnittansicht einer beispielhaften Drain-erweiterten NMOS-basierten ESD-Schutzvorrichtung.
    • 9 ist eine Schnittansicht einer beispielhaften Drain-erweiterten PMOS-basierten ESD-Schutzvorrichtung.
    • 10 ist eine Draufsicht einer beispielhaften Drain-erweiterten FinFET-basierten ESD-Schutzvorrichtung.
    • Die 11 und 12 sind eine Draufsicht bzw. eine Schnittansicht einer beispielhaften Drain-erweiterten gestapelten NMOS-basierten ESD-Schutzvorrichtung.
    • 13 ist ein Ersatzschaltbild der beispielhaften ESD-Schutzvorrichtung der 11 und 12.
    • 14 ist eine Draufsicht einer beispielhaften Drain-erweiterten gestapelten FinFET-basierten ESD-Schutzvorrichtung.
    • Die 15 und 16 sind eine Draufsicht bzw. eine Schnittansicht einer beispielhaften Drain-erweiterten NMOS-basierten ESD-Schutzvorrichtung.
    • Die 17 und 18 sind eine Draufsicht bzw. eine Schnittansicht einer beispielhaften Drain-erweiterten gestapelten NMOS-basierten ESD-Schutzvorrichtung.
    • 19 ist eine Draufsicht einer beispielhaften Drain-erweiterten FinFET-basierten ESD-Schutzvorrichtung.
    • 20 ist eine Schnittansicht einer beispielhaften Drain-erweiterten PMOS-basierten ESD-Schutzvorrichtung.
    • 21 ist ein Schaltplan einer beispielhaften NMOS-basierten ESD-Schutzvorrichtung.
    • 22 ist ein Schaltplan einer beispielhaften NMOS-basierten ESD-Schutzvorrichtung mit Ballastwiderständen.
    • 23 ist eine Draufsicht der beispielhaften NMOS-basierten ESD-Schutzvorrichtung von 22.
  • Nachstehend werden erläuternde Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen ähnliche Bezugssymbole im Allgemeinen identische, funktionsmäßig ähnliche und/oder strukturmäßig ähnliche Elemente. Die 1 bis 6 zeigen Ausgestaltungen, die nicht unter die Ansprüche fallen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Hier bedeutet die Herstellung eines ersten Elements auf einem zweiten Element, dass das erste Element in direktem Kontakt mit dem zweiten Element hergestellt wird. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es ist zu beachten, dass in der Patentbeschreibung die Bezugnahme auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ usw. bedeutet, dass die beschriebene Ausführungsform ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft umfassen kann, aber nicht jede Ausführungsform unbedingt das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft zu umfassen braucht. Außerdem brauchen sich solche Wendungen nicht unbedingt auf die gleiche Ausführungsform zu beziehen. Außerdem dürfte ein Fachmann wissen, dass wenn ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Zusammenhang mit einer Ausführungsform beschrieben wird, dieses Element, diese Struktur oder diese Eigenschaft auch in Zusammenhang mit anderen Ausführungsformen bewirkt wird, gleichgültig, ob es/sie explizit beschrieben wird oder nicht.
  • Es dürfte klar sein, dass die Phraseologie oder Terminologie der Beschreibung und nicht der Beschränkung dient, sodass hier die Phraseologie oder Terminologie der vorliegenden Beschreibung von Fachleuten vor dem Hintergrund der Grundsätze ausgelegt werden soll.
  • Der hier verwendete Begriff „etwa“ gibt an, dass der Wert einer gegebenen Größe um ±10 % des Werts variiert, wenn nicht anders angegeben.
  • Der hier verwendete Begriff „Substrat“ bezeichnet ein Material, auf das aufeinander folgende Materialschichten aufgebracht werden. Das Substrat selbst kann strukturiert werden, und auch die darauf aufgebrachten Materialien können strukturiert werden oder auch nicht. Darüber hinaus kann ein „Substrat“ eine breite Palette von Halbleitermaterialien umfassen, wie etwa Silizium, Germanium, Galliumarsenid, Indiumphosphid usw. Alternativ kann das Substrat elektrisch nichtleitend sein, wie etwa ein Glas- oder Saphirwafer.
  • Der hier verwendete Begriff „vertikal“ bedeutet nominell senkrecht zu der Oberfläche eines Substrats.
  • Die hier beschriebenen p-Wannen können durch Dotieren eines Substrats mit p-Dotanden hergestellt werden, wenn nicht anders angegeben.
  • Die hier beschriebenen n-Wannen können durch Dotieren eines Substrats mit n-Dotanden hergestellt werden, wenn nicht anders angegeben.
  • Überblick
  • Diese Erfindung stellt verschiedene beispielhafte Konfigurationen von planaren und nicht-planaren FET-basierten ESD-Schutzvorrichtungen bereit, die gegenüber herkömmlichen FET-basierten ESD-Schutzvorrichtungen eine verbesserte Leistung haben. Die hier offenbarten ESD-Schutzvorrichtungen bieten zum Beispiel eine höhere Einschaltgleichmäßigkeit, einen höheren Ansteuerstrom, ein größeres Volumen für eine schnellere Wärmeabfuhr während eines ESD-Ereignisses und einen geringeren Leckstrom im Ausschaltzustand der ESD-Schutzvorrichtungen im Vergleich zu herkömmlichen ESD-Schutzvorrichtungen. Darüber hinaus weisen die hier offenbarten FinFET-basierten ESD-Schutzvorrichtungen erweiterte Drain-Bereiche auf, die die Anforderung an den minimalen Poly-Poly-Abstand in den einschränkenden Entwurfsregeln (restrictive design rules; RDRs) in der Halbleiter-Fertigungstechnologie erfüllen.
  • Beispielhafte ESD-Schutzvorrichtungen, im Folgenden auch als Bauelemente mit ESD-Schutz bezeichnet
  • 1 ist eine Draufsicht eines beispielhaften NMOS-Bauelements 100 mit ESD-Schutz (NMOS: n-Kanal-Metall-Oxid-Halbleiter) in einem IC. 2 ist eine Schnittansicht des Bauelements 100 mit ESD-Schutz von 1.
  • Das Bauelement 100 mit ESD-Schutz weist eine p-Wanne 104 auf einem p-Substrat 102, STI-Bereiche 106 (STI: flache Grabenisolation), NMOS-Transistoren M1 und M2, die parallel geschaltet sind, parasitäre npn-Transistoren Q1 und Q2 und parasitäre Widerstände R1 und R2 auf. Der Transistor M1 weist n+-dotierte Bereiche 108 und 110, die in der p-Wanne 104 hergestellt sind, und ein Gate 112 auf, das auf der p-Wanne 104 hergestellt ist. Bei einigen Ausführungsformen ist die p-Wanne 104 optional, und die n+-dotierten Bereiche 108 und 110 werden in dem p-Substrat 102 hergestellt. Der n+-dotierte Bereich 108 kann als ein Source-Bereich konfiguriert werden und mit einer Betriebsspannungsleitung VSS verbunden werden, und der n+-dotierte Bereich 110 kann als ein Drain-Bereich konfiguriert werden und mit einem Pad des IC verbunden werden. Bei einigen Ausführungsformen ist das Pad des IC ein Bondpad, das an einem oder mehreren E/A-Pads oder -Stiften eines Schaltkreises mit ESD-Schutz befestigt wird. Das Gate 112 kann mit einer Spannungsquelle oder mit der Betriebsspannungsleitung VSS verbunden werden. Bei einigen Ausführungsformen ist die Betriebsspannungsleitung VSS auf einem Erdpotential.
  • Der parasitäre npn-Transistor Q1 weist den n+-dotierten Bereich 110 als einen Kollektor, die p-Wanne 104 als eine Basis und den n+-dotierten Bereich 108 als einen Emitter auf. Die Basis des npn-Transistors Q1 ist über den parasitären Widerstand R1, der den Eigenwiderstand der p-Wanne 104 darstellt (oder über das p-Substrat 102, wenn der Transistor M1 in dem p-Substrat 102 hergestellt ist), mit einem p+-dotierten Bereich 114 verbunden. Der p+-dotierte Bereich 114 kann mit der Betriebsspannungsleitung VSS verbunden werden. Das Bauelement 100 mit ESD-Schutz weist weiterhin Dummy-Gates 116 auf, die elektrisch isoliert sind.
  • Die Transistoren M2 und Q2 und der Widerstand R2 können hinsichtlich ihrer Struktur und Funktionsweise den Transistoren M1 und Q1 bzw. dem Widerstand R1 ähnlich sein und können ein Spiegelbild der Anordnung aus den Transistoren M1 und Q1 und dem Widerstand R1 bilden. Der Transistor M2 weist n+-dotierte Bereiche 118 und 120, die in der p-Wanne 104 hergestellt sind, und ein Gate 122 auf, das auf der p-Wanne 104 hergestellt ist. Der n+-dotierte Bereich 118 kann als ein Source-Bereich konfiguriert werden und mit der Betriebsspannungsleitung VSS verbunden werden, und der n+-dotierte Bereich 120 kann als ein Drain-Bereich konfiguriert werden und mit einem Pad des IC verbunden werden. Das Gate 122 kann mit einer Spannungsquelle oder mit der Betriebsspannungsleitung VSS verbunden werden. Der parasitäre npn-Transistor Q2 weist den n+-dotierten Bereich 120 als einen Kollektor, die p-Wanne 104 als eine Basis und den n+-dotierten Bereich 118 als einen Emitter auf. Die Basis des npn-Transistors Q2 ist über den parasitären Widerstand R2, der den Eigenwiderstand der p-Wanne 104 darstellt (oder über das p-Substrat 102, wenn der Transistor M2 in dem p-Substrat 102 hergestellt ist), mit einem p+-dotierten Bereich 124 verbunden. Der p+-dotierte Bereich 124 kann mit der Betriebsspannungsleitung VSS verbunden werden. Bei einigen Ausführungsformen sind die Transistoren M1 und M2 durch ein Gate 125 getrennt, das mit dem gleichen Potential wie die n+-dotierten Bereiche 110 und 120 (z. B. dem Potential des Pads) verbunden ist.
  • Die Anordnung aus den Transistoren M1, M2, Q1 und Q2 und den Widerständen R1 und R2 entlang den STI-Bereichen 106, den p+-dotierten Bereichen 112 und 124 und den Dummy-Gates 116 kann in Abhängigkeit von den für das Bauelement 100 mit ESD-Schutz gewünschten Eigenschaften so oft wie nötig wiederholt werden. Es ist zu beachten, dass das Bauelement 100 mit ESD-Schutz auf nur einer Anordnung aus den Transistoren M1 und Q1 und dem Widerstand R1 basieren kann.
  • Das p-Substrat 102 und die p-Wanne 104 weisen ein Halbleitermaterial auf, das unter anderem Folgendes umfassen kann: Silizium, Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermaniumcarbid, Siliziumgermanium, Galliumarsenphosphid, Galliumindiumphosphid, Galliumindiumarsenid, Galliumindiumarsenphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid; oder eine Kombination davon. Außerdem sind das p-Substrat 102 und die p-Wanne 104 mit p-Dotanden dotiert, wie etwa Bor, Indium, Aluminium oder Gallium. Bei einigen Ausführungsformen kann das p-Substrat 102 ein Material und eine Dotierungskonzentration haben, die denen der p-Wanne 104 ähnlich sind oder von diesen verschieden sind. Die STI-Bereiche 106 bestehen aus einem dielektrischen Material. Bei einigen Ausführungsformen weisen die STI-Bereiche 106 Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), ein dielektrisches Low-k-Material und/oder ein anderes geeignetes Isoliermaterial auf. Die n+-dotierten Bereiche 108, 110, 118 und 120 können mit n-Dotanden dotiert sein, wie etwa Phosphor, Arsen oder einer Kombination davon, und sie können eine Dotierungskonzentration von mehr als 1 × 1019 Atome/cm3 haben. Die p+-dotierten Bereiche 114 und 124 können mit p-Dotanden dotiert sein, wie etwa Bor, Indium, Aluminium, Gallium oder einer Kombination davon, und sie können eine Dotierungskonzentration von mehr als 1 × 1019 Atome/cm3 haben.
  • Die Gates 112 und 122 umfassen jeweils eine Gate-Elektrode und eine dielektrische Schicht (nicht dargestellt). Bei einigen Ausführungsformen umfasst die dielektrische Schicht eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dielektrischen High-k-Materialien, wie etwa Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 oder einer Kombination davon. Alternativ können die dielektrischen High-k-Materialien Metalloxide umfassen. Beispiele für Metalloxide, die für die High-k-Dielektrika verwendet werden, sind Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische davon. Die dielektrische Schicht kann durch chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), physikalische Aufdampfung (PVD), Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden.
  • Die Gate-Elektrode kann eine Gate-Austrittsarbeits-Metallschicht und eine Gate-Metallfüllschicht umfassen. Bei einigen Ausführungsformen weist die Gate-Austrittsarbeits-Metallschicht ein geeignetes Material auf, wie etwa Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannidrid (TiN), Tantalnitrid (TaN), Nickelsilizid (NiSi), Cobaltsilizid (CoSi), Silber (Ag), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Tantalcarbidnitrid (TaCN), Titan-Aluminium (TiAl), Titan-Aluminium-Nitrid (TiAlN), Wolframnitrid ((WN), Metalllegierungen und/oder Kombinationen davon. Die Gate-Austrittsarbeits-Metallschicht kann mit einem geeigneten Verfahren hergestellt werden, wie etwa ALD, CVD, PVD oder Kombinationen davon. Bei einigen Ausführungsformen weist die Gate-Metallfüllschicht ein geeignetes leitendes Material auf, wie etwa Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, Metalllegierungen und/oder Kombinationen davon. Die Gate-Metallfüllschicht 124 kann mittels ALD, PVD, CVD oder eines anderen geeigneten Abscheidungsverfahrens für leitende Materialien hergestellt werden.
  • Bei einigen Ausführungsformen weisen das Gate 125 und die Dummy-Gates 116 eine Gate-Elektrode und eine dielektrische Schicht auf, die denen der Gates 112 und 122 ähnlich sind. Bei einigen Ausführungsformen haben das Gate 125 und die Dummy-Gates 116 eine Polysiliziumstruktur.
  • 3 zeigt ein beispielhaftes Ersatzschaltbild des Bauelements 100 mit ESD-Schutz, das mit einem ESD-geschützten Schaltkreis verbunden ist. Die NMOS-Transistoren M1 und M2 sind parallel geschaltet, wobei ihre Drain-Bereiche und Source-Bereiche mit dem Pad bzw. der Betriebsspannungsleitung VSS verbunden sind. Die npn-Transistoren Q1 und Q2 sind parallel geschaltet, wobei ihre Kollektoren und Emitter mit dem Pad bzw. der Betriebsspannungsleitung VSS verbunden sind und Ihre Basen über den parasitären Widerstand R1 bzw. R2 mit der Betriebsspannungsleitung VSS verbunden sind.
  • Das Bauelement 100 mit ESD-Schutz arbeitet in den zwei Betriebsarten Einschaltzustand und Ausschaltzustand, die später unter Bezugnahme auf die 1 bis 3 erörtert werden. Das Bauelement 100 ist während eines ESD-Ereignisses im Einschaltzustand, das ein momentaner Aufbau eines erheblichen elektrischen Potentials an dem Pad sein kann, der im Allgemeinen durch einen direkten oder indirekten Kontakt mit einem elektrostatischen Feld verursacht wird. Während des ESD-Ereignisses bietet das Bauelement 100 mit ESD-Schutz impedanzarme Entladungswege 326 und 328 (3), damit der ESD-Ladestrom entladen werden kann, ohne den ESD-geschützten Schaltkreis zu beschädigen. Der Entladungsweg 326 ist in den 1 und 2 durch einen Weg a von einem n+-dotierten Bereich 110 zu der p-Wanne 104 und einen Weg b von der p-Wanne 104 zu einem n+-dotierten Bereich 108 dargestellt. In ähnlicher Weise ist der Entladungsweg 328 in den 1 und 2 durch einen Weg c von einem n+-dotierten Bereich 120 zu der p-Wanne 104 und einen Weg d von der p-Wanne 104 zu einem n+-dotierten Bereich 118 dargestellt.
  • Während des ESD-Ereignisses wird der Weg a, der ein Übergang zwischen dem n+-dotierten Bereich 110 und der p-Wanne 104 ist, in Rückwärtsrichtung vorgespannt und er kann einen Leckstrom induzieren, und der Weg b, der ein Übergang zwischen der p-Wanne 104 und dem n+-dotierten Bereich 108 ist, wird in Vorwärtsrichtung vorgespannt. Somit wird der parasitäre Transistor Q1 eingeschaltet, und zumindest ein Teil des ESD-Ladestroms fließt von dem Pad über den Weg a (1 und 2), d. h. seinen äquivalenten Entladungsweg 326 (3), zu der Betriebsspannungsleitung VSS, ohne durch den ESD-geschützten Schaltkreis zu fließen. Ein anderer Teil des ESD-Ladestroms fließt über den Weg b (1 und 2), d. h. seinen äquivalenten Entladungsweg 328 (3), wenn der parasitäre Transistor Q2 in ähnlicher Weise wie der parasitäre Transistor Q1 während des ESD-Ereignisses eingeschaltet wird.
  • Der Ausschaltzustand liegt während des normalen Betriebs des ESD-geschützten Schaltkreises, d. h. ohne ESD-Ereignisse, vor. Während des normalen Betriebs bietet das Bauelement 100 mit ESD-Schutz eine hohe Impedanz in Bezug zu dem ESD-geschützten Schaltkreis, sodass kein Stromfluss zu dem ESD-geschützten Schaltkreis bewirkt wird.
  • 4 zeigt einen Schaltplan eines Bauelements 100* mit ESD-Schutz eines IC, der mit einem ESD-geschützten Schaltkreis verbunden ist. Das Bauelement 100* mit ESD-Schutz hat eine ähnliche Anordnung wie des Bauelement 100 mit ESD-Schutz, aber es basiert auf p-Transistoren. Das Bauelement 100* mit ESD-Schutz weist PMOS-Transistoren M1* und M2* auf, die parallel geschaltet sind, wobei ihre Source-Bereiche und Drain-Bereiche mit einer Betriebsspannungsleitung VDD bzw. einem Pad des IC verbunden sind. Pnp-Transistoren Q1* und Q2* sind parallel geschaltet, wobei ihre Kollektoren und Emitter mit der Betriebsspannungsleitung VDD bzw. dem Pad verbunden sind und ihre Basen über einen parasitären Widerstand R1* bzw. R2* mit der Betriebsspannungsleitung VDD verbunden sind. Die parasitären Widerstände R1* und R2* stellen den Eigenwiderstand einer n-Wanne (nicht dargestellt) dar, in der die Transistoren Q1* und Q2* hergestellt sind. Die parasitären pnp-Transistoren Q1* und Q2* weisen Drain-Bereiche der Transistoren M1* und M2* als Kollektoren, eine n-Wanne, die auf einem p-Substrat hergestellt ist, als eine Basis und die Source-Bereiche der Transistoren M1* und M2* als Emitter auf. Das Bauelement 100* mit ESD-Schutz kann in ähnlicher Weise wie das Bauelement 100 mit ESD-Schutz, jedoch mit umgekehrten Polaritäten, arbeiten. Während eines ESD-Ereignisses wird der ESD-Ladestrom von der Betriebsspannungsleitung VDD über Entladungswege 326* und 328* zu dem Pad entladen.
  • 5 ist eine Draufsicht eines beispielhaften Bauelements 500 mit ESD-Schutz, das dem Bauelement 100 mit ESD-Schutz hinsichtlich seiner Struktur und Funktionsweise ähnlich sein kann. Nachstehend werden die Unterschiede zwischen den Bauelementen 100 und 500 mit ESD-Schutz erörtert. Das Bauelement 500 mit ESD-Schutz wird unter Verwendung von Mehrfinnen-FinFETs FF1 und FF2 statt der planaren NMOS-Transistoren M1 und M2 des Bauelements 100 mit ESD-Schutz implementiert. Die FinFETs FF1 und FF2 können eine oder mehrere Finnen aufweisen und sind nicht auf die vier Finnen beschränkt, die in 5 gezeigt sind. Die FinFETs FF1 und FF2 sind parallel geschaltet. Die FinFETs FF1 und FF2 weisen jeweils Gates 512 und 522, n+-dotierte Bereiche 508 und 518, die als Source-Bereiche konfiguriert sind, und n+-dotierte Bereiche 510 und 520 auf, die als Drain-Bereiche konfiguriert sind. Die FinFETs FF1 und FF2 sind mit dem Pad und der Betriebsspannungsleitung VSS in ähnlicher Weise wie die Transistoren M1 und M2 des Bauelements 100 mit ESD-Schutz verbunden. Das Bauelement 500 mit ESD-Schutz weist außerdem parasitäre npn-Transistoren, die zwischen n+-dotierten Bereichen der FinFETs FF1 und FF2 und der p-Wanne 104 hergestellt sind, als die parasitären npn-Transistoren Q1 und Q2 des Bauelements 100 mit ESD-Schutz auf. Zum Beispiel wird ein parasitärer Transistor mit einem n+-dotierten Bereich 510 als Kollektor, mit einem n+-dotierten Bereich 508 als Emitter und mit der p-Wanne 104 als Basis hergestellt, die über einen parasitären Widerstand, der den Eigenwiderstand der p-Wanne 104 darstellt (oder über das p-Substrat 102, wenn der FinFET FF1 in dem p-Substrat 102 hergestellt ist), mit einem p+-dotierten Bereich 514 verbunden ist. Ähnlich wie bei dem Bauelement 100 mit ESD-Schutz stellen die parasitären npn-Transistoren des Bauelements 500 mit ESD-Schutz die Entladungswege während eines ESD-Ereignisses bereit.
  • Das Bauelement 500 mit ESD-Schutz weist außerdem Dummy-Gates 516 und ein Gate 525 auf, die hinsichtlich ihrer Funktionsweise und Materialzusammensetzung den Dummy-Gates 116 und dem Gate 125 sind. Die Materialzusammensetzung der n+-dotierten Bereiche 508, 510, 518 und 520, der p+-dotierten Bereiche 514 und 524 und der Gates 512 und 522 ist der Materialzusammensetzung der n+-dotierten Bereiche 108, 110, 118 und 120, der p+-dotierten Bereiche 114 und 124 und der Gates 112 und 122 jeweils ähnlich.
  • Die n+-dotierten Bereiche 508, 510, 518 und 520 sind epitaxiale Finnenbereiche der FinFETs FF1 und FF2, die ein Halbleitermaterial aufweisen, das epitaxial auf das p-Substrat 102 oder die p-Wanne 104 aufgewachsen ist. Das epitaxial aufgewachsene Halbleitermaterial kann die folgenden Halbleitermaterialien umfassen: Germanium oder Silizium; oder einen Verbindungshalbleiter, wie etwa Galliumarsenid oder Aluminiumgalliumarsenid; oder einen Legierungshalbleiter, wie etwa Siliziumgermanium oder Galliumarsenidphosphid. Bei einigen Ausführungsformen werden die epitaxialen Finnenbereiche der FinFETs FF1 und FF2 mit den folgenden Verfahren aufgewachsen: CVD, z. B. Tiefdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), CVD im Ultrahochvakuum (UHVCVD), CVD bei reduziertem Druck (RPCVD) oder mit einem anderen geeigneten CVD-Verfahren; Molekularstrahlepitaxie (MBE) oder einem anderen geeigneten Epitaxieverfahren; oder einer Kombination davon. Bei einigen Ausführungsformen werden die epitaxialen Finnenbereiche mit einem Prozess der epitaxialen Abscheidung und partiellen Ätzung aufgewachsen, der mindestens einmal wiederholt wird. Dieser wiederholte Prozess der epitaxialen Abscheidung und partiellen Ätzung wird auch als zyklischer Abscheidungs- und Ätzprozess (CDE-Prozess) bezeichnet. Die epitaxialen Finnenbereiche der FinFETs FF1 und FF2 können während des epitaxialen Aufwachsprozesses in situ dotiert werden. Bei verschiedenen Ausführungsformen können die epitaxialen Bereiche mit n-Dotanden, wie etwa Phosphor oder Arsen, und/oder Kombinationen davon, oder unter Verwendung von n-Dotierungsvorläufern, wie etwa Phosphan (PH3) oder Arsan (AsH3), dotiert werden, aber es können auch andere n-Dotierungsvorläufer verwendet werden. Durch die In-situ-Dotierung kann die Dotierungskonzentration des epitaxial aufgewachsenen Halbleitermaterials wie gewünscht gesteuert und erzielt werden. Bei einigen Ausführungsformen werden die epitaxialen Finnenbereiche nicht in situ dotiert, und ein Ionenimplantationsprozess wird durchgeführt, um die epitaxialen Finnenbereiche der FinFETs FF1 und FF2 zu dotieren. Die Dotierungskonzentration der n+-dotierten Bereiche 508, 510, 518 und 520 kann größer als 1 × 1019 Atome/cm3 sein.
  • 6 ist eine Draufsicht eines beispielhaften Bauelements 600 mit ESD-Schutz, das mit Ausnahme von erweiterten n+-Drain-Bereichen 510* und 520* von FinFETs FF1* und FF2* dem Bauelement 500 mit ESD-Schutz ähnlich sein kann. Die erweiterten n+-Drain-Bereiche 510* und 520* können dazu beitragen, Leckströme während des normalen Betriebs zu reduzieren und somit den Stromverbrauch zu senken, was beides von erheblicher Bedeutung zum Beispiel in der FinFET-Technologie oder bei Submikrometer-Technologieknoten ist. Auf Grund der Herstellung von erweiterten Drain-Bereichen, wie etwa 510*, durch Herstellen von längeren Drain-Bereichen als den nicht-erweiterten Drain-Bereichen, wie etwa 510 (5), wird jedoch der Abstand zwischen benachbarten Gates, wie etwa den Gates 512 und 525, über den Sollwert hinaus erhöht, der in der Anforderung an den Poly-Poly-Abstand in den einschränkenden Entwurfsregeln (RDRs) in der Halbleiter-Fertigungstechnologie festgelegt ist. Der Poly-Poly-Abstand kann als der minimale Abstand zwischen benachbarten Gate-Strukturen definiert werden, der von den RDRs festgelegt wird. Zum Beispiel kann der Abstand zwischen benachbarten Gates 512 und 525 als der Poly-Poly-Abstand bezeichnet werden.
  • Nachstehend werden verschiedene Ausführungsformen von Bauelementen mit ESD-Schutz mit erweiterten Drain-Bereichen beschrieben, die die Anforderung an den Poly-Poly-Abstand in den RDRs in der Halbleiter-Fertigungstechnologie erfüllen.
  • Beispielhafte ESD-Schutzvorrichtung mit erweiterten Drain-Bereichen, im Folgenden auch als Bauelement mit ESD-Schutz mit erweiterten Drain-Bereichen bezeichnet
  • 7 ist eine Draufsicht eines beispielhaften Drain-erweiterten NMOS-Bauelements 700 mit ESD-Schutz in einem IC. 8 ist eine Schnittansicht des beispielhaften Drain-erweiterten NMOS-Bauelements 700 mit ESD-Schutz von 7. Das Bauelement 700 mit ESD-Schutz ist dem Bauelement 100 mit ESD-Schutz hinsichtlich seiner Struktur, Zusammensetzung und Funktionsweise ähnlich. Nachstehend werden die Unterschiede zwischen den Bauelementen 100 und 700 mit ESD-Schutz erörtert.
  • Das Bauelement 700 mit ESD-Schutz weist Drain-erweiterte NMOS-Transistoren M3 und M4 auf, die Folgendes umfassen: n+-dotierte Bereiche 108 und 118, die als Source-Bereiche konfiguriert sind; n+-dotierte Bereiche 110 und 120, die als Drain-Bereiche konfiguriert sind; Gates 112 und 122; und erweiterte Drain-Bereiche zwischen den Bereichen 108 und 110 bzw. zwischen den Bereichen 118 und 120. Die erweiterten Drain-Bereiche umfassen n+-dotierte Floating-Bereiche 730 und 734 und drei Gates 732 und 736, die mit dem gleichen Potential (z. B. dem Potential des Pads) wie die n+-dotierten Bereiche 110 und 120 verbunden sind. Der Abstand zwischen benachbarten Gates unter den drei Gates 732 und unter den drei Gates 736 erfüllt die Anforderung an den Poly-Poly-Abstand in den RDRs. Somit trägt die Erweiterung der Drain-Bereiche 110 und 120 der Transistoren M3 und M4 durch Hinzufügen von Paaren aus einem dotierten Bereich mit einer ähnlichen Dotierung wie die Drain-Bereiche 110 und 120 und einem Gate, das mit dem gleichen Potential wie die Drain-Bereiche 110 und 120 verbunden ist, dazu bei, die Drain-Widerstände der NMOS-Transistoren M3 und M4 zu erhöhen und dabei die Anforderung an den Poly-Poly-Abstand in den RDRs einzuhalten. Höhere Drain-Widerstände können wiederum dazu beitragen, die Einschaltgleichmäßigkeit des Bauelements 700 mit ESD-Schutz zu verbessern, was das gleichzeitige Einschalten aller Entladungswege des Bauelements 700 mit ESD-Schutz fördert. Die erweiterten Drain-Bereiche der Transistoren M3 und M4 können einen oder mehrere n+-dotierte Floating-Bereiche 730 und 734 und ein oder mehrere Gates 732 bzw. 736 umfassen, und sie sind nicht auf die Anzahl der dotierten Floating-Bereiche 730 und 734 und Gates 732 und 736 in den 7 und 8 beschränkt. Die n+-dotierten Bereiche 730 und 734 können in ähnlicher Weise wie der n+-dotierte Bereich 110 hergestellt werden, und die Gates 732 und 736 können in ähnlicher Weise wie das Gate 112 und die Dummy-Gates 116 hergestellt werden.
  • Das Bauelement 700 mit ESD-Schutz kann optional weitere n+-dotierte Bereiche 740 und 742 aufweisen, die als Drain-Bereiche des Transistors M3 bzw. M4 konfiguriert sind und mit dem Pad verbunden sind. Diese weiteren Drain-Bereiche 740 und 742 sind durch Gates 744, die mit dem gleichen Potential wie die Drain-Bereiche 110 und 120 verbunden sind, voneinander und von benachbarten n+-dotierten Bereichen getrennt. Die Gates 744 können in ähnlicher Weise wie das Gate 112 und die Dummy-Gates 116 hergestellt werden. Diese weiteren Drain-Bereiche 740 und 742 stellen weitere Entladungswege in dem Bauelement 700 mit ESD-Schutz zusätzlich zu den Entladungswegen a und b des Transistors M3 und den Entladungswegen c und d des Transistors M4 bereit. Die Entladung des ESD-Ladestroms über die Wege a, b, c und d erfolgt ähnlich wie die Entladung, die vorstehend unter Bezugnahme auf die 2 und 3 beschrieben worden ist. Die weiteren Entladungswege des Transistors M3 können von dem n+-dotierten Bereich 740 bis zu der p-Wanne 104 (Weg a*) und von der p-Wanne bis zu dem n+-dotierten Bereich 108 (Weg b) reichen. Die weiteren Entladungswege des Transistors M4 können von dem n+-dotierten Bereich 742 bis zu der p-Wanne 104 (Weg c*) und von der p-Wanne bis zu dem n+-dotierten Bereich 118 (Weg d) reichen. Die weiteren Entladungswege tragen dazu bei, den Umfang der Wärmeabfuhr während eines ESD-Ereignisses zu vergrößern und dadurch das Entladungsstrom-Management des Bauelements mit ESD-Schutz zu verbessern. Zum Beispiel kann ein Bauelement mit ESD-Schutz mit einem einzigen Multi-Drain-Transistor, d. h. mit nur einem weiteren Entladungsweg, während eines ESD-Ereignisses einen doppelt so hohen Strompegel wie ein Bauelement mit ESD-Schutz ohne einen Multi-Drain-Transistor bewältigen. In einem weiteren Beispiel kann ein Bauelement mit ESD-Schutz mit zwei Multi-Drain-Transistoren, d. h. mit zwei weiteren Entladungswegen, während eines ESD-Ereignisses den 2,5-fachen Strompegel eines Bauelements mit ESD-Schutz ohne einen Multi-Drain-Transistor bewältigen.
  • 9 zeigt eine Schnittansicht eines beispielhaften Drain-erweiterten PMOS-Bauelements 900 mit ESD-Schutz. 9 zeigt, dass das Bauelement 700 mit ESD-Schutz nicht auf NMOS-Transistoren beschränkt ist und auf Grund von PMOS-Transistoren M5 und M6 implementiert werden kann. Nachstehend werden die Unterschiede zwischen den Bauelementen 700 und 900 mit ESD-Schutz erörtert.
  • Das Bauelement 900 mit ESD-Schutz weist Drain-erweiterte PMOS-Transistoren M5 und M6 auf, die Folgendes umfassen: p+-dotierte Bereiche 908 und 918, die als Source-Bereiche konfiguriert sind; p+-dotierte Bereiche 910 und 920, die als Drain-Bereiche konfiguriert sind; Gates 912 und 922; und erweiterte Drain-Bereiche zwischen den Bereichen 908 und 910 bzw. zwischen den Bereichen 918 und 920. Die erweiterten Drain-Bereiche umfassen p+-dotierte Floating-Bereiche 930 und 934 und drei Gates 732 und 736, die mit dem gleichen Potential (z. B. dem Potential des Pads) wie die p+-dotierten Bereiche 910 und 920 verbunden sind.
  • Das Bauelement 900 mit ESD-Schutz weist außerdem parasitäre pnp-Transistoren Q5 und Q6 auf. Die parasitären pnp-Transistoren Q5 und Q6 weisen Drain-Bereiche der Transistoren M5 und M6 als Kollektoren, eine n-Wanne 904, die auf dem p-Substrat 102 hergestellt ist, als Basen und die Source-Bereiche der Transistoren M5 und M6 als Emitter auf. Die Basen der Transistoren Q5 und Q6 sind über n+-dotierte Bereiche 914 und 924 bzw. parasitäre Widerstände R5 und R6 mit der Betriebsspannungsleitung VDD verbunden. Die parasitären Widerstände R5 und R6 stellen den Eigenwiderstand der n-Wanne 904 dar. Das Bauelement 900 mit ESD-Schutz kann in ähnlicher Weise wie das Bauelement 700 mit ESD-Schutz, jedoch mit umgekehrten Polaritäten, arbeiten. Zum Beispiel fließt während eines ESD-Ereignisses der Ladestrom über Entladungswege e und f des Transistors Q5 und über Entladungswege g und h des Transistors Q6 in einer Richtung, die der Richtung über die Entladungswege a und b bzw. die Entladungswege c und d entgegengesetzt ist. Die Entladungswege e und f des Transistors Q5 können von dem p+-dotierten Bereich 908 bis zu der n-Wanne 904 und von der n-Wanne 904 bis zu dem p+-dotierten Bereich 910 reichen. Die Entladungswege g und h des Transistors Q6 können von dem p+-dotierten Bereich 918 bis zu der n-Wanne 904 und von der n-Wanne 904 bis zu dem p+-dotierten Bereich 920 reichen.
  • Das Bauelement 900 mit ESD-Schutz kann optional weitere p+-dotierte Bereiche 940 und 942 aufweisen, die als Drain-Bereiche des Transistors M5 bzw. M6 konfiguriert sind und mit dem Pad verbunden sind. Ähnlich wie bei dem Bauelement 700 mit ESD-Schutz stellen diese weiteren Drain-Bereiche weitere Entladungswege in dem Bauelement 900 mit ESD-Schutz zusätzlich zu den Entladungswegen e und f des Transistors M5 und den Entladungswegen g und h des Transistors M6 bereit. Die weiteren Entladungswege des Transistors M5 können von dem p+-dotierten Bereich 908 bis zu der n-Wanne 904 (Weg e) und von der n-Wanne 904 bis zu dem p+-dotierten Bereich 940 (Weg f*) reichen. Die weiteren Entladungswege des Transistors M6 können von dem p+-dotierten Bereich 918 bis zu der n-Wanne 904 (Weg g) und von der n-Wanne 904 bis zu dem p+-dotierten Bereich 942 (Weg h*) reichen.
  • 10 ist eine Draufsicht eines beispielhaften Drain-erweiterten FinFET-Bauelements 1000 mit ESD-Schutz. Nachstehend werden die Unterschiede zwischen den Bauelementen 500, 700 und 1000 mit ESD-Schutz erörtert. Das Bauelement 1000 mit ESD-Schutz ist dem Bauelement 500 mit ESD-Schutz ähnlich, aber es hat zusätzliche erweiterte Drain-Bereiche der Transistoren FF3 und FF4 zwischen den Bereichen 508 und 510 bzw. zwischen den Bereichen 518 und 520. Die erweiterten Drain-Bereiche umfassen n+-dotierte epitaxiale Finnen-Floating-Bereiche 1030 und 1034 und Gates 1032 und 1036, die mit dem gleichen Potential (z. B. dem Potential des Pads) wie die n+-dotierten Bereiche 510 und 520 verbunden sind. Der Abstand zwischen benachbarten Gates unter den drei Gates 1032 und unter den drei Gates 1036 erfüllt die Anforderung an den Poly-Poly-Abstand in den RDRs. Somit trägt die Erweiterung der Drain-Bereiche 510 und 520 der Transistoren FF3 und FF4 durch Hinzufügen von Paaren aus einem dotierten Bereich mit einer ähnlichen Dotierung wie die Drain-Bereiche 510 und 520 und einem Gate, das mit dem gleichen Potential wie die Drain-Bereiche 510 und 520 verbunden ist, dazu bei, die Drain-Widerstände der NMOS-Transistoren M3 und M4 zu erhöhen und dabei die Anforderung an den Poly-Poly-Abstand in den RDRs zu erfüllen. Der Entwurf des Drain-erweiterten FinFET-Bauelements 1000 mit ESD-Schutz, das die Anforderung an den Poly-Poly-Abstand erfüllt, trägt auch dazu bei, epitaxiale Finnenbereiche mit hoher Qualität in den erweiterten Drain-Bereichen der FinFETs FF3 und FF4 zu erzielen. Das Bauelement 1000 mit ESD-Schutz ist hinsichtlich seiner Materialzusammensetzung und Funktionsweise dem Bauelement 700 mit ESD-Schutz ähnlich. Ein Fachmann dürfte erkennen, dass das Bauelement 1000 mit ESD-Schutz auch mit einem p-FinFET implementiert werden kann, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Das Bauelement 1000 mit ESD-Schutz kann optional weitere n+-dotierte Bereiche 1040 und 1042 aufweisen, die als Drain-Bereiche der FinFETs FF3 bzw. FF4 konfiguriert sind und mit dem Pad verbunden sind. Ähnlich wie bei dem Bauelement 700 mit ESD-Schutz stellen diese weiteren Drain-Bereiche 1040 und 1042 weitere Entladungswege in dem Bauelement 1000 mit ESD-Schutz zusätzlich zu den Entladungswegen über die FinFETs FF3 (z. B. von dem n+-dotierten Bereich 510 zu der p-Wanne 104 zu dem n+-dotierten Bereich 508) und die FinFETs FF4 (z. B. von dem n+-dotierten Bereich 520 zu der p-Wanne 104 zu dem n+-dotierten Bereich 518) bereit. Die weiteren Entladungswege des FinFET FF3 können von dem n+-dotierten Bereich 1040 bis zu der p-Wanne 904 und von der p-Wanne 104 bis zu dem n+-dotierten Bereich 508 reichen. Die weiteren Entladungswege des FinFET FF4 können von dem n+-dotierten Bereich 1042 bis zu der p-Wanne 104 und von der p-Wanne 104 bis zu dem n+-dotierten Bereich 518 reichen.
  • 11 ist eine Draufsicht eines beispielhaften Drain-erweiterten Bauelements 1100 mit ESD-Schutz mit gestapelten NMOS-Transistoren in einem IC. 12 ist eine Schnittansicht des Bauelements 1100 mit ESD-Schutz von 11. 13 ist ein beispielhaftes Ersatzschaltbild des Bauelements 1100 mit ESD-Schutz. Nachstehend werden die Unterschiede zwischen den Bauelementen 700 und 1100 mit ESD-Schutz erörtert. Das Bauelement 1100 mit ESD-Schutz ist dem Bauelement 700 mit ESD-Schutz hinsichtlich seiner Struktur, Zusammensetzung und Funktionsweise ähnlich, aber es hat weitere Paare aus einem n+-dotierten Bereich 1146 und einem Gate 1148 und aus einem n+-dotierten Bereich 1150 und einem Gate 1152. Das Paar aus dem n+-dotierten Bereich 1146 und dem Gate 1148 bildet zusammen mit den Source- und Drain-Bereichen 108 und 110 gestapelte NMOS-Transistoren M7 und M8, die in 13 gezeigt sind. Ebenso bildet das Paar aus dem n+-dotierten Bereich 1150 und dem Gate 1152 zusammen mit den Source- und Drain-Bereichen 118 und 120 gestapelte NMOS-Transistoren M9 und M10, die in 13 gezeigt sind. Die n+-dotierten Bereiche 1146 und 1150 und die Gates 1148 und 1152 können auf ein Potential gelegt werden. Das Bauelement 1100 mit ESD-Schutz kann zwei oder mehr Transistoren aufweisen, die aufeinander gestapelt sind. Das Bauelement 1100 mit ESD-Schutz weist wie das Bauelement 700 mit ESD-Schutz außerdem parasitäre npn-Transistoren Q1 und Q2 zwischen den Source- und Drain-Bereichen 108 und 110 und zwischen den Source- und Drain-Bereichen 118 und 120 auf.
  • 14 ist eine Draufsicht eines beispielhaften Drain-erweiterten FinFET-Bauelements 1400 mit ESD-Schutz in einem IC. Nachstehend werden die Unterschiede zwischen den Bauelementen 1000 und 1400 mit ESD-Schutz erörtert. Das Bauelement 1400 mit ESD-Schutz ist hinsichtlich seiner Struktur, Zusammensetzung und Funktionsweise dem Bauelement 1000 mit ESD-Schutz ähnlich, aber es hat weitere Paare aus einem n+-dotierten epitaxialen Finnenbereich 1146 und einem Gate 1448 und aus einem n+-dotierten epitaxialen Finnenbereich 1450 und einem Gate 1452. Das Paar aus dem Bereich 1146 und dem Gate 1148 bildet zusammen mit den Source- und Drain-Bereichen 508 und 510 gestapelte FinFETs als die Transistoren M7 und M8 in 13. Ebenso bildet das Paar aus dem Bereich 1150 und dem Gate 1152 zusammen mit den Source- und Drain-Bereichen 518 und 520 gestapelte FinFETs als die Transistoren M9 und M10 in 13.
  • 15 ist eine Draufsicht eines beispielhaften Drain-erweiterten NMOS-Bauelements 1500 mit ESD-Schutz in einem IC. 16 ist eine Schnittansicht des Bauelements 1500 mit ESD-Schutz von 15. Nachstehend werden die Unterschiede zwischen den Bauelementen 700 und 1500 mit ESD-Schutz erörtert. Das Bauelement 1500 mit ESD-Schutz ist dem Bauelement 700 mit ESD-Schutz ähnlich, aber es hat Drain-Bereiche 110 und 120 zusammen mit den weiteren Drain-Bereichen 740 und 742 und den erweiterten Drain-Bereichen, die die n+-dotierten Bereiche 730 und 732 der Transistoren M3 bzw. M4 haben, die in einer n-Wanne 1504 hergestellt sind. Bei einigen Ausführungsformen werden die n+-dotierten Bereiche 730 und 732 vollständig oder teilweise in der n-Wanne 1504 hergestellt. Das heißt, ein oder mehrere der n+-dotierten Bereiche der Bereiche 730 und 732 können in der p-Wanne 104 hergestellt werden. Bei einigen Ausführungsformen ist die p-Wanne 104 das p-Substrat 102.
  • 17 ist eine Draufsicht eines beispielhaften NMOS-Bauelements 1700 mit ESD-Schutz mit gestapelten NMOS-Transistoren in einem IC. 18 ist eine Schnittansicht des Bauelements 1700 mit ESD-Schutz von 17. Das Bauelement 1700 mit ESD-Schutz ist dem Bauelement 1100 mit ESD-Schutz ähnlich, aber es hat Drain-Bereiche 110 und 120 zusammen mit den weiteren Drain-Bereichen 740 und 742 und den erweiterten Drain-Bereichen, die n+-dotierte Bereiche 730 und 732 haben, die in der n-Wanne 1504 hergestellt sind. Bei einigen Ausführungsformen werden die n+-dotierten Bereiche 730 und 732 vollständig oder teilweise in der n-Wanne 1504 hergestellt. Das heißt, ein oder mehrere der n+-dotierten Bereiche der Bereiche 730 und 732 können in der p-Wanne 104 hergestellt werden. Bei einigen Ausführungsformen ist die p-Wanne 104 das p-Substrat 102.
  • 19 ist eine Draufsicht eines beispielhaften Drain-erweiterten FinFET-Bauelements 1900 mit ESD-Schutz in einem IC. Das Bauelement 1900 mit ESD-Schutz ist dem Bauelement 1000 mit ESD-Schutz ähnlich, aber es hat Drain-Bereiche 510 und 520 zusammen mit den weiteren Drain-Bereichen 1040 und 1042 und den erweiterten Drain-Bereichen, die n+-dotierte Bereiche 1030 und 1032 haben, die in der n-Wanne 1504 hergestellt sind. Bei einigen Ausführungsformen werden die n+-dotierten Bereiche 1030 und 1032 vollständig oder teilweise über der n-Wanne 1504 hergestellt. Das heißt, ein oder mehrere der n+-dotierten Bereiche der Bereiche 730 und 732 können über der p-Wanne 104 hergestellt werden. Bei einigen Ausführungsformen ist die p-Wanne 104 das p-Substrat 102.
  • 20 ist eine Draufsicht eines beispielhaften Drain-erweiterten PMOS-Bauelements 2000 mit ESD-Schutz in einem IC. Das Bauelement 2000 mit ESD-Schutz ist dem Bauelement 900 mit ESD-Schutz ähnlich, aber es hat eine tiefe n-Wanne 2005, die auf dem p-Substrat 102 hergestellt ist. Außerdem werden Drain-Bereiche 910 und 920 zusammen mit den weiteren Drain-Bereichen 940 und 942 und den erweiterten Drain-Bereichen, die p+-dotierte Bereiche 930 und 934 haben, in einer p-Wanne 104 hergestellt, die auf der tiefen n-Wanne 2005 hergestellt ist. Bei einigen Ausführungsformen werden die p+-dotierten Bereiche 930 und 934 vollständig oder teilweise über der p-Wanne 104 hergestellt. Das heißt, ein oder mehrere der p+-dotierten Bereiche der Bereiche 930 und 934 können in der n-Wanne 1504 hergestellt werden, die auf der tiefen n-Wanne 2005 hergestellt ist. Das Bauelement 2000 mit ESD-Schutz weist außerdem eine tiefe n-Wanne 2005 auf, die zwischen dem p-Substrat 102 und den Wannen 104 und 1504 hergestellt ist.
  • Die vorstehend beschriebene Herstellung der n+-dotierten erweiterten Drain-Bereiche der Bauelemente 1500, 1700 und 1900 mit ESD-Schutz in einer n-Wanne und die Herstellung der p+-dotierten erweiterten Drain-Bereiche des Bauelements 2000 mit ESD-Schutz in einer p-Wanne können dazu beitragen, die Drain-Widerstände weiter zu erhöhen und dadurch die Einschaltgleichmäßigkeit dieser Bauelemente mit ESD-Schutz zu verbessern.
  • 21 ist ein Schaltplan eines beispielhaften NMOS-Bauelements 2100 mit ESD-Schutz, das eine Struktur haben kann, die einer der Strukturen ähnlich ist, die unter Bezugnahme auf die 1 und 2, 5, 7 und 8, 10 bis 12 und 14 bis 19 beschrieben worden sind. Ähnlich der Funktionsweise bei den verschiedenen Ausführungsformen der Bauelemente mit ESD-Schutz, die vorstehend erörtert worden sind, kann während eines ESD-Ereignisses der ESD-Ladestrom von dem Pad über einen oder mehrere der parasitären npn-Transistoren Q11 - Q14 zu der Betriebsspannungsleitung VSS entladen werden. Für eine effiziente Leistung des Bauelements 2100 mit ESD-Schutz ist es zweckmäßig, dass sich alle npn-Transistoren Q11 - Q14 gleichzeitig einschalten. Auf Grund von unterschiedlichen Werten der parasitären Widerstände R11 bis R14 und des Vorhandenseins eines parasitären Widerstands Rp in der Metalltrassierung von den Transistoren M11 bis M14 können jedoch die Transistoren Q11 und Q12 eine Einschaltspannung V1 haben, die von einer Einschaltspannung V2 verschieden ist, die die Transistoren Q13 und Q14 haben können. Und wenn V1 > V2 ist, können sich die Transistoren Q13 und Q14 während eines ESD-Ereignisses früher als die Transistoren Q11 und Q12 einschalten und der ESD-Ladestrom kann nur über die Transistoren Q13 und Q14 entladen werden. Das würde zu einer ineffizienten Leistung des Bauelements 2100 mit ESD-Schutz führen.
  • 22 ist ein Schaltplan eines beispielhaften NMOS-Bauelements 2200 mit ESD-Schutz mit Ballastwiderständen R15 und R16. Die Ballastwiderstände R15 und R16 tragen zu einer Erhöhung der Drain-Widerstände der Transistoren M11 bis M14 und zu einer Verringerung des Einflusses des parasitären Widerstands Rp auf die Einschaltspannungen V1 und V2 und somit zu einer Verringerung der Differenz zwischen den Spannungen V1 und V2 für eine Einschaltgleichmäßigkeit bei.
  • 23 ist eine Draufsicht des beispielhaften Bauelements 2200 mit ESD-Schutz von 22. Das Bauelement 2200 mit ESD-Schutz kann dadurch implementiert werden, dass die Struktur des Bauelements 700 mit ESD-Schutz wiederholt wird und sie zwischen dem Pad und der Betriebsspannungsleitung VSS parallel geschaltet werden, wie in dem Ersatzschaltbild von 22 gezeigt ist. Jedes Paar von Transistoren M11/M12 und M13/M14 kann den Transistoren M3 und M4 des Bauelements 700 mit ESD-Schutz ähnlich sein. Der Übersichtlichkeit halber sind die weiteren Drain-Bereiche 750 und 742 in dem Bauelement 2200 mit ESD-Schutz nicht dargestellt, aber diese Bereiche können in dem Bauelement 2200 vorhanden sein. Die Ballastwiderstände R15 und R16 können in dem Bauelement 2200 mit ESD-Schutz dadurch erhöht werden, dass die Metalltrassierungsabstände (z. B. die Abstände 2254 und 2256) zwischen den Drain-Bereichen 110 und 120 und dem Pad vergrößert werden.
  • Das Bauelement 2200 mit ESD-Schutz ist zwar mit einer Struktur dargestellt, die der des Bauelements 700 mit ESD-Schutz ähnlich ist, aber das Bauelement 2200 mit ESD-Schutz kann auch eine Struktur haben, die einer der Strukturen ähnlich ist, die unter Bezugnahme auf die 7 und 8, 10 bis 12 und 14 bis 19 beschrieben worden ist. Das Bauelement 2200 mit ESD-Schutz kann außerdem auf Grund von PMOS-Transistoren implementiert werden, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Beispielhafte Ausführungsformen und Vorzüge
  • Bei einer Ausführungsform weist eine ESD-Schutzvorrichtung Folgendes auf: einen Source-Bereich, der mit einem ersten Potential verbunden ist; einen ersten Drain-Bereich, der mit einem zweiten Potential verbunden ist, das von dem ersten Potential verschieden ist; und einen erweiterten Drain-Bereich zwischen dem Source-Bereich und dem ersten Drain-Bereich. Der erweiterte Drain-Bereich weist eine N dotierte Floating-Bereiche und eine M Gate-Bereiche auf, die mit dem zweiten Potential verbunden sind, wobei N und M ganze Zahlen sind, die größer als 1 sind, und N gleich M ist. Die dotierten Floating-Bereiche der N dotierten Floating-Bereiche wechseln sich jeweils mit Gate-Bereichen der M Gate-Bereiche ab.
  • Bei einer weiteren Ausführungsform weist eine ESD-Schutzvorrichtung einen ersten Wannenbereich mit einem ersten Leitfähigkeitstyp und einen Source-Bereich mit einem zweiten Leitfähigkeitstyp auf, der von dem ersten Leitfähigkeitstyp verschieden ist. Der Source-Bereich ist in dem ersten Wannenbereich angeordnet. Die ESD-Schutzvorrichtung weist weiterhin einen ersten Drain-Bereich mit dem zweiten Leitfähigkeitstyp und einen erweiterten Drain-Bereich auf, der elektrisch floatende dotierte Bereiche und Gate-Bereiche hat. Ein erster Teil des erweiterten Drain-Bereichs ist in dem ersten Wannenbereich angeordnet.
  • Bei einer noch weiteren Ausführungsform weist ein integrierter Schaltkreis Folgendes auf: ein E/A-Pad; eine Betriebsspannungsleitung; eine ESD-Schutzvorrichtung, das mit dem E/A-Pad und der Betriebsspannungsleitung verbunden ist; und einen Schaltkreis mit ESD-Schutzvorrichtung, der mit der ESD-Schutzvorrichtung parallel geschaltet ist. Die ESD-Schutzvorrichtung weist Folgendes auf: einen Source-Bereich, der mit der Betriebsspannungsleitung verbunden ist; einen Drain-Bereich, der mit dem E/A-Pad verbunden ist; und einen erweiterten Drain-Bereich zwischen dem Source-Bereich und dem Drain-Bereich. Der erweiterte Drain-Bereich weist elektrisch floatende dotierte Bereiche und Gate-Bereiche auf, die mit dem E/A-Pad verbunden sind. Die elektrisch floatenden dotierten Bereiche wechseln sich jeweils mit den Gate-Bereichen ab.

Claims (16)

  1. ESD-Schutzvorrichtung mit: einem Source-Bereich (108, 118), der mit einem ersten Potential (VSS) verbunden ist; einem ersten Drain-Bereich (110, 120), der mit einem zweiten Potential verbunden ist, das von dem ersten Potential verschieden ist; ein Gate zwischen dem Source-Bereich und dem ersten Drain-Bereich, das mit einer Spannungsquelle verbunden ist; und einem erweiterten Drain-Bereich zwischen dem Source-Bereich (108, 118) und dem ersten Drain-Bereich (110,120), wobei der erweiterte Drain-Bereich Folgendes aufweist: eine Mehrzahl von elektrisch floatenden dotierten Bereichen (730, 734), und eine Mehrzahl von Gate-Bereichen (732, 736), die mit dem zweiten Potential verbunden sind, wobei die elektrisch floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) mit den Gate-Bereichen der Mehrzahl der Gate-Bereiche (732, 736) abwechseln; und einer Gate-Elektrode (112, 122), die mit dem ersten Potential (VSS) verbunden ist, zwischen dem Source-Bereich (108, 118) und dem erweiterten Drain-Bereich (110, 120).
  2. ESD-Schutzvorrichtung nach Anspruch 1, die weiterhin einen Wannenbereich (104) mit einem ersten Leitfähigkeitstyp aufweist, wobei der Source-Bereich (108), der erste Drain-Bereich (110) und N floatende dotierte Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) (730, 734) in dem Wannenbereich (104) angeordnet sind und einen zweiten Leitfähigkeitstyp haben, der von dem ersten Leitfähigkeitstyp verschieden ist.
  3. ESD-Schutzvorrichtung nach Anspruch 1, die weiterhin Folgendes aufweist: einen ersten Wannenbereich mit einem ersten Leitfähigkeitstyp; und einen zweiten Wannenbereich mit einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, wobei der Source-Bereich, der erste Drain-Bereich und die N floatenden dotierten Bereiche den zweiten Leitfähigkeitstyp haben, der Source-Bereich in dem ersten Wannenbereich angeordnet ist, und der erste Drain-Bereich und ein floatender dotierter Bereich der N floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) in dem zweiten Wannenbereich angeordnet sind.
  4. ESD-Schutzvorrichtung nach Anspruch 1, die weiterhin Folgendes aufweist: einen ersten Wannenbereich mit einem ersten Leitfähigkeitstyp; und einen zweiten Wannenbereich mit einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, wobei die N floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) den zweiten Leitfähigkeitstyp haben, und ein floatender dotierter Bereich der N floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) teilweise in dem ersten Wannenbereich und teilweise in dem zweiten Wannenbereich angeordnet ist.
  5. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, wobei der Source-Bereich (108, 118), der erste Drain-Bereich (110, 120) und die N floatenden dotierten Bereiche der Mehrzahl der elektrisch floatenden dotierten Bereiche (730, 734) (730, 734) epitaxiale Finnenbereiche sind.
  6. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, wobei Abstände zwischen benachbarten Gate-Bereichen der Mehrzahl der Gate-Bereiche (732, 736) nominell gleich sind.
  7. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, wobei Abstände zwischen benachbarten Gate-Bereichen der Mehrzahl der Gate-Bereiche (732, 736) Anforderungen von einschränkenden Entwurfsregeln (RDRs) erfüllen.
  8. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin einen zweiten Drain-Bereich (740, 742) aufweist, der mit dem zweiten Potential verbunden ist.
  9. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin einen parasitären Transistor (Q3, Q4) aufweist, der mit dem Source-Bereich (108, 118) und dem ersten Drain-Bereich (110, 120) verbunden ist.
  10. ESD-Schutzvorrichtung nach Anspruch 9, die weiterhin Folgendes aufweist: einen dotierten Bereich (114, 124), der mit dem ersten Potential (VSS) verbunden ist und einen Leitfähigkeitstyp hat, der von dem des Source-Bereichs (108, 118) und des ersten Drain-Bereichs (110, 120) verschieden ist; und einen parasitären Widerstand (R3, R4), der mit dem parasitären Transistor (Q3, A4) und dem dotierten Bereich verbunden ist.
  11. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen Wannenbereich (104) auf einem Substrat (102); und einen Entladungsweg mit: einem ersten Weg (a, c) von dem ersten Drain-Bereich zu dem Wannenbereich, und einem zweiten Weg (b, d) von dem Wannenbereich zu dem Source-Bereich.
  12. ESD-Schutzvorrichtung nach einem der Ansprüche 1 bis 10, die weiterhin Folgendes aufweist: einen Wannenbereich (104) auf einem Substrat (102); einen zweiten Drain-Bereich, der mit dem zweiten Potential verbunden ist; einen ersten Entladungsweg mit: einem ersten Weg (a) von dem ersten Drain-Bereich zu dem Wannenbereich, und einem zweiten Weg (b) von dem Wannenbereich zu dem Source-Bereich; und einen zweiten Entladungsweg mit: einem dritten Weg (c) von dem zweiten Drain-Bereich zu dem Wannenbereich, und einem vierten Weg (d) von dem Wannenbereich zu dem Source-Bereich.
  13. ESD-Schutzvorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen elektrisch floatenden Gate-Bereich (116); und einen Isolationsbereich (106), wobei der Source-Bereich (108, 118) durch den elektrisch floatenden Gate-Bereich von dem Isolationsbereich getrennt ist.
  14. Integrierter Schaltkreis (IC) mit: einem E/A-Pad; einer Betriebsspannungsleitung (VSS) ; einer ESD-Schutzvorrichtung, die mit dem E/A-Pad und der Betriebsspannungsleitung (VSS) verbunden ist, wobei die ESD-Schutzvorrichtung Folgendes aufweist: einen Source-Bereich (108, 118), der mit der Betriebsspannungsleitung (VSS) verbunden ist, einen Drain-Bereich (110,120), der mit dem E/A-Pad verbunden ist, und einen erweiterten Drain-Bereich zwischen dem Source-Bereich und dem Drain-Bereich, wobei der erweiterte Drain-Bereich Folgendes aufweist: elektrisch floatende dotierte Bereiche (730, 734), und Gate-Bereiche (732, 736), die mit dem E/A-Pad verbunden sind, wobei sich die elektrisch floatenden dotierten Bereiche jeweils mit den Gate-Bereichen abwechseln; und eine Gate-Elektrode (112, 122), die mit der Betriebsspannungsleitung (VSS) verbunden ist, zwischen dem Source-Bereich (108, 118) und dem erweiterten Drain-Bereich (110, 120).
  15. Integrierter Schaltkreis nach Anspruch 14, mit einem gegen ESD geschützten Schaltkreis, der zu der ESD-Schutzvorrichtung parallel geschaltet ist.
  16. Integrierter Schaltkreis nach Anspruch 14 oder 15, wobei der Source-Bereich, (108, 118) der Drain-Bereich (110, 120) und die elektrisch floatenden dotierten Bereiche (730, 734) epitaxiale Finnenbereiche sind.
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