DE102017109670A1 - Chippackage mit Seitenwandmetallisierung - Google Patents

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Abstract

Ein Herstellungsverfahren, das ein Bilden eines Trägerwafers (100) mit einer Mehrzahl an Gräben (102), wobei jeder Graben (102) zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt ist, ein Binden eines Halbleiterwafers (106) auf einer Vorderseite (108) des Trägerwafers (100), so dass jeder von einer Mehrzahl an elektronischen Chips (110) des Halbleiterwafers (106) in Bezug auf einen jeweiligen der Gräben (102) ausgerichtet ist, ein Bilden einer elektrisch leitfähigen Verbindungsstruktur (112), die zumindest teilweise eine Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und einem integrierten Schaltkreiselement (114) eines jeweiligen der elektronischen Chips (110) überbrückt, und ein Entfernen von Material auf einer Rückseite (116) des Trägerwafers (100), um dadurch die gebundenen Wafer (100, 106) an den Gräben (102) in eine Mehrzahl an Halbleitergeräten (118) zu vereinzeln, aufweist.

Description

  • Hintergrund der Erfindung
  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren, ein Zwischenprodukt, ein Halbleitergerät und ein elektronisches Gerät.
  • Beschreibung des zugehörigen Stands der Technik
  • Herkömmliche Halbleitergeräte, wie zum Beispiel Moldstrukturen, für elektronische Chips haben sich auf ein Level entwickelt, wo das Package die Leistungsfähigkeit der elektronischen Chips nicht länger signifikant behindert. Darüber hinaus ist ein Bearbeiten bzw. Verarbeiten von elektronischen Chips auf Wafer-Ebene ein bekannter Vorgang, um diese effizient zu produzieren. Ein Ätzen von elektronischen Chips ist eine herkömmliche Technik zur Entfernung von Material davon. Ein Verkapseln von elektronischen Chips kann sie gegenüber der Umgebung schützen.
  • In einer anderen Technologie werden unverkapselte Halbleitergeräte verwendet, die einen Halbleiterkörper mit einem integrierten Schaltkreis (integrated circuit) darin aufweisen.
  • Es gibt immer noch potentiell Raum, die Herstellungskosten zu reduzieren und die Bearbeitung von elektronischen Chips zu vereinfachen unter Beibehaltung einer hohen Genauigkeit der Bearbeitung. Darüber hinaus wird es immer herausfordernder, immer kleinere Halbleitergeräte auf einem Geräteträger, wie zum Beispiel eine gedruckte Leiterplatte (printed circuit board), zu montieren.
  • Zusammenfassung der Erfindung
  • Es mag ein Bedarf bestehen für ein zuverlässiges Verfahren zur Herstellung von kompakten Halbleitergeräten, die gut auf einem Geräteträger montiert werden können.
  • Gemäß einer beispielhaften Ausführungsform wird ein Herstellungsverfahren bereitgestellt, das ein Bilden eines Trägerwafers mit einer Mehrzahl an Gräben, wobei jeder Graben zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung bedeckt ist, ein Binden eines Halbleiterwafers auf einer Vorderseite des Trägerwafers, so dass jeder von einer Mehrzahl an elektronischen Chips des Halbleiterwafers in Bezug auf einen jeweiligen der Gräben ausgerichtet ist, ein Bilden einer elektrisch leitfähigen Verbindungsstruktur, die zumindest teilweise eine Lücke bzw. einen Spalt zwischen der elektrisch leitfähigen Seitenwandbeschichtung und einem integrierten Schaltkreiselement eines jeweiligen der elektronischen Chips überbrückt, und ein Entfernen von Material auf einer Rückseite des Trägerwafers, um dadurch die gebundenen Wafer an den Gräben in eine Mehrzahl an Halbleitergeräten zu vereinzeln, aufweist.
  • Gemäß einer weiteren beispielhaften Ausführungsform wird ein Zwischenprodukt bereitgestellt, das einen Trägerwafer mit einer Mehrzahl an Gräben, wobei jeder Graben zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung bedeckt ist, einen Halbleiterwafer, der auf einer Vorderseite des Trägerwafers gebunden ist, so dass jeder von einer Mehrzahl an elektronischen Chips des Halbleiterwafers in Bezug auf einen jeweiligen der Gräben ausgerichtet ist, und eine elektrisch leitfähige Verbindungsstruktur, die zumindest teilweise eine Lücke bzw. einen Spalt zwischen der elektrisch leitfähigen Seitenwandbeschichtung und einem integrierten Schaltkreiselement eines jeweiligen der elektronischen Chips überbrückt, aufweist.
  • Gemäß noch einer weiteren beispielhaften Ausführungsform wird ein unverkapseltes Halbleitergerät bereitgestellt, das einen Trägerkörper mit einer Seitenwand, die zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung bedeckt ist, einen elektronischen Chip, der auf einer Basiswand des Trägerkörpers gebunden ist, und eine elektrisch leitfähige Verbindungsstruktur, die zumindest teilweise eine Lücke bzw. einen Spalt zwischen der elektrisch leitfähigen Seitenwandbeschichtung und einem integrierten Schaltkreiselement des elektronischen Chips überbrückt, aufweist.
  • Gemäß noch einer weiteren beispielhaften Ausführungsform wird ein elektronisches Gerät bereitgestellt, das einen Geräteträger und ein unverkapseltes Halbleitergerät mit den oben genannten Merkmalen, das auf dem Geräteträger zumindest teilweise mittels eines Teils der elektrisch leitfähigen Verbindungsstruktur, der an der Seitenwandbeschichtung angeordnet ist, montiert ist (insbesondere mittels Löten), aufweist.
  • Gemäß einer beispielhaften Ausführungsform wird eine Herstellungsarchitektur für unverkapselte Halbleitergeräte bereitgestellt, die es ermöglicht, solche Geräte in einer hoch kompakten Weise zu produzieren ohne Probleme im Zusammenhang mit dem Montieren von solchen Halbleitergeräten auf einem Geräteträger, wie zum Beispiel eine gedruckte Leiterplatte. Um diese vorteilhaften Effekte zu erreichen, können die Halbleitergeräte sich aus einem Trägerkörper mit einer elektrisch leitfähigen Seitenwandbeschichtung zusammensetzen. Auf dem Trägerkörper ist ein elektronischer Chip mit mindestens einem integrierten Schaltkreiselement montiert. Eine elektrische Verbindung zwischen dem elektronischen Chip und der Seitenwandbeschichtung wird zumindest teilweise verwirklicht durch eine elektrisch leitfähige Kontaktstruktur, die in einem Oberflächenbereich dazwischen gebildet ist. Als ein Ergebnis wird ein Halbleitergerät erhalten, das auf einen Gerätekörper montiert werden kann unter Verwendung auch der Seitenwandmetallisierung zum Erzeugen eines elektrischen Kontakts. Da die Abmessung der Seitenwandbeschichtung frei definiert werden kann durch die Tiefe eines Grabens, der in einem Trägerwafer als eine Vorform des Trägerkörpers gebildet ist, stört die Abmessung der Seitenwandbeschichtung nicht bei einer weiteren Miniaturisierung der lateralen Größe des elektronischen Chips auf dem Geräteträger. Dadurch kann ein hoch kompaktes Halbleitergerät hergestellt werden ohne dabei auftretende Probleme im Zusammenhang mit dem Montieren von solchen kleinen Halbleitergeräten auf einem Geräteträger.
  • In vorteilhafter Weise können solche Halbleitergeräte in einem effizienten chargenweisen Vorgang gebildet werden, d.h. auf der Basis eines Trägerwafers und eines Halbleiterwafers. Der Trägerwafer kann die verschiedenartigen Trägerkörper, die durch Gräben abgegrenzt sind, definieren. Der Halbleiterkörper kann die Mehrzahl an elektronischen Chips aufweisen. Durch die Bildung der Gräben kann nicht nur die elektrisch leitfähige Seitenwandbeschichtung in einfacher Weise und mit beliebigem Maßstab gebildet werden, sondern zusätzlich ermöglicht ein rückseitiges Dünnen des Trägerwafers bis zu dem Boden des Grabens, die individuellen Halbleitergeräte an den Gräben des gebundenen Wafers zu vereinzeln.
  • Angesichts des Konzepts von beispielhaften Ausführungsformen des separaten Bereitstellens eines Trägerwafers und eines Halbleiterwafers wird eine hohe Freiheit des Designs erhalten für das separate Optimieren von beiden Wafern in Bezug auf ihre spezifischen Eigenschaften und Funktionen. Ein weiterer Vorteil von beispielhaften Ausführungsformen ist die Möglichkeit, Halbleitergeräte bereitzustellen, die mit einem Geräteträger teilweise an einer Oberfläche am Boden und teilweise an einer Oberfläche an einer Seitenwand des Halbleitergeräts mittels Löten verbunden werden können zur Verbesserung der elektrischen Zuverlässigkeit. Dies ist insbesondere vorteilhaft angesichts der ständigen Miniaturisierung der Halbleitergeräte (insbesondere wenn sie als unverkapselte Halbleiterstücke, zum Beispiel als CSP-Package verkörpert bzw. ausgestaltet sind), da die Lötfläche nur auf einer Oberfläche am Boden von solchen Packages grenzwertig klein werden kann, wenn die Abmessungen des Packages klein werden.
  • Beschreibung von weiteren beispielhaften Ausführungsformen
  • Im Kontext der vorliegenden Anmeldung mag der Ausdruck „unverkapseltes Halbleitergerät“ insbesondere einen Halbleiterchip bedeuten, in dem ein Halbleiterchip (d.h. ein nackter Chip bzw. Die, in dem mindestens ein monolithisch integrierter Schaltkreis gebildet werden kann) mit einer elektrischen Anschlussstruktur bereitgestellt wird, der aber nicht durch eine Moldverbindung, ein Laminat oder ein anderes Verkapselungsmittel verkapselt ist. Allerdings kann das unverkapselte Halbleitergerät mit einer Lackschicht oder dergleichen bedeckt sein (die zum Beispiel mittels Sprayen nach der Vereinzelung aufgebracht werden kann). Es ist auch möglich, dass das unverkapselte Halbleitergerät mit einer (zum Beispiel schwarzen) rückseitigen Schutzfolie (backside protection foil, BSP-Folie) bedeckt ist.
  • Im Folgenden werden weitere beispielhafte Ausführungsformen des Herstellungsverfahrens, des Zwischenprodukts, des Halbleitergeräts und des elektronischen Geräts erläutert werden.
  • In einer Ausführungsform weist das Verfahren ein Bilden des Trägerwafers mittels einem Bilden von ersten Hilfsgräben und Füllen der ersten Hilfsgräben zumindest teilweise mit elektrisch isolierendem Material, einem Bilden von zweiten Hilfsgräben, die seitlich zu den ersten Hilfsgräben benachbart sind, und Füllen der zweiten Hilfsgräben zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung, und anschließend einem Bilden der Gräben zwischen jeweils zwei benachbarten zweiten Hilfsgräben, so dass zwei gegenüberliegende Seitenwände des jeweiligen Grabens zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung bedeckt sind, auf. Durch das Konzept des Bildens von Hilfsgräben kann sichergestellt werden, dass die elektrisch leitfähige Seitenwandbeschichtung der Gräben über einer elektrisch leitfähigen Seitenwandisolierung angeordnet ist. Dadurch können unerwünschte elektrische Bahnen von der Seitenwandbeschichtung zu einem Inneren der Trägerkörper in sicherer Weise verhindert werden, wodurch die elektronische Leistungsfähigkeit verbessert wird. Dies gilt insbesondere, wenn das Material der Trägerkörper nicht völlig dielektrisch ist, zum Beispiel aus einem Halbleitermaterial gemacht ist.
  • In einer Ausführungsform weist das Verfahren ein Bilden der Haupt- oder Trenngräben auf, die sich tiefer in den Trägerwafer hinein erstrecken als die ersten Hilfsgräben und die zweiten Hilfsgräben. Wenn die Gräben tiefer als die Hilfsgräben gebildet werden, kann sichergestellt werden, dass eine Erstreckung der Gräben in den Trägerwafer hinein tiefer als eine Erstreckung der elektrisch leitfähigen Seitenwandbeschichtung ist. Durch diese Maßnahme kann sichergestellt werden, dass während einem anschließenden rückseitigen Dünnen des Trägerwafers zum Vereinzeln der individuellen Halbleitergeräte es nicht erforderlich ist, elektrisch leitfähiges Material der elektrisch leitfähigen Seitenwandbeschichtung abzuschleifen, sondern nur homogenes Material des Trägerwafers. Dadurch kann eine hoch zuverlässige und reproduzierbare elektrisch leitfähige Seitenwandbeschichtung gebildet werden.
  • In einer Ausführungsform werden die ersten Hilfsgräben mit dem elektrisch isolierenden Material gefüllt, indem freiliegende Wände des Trägerwafers oxidiert werden und anschließend weiteres elektrisch isolierendes Material abgeschieden wird. Die Oxidation der Seitenwände der Hilfsgräben kann durch eine thermische Behandlung verwirklicht werden, zum Beispiel Oxidieren von Silicium zu Siliciumoxid. Um das elektrische Entkoppeln zwischen der elektrisch leitfähigen Seitenwandbeschichtung und einem Inneren der Trägerkörper weiter zu verbessern, kann eine anschließende Abscheidung von elektrisch isolierendem Material, zum Beispiel gemacht aus Siliciumnitrid, durchgeführt werden.
  • In einer Ausführungsform werden die zweiten Hilfsgräben zumindest teilweise mit elektrisch isolierendem Material gefüllt, indem freiliegende Wände des Trägerwafers oxidiert werden. Somit können auch die zweiten Gräben elektrisch isoliert werden mittels einer thermischen Behandlung ihrer Oberflächen, wodurch das Material des Trägerwafers in ein elektrisch isolierendes Oxid (zum Beispiel Silicium in Siliciumoxid) umgewandelt wird.
  • In einer Ausführungsform weist das Verfahren ein Binden des Halbleiterwafers auf der Vorderseite des Trägerwafers auf, so dass die integrierten Schaltkreiselemente auf einer Hauptoberfläche des Halbleiterwafers, die einer Bindungsoberfläche des Halbleiterwafers gegenüberliegend ist, freiliegend sind. Durch diese Maßnahme kann sichergestellt werden, dass die integrierten Schaltkreiselemente nicht verletzt, beschädigt oder zerstört werden durch den Bindungsvorgang (das ein bestimmtes klebendes Material oder dergleichen mit sich bringen kann). Darüber hinaus stellt dies sicher, dass die integrierten Schaltkreiselemente an einer äußeren Oberfläche des gebundenen Wafers freiliegend bleiben, was die Bildung der elektrisch leitfähigen Kontaktstruktur lediglich entlang einer Oberfläche der gebundenen Wafer erleichtert.
  • In einer Ausführungsform weist das Verfahren, insbesondere vor dem Bilden der elektrisch leitfähigen Verbindungsstruktur, ein Bilden von Durchgangsbohrungen (Durchgangslöcher, through holes) in dem Halbleiterwafer auf, so dass die Durchgangsbohrungen bündig (fluchtend) mit den Gräben sind. Diese Bildung der Durchgangsbohrungen in dem Halbleiterwafer nach dem Waferbinden stellt sicher, dass die Vereinzelung der gebundenen Wafer in die individuellen Halbleitergeräte durch ein einfaches rückseitiges Dünnen (zum Beispiel mittels Schleifen) der gebundenen Wafer verwirklicht werden kann ohne irgendwelche weitere Maßnahmen.
  • In einer Ausführungsform weist das Verfahren ein Bilden der elektrisch leitfähigen Verbindungsstruktur mittels Abscheidung von Impfmetall und anschließendem stromlosen Plattieren bzw. chemischen Galvanisieren auf. Mit solch einem Vorgang ist es möglich, zunächst die Oberfläche der gebundenen Wafer für das stromlose Plattieren vorzubereiten, indem eine elektrisch leitfähige Schicht aus Impfmetall gebildet wird. Auf solch einer Impfschicht kann die Bildung einer ausreichend dicken elektrisch leitfähigen Verbindungsstruktur durch stromloses Plattieren bzw. chemisches Galvanisieren gefördert werden. Solch eine ausreichend dicke elektrisch leitfähige Verbindungsstruktur ermöglicht eine niederohmige Kopplung der integrierten Schaltkreiselemente des elektronischen Chips mit einem Geräteträger, auf dem das Halbleitergerät montiert ist.
  • In einer Ausführungsform weist das Verfahren ein Binden des Halbleiterwafers auf dem Trägerwafer mittels Kleben auf. Somit kann eine Schicht aus elektrisch isolierendem Klebstoff oder klebenden Material zwischen dem Trägerwafer und dem Halbleiterwafer liegen. Dies stellt eine zuverlässige Verbindung zwischen den Trägerkörpern und den elektronischen Chips sicher, wodurch eine unerwünschte Delamination der Bestandteile des Halbleitergeräts verhindert wird.
  • In einer Ausführungsform weist das Verfahren ein Entfernen des Materials des Trägerwafers mittels Schleifen auf. Schleifen ist eine mechanische Abriebtechnik, die es ermöglicht, Material von der Rückseite des gebundenen Wafers homogen zu entfernen. Dadurch kann die Bildung von Halbleitergeräten mit homogener Dicke sichergestellt werden. Als eine Alternative zu Schleifen können andere Vereinzelungstechniken eingesetzt werden, wie zum Beispiel Sägen, Schneiden, Ätzen, Trennen mittels Laser, etc.
  • In einer Ausführungsform ist das Halbleitergerät als ein Chip-Scale-Package (CSP-Package) konfiguriert. Um sich als Chip-Scale zu qualifizieren, sollte das Package eine Fläche haben, die nicht größer als das 1,2-fache des Dies oder elektronischen Chips ist, und es sollte ein single-die, direkt oberflächenmontierbares Package sein. Ein anderes Kriterium, das angewendet werden kann, um ein Package als ein CSP-Package zu qualifizieren, ist, dass sein Kugelfeld (ball pitch) nicht mehr als 1 mm sein sollte. Insbesondere kann ein CSP-Package eine Abmessung haben, die nicht mehr als 20 % größer als eine Abmessung des elektronischen Chips davon ist. Ein CSP-Package ist üblicherweise unverkapselt und kann daher mit einer sehr kleinen Dicke bereitgestellt werden. Folglich ist ein CSP-Package gut geeignet für Anwendungen, wie zum Beispiel Tragbares, tragbare Geräte, Uhren, Smart-Brillen, etc.
  • In einer Ausführungsform sind zwei gegenüberliegende Seitenwände des Trägerkörpers zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung bedeckt. Durch die Verwendung von beiden gegenüberliegenden Seitenwänden einer Halbleiterstruktur für die Bildung einer elektrisch leitfähigen Kontaktstruktur kann eine niederohmige elektrische Kopplung mit einem Geräteträger erreicht werden. Darüber hinaus können mit der Verwendung von beiden gegenüberliegenden Hauptoberflächen für elektrische Kontaktzwecke selbst ausgeklügelte elektronische Funktionen möglich gemacht werden.
  • In einer Ausführungsform weist das Halbleitergerät einen umlaufenden elektrisch isolierenden Ring bzw. Kranz auf, der zwischen der elektrisch leitfähigen Seitenwandbeschichtung und dem Trägerkörper liegt. Mit solch einer ringförmigen elektrisch isolierenden Barriere um den gesamten Umfang des Halbleitergeräts herum kann eine zuverlässige Verhinderung von unerwünschten elektrischen Bahnen des Halbleitergeräts in sicherer Weise verhindert werden. Dadurch kann die elektrische Leistungsfähigkeit des Halbleitergeräts verbessert werden.
  • In einer Ausführungsform hat eine Oberfläche des Halbleitergeräts eine Fläche von nicht mehr als 0,3 mm x 0,15 mm. Somit können hoch kompakte Halbleitergeräte mit einer extrem hohen Ausbeute an Halbleitergeräten pro Fläche an Halbleiterwafer gebildet werden. Gleichzeitig treten keine Probleme im Hinblick auf das Zusammenbauen solcher Halbleitergeräte auf einem Geräteträger, wie zum Beispiel einer PCB, auf, da dieses Montieren durch Seitenwandbeschichtung unterstützt werden kann. Letztere kann relative groß gemacht werden und kann in Bezug auf die Größe durch einfaches Anpassen der Tiefe des Grabens eingestellt werden.
  • In einer Ausführungsform überbrückt die elektrisch leitfähige Verbindungsstruktur ununterbrochen die Lücke bzw. den Spalt zwischen der elektrisch leitfähigen Seitenwandbeschichtung und den integrierten Schaltkreiselementen. Solch eine Ausführungsform, die zum Beispiel in 1 bis 12 und 14 gezeigt ist, hat den Vorteil, dass eine sehr zuverlässige elektrische Verbindung aufgebaut wird.
  • In einer anderen Ausführungsform überbrückt die elektrisch leitfähige Verbindungsstruktur nur einen Teil der Lücke bzw. des Spalts zwischen der elektrisch leitfähigen Seitenwandbeschichtung und dem integrierten Schaltkreiselement, so dass ein elektrisch nicht-leitfähiger Raum bzw. Abstand dazwischen bleibt (insbesondere an einem Oberflächenteilbereich, der nicht aus elektrisch leitfähigem Material zusammengesetzt ist, sondern aus einem elektrisch isolierenden Material). Solch eine Ausführungsform, die zum Beispiel in 13 gezeigt ist, benötigt keine Anpassung des Prozesses, damit das Plattiermaterial zuverlässig den verbleibenden Raum schließt. Ein ausreichender elektrischer Kontakt kann dann erreicht werden durch ein Lötmaterial oder dergleichen, das einen Geräteträger mit sowohl der elektrisch leitfähigen Seitenwandbeschichtung als auch der elektrisch leitfähigen Verbindungsstruktur während des Zusammenbaus koppelt. Somit kann eine hohe elektrische Leistungsfähigkeit erhalten werden selbst ohne die Notwendigkeit eines präzisen Einstellens des Vorgangs zum Bilden der elektrisch leitfähigen Verbindungsstruktur.
  • In einer Ausführungsform weist die elektrisch leitfähige Verbindungsstruktur zumindest mindestens einen Seitenwandabschnitt und mindestens einen Basiswandabschnitt (wobei im Kontext der vorliegenden Anmeldung eine Basiswand eine obere Wand und/oder eine unter Wand sein kann, die sich orthogonal zu einer Seitenwand erstreckt, insbesondere die sich horizontal erstreckt), der sich senkrecht zu mindestens einem Seitenwandabschnitt erstreckt, auf. Somit kann die elektrisch leitfähige Verbindungsstruktur eine gewinkelte bzw. winkelförmige Struktur sein und kann einen horizontalen Basiswandabschnitt haben, der direkt mit dem elektronischen Chip verbunden sein kann. Ein vertikaler Seitenwandabschnitt kann mit dem Seitenwandabschnitt verbunden sein und kann zumindest teilweise auf der Seitenwandbeschichtung gelegen sein.
  • In einer Ausführungsform ist der Geräteträger eine gedruckte Leiterplatte (siehe 13). Eine gedruckte Leiterplatte ist eine geeignete Montagebasis für die Halbleitergeräte, wobei ein Pad der PCB (zumindest auch) mit der Seitenwandbeschichtung des Halbleitergeräts elektrisch verbunden sein kann. Jedoch sind auch andere Geräteträger ebenfalls möglich, wie zum Beispiel ein Leadframe (siehe 14).
  • In einer Ausführungsform weist das elektronische Gerät eine Lötstruktur auf, die den Geräteträger zumindest mit dem Teilbereich der elektrisch leitfähigen Verbindungsstruktur auf der Seitenwandbeschichtung verbindet. Somit kann die elektrisch leitfähige Seitenwandmetallisierung so konfiguriert sein, dass sie geeignet ist, eine Lötverbindung mit einer Gegenfläche des Geräteträgers zu bilden.
  • In einer Ausführungsform ist das Halbleitergerät auf dem Geräteträger teilweise mittels eines Teils der elektrisch leitfähigen Verbindungsstruktur, der nicht an der Seitenwandbeschichtung angeordnet ist, montiert. In solch einer Ausführungsform ist das Halbleitergerät in einer sehr stabilen Weise zum Teil auf einem Seitenwandteilbereich und zum Teil auf einem Basiswandteilbereich der Verbindungsstruktur mechanisch montiert. In sehr vorteilhafter Weise kann auch die elektrische Verbindung des Halbleitergeräts teilweise durch die Seitenwandmetallisierung und teilweise durch die Basiswandmetallisierung verwirklicht werden. Dies stellt eine hohe Zuverlässigkeit in Bezug auf die mechanische Stabilität und elektrische Zuverlässigkeit des hergestellten elektronischen Geräts sicher.
  • In einer Ausführungsform ist der elektronische Chip konfiguriert als ein Controller-Chip, ein Prozessorchip, ein Speicherchip, ein Sensorchip oder ein mikroelektromechanisches System (MEMS). In einer alternativen Ausführungsform ist es auch möglich, dass der elektronische Chip als ein Leistungshalbleiterchip konfiguriert. Somit kann der elektronische Chip (wie zum Beispiel ein Halbleiterchip) für Leistungsanwendungen verwendet werden, zum Beispiel auf dem Gebiet des Automobilbaus, und kann zum Beispiel mindestens einen integrierten Bipolartransistor mit isolierter Gate-Elektrode (integrated insulated-gate bipolar transistor, IGBT) und/oder mindestens einen Transistor einer anderen Art (wie zum Beispiel ein MOSFET, ein JFET, etc.) und/oder mindestens eine integrierte Diode haben. Solche integrierten Schaltkreiselemente können zum Beispiel in Silicium-Technologie gemacht werden oder auf Halbleitern mit weiter Bandlücke (wide-bandgap semiconductors) basieren (wie zum Beispiel Siliciumcarbid, Galliumnitrid oder Galliumnitrid auf Silicium). Ein Halbleiterleistungschip kann einen oder mehrere Feldeffekttransistoren, Dioden, Inverter-Schaltkreise, Halbbrücken, Vollbrücken, Treiber, Logikschaltkreise, weitere Geräte, etc. aufweisen.
  • In einer Ausführungsform kann der Geräteträger als eine gedruckte Leiterplatte (printed circuit board, PCB) konfiguriert sein. Jedoch können auch andere Geräteträger eingesetzt werden. Zum Beispiel können die Halbleitergeräte auch auf und/oder in anderen Geräteträgern, wie zum Beispiel eine Chipkarte, montiert werden. Solch eine Chipkarte kann zum Beispiel einen Chip oder ein Halbleitergerät und eine Antenne, etc. aufweisen.
  • Als Substrat oder Wafer, das bzw. der die Basis der elektronischen Chips bildet, kann ein Halbleitersubstrat, vorzugsweise ein Substrat aus Silicium, verwendet werden. Alternativ kann ein Siliciumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Substrat aus Germanium oder ein III-V-Halbleitermaterial zu implementieren. Zum Beispiel können beispielhafte Ausführungsformen in GaN oder SiC Technologie implementiert werden.
  • Des Weiteren können beispielhafte Ausführungsformen Standard Halbleiterverarbeitungstechnologien verwenden, wie zum Beispiel geeignete Ätztechnologien (einschließlich isotrope und anisotrope Ätztechnologien, insbesondere Plasmaätzen, Trockenätzen, Nassätzen), Musterungstechnologien (die lithografische Masken mit sich bringen können), Abscheidungstechnologien (wie zum Beispiel chemische Gasphasenabscheidung (chemical vapor deposition, CVD), plasmaunterstützte chemische Gasphasenabscheidung (plasma enhanced chemical vapor deposition, PECVD), Atomlagenabscheidung (atomic layer deposition, ALD), Sputtern, etc.).
  • Die obigen und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung und den beigefügten Patentansprüchen offensichtlich, wenn diese im Zusammenhang mit den beigefügten Zeichnungen herangezogen werden, in denen gleiche Teile oder Elemente mit gleichen Bezugszeichen bezeichnet sind.
  • Figurenliste
  • Die beigefügten Zeichnungen, die beigefügt sind, um ein weiteres Verständnis von beispielhaften Ausführungsformen bereitzustellen, und die einen Teil der Beschreibung darstellen, veranschaulichen beispielhafte Ausführungsformen.
  • Für die Zeichnungen gilt:
    • 1 bis 4 zeigen Querschnittsansichten eines Trägerwafers, der während der Durchführung eines Verfahrens zur Herstellung von Halbleitergeräten gemäß einer beispielhaften Ausführungsform erhalten wird.
    • 5 bis 10 zeigen Querschnittsansichten eines Zwischenprodukts, das sich aus einem Halbleiterwafer zusammensetzt, der auf dem Trägerwafer gemäß 4 gebunden ist, und während des Fortfahrens mit dem Verfahren zur Herstellung von Halbleitergeräten gemäß einer beispielhaften Ausführungsform erhalten wird.
    • 11 zeigt eine Draufsicht von Halbleitergeräten gemäß einer beispielhaften Ausführungsform, die als ein Ergebnis des Herstellungsverfahrens gemäß 1 bis 10 erhalten wurden.
    • 12 zeigt eine Seitenansicht der Halbleitergeräte gemäß 11.
    • 13 zeigt eine Querschnittsansicht eines elektronischen Geräts, das sich aus einem Chip-Scale-Package als ein oberflächenmontiertes Halbleitergerät und einer gedruckte Leiterplatte (PCB) als ein Geräteträger für das Halbleitergerät zusammensetzt, gemäß einer beispielhaften Ausführungsform.
    • 14 zeigt eine Querschnittsansicht eines elektronischen Geräts, das sich aus einem Chip-Scale-Package Halbleitergerät und einem Leadframe als ein Geräteträger für das Halbleitergerät zusammensetzt, gemäß einer weiteren beispielhaften Ausführungsform.
  • Ausführliche Beschreibung von beispielhaften Ausführungsformen
  • Die Darstellung in der Zeichnung ist schematisch.
  • Bevor weitere beispielhafte Ausführungsformen mehr im Detail beschrieben werden, werden einige allgemeine Überlegungen der gegenwärtigen Erfinder zusammengefasst, auf welcher Grundlage beispielhafte Ausführungsformen entwickelt worden sind, die ein Herstellungskonzept bereitstellen, das in der Lage ist, sehr kompakte Halbleitergeräte zu handhaben und zusammenzubauen.
  • Gemäß einer beispielhaften Ausführungsform wird ein unverkapseltes Halbleitergerät (das auch als ein Chip-Scale-Package, CSP, konfiguriert sein kann) bereitgestellt mit einer Seitenwandmetallisierung zusätzlich zu einer Basiswandmetallisierung zur Vereinfachung der Bildung einer zuverlässigen elektrisch leitfähigen Verbindung zwischen dem Halbleitergerät und einem Geräteträger, auf dem das Halbleitergerät zur Bildung des elektronischen Geräts montiert werden kann.
  • Eine ständige Miniaturisierung im Bereich der Elektronik erfordert kleinere Packages (Packungen, Packungsbaugruppen). Herkömmlicherweise haben die kleinsten Packungen für Halbleitergeräte Abmessungen von etwa 0,4 mm x 0,2 mm. Für passive Geräte werden sogar Abmessungen bis zu 0,3 mm x 0,15 mm in Betracht gezogen. Es gibt jedoch eine Nachfrage nach selbst noch kleineren Abmessungen von aktiven Halbleitergeräten im Bereich von 0,3 mm x 0,15 mm.
  • Mit weiter fortschreitender Miniaturisierung wird es jedoch immer schwieriger, Halbleitergeräte zuverlässig auf einem Geräteträger, wie zum Beispiel eine gedruckte Leiterplatte (PCB), zu montieren und elektrisch zu verbinden.
  • Um den oben beschriebenen Anforderungen selbst bei fortschreitender Miniaturisierung der Halbleitergeräte zu erfüllen, stellen beispielhafte Ausführungsformen eine Metallisierung an einer Stirnseite eine Packages, das in Chip-Scale-Package (CSP) Technologie hergestellt wird, bereit. Insbesondere stellen beispielhafte Ausführungsformen eine Herstellungsarchitektur bereit, die es ermöglicht, eine Seitenwandmetallisierung zu bilden, die eingeführt werden kann, um ein Montieren von ultrakleinen aktiven Halbleitergeräten zu verbessern. Ein Hauptpunkt einer beispielhaften Ausführungsform ist es, den Teil der Herstellung des Packages von dem Teil der Herstellung des aktiven Geräts zu trennen. Dies kann erreicht werden, indem die Herstellung eines Halbleitergeräts in einen Packageteil und einen Geräteteil, die miteinander verbunden sind, aufzuteilen. Dies kann auf Waferebene durchgeführt werden, vor dem Vereinzeln einer Trägerwafer-Halbleiterwafer Verbindung in mehrere unverkapselte Halbleitergeräte. Dies führt zu weiter miniaturisierten Packages oder Halbleitergeräten, die dennoch eine zuverlässige elektrische und mechanische Verbindung mit einem Geräteträger, wie zum Beispiel einer PCB, ermöglichen. Folglich kann ein einfacher PCB Zusammenbauvorgang mit einer weiteren Miniaturisierung und somit kompakteren Halbleitergeräten kombiniert werden.
  • Eine Trennung der genannten Wafer-Wafer Verbindung in individuelle Halbleitergeräte sowie eine Seitenwandmetallisierung zum Zweck einer elektrischen Verbindung kann auf der Basis der Produktion von mit Metall gefüllten Gräben durchgeführt werden, die zur Seitenwandmetallisierung sowie zum Definieren von Vereinzelungspositionen dienen.
  • In einer beispielhaften Ausführungsform kann das folgende Herstellungsverfahren durchgeführt werden:
    • - Herstellen eines Trägerwafers, der Gräben mit einer Seitenwandpassivierung und einer Seitenwandmetallisierung enthält
    • - Zusammenbauen des Trägerwafers mit einem Halbleiterwafer (der auch als ein aktiver Gerätewafer bezeichnet werden kann)
    • - Schleifen des Halbleiterwafers
    • - Elektrisches Verbinden der Seitenwandmetallisierung mit den integrierten Schaltkreiselementen
    • - Vereinzeln der Trägerwafer-Halbleiterwafer Verbindung in individuelle unverkapselte Halbleitergeräte
  • Solch eine Herstellungsarchitektur hat den Vorteil, dass die hergestellten Halbleitergeräte in einfacher Weise auf einem Geräteträger, wie zum Beispiel einer PCB, montiert werden können. Darüber hinaus ermöglicht das beschriebene Herstellungsverfahren einfache optische Lötmarkierungen auf Grund von sichtbaren Lötmittel an der Seitenwand auf der PCB oder anderen Geräteträgern. Darüber hinaus macht das Herstellungsverfahren es möglich, extrem kleine Packages zu produzieren, da Löteinschränkungen der Packagepadgröße und -abstand überwunden werden können. Davon abgesehen kann ein sehr geringer Produktionsaufwand erreicht werden auf Grund einer möglichen massiven Zunahme von Halbleiterchips pro Halbleiterwafer (insbesondere ein Flächenverbrauch von etwa 0,3 mm x 0,1 mm pro Halbleitergerät eines Halbleiterwafer ist signifikant niedriger als mit einer herkömmlichen 0,6 mm x 0,3 mm Konfiguration).
  • 1 bis 4 zeigen Querschnittsansichten eines Trägerwafers 100, der während der Durchführung eines Verfahrens zur Herstellung von Halbleitergeräten 118 gemäß einer beispielhaften Ausführungsform erhalten wird. Der Trägerwafer 100 kann ein Siliciumwafer sein, da ein Material wie Silicium in geeigneter Weise für Bearbeitungen, wie zum Beispiel Ätzen, Oxidieren, etc., geeignet ist. Alternativ kann der Trägerwafer 100 auch aus einem anderen Material gemacht sein, wie zum Beispiel Glas. Die letztere Ausführungsform hat den Vorteil, dass Glas zuverlässig elektrisch isolierend ist, was die Bearbeitung vereinfacht.
  • In der gezeigten Ausführungsform beinhaltet ein Bearbeiten des Trägerwafers 100 ein Ätzen eines Hilfsgrabens, ein Oxidieren eines Hilfsgrabens, ein Abscheiden von Siliciumnitrid in dem Hilfsgraben, ein Füllen eines Hilfsgrabens mit Siliciumoxid, ein Ätzen eines zusätzlichen Hilfsgrabens, ein Oxidieren eines zusätzlichen Hilfsgrabens und ein Füllen eines Grabens mit Metall. Darüber hinaus kann ein Ätzen eines Trenngrabens unter Verwendung des Siliciumoxids in dem mit Metall gefüllten Hilfsgraben als Hartmaske durchgeführt werden. Der genannte Vorgang wird im Folgenden noch detaillierter beschrieben werden:
  • Unter Bezugnahme auf 1 werden eine Mehrzahl an ersten Hilfsgräben 122 in dem Trägerwafer 100 (hier aus Silicium) gebildet (insbesondere durch Ätzen) und anschließend mit elektrisch isolierendem Material 120 gefüllt. Insbesondere werden die ersten Hilfsgräben 122 mit dem elektrisch isolierenden Material 120 gefüllt, indem zunächst freiliegende Wände des Trägerwafers 100 oxidiert werden zur Bildung eine Schicht aus Siliciumoxid auf den freiliegenden Oberflächenteilbereichen der ersten Hilfsgräben 122. Anschließend kann weiteres elektrisch isolierendes Material (vorzugsweise Siliciumnitrid) auf dem Siliciumoxidmaterial abgeschieden werden. Ein verbleibender freier Raum der ersten Hilfsgräben 122 kann dann mit weiterem Siliciumoxidmaterial gefüllt werden. Zum Beispiel kann eine Tiefe d der ersten Hilfsgräben 122 in einem Bereich zwischen 50 µm und 300 µm, insbesondere in einem Bereich zwischen 175 µm und 220 µm, liegen.
  • Wenn auch nicht in 1 gezeigt, bilden die ersten Hilfsgräben 122 und ihre Füllung mit elektrisch isolierendem Material 120 eine umlaufend geschlossene ringförmige Struktur (vgl. 11), die unerwünschte Strompfade während des Betriebs der Halbleitergeräte 118 verhindert.
  • Unter Bezugnahme auf 2 können zweite Hilfsgräben 124 in dem Trägerwafer 100 gemäß 1 gebildet werden (insbesondere durch einen zusätzlichen Ätzvorgang). Jeder der zweiten Hilfsgräben 124 ist seitlich zu einem jeweiligen der ersten Hilfsgräben 122 benachbart und kann mit der gleichen Tiefe d gebildet werden. Jeder der zweiten Hilfsgräben 124 wird anschließend teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung 104 (die zum Beispiel aus einem Kupfermaterial gemacht ist) und teilweise mit weiterem elektrisch isolierenden Material gefüllt. Noch genauer werden die zweiten Hilfsgräben 124 mit elektrisch isolierendem Material 120 gefüllt, indem freiliegende Wände des Trägerwafers 100 oxidiert werden (oder indem dielektrisches Material abgeschieden wird), wodurch freiliegendes Siliciummaterial des Trägerwafers 100 in ein Siliciumoxidmaterial umgewandelt wird. Im Gegensatz zu den ersten Hilfsgräben 122 und deren elektrisch isolierendes Material 120, sind die zweiten Hilfsgräben 124 und deren entsprechendes elektrisch isolierendes Material 120 nicht in einer ringförmigen, umlaufend umgebenden Weise angeordnet, sondern sie sind als isolierte Seitenwandbeschichtungsbereiche besonders an den Teilbereichen angeordnet, wo eine elektrisch leitfähige Verbindung gewünscht ist (vgl. 11). Wie 2 entnommen werden kann, sind die zweiten Hilfsgräben 124 so angeordnet, dass zwei benachbarte Seitenwandbeschichtungen 104 einander zugewandt gelegen sind. Wie durch das Bezugszeichen 196 angedeutet, kann eine optionale elektrisch isolierende Deckschicht (zum Beispiel eine Schicht aus Siliciumnitrid) auf einer äußeren oberen Hauptoberfläche des bearbeiteten Trägerwafers 100 abgeschieden werden.
  • Immer noch unter Bezugnahme auf 2 sind die zweiten Hilfsgräben 124 benachbart zu den zuvor dielektrisch gefüllten ersten Hilfsgräben 122 gebildet. Die zweiten Hilfsgräben 124 werden zunächst elektrisch isoliert, zum Beispiel mittels einer thermischen Behandlung, die das freiliegende Material des Trägerwafers 100 in ein entsprechendes Oxid umwandelt (zum Beispiel Silicium in dielektrisches Siliciumoxid oxidiert). Anschließend können die verbleibenden bzw. restlichen zweiten Hilfsgräben 124 mit einem elektrisch leitfähigen Material, wie zum Beispiel Kupfer, gefüllt werden, wodurch die Seitenwandbeschichtung 104 gebildet wird.
  • Unter Bezugnahme auf 3 werden eine Mehrzahl an Gräben 102 (die als Trenngräben oder Hauptgräben bezeichnet werden können) in dem bearbeiteten Trägerwafer 100 von 2 gebildet. Diese Gräben 102 werden so gebildet, dass sie sich zwischen zwei jeweils benachbarten zweiten Hilfsgräben 124 erstrecken und deren seitliche Endteilbereiche aus elektrisch isolierendem Material 120 (vgl. die elektrisch isolierenden Oberflächenschichten 179) freilegen. Ein entsprechender Vorgang kann als eine Kerbätzung (kerf etch) bezeichnet werden. Eine Tiefe D der Gräben 102 kann größer sein als die Tiefe d der Hilfsgräben 122, 124 (D > d). Somit werden die Gräben 102 so gebildet, dass sie sich tiefer in den Trägerwafer 100 hinein erstrecken als die ersten und zweiten Hilfsgräben 122, 124. Zum Beispiel kann D 10 µm bis 20 µm tiefer als d sein. Der Unterschied D - d sollte groß genug sein, um eine sichere Trennung der individuellen Halbleitergeräte 118 während des Schneidens (Dicens) mittels des Schleifvorgangs (vgl. den Übergang von 9 zu 10) ohne Beeinflussung des elektrisch leitfähigen Materials der Seitenwandbeschichtung 104 sicherzustellen. Jeder Graben 102 ist zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung 104 bedeckt und anschließend werden die Gräben 102 zwischen jeweils zwei benachbarten zweiten Hilfsgräben 124 gebildet, so dass zwei gegenüberliegende Seitenwände des entsprechenden Grabens 102 zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung 104 bedeckt sind.
  • Wie 3 entnommen werden kann, werden die Hauptgräben 102 in dem Trägerwafer 100 gebildet, wie er gemäß 2 bearbeitet ist, so dass die Gräben 102 die zuvor gefüllten Hilfsgräben 122, 124 überbrücken. Wie 1 bis 3 entnommen werden kann, ist die Tiefe D der Gräben 102 tiefer als die Tiefe d der Hilfsgräben 122, 124, um ein unerwünschtes Entfernen von Material der elektrisch leitfähigen Seitenwandbeschichtung 104 bei einem anschließenden Vereinzelungsvorgang, der unten unter Bezugnahme auf 10 beschrieben ist, zu vermeiden. Wenn auch nicht in 3 gezeigt, bilden die Haupt- oder Trenngräben 102 eine umlaufende ringförmige Struktur (vgl. 11) und definieren die äußeren Grenzen der individuellen Halbleitergeräte 118 während der Herstellung.
  • Wie in 4 gezeigt, können die elektrisch isolierenden Oberflächenschichten 179, die durch die vorherigen Füllvorgänge der Hilfsgräben gebildet wurden und durch die Bildung der Hauptgräben 102 freigelegt wurden, entfernt werden, zum Beispiel mittels Ätzen. Es ist jedoch alternativ auch möglich, dass die elektrisch isolierenden Oberflächenschichten 179 oder Siliciumdioxid Schutzschichten erst später entfernt werden. Als ein Ergebnis werden beide gegenüberliegenden vertikalen Wände der so bearbeiteten Gräben 102 durch die elektrisch leitfähige Seitenwandbeschichtung 104 abgegrenzt.
  • 5 bis 10 zeigen Querschnittsansichten eines Zwischenprodukts 134, das sich aus einem Halbleiterwafer 106 zusammensetzt, der auf dem Trägerwafer 100 gemäß 4 gebunden ist, und während des Fortfahrens mit dem Verfahren zur Herstellung von Halbleitergeräten 118 gemäß einer beispielhaften Ausführungsform erhalten wird.
  • Wie im Folgenden noch detaillierter beschrieben wird, beinhaltet die weitere Produktion der Halbleitergeräte 118 Folgendes:
    • - Abscheidung von Klebstoff und dessen Strukturierung auf einer Seiten- oder Hauptoberfläche des Trägerwafers 100 gemäß 4, auf der der Halbleiterwafer 106 gebunden werden soll
    • - Binden des Halbleiterwafers 106 an den Trägerwafer 100
    • - Rückseitiges Schleifen des Halbleiterwafers 106
    • - Silicium Strukturierung von der Rückseite
    • - Siliciumoxid Strukturierung von der Rückseite
    • - Abscheidung von Impfmetall und Strukturierung auf der Rückseite
    • - Entfernen einer Passivierung von dem Halbleiterwafer 106 zum Öffnen der Gräben 102 des Trägerwafers 100
    • - Stromloses Plattieren auf dem Halbleiterwafer 106 (der auch als ein Gerätewafer bezeichnet werden kann) und auf Metall des Trägerwafers 100
    • - Trennung der individuellen Halbleitergeräte 118 der Trägerwafer 100 - Halbleiterwafer 106 Verbindung unter Verwendung von Schneiden (Dicen) mittels Schleifen
  • Unter Bezugnahme auf 5 wird ein Halbleiterwafer 106 auf einer Vorderseite 108 (d.h. einer oberen Hauptoberfläche gemäß 5) des Trägerwafers 100 gebunden, so dass jeder von einer Mehrzahl an elektronischen Chips 110 des Halbleiterwafers 106 in Bezug auf einen jeweiligen der Haupt- oder Trenngräben 102 ausgerichtet ist oder zwischen zwei benachbarten der Gräben 102 angeordnet ist. Das Binden des Halbleiterwafers 106 auf der Vorderseite 108 des Trägerwafers 100 wird so verwirklicht, dass integrierte Schaltkreiselemente 114 des Halbleiterwafers 106 von außen zugänglich sind über elektrisch leitfähige Elemente 144 der integrierten Schaltkreiselemente 114. Die elektrisch leitfähigen Elemente 144 der integrierten Schaltkreiselemente 114 sind freiliegend auf einer Hauptoberfläche 126 des Halbleiterwafers 106, die entgegensetzt zu einer Bindungsoberfläche 128 des Halbleiterwafers 106 ist, an der der Halbleiterwafer 106 an den Trägerwafer 100 gebunden wird. In der gezeigten Ausführungsform weisen die integrierten Schaltkreiselemente 114 eine Diode in Serie mit einem Thyristor auf.
  • Die detaillierte Konfiguration der integrierten Schaltkreiselemente 114 der elektronischen Chips 110 hängt von der elektronischen Anwendung ab, wird aber noch detaillierter für die beschriebene Ausführungsform, auf die sich 12 bezieht, beschrieben werden. Es sollte jedoch angemerkt werden, dass die elektronischen Chips 110 des Halbleiterwafers 106 eine elektrisch isolierende Schicht 140 aufweisen (die Siliciumoxid in der beschriebenen Ausführungsform aufweist) und eine Halbleiterschicht 142 aufweisen (die Silicium in der beschriebenen Ausführungsform aufweist). Elektrisch leitfähige Elemente 144 (zum Beispiel Stopfen bzw. Pfropfen aus Wolfram) werden bereitgestellt zum Zweck der elektrischen Verbindung in sowohl der elektrisch isolierenden Schicht 140 als auch in der Halbleiterschicht 142.
  • Wie bereits erwähnt, wird ein fertig produzierter Halbleiterwafer 106 wafergebunden an einen Trägerwafer 100, der gemäß 4 hergestellt wurde, mittels Kleben der Wafer 100, 106 durch das klebende Material 132. Das genannte Binden zwischen dem Halbleiterwafer 106 und dem Trägerwafer 100 wird verwirklicht durch die Schicht aus dielektrischem klebenden Material 132. Zum Beispiel kann das klebende Material 132 auf der Vorderseite 108 des Trägerwafers 100 oder auf der Bindungsoberfläche 128 des Halbleiterwafers 106 vor dem Binden aufgebracht bzw. aufgetragen werden. Es ist vorteilhaft, wenn auch nicht zwingend, dass die Schicht aus klebendem Material 132 vor dem Binden mit einem Muster versehen ist bzw. strukturiert ist. Es ist möglich, dass Siliciummaterial auf der oberen Hauptoberfläche 126 des Halbleiterwafers 106 entfernt wird nach dem Binden mit dem Trägerwafer 100, zum Beispiel mittels Schleifen, um die integrierten Schaltkreiselemente 114 des Halbleiterwafers 106 freizulegen und Zugang zu diesen zu erhalten. Solch eine Dickenverringerung kann einfacher nach dem Binden verwirklicht werden, da das Handhaben eines bereits sehr dünnen Halbleiterwafers 106 schwierig ist.
  • Eine Dicke L des Halbleiterwafers 106 kann kleiner als die Dicke D des Trägerwafers 100 sein. Zum Beispiel kann L in einem Bereich zwischen 1 µm und 50 µm, insbesondere in einem Bereich zwischen 12 µm und 15 µm, liegen.
  • Unter Bezugnahme auf 6 werden Durchbohrungen bzw. Durchgangslöcher 130 in dem Halbleiterwafer 106 gebildet, so dass die Durchbohrungen bzw. Durchgangslöcher 130 bündig mit oder ausgerichtet zu den Haupt- oder Trenngräben 102 sind. Ein entsprechender Ätzvorgang kann ein zweistufiger Vorgang sein, zunächst ein Entfernen von Siliciummaterial der freiliegenden Halbleiterschicht 142, gefolgt von einem Entfernen von Siliciumoxidmaterial der elektrisch isolierenden Schicht 140. Zum Beispiel kann die Bildung der Durchbohrungen bzw. Durchgangslöcher 130 gemäß 6 durch einen Lithographie- und Ätzvorgang verwirklicht werden. Alternativ können diese Durchbohrungen bzw. Durchgangslöcher 130 auch mittels Laserbohren gebildet werden. Die Bildung der Durchbohrungen bzw. Durchgangslöcher 130 kann Siliciummaterial und Siliciumoxidmaterial von dem Halbleiterwafer 106 an den Positionen der Gräben 102 entfernen. Dieser Vorgang kann als eine Vorbereitung für eine anschließende Vereinzelung der gebundenen Wafer 100, 106 in separate Halbleitergeräte 118 angesehen werden. Der erwähnte Vereinzelungsvorgang wird später vollendet durch ein rückseitiges Schleifen des Trägerwafers 100 (vgl. den Übergang von 9 zu 10.)
  • Unter Bezugnahme auf 7 wird eine Abscheidung von Impfmetall einer Impfschicht 146 (die zum Beispiel aus einem AICu Material gemacht ist) aus elektrisch leitfähigem Material durchgeführt. Diese Abscheidung von Impfmetall bereitet vor oder bildet die Basis für einen anschließenden stromlosen Plattiervorgang (vgl. 9). In anderen Worten zeigt 7 das Ergebnis einer Abscheidung von Impfmetall, die als ein erster Teilvorgang der Bildung der unten beschriebenen elektrisch leitfähigen Kontaktstruktur 112 angesehen werden kann. Wie 7 entnommen werden kann, erfolgt die Bildung der Impfschicht 146 auf freiliegenden Oberflächenteilbereichen des Halbleiterwafers 106.
  • Wie schematisch in 7 mit gepunkteten Linien und dem Bezugszeichen 195 angedeutet ist, ist es - alternativ zu dem beschriebenen Verfahrensablauf der vorliegenden Ausführungsform - möglich in anderen beispielhaften Ausführungsformen, dass eine elektrisch isolierende Membran (zum Beispiel eine Membran aus Siliciumnitrid) über den Gräben 102 vorhanden bleibt während des Vorgangs des Verbindens von Trägerwafer 100 und Halbleiterwafer 106 mit ihren Gräben 102 und Durchbohrungen bzw. Durchgangslöchern 130. Solch eine elektrisch isolierende Membran kann ein Verfahren zum Mustern bzw. Strukturieren der Impfschicht 146 unterstützen. Insbesondere kann solch eine elektrisch isolierende Membran es ermöglichen, einen Musterungs- bzw. Strukturiervorgang unter Verwendung eines Resists durchzuführen, der durch die Membran, die die Gräben 102 bedeckt, sicher davon abgehalten wird, in die Gräben 102 zu fließen. Solch eine Membran aus Siliciumnitrid kann auch als eine Schicht für einen Sauerstoff Ätzvorgang während der Bildung der Durchbohrungen bzw. Durchgangslöcher 130 dienen.
  • Die in 8 gezeigte Struktur wird nach einem optionalen Vorgang zur Entfernung von Siliciumnitrid erhalten.
  • Unter Bezugnahme auf 9 wird die Bildung der elektrisch leitfähigen Verbindungsstruktur 112, die bereits zum Teil durch die Bildung der Metallimpfschicht 146 gemacht wurde, vollendet, indem ein stromloser Plattiervorgang durchgeführt wird. Durch solch einen stromlosen Plattiervorgang kann ein elektrisch leitfähiges Material, wie zum Beispiel NiP/Pd/Au, abgeschieden werden. Wie 9 entnommen werden kann, wird die elektrisch leitfähige Verbindungsstruktur 112 gebildet zum elektrischen Verbinden der elektrisch leitfähigen Seitenwandbeschichtung 104 mit den integrierten Schaltkreiselementen 114 (insbesondere zum Verwirklichen einer elektrischen Verbindung mit der Rückseite der zu fertigenden Halbleitergeräte 118) der elektronischen Chips 110. In der gezeigten Ausführungsform überbrückt die elektrisch leitfähige Verbindungsstruktur 112 vollständig eine Lücke bzw. einen Spalt zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 und den integrierten Schaltkreiselementen 114 der elektronischen Chips 110. Genauer: die elektrisch leitfähige Verbindungsstruktur 112 überbrückt ununterbrochen oder schließt die zuvor existierende Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 und den integrierten Schaltkreiselementen 114. Anschaulich gesprochen wächst die elektrisch leitfähige Verbindungsstruktur 112, so dass sie sich auch über den dünnen Spalt hinweg erstreckt, der zuvor zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 einerseits und der Metallimpfschicht 146 andererseits existiert hat. Es ist jedoch alternativ auch möglich, dass der Teilbereich der elektrisch leitfähigen Verbindungsstruktur 112, der mittels des stromlosen Plattierens gewachsen ist, nur auf der Seitenwandbeschichtung 104 und auf der Metallimpfschicht 146 vorliegt, ohne die genannte Lücke zu überbrücken. Solch eine Ausführungsform, die in 13 veranschaulicht ist, funktioniert unter einem elektrischen Gesichtspunkt auch, da eine elektrisch leitfähige Lötstruktur 148 solch eine Lücke (vgl. das Bezugszeichen 190 in 13) überbrücken kann unter Bildung einer Lötverbindung zwischen einem fertig hergestellten Halbleitergerät 118 und einem Geräteträger 148 (zum Beispiel vom Typ PCB). Zum Beispiel kann die Lücke eine Breite von einigen Mikrometern haben, typischerweise 2 µm bis 3 µm, in manchen Ausführungsformen 10 µm bis 15 µm.
  • Wie beschrieben, wird die elektrisch leitfähige Verbindungsstruktur 112 in der vorliegenden Ausführungsform mittels einer Abscheidung von Impfmetall (vgl. das Bezugszeichen 146), gefolgt von einem stromlosen Plattieren (siehe 9) gebildet. Als eine Alternative kann die elektrisch leitfähige Verbindungsstruktur 112 auch in einem einzigen Vorgang gebildet werden. Um die in 9 gezeigte Struktur zu erhalten, wird somit ein stromloser Plattiervorgang durchgeführt. Dadurch wird elektrisch leitfähiges Material auf der Impfschicht 146 und auf der elektrisch leitfähigen Seitenwandbeschichtung 104 sowie auf einem Oberflächenteilbereich dazwischen abgeschieden, so dass - in der gezeigten Ausführungsform - die integrierten Schaltkreiselemente 114 der elektronischen Chips 110 des Halbleiterwafers 106 mit der elektrisch leitfähigen Seitenwandbeschichtung 104 über die elektrisch leitfähige Verbindungsstruktur 112 elektrisch gekoppelt sind.
  • Als ein Ergebnis des beschriebenen Herstellungsverfahrens wird das Zwischenprodukt 134, wie es in 9 gezeigt ist, erhalten. Das Zwischenprodukt 134 beinhaltet den Trägerwafer 100 mit der Mehrzahl an Gräben 102. Jeder der Gräben 102 ist teilweise mit einer jeweiligen elektrisch leitfähigen Seitenwandbeschichtung 104 bedeckt. Der Halbleiterwafer 106 ist auf der Vorderseite 108 des Trägerwafers 100 gebunden, so dass jeder von der Mehrzahl an elektronischen Chips 110 des Halbleiterwafers 106 in Bezug auf einen jeweiligen der Gräben 102 ausgerichtet ist. Die elektrisch leitfähige Verbindungsstruktur 112 verbindet die elektrisch leitfähigen Seitenwandbeschichtung 104 mit den integrierten Schaltkreiselementen 114 der elektronischen Chips 110 elektrisch.
  • Unter Bezugnahme auf 10 wird das in 9 gezeigte Zwischenprodukt 134 in mehrere individuelle Halbleitergeräte 118 aufgetrennt, wodurch das beschriebene effiziente, chargenweise Verfahren mit hohem Durchsatz zur Herstellung einer großen Mehrzahl an Halbleitergeräten 118 auf Waferebene vollendet ist.
  • In Bezug auf den beschriebenen Trennvorgang wird Material des Trägerwafers 100 von einer Rückseite 116 des Trägerwafers 100 entfernt, um dadurch die gebundenen Wafer 100, 106 an den Gräben 102 und den entsprechenden Durchbohrungen bzw. Durchgangslöchern 130 zu den individuellen Halbleitergeräten 118 zu vereinzeln. In der gezeigten Ausführungsform wird das Material mittels Schleifen entfernt. Somit werden die in 10 gezeigten individuellen Halbleitergeräte 118 erhalten, indem ein Schneiden mittels eines Schleifvorgangs durchgeführt wird.
  • Als ein Ergebnis werden mehrere unverkapselte Halbleitergeräte 118, die als ein Chip-Scale-Package (CSP) konfiguriert sind, gemäß einer beispielhaften Ausführungsform erhalten. Jedes der Halbleitergeräte 118 weist einen Abschnitt des vorherigen Trägerwafers 100 auf, wobei der Abschnitt als ein Trägerkörper 136 bezeichnet werden kann. Der jeweilige Trägerkörper 136 ist mit einer Seitenwand versehen, die teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung 104 bedeckt ist, die in vorteilhafter Weise zum Löten des Halbleitergeräts 118 auf einen Geräteträger 147 eingesetzt werden kann (vgl. 13 und 14). Anschaulich gesprochen kann der Seitenwandteilbereich der elektrisch leitfähigen Verbindungsstruktur 112 als eine Löthilfe beim Aufbauen einer Lötverbindung zwischen dem Halbleitergerät 118 und einem Geräteträger 147 dienen. Dies gilt insbesondere, wenn der Teilbereich der unteren Seite der elektrisch leitfähigen Verbindungsstruktur 112 relativ klein wird in Folge des Trends zur ständigen Miniaturisierung von Halbleitergeräten 118. Ein jeweiliger der elektronischen Chips 110 (die zuvor Teil des Halbleiterwafers 106 waren) wird auf einer Basiswand (die insbesondere eine Wand, wie zum Beispiel eine untere Wand oder eine obere Wand, senkrecht zu einer Seitenwand sein kann) des Trägerkörpers 136 durch einen entsprechenden Abschnitt des klebenden Materials 132 gebunden. Ein jeweiliger Teilbereich der elektrisch leitfähigen Verbindungsstruktur 112 bildet auch einen Teil von jedem Halbleitergerät 118 und verbindet elektrisch die elektrisch leitfähige Seitenwandbeschichtung 104 mit einem jeweiligen der integrierten Schaltkreiselemente 114. Wie 10 entnommen werden kann, sind zwei gegenüberliegende bzw. entgegengesetzte Seitenwände des Trägerkörpers 136 teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung 104 bedeckt.
  • 11 zeigt eine Draufsicht der Halbleitergeräte 118 gemäß 10, die als ein Ergebnis des Herstellungsverfahrens gemäß 1 bis 10 erhalten wurden. 12 zeigt eine Seitenansicht der Halbleitergeräte 118 gemäß 11. 11 und 12 zeigen somit die vereinzelten Halbleitergeräte 118, wie sie von dem oben unter Bezugnahme auf 1 bis 10 beschriebenen Verfahren erhalten wurden.
  • Wie in 11 gezeigt, weist das Halbleitergerät 118 einen umlaufend geschlossenen, elektrisch isolierenden Ring 138 auf, der durch das elektrisch isolierende Material 120 gebildet wird und zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 und dem Trägerkörper 136 gelegen ist. Die elektrisch leitfähige Verbindungsstruktur 112 sowie die elektrisch leitfähige Seitenwandbeschichtung 104 bedecken nur zwei gegenüberliegende Seitenwandbereiche des Halbleitergeräts 118, anstatt dass sie den gesamten Trägerkörper 136 umlaufend umgeben. Alternativ kann jedoch die elektrisch leitfähige Verbindungsstruktur 112 sowie die elektrisch leitfähige Seitenwandbeschichtung 104 auch nur einen Seitenwandbereich des Halbleitergeräts 118 bedecken, oder drei oder vier Seitenwandbereiche davon. Die vollständig umlaufende Isolierung der Halbleitergeräte 118, die durch den umlaufend geschlossenen, elektrisch isolierenden Ring 138 unterhalb der elektrisch leitfähigen Seitenwandbeschichtung 104 und der elektrisch leitfähigen Verbindungsstruktur 112 sichergestellt wird, verhindert effizient unerwünschte elektrische Bahnen und verbessert daher die elektrische Zuverlässigkeit.
  • Wie in 11 ersichtlich ist, kann ein Oberflächenteilbereich des Halbleitergeräts 118 so klein wie 0,3 mm × 0,15 mm sein, ohne dass die Fähigkeit des Halbleitergeräts 118, auf einem Geräteträger 147 mittels Löten montiert werden zu können, beeinträchtigt wird.
  • Unter Bezugnahme auf 12 werden weitere Details betreffend den Aufbau der elektronischen Chips 110 und deren integrierte Schaltkreiselemente 114 beschrieben. Er sollte betont werden, dass das beschriebene Herstellungskonzept mit sehr unterschiedlichen Konstruktionen betreffend elektronischen Chips 110 und entsprechender integrierter Schaltkreiselemente 114 kompatibel ist. Wie 12 entnommen werden kann, werden p-dotierte Siliciumstrukturen 170 und n-dotierte Siliciumstrukturen 172 bereitgestellt. Des Weiteren wir eine Verbindungsschicht 174 bereitgestellt.
  • 12 zeigt, dass die elektrisch leitfähige Verbindungsstruktur 112 sich vertikal erstreckende Seitenwandabschnitte und sich horizontal erstreckende Basiswandabschnitte, die sich senkrecht zu und kontinuierlich mit den Seitenwandabschnitten erstrecken, aufweist. Die elektrisch leitfähige Verbindungsstruktur 112 ist daher eine gewinkelte bzw. winkelförmige kontinuierliche Struktur.
  • 13 zeigt eine Querschnittsansicht eines elektronischen Geräts 143 gemäß einer beispielhaften Ausführungsform. Das elektronische Gerät 143 setzt sich aus einem Chip-Scale-Package, das als ein oberflächenmontiertes unverkapseltes Halbleitergerät 118 ausgestaltet bzw. verkörpert ist, und einer gedruckten Leiterplatte (PCB) als ein Geräteträger 147 zum Tragen des Halbleitergeräts 118, zusammen. Die elektrische und mechanische Kopplung zwischen dem Halbleitergerät 118 und dem Geräteträger 147 wird durch die elektrisch leitfähige Verbindungsstruktur 112 verwirklicht, die das Halbleitergerät 118 mit den Geräteträgerpads 150 auf einer freiliegenden oberen Hauptoberfläche des plattenartigen Geräteträgers 147 verbindet.
  • Gemäß 13 überbrückt die elektrisch leitfähige Verbindungsstruktur 112 nur einen Teil der Lücke bzw. des Spalts zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 und den integrierten Schaltkreiselementen 114, so dass ein nicht leitfähiger Raum bzw. Abstand 190 dazwischen bleibt. Trotzdem stellt während des Aufbaus der Lötverbindung zwischen dem Geräteträger 147 und dem Halbleitergerät 118 die elektrisch leitfähige Lötstruktur 148 eine elektrische Kopplung zwischen der elektrisch leitfähigen Seitenwandbeschichtung 104 und dem Teilbereich der elektrisch leitfähigen Verbindungsstruktur 112 oberhalb der Lücke 190 einerseits und dem Teilbereich der elektrisch leitfähigen Verbindungsstruktur 112 unterhalb der Lücke 190 andererseits bereit. In anderen Worten werden hier sowohl die untere Wand als auch die Seitenwand des Halbleitergeräts 118 zur Bildung der Lötverbindung zwischen dem Halbleitergerät 118 und dem Geräteträger 147 eingesetzt. Dies fördert die Freiheit des Designs beim weiteren Miniaturisieren des Halbleitergeräts 118, ohne die elektrische Zuverlässigkeit zu verschlechtern, wenn das Halbleitergerät 118 auf den Geräteträger 147 gelötet wird. Gemäß 13 wird das unverkapselte Halbleitergerät 118 mechanisch montiert auf und elektrisch gekoppelt mit dem Geräteträger 147 zum Teil mittels des Teilbereichs der elektrisch leitfähigen Verbindungsstruktur 112, die die Seitenwandbeschichtung 104 bedeckt, und daher einen Teil der Seitenwandoberfläche des Halbleitergeräts 118 bildet, und zum Teil mittels des Teilbereichs der elektrisch leitfähigen Verbindungsstruktur 112 auf einer unteren Oberfläche des Halbleitergeräts 118. Die Lötstruktur 148 verbindet den Geräteträger 147 mit der elektrisch leitfähigen Verbindungsstruktur 112 auf sowohl einer Seitenwandoberfläche als auch einer unteren Oberfläche des Halbleitergeräts 118.
  • Wie 13 entnommen werden kann, wird das Montieren des Halbleitergeräts 118 auf einem Geräteträger 147 vom Typ PCB über die elektrisch leitfähige Verbindungsstruktur 112 verwirklicht, unterstützt durch die elektrisch leitfähige Seitenwandbeschichtung 104. Dadurch ist es möglich, den Geräteträger 147 mit einer ausreichend großen Kopplungsfläche bereitzustellen, da die Abmessung der Seitenwandkontakte des Halbleitergeräts 118 frei bestimmt und über die Tiefe D des Grabens 102 definiert werden kann. Gleichzeitig kann das Halbleitergerät 118 hoch kompakt gebildet werden, da es nicht notwendig ist, die Siliciumfläche größer als nötig für die Herstellungstechnologie zu halten.
  • 14 zeigt eine Querschnittsansicht eines elektronischen Geräts 143 und eines Geräteträgers 147 vom Typ Leadframe gemäß einer weiteren beispielhaften Ausführungsform. Die Ausführungsform von 14 unterscheidet sich von der Ausführungsform von 13 dadurch, dass der Geräteträger 147 von 14 als ein Leadframe aus Kupfer mit einem zentralen Durchgangsloch 152 ausgestaltet bzw. verkörpert ist. Die verschiedenen separaten Abschnitte der Verbindungsstruktur 112, die auf der linken Seite bzw. auf der rechten Seite von 14 gezeigt sind, werden durch eine Lötstruktur 148 (alternativ durch eine elektrisch leitfähige Klebeverbindung) mit den unterschiedlichen Abschnitten des Geräteträgers 147 vom Typ Leadframe verbunden. Des Weiteren, wie durch das Bezugszeichen 192 angedeutet, verbindet die elektrisch leitfähige Verbindungsstruktur 112 ununterbrochen die elektrisch leitfähige Seitenwandbeschichtung 104 mit dem entsprechenden integrierten Schaltkreiselement 114 (anstatt dass eine Lücke bzw. ein Spalt 190 vorhanden ist).
  • Es sei angemerkt, dass der Ausdruck „aufweisend“ (oder „umfassend“) nicht andere Elemente oder Merkmale ausschließt, und dass der Ausdruck „ein“, „eine“, „eines“ oder „einer“ nicht eine Mehrzahl ausschließt. Auch können Elemente, die in Verbindung mit verschiedenen Ausführungsformen beschrieben sind, kombiniert werden. Es sei auch angemerkt, dass Bezugszeichen nicht so auszulegen sind, dass sie den Schutzumfang der Patentansprüche beschränken. Des Weiteren ist es nicht beabsichtigt, dass der Umfang der vorliegenden Anmeldung auf die bestimmten Ausführungsformen des Verfahrens, der Maschine, der Herstellung, der Zusammensetzung von Materialien, der Mittel, der Verfahren und der Schritte, die in dieser Beschreibung beschrieben sind, beschränkt ist. Folglich ist beabsichtigt, dass die beigefügten Patentansprüche in ihrem Schutzumfang derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen von Materialien, Mittel, Verfahren oder Schritte enthalten.

Claims (24)

  1. Ein Herstellungsverfahren, das Folgendes aufweist: • Bilden eines Trägerwafers (100) mit einer Mehrzahl an Gräben (102), wobei jeder Graben (102) zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt ist; • Binden eines Halbleiterwafers (106) auf einer Vorderseite (108) des Trägerwafers (100), so dass jeder von einer Mehrzahl an elektronischen Chips (110) des Halbleiterwafers (106) in Bezug auf einen jeweiligen der Gräben (102) ausgerichtet ist; • Bilden einer elektrisch leitfähigen Verbindungsstruktur (112), die zumindest teilweise eine Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und einem integrierten Schaltkreiselement (114) eines jeweiligen der elektronischen Chips (110) überbrückt; • Entfernen von Material auf einer Rückseite (116) des Trägerwafers (100), um dadurch die gebundenen Wafer (100, 106) an den Gräben (102) in eine Mehrzahl an Halbleitergeräten (118) zu vereinzeln.
  2. Das Verfahren gemäß Anspruch 1, wobei das Verfahren ein Bilden des Trägerwafers (100) aufweist mittels: • Bilden von ersten Hilfsgräben (122) und Füllen der ersten Hilfsgräben (122) zumindest teilweise mit elektrisch isolierendem Material (120); • Bilden von zweiten Hilfsgräben (124), die seitlich zu den ersten Hilfsgräben (122) benachbart sind, und Füllen der zweiten Hilfsgräben (124) zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung (104); • anschließend Bilden der Gräben (102) zwischen jeweils zwei benachbarten zweiten Hilfsgräben (124), so dass zwei gegenüberliegende Seitenwände des jeweiligen Grabens (102) zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt sind.
  3. Das Verfahren gemäß Anspruch 2, wobei das Verfahren ein Bilden der Gräben (102), die sich tiefer in den Trägerwafer (100) hinein erstrecken als die ersten Hilfsgräben (122) und die zweiten Hilfsgräben (124), aufweist.
  4. Das Verfahren gemäß Anspruch 2 oder 3, wobei die ersten Hilfsgräben (122) mit dem elektrisch isolierenden Material (120) gefüllt werden, indem freiliegende Wände des Trägerwafers (100) oxidiert werden und anschließend weiteres elektrisch isolierendes Material abgeschieden wird.
  5. Das Verfahren gemäß einem der Ansprüche 2 bis 4, wobei die zweiten Hilfsgräben (124) zumindest teilweise mit elektrisch isolierendem Material (120) gefüllt werden, indem freiliegende Wände des Trägerwafers (100) oxidiert werden.
  6. Das Verfahren gemäß einem der Ansprüche 1 bis 5, wobei das Verfahren ein Binden des Halbleiterwafers (106) auf der Vorderseite (108) des Trägerwafers (100) aufweist, so dass die integrierten Schaltkreiselemente (114) auf einer Hauptoberfläche (126) des Halbleiterwafers (106), die einer Bindungsoberfläche (128) des Halbleiterwafers (106) gegenüberliegend ist, freiliegend sind.
  7. Das Verfahren gemäß einem der Ansprüche 1 bis 6, wobei das Verfahren ein Bilden von Durchgangsbohrungen (130) in dem Halbleiterwafer (106) aufweist, so dass die Durchgangsbohrungen (130) bündig mit den Gräben (102) sind.
  8. Das Verfahren gemäß einem der Ansprüche 1 bis 7, wobei das Verfahren ein Bilden der elektrisch leitfähigen Verbindungsstruktur (112) mittels Abscheidung von Impfmetall und anschließendem stromlosen Plattieren aufweist.
  9. Das Verfahren gemäß einem der Ansprüche 1 bis 8, wobei das Verfahren ein Binden des Halbleiterwafers (106) auf dem Trägerwafer (100) mittels einem klebenden Material (132), insbesondere mittels einem elektrisch isolierenden klebenden Material (132), aufweist.
  10. Das Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Verfahren ein Entfernen des Materials des Trägerwafers (100) mittels Schleifen aufweist.
  11. Das Verfahren gemäß einem der Ansprüche 1 bis 10, wobei die elektrisch leitfähige Verbindungsstruktur (112) gebildet wird, um die elektrisch leitfähige Seitenwandbeschichtung (104) mit den integrierten Schaltkreiselementen (114) ununterbrochen elektrisch zu verbinden.
  12. Ein Zwischenprodukt (134), das Folgendes aufweist: • einen Trägerwafer (100) mit einer Mehrzahl an Gräben (102), wobei jeder Graben (102) zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt ist; • einen Halbleiterwafer (106), der auf einer Vorderseite (108) des Trägerwafers (100) gebunden ist, so dass jeder von einer Mehrzahl an elektronischen Chips (110) des Halbleiterwafers (106) in Bezug auf einen jeweiligen der Gräben (102) ausgerichtet ist; • eine elektrisch leitfähige Verbindungsstruktur (112), die zumindest teilweise eine Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und einem integrierten Schaltkreiselement (114) eines jeweiligen der elektronischen Chips (110) überbrückt.
  13. Ein unverkapseltes Halbleitergerät (118), das Folgendes aufweist: • einen Trägerkörper (136) mit einer Seitenwand, die zumindest teilweise mit einer elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt ist; • einen elektronischen Chip (110), der auf einer Basiswand des Trägerkörpers (136) gebunden ist; • eine elektrisch leitfähige Verbindungsstruktur (112), die zumindest teilweise eine Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und einem integrierten Schaltkreiselement (114) des elektronischen Chips (110) überbrückt.
  14. Das Halbleitergerät (118) gemäß Anspruch 13, das als ein Chip-Scale-Package konfiguriert ist.
  15. Das Halbleitergerät (118) gemäß Anspruch 13 oder 14, wobei zwei gegenüberliegende Seitenwände des Trägerkörpers (136) zumindest teilweise mit der elektrisch leitfähigen Seitenwandbeschichtung (104) bedeckt sind.
  16. Das Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 15, aufweisend einen umlaufenden elektrisch isolierenden Ring (138), der zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und dem Trägerkörper (136) angeordnet ist.
  17. Das Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 16, wobei eine Oberfläche des Halbleitergeräts (118) eine Fläche von nicht mehr als 0,3 mm x 0,15 mm hat.
  18. Das Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 17, aufweisend eines der folgenden Merkmale: • die elektrisch leitfähige Verbindungsstruktur (112) überbrückt ununterbrochen die Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und dem integrierten Schaltkreiselement (114); • die elektrisch leitfähige Verbindungsstruktur (112) überbrückt nur zum Teil die Lücke zwischen der elektrisch leitfähigen Seitenwandbeschichtung (104) und dem integrierten Schaltkreiselement (114), so dass ein elektrisch nicht-leitfähiger Raum (190) dazwischen bleibt.
  19. Das Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 18, wobei die elektrisch leitfähige Verbindungsstruktur (112) zumindest einen Basiswandabschnitt aufweist, der sich senkrecht zu der elektrisch leitfähigen Seitenwandbeschichtung (104) erstreckt.
  20. Das Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 19, wobei die elektrisch leitfähige Verbindungsstruktur (112) zumindest mindestens einen Seitenwandabschnitt und mindestens einen Basiswandabschnitt, der sich senkrecht zu mindestens einem Seitenwandabschnitt erstreckt, aufweist.
  21. Ein elektronisches Gerät (143), das Folgendes aufweist: • einen Geräteträger (147); und • ein unverkapseltes Halbleitergerät (118) gemäß einem der Ansprüche 13 bis 20, das auf dem Geräteträger (147) zumindest teilweise mittels eines Teils der elektrisch leitfähigen Verbindungsstruktur (112), der an der Seitenwandbeschichtung (104) angeordnet ist, montiert ist.
  22. Das elektronische Gerät (143) gemäß Anspruch 21, wobei der Geräteträger (147) mindestens eines aus der Gruppe, bestehend aus einer gedruckten Leiterplatte und einem Leadframe, aufweist.
  23. Das elektronische Gerät (143) gemäß Anspruch 21 oder 22, aufweisend eine Lötstruktur (148), die den Geräteträger (147) mit der elektrisch leitfähigen Verbindungsstruktur (112) verbindet.
  24. Das elektronische Gerät (143) gemäß einem der Ansprüche 21 bis 23, wobei das Halbleitergerät (118) auf dem Geräteträger (147) teilweise mittels eines Teils der elektrisch leitfähigen Verbindungsstruktur (112), der nicht an der Seitenwandbeschichtung (104) angeordnet ist, montiert ist.
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