DE102015209570A1 - Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung - Google Patents

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Abstract

Es werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt, so dass es möglich ist, eine Miniaturisierung zu erreichen und einen Anstieg der Schwellenspannung und der Durchlassspannung zu verhindern und eine Verringerung des Durchbruchwiderstands zu verhindern. Ein n+-dotierter Emitter-Bereich und ein p++-dotierter Kontaktbereich werden in einer ersten Richtung, in der sich ein Trench streifenförmig erstreckt, in einem Mesa-Abschnitt, der zwischen Trench-Gates liegt, wiederholt abwechselnd angeordnet. Ein p+-dotierter Bereich deckt einen Endabschnitt auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich ab. Der Aufbau der Trench-Gate-Struktur ist derart, dass der n+-dotierte Emitter-Bereich in vorbestimmten Intervallen in der ersten Richtung in dem Mesa-Abschnitt durch eine erste Ionenimplantation selektiv gebildet wird. Dann wird der p+-dotierte Bereich weniger tief als der n+-dotierte Emitter-Bereich in dem ganzen Mesa-Abschnitt durch eine zweite Ionenimplantation gebildet. Dann wird der p++-dotierte Kontaktbereich innerhalb des p+-dotierten Bereichs durch eine dritte Ionenimplantation selektiv gebildet. Anschließend werden der n+-dotierte Emitter-Bereich und der p++-dotierte Kontaktbereich diffundiert und kontaktiert.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • Beschreibung der verwandten Technik
  • Bisher wurden Bipolartransistoren mit isolierter Gate-Elektrode (IGBT) im öffentlichen Bereich als Leistungshalbleitervorrichtungen für industrielle Maschinen und Kraftfahrzeuge, elektrische Haushaltsgeräte und dergleichen verwendet. Unter den Leistungshalbleitervorrichtungen verfügen die IGBT insbesondere über eine gute Gate-Steuerung und können auf Grund eines Leitfähigkeits-Modulationseffekts eine niedrige Durchlassspannung erreichen. Auch sind zwei Arten von Strukturen weitgehend als MOS-Gate-(ein isoliertes Gate, das aus einem Metall-Oxid-Halbleiter besteht)Strukturen einer Leistungshalbleitervorrichtung bekannt, wobei es sich um eine ebene Gate-Struktur, bei der ein MOS-Gate in Plattenform auf einem Halbleitersubstrat bereitgestellt wird, und eine Trench-Gate-Struktur, bei der ein MOS-Gate in einem Trench eingebettet ist, der in einem Halbleitersubstrat gebildet ist, handelt.
  • Die Trench-Gate-Struktur kann mit einer feineren Zellenstruktur als die ebene Gate-Struktur versehen sein. Auch verfügt die Trench-Gate-Struktur nicht über einen JFET-Bereich (einen Abschnitt, in dem sich Strom in einem Bereich konzentriert, der zwischen benachbarten p-dotierten Basisbereichen liegt), was für die ebene Gate-Struktur spezifisch ist. Daher kann die Durchlassspannung in der Trench-Gate-Struktur weiter als in der ebenen Gate-Struktur reduziert werden. Wenn sich der IGBT in einem Durchlasszustand befindet, ist der größere Teil eines Abfalls der Durchlassspannung, der Leitungsverlust verursacht, ein Spannungsabfall in einer Driftschicht. Daher führt ein so genannter Injektionsanreicherungs-(IE)Effekt, bei dem Träger (Elektronen und Löcher) möglichst auf die Driftschicht eingeschränkt sind, zu einer niedrigen Durchlassspannung.
  • Als vorderseitige Struktur, die den IE-Effekt aufweist, gibt es beispielsweise eine Struktur (nachstehend als erste existierende Struktur bezeichnet), bei der eine Vielzahl von Trenches in einem geringen Abstand in einer streifenförmigen ebenen Anordnung angeordnet ist und ein n+-dotierter Emitter-Bereich und ein p++-dotierter Kontaktbereich wiederholt abwechselnd in konstanten Intervallen in einem Bereich eines p-dotierten Basisbereichs angeordnet sind, der zwischen benachbarten Trenches (nachstehend als Mesa-Abschnitt bezeichnet) in einer ersten Richtung liegt, in der sich die Trenches streifenförmig erstrecken. Dadurch, dass die erste existierende Struktur angenommen wird, kann der Mesa-Abschnitt in einem Zustand, in dem die Fläche, die von dem n+-dotierten Emitter-Bereich in dem Mesa-Abschnitt eingenommen wird, bewahrt wird, miniaturisiert werden (die Breite (Abstand zwischen den Trenches) des Mesa-Abschnitts in einer zweiten Richtung, die zu der ersten Richtung rechtwinklig ist, wird reduziert), und der IE-Effekt kann somit erhöht werden, während eine Durchlassspannung Von bewahrt wird.
  • Auch ist eine Struktur (nachstehend als zweite existierende Struktur bezeichnet), bei welcher der p++-dotierte Kontaktbereich in einer linearen ebenen Anordnung, die sich in der ersten Richtung in einem mittleren Abschnitt des Mesa-Abschnitts erstreckt, angeordnet ist und der n+-dotierte Emitter-Bereich zwischen dem p++-dotierten Kontaktbereich und einem Trench angeordnet ist, dergestalt, dass eine Schwellenspannung Vth auf Grund eines Übergriffs des p++-dotierten Kontaktbereichs in einen Kanalabschnitt ansteigt, weshalb es eine Grenze für die Miniaturisierung des Mesa-Abschnitts gibt. Der Übergriff des p++-dotierten Kontaktbereichs in den Kanalabschnitt bedeutet, dass der p++-dotierte Kontaktbereich in einen Abschnitt des p–-dotierten Basisbereichs diffundiert, der zwischen dem n+-dotierten Emitter-Bereich und einer n–-dotierten Driftschicht liegt (einem Abschnitt des p–-dotierten Basisbereichs in der Nähe einer Seitenwand eines Trench, in dem der Kanal (n-dotierte Umkehrschicht) gebildet ist). Dadurch, dass die erste existierende Struktur übernommen wird, ist die Miniaturisierung des Mesa-Abschnitts möglich, während ein Anstieg der Schwellenspannung Vth eingeschränkt wird, selbst wenn ein Übergriff des p++-dotierten Kontaktbereichs in den Kanalabschnitt erfolgt.
  • Es folgt eine Beschreibung einer existierenden Oberflächenstruktur, die den IE-Effekt aufweist, wobei die erste existierende Struktur als Beispiel dient. 17 ist eine Draufsicht, welche die ebene Anordnung einer Trench-Gate-Struktur einer existierenden Halbleitervorrichtung zeigt. 18 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie AA-AA' aus 17 zeigt. 19 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie BB-BB' aus 17 zeigt. 20 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie CC-CC' aus 17 zeigt. Die Schnittlinie AA-AA' geht durch einen Trench 103 und einen p++-dotierten Kontaktbereich 107. Die Schnittlinie BB-BB' geht durch den Trench 103 und einen n+-dotierten Emitter-Bereich 106. Die Schnittlinie CC-CC' geht durch den n+-dotierten Emitter-Bereich 106 und den p++-dotierten Kontaktbereich 107. In 17 fehlen ein Gate-Dielektrikum, ein Zwischenschicht-Dielektrikum, eine Source-Elektrode und ein Passivierungsfilm.
  • Wie in 17 bis 20 gezeigt, wird eine Vielzahl von Trenches 103 bereitgestellt, die in einen p–-dotierten Basisbereich 102 eindringen, um eine n–-dotierte Driftschicht 101 zu erreichen. Die Vielzahl von Trenches 103 ist in einer streifenförmigen ebenen Anordnung angeordnet. Eine Gate-Elektrode 105 ist über ein Gate-Dielektrikum 104 innerhalb des Trench 103 eingebettet. Der n+-dotierte Emitter-Bereich 106 und der p++-dotierte Kontaktbereich 107 sind wiederholt abwechselnd in konstanten Intervallen in einem Mesa-Abschnitt, der zwischen benachbarten Trenches 103 liegt, in einer ersten Richtung, in der sich die Trenches 103 streifenförmig erstrecken, angeordnet. Der n+-dotierte Emitter-Bereich 106 und der p++-dotierte Kontaktbereich 107 sind beide so breit, dass sie die Seitenwand des Trench 103 auf beiden Seiten in einer zweiten Richtung, die zu der ersten Richtung rechtwinklig ist, erreichen.
  • Es folgt eine Beschreibung eines existierenden Verfahrens zum Herstellen einer Halbleitervorrichtung, wobei die erste existierende Struktur als Beispiel dient. 21 bis 23 sind Schnittansichten, die einen Zustand im Verlauf der Herstellung der existierenden Halbleitervorrichtung zeigen. 21 bis 23 zeigen Schnittstrukturen im Verlauf der Herstellung entlang der Schnittlinie CC-CC' aus 17. Zunächst, wie in 21 gezeigt, werden der p–-dotierte Basisbereich 102, ein Trench, ein Gate-Dielektrikum und eine Gate-Elektrode in der Vorderflächenseite eines Halbleitersubstrats gebildet, das die n–-dotierte Driftschicht 101 bildet. Dann wird eine Lackmaske (nicht gezeigt), in der Abschnitte geöffnet sind, die den Aufbaubereichen des n+-dotierten Emitter-Bereichs 106 entsprechen, auf der Substratvorderfläche gebildet. Dann wird eine Ionenimplantation einer n-dotierten Störstelle mit der Lackmaske als Maske ausgeführt, wodurch der n+-dotierte Emitter-Bereich 106 in konstanten Intervallen in der ersten Richtung in einem Mesa-Abschnitt, der zwischen benachbarten Trenches liegt, selektiv gebildet wird.
  • Dann wird, wie in 22 gezeigt, eine Lackmaske 111, in der Abschnitte geöffnet sind, die den Aufbaubereichen des p++-dotierten Kontaktbereichs 107 entsprechen, auf der Substratvorderfläche gebildet. Die Intervalle W101 auf der Maske zwischen den n+-dotierten Emitter-Bereichen 106 und den p++-dotierten Kontaktbereichen 107, die in der ersten Richtung benachbart sind, werden in vorbestimmten Intervallen erstellt. Dann wird eine Ionenimplantation 112 einer p-dotierten Störstelle mit der Lackmaske 111 als Maske ausgeführt. Die gestrichelte Linie in der Nähe der Oberfläche des p–-dotierten Basisbereichs 102 in 22 gibt die p-dotierte Störstelle an, die durch die Ionenimplantation 112 implantiert wurde. Der p++-dotierte Kontaktbereich 102 wird durch die Ionenimplantation 112 zwischen n+-dotierten Emitter-Bereichen 106, die in der ersten Richtung benachbart sind, von den n+-dotierten Emitter-Bereichen 106 beabstandet gebildet. Nachdem dann die Lackmaske 111 entfernt wurde, wird der Trench-Gate-IGBT durch die Ausführung eines Schrittes der thermischen Behandlung (thermischer Diffusionsprozess), um zu bewirken, dass sie die Störstelle diffundiert, von Schritten des Bildens der verbleibenden Abschnitte, welche die Elementstruktur konfigurieren, und dergleichen fertiggestellt.
  • Auch wurde eine Struktur, bei der eine Emitter-Schicht streifenförmig in einer Richtung bereitgestellt wird, die zu einem effektiven Gate-Trench-Bereich rechtwinklig ist, der an eine Gate-Elektrode und einen blinden Trench-Bereich angeschlossen ist, der von der Gate-Elektrode getrennt ist, als eine andere Oberflächenstruktur vorgeschlagen, die den IE-Effekt aufweist (siehe z. B. JP-A-2009-026797 ). Die JP-A-2009-026797 ist derart, dass durch Optimieren des Trench-Abstands und der Emitter-Bereichsbreite der Widerstand eines betriebssicheren Funktionsbereichs mit Sperrvorspannung (RBSOA) gesichert wird und eine Schwankung des Sättigungsstroms eingeschränkt wird.
  • Auch wurde die folgende Struktur als eine andere Oberflächenstruktur vorgeschlagen, die den IE-Effekt aufweist. Ein n-dotierter Emitter-Bereich und ein p-dotierter Kontaktbereich mit hohen Störstellenkonzentrationen werden abwechselnd in Kontakt mit einer Trench-Seitenfläche in der Trench-Längsrichtung (Kanalbreitenrichtung) in der Oberfläche eines p-dotierten Basisbereichs gebildet. Der p-dotierte Kontaktbereich weist ein derartiges Muster auf, dass der p-dotierte Kontaktbereich nicht mit einem Randabschnitt des n-dotierten Emitter-Bereichs in Kontakt steht, der mit dem Trench an einer Stelle in Kontakt steht, an der ein Kanal gebildet ist (siehe beispielsweise JP-A-11-345969 (Paragraf 0069 und 0177, 31)).
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die erste existierende Struktur (siehe 17 bis 23) ist jedoch dergestalt, dass, wenn eine Variation der Intervalle W102 zwischen den n+-dotierten Emitter-Bereichen 106 und den p++-dotierten Kontaktbereichen 107, die in der ersten Richtung benachbart sind, auf Grund einer Variation des Maskenmusters oder einer Prozessvariation (nachstehend einfach als Prozessvariation bezeichnet) gegeben ist, ein erheblicher negativer Effekt für die Eigenschaften der Elemente besteht. Wenn beispielsweise die Intervalle W102 zwischen den n+-dotierten Emitter-Bereichen 106 und den p++-dotierten Kontaktbereichen 107, die in der ersten Richtung benachbart sind, auf Grund einer Prozessvariation schmaler als der theoretische Wert sind, kommt es zum Übergriff des p++-dotierten Kontaktbereichs 107 in den Kanalabschnitt. Daher besteht ein Problem, dass die Breite in der ersten Richtung des n+-dotierten Emitter-Bereichs 106 (die Kanalbreite) abnimmt und die Schwellenspannung Vth und die Durchlassspannung Von ansteigen.
  • Wenn dagegen die Intervalle W102 zwischen den n+-dotierten Emitter-Bereichen 106 und den p++-dotierten Kontaktbereichen 107, die in der ersten Richtung benachbart sind, auf Grund einer Prozessvariation breiter als der theoretische Wert sind, diffundiert der n+-dotierte Basisbereich 102, der zwischen dem n+-dotierten Emitter-Bereich 106 und dem p++-dotierten Kontaktbereich 107 verbleibt, und die Breite in der ersten Richtung des n+-dotierten Emitter-Bereichs 106 nimmt zu. Daher besteht ein Problem, dass der Kurzschlusswiderstand und der Sperrwiderstand (nachstehend zusammen als Durchbruchwiderstand bezeichnet) abnehmen. Auch werden ebenso wie eine niedrige Durchlassspannung schnelle Schaltungseigenschaften von einer Leistungshalbleitervorrichtung verlangt, weshalb eine Verbesserung der schnellen Schalteigenschaften (eine Reduzierung des Schaltverlustes Eoff), die sich in einem Kompromissverhältnis mit der niedrigen Durchlassspannung Von befinden, ebenfalls ein wichtiges Problem ist.
  • Um die Probleme der bisher beschriebenen existierenden Technologie zu lösen, besteht eine Aufgabe der Erfindung darin, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, so dass es möglich ist, eine Miniaturisierung zu erreichen und einen Anstieg der Schwellenspannung und der Durchlassspannung zu verhindern und eine Verringerung des Durchbruchwiderstands zu verhindern und dabei ein gutes Kompromissverhältnis zwischen Durchlassspannung und Schaltverlust zu bewahren.
  • Um die bisher beschriebenen Probleme zu lösen und dadurch die Aufgabe der Erfindung zu erreichen, ist ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem Aspekt der Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung mit Trench-Gate-Struktur, die erste und dritte Halbleiterbereiche eines ersten Leitfähigkeitstyps und zweite und vierte Halbleiterbereiche eines zweiten Leitfähigkeitstyps umfasst und die folgenden Eigenschaften umfasst. Der zweite Halbleiterbereich wird auf einer Oberflächenseite des ersten Halbleiterbereichs bereitgestellt. Eine Vielzahl von Trenches wird bereitgestellt, die in den zweiten Halbleiterbereich in der Tiefenrichtung eindringen, um den ersten Halbleiterbereich zu erreichen. Die Vielzahl von Trenches ist in einem streifenförmigen ebenen Muster angeordnet. Eine Gate-Elektrode wird über einem Gate-Dielektrikum innerhalb des Trench bereitgestellt. Der dritte Halbleiterbereich wird selektiv in einem Mesa-Abschnitt des zweiten Halbleiterbereichs bereitgestellt, der zwischen benachbarten Trenches liegt. Der vierte Halbleiterbereich wird in Kontakt mit dem dritten Halbleiterbereich in dem Mesa-Abschnitt bereitgestellt. Die Störstellenkonzentration des vierten Halbleiterbereichs ist höher als die Störstellenkonzentration des zweiten Halbleiterbereichs. Wenn diese Art von Halbleitervorrichtung mit Trench-Gate-Struktur hergestellt wird, wird zunächst ein erster Schritt des selektiven Bildens des dritten Halbleiterbereichs in vorbestimmten Intervallen in dem Mesa-Abschnitt in einer ersten Richtung, in der sich der Trench streifenförmig erstreckt, ausgeführt. Dann wird ein zweiter Schritt des Bildens eines fünften Halbleiterbereichs eines zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als die des zweiten Halbleiterbereichs ist, in dem gesamten Abschnitt des Mesa-Abschnitts, der zwischen dritten Halbleiterbereichen liegt, die in der ersten Richtung benachbart sind, ausgeführt. Dann wird ein dritter Schritt des selektiven Bildens des vierten Halbleiterbereichs mit einer Störstellenkonzentration, die höher als die des fünften Halbleiterbereichs ist, der von dem dritten Halbleiterbereich beabstandet ist, innerhalb des fünften Halbleiterbereichs ausgeführt. Dann wird ein vierter Schritt des Diffundierens und Kontaktierens des dritten Halbleiterbereichs und des vierten Halbleiterbereichs in fünften Halbleiterbereichen, die in der ersten Richtung benachbart sind, ausgeführt, so dass der dritte Halbleiterbereich und der vierte Halbleiterbereich wiederholt abwechselnd in der ersten Richtung angeordnet sind.
  • Auch ist das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass der fünfte Halbleiterbereich auf der Seite des ersten Halbleiterbereichs des Störstellenübergangs zwischen dem dritten Halbleiterbereich und dem vierten Halbleiterbereich in dem vierten Schritt verbleibt.
  • Auch ist das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass der fünfte Halbleiterbereich bis auf eine Tiefe gebildet wird, die gleich oder kleiner als die Tiefe des dritten Halbleiterbereichs in dem zweiten Schritt ist.
  • Auch ist das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass der fünfte Halbleiterbereich gebildet ist, um tiefer zu sein, als die Tiefe des dritten Halbleiterbereichs und weniger tief als die Tiefe des vierten Halbleiterbereichs in dem zweiten Schritt.
  • Auch ist das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass der fünfte Halbleiterbereich in dem gesamten Mesa-Abschnitt durch eine Störstelle eines zweiten Leitfähigkeitstyps gebildet wird, die in dem zweiten Schritt ionenimplantiert wird.
  • Auch umfasst das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung ferner die folgenden Eigenschaften. Ein erster Maskenschritt des Bildens einer ersten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des dritten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, wird vor dem ersten Schritt ausgeführt. Ein Schritt des Entfernens der ersten Maske wird nach dem ersten Schritt und vor dem zweiten Schritt ausgeführt. Ein zweiter Maskenschritt des Bildens einer zweiten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des vierten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, wird nach dem zweiten Schritt und vor dem dritten Schritt ausgeführt. Der dritte Halbleiterbereich wird dadurch gebildet, dass eine Störstelle eines ersten Leitfähigkeitstyps mit der ersten Maske als Maske in dem ersten Schritt ionenimplantiert wird. Der vierte Halbleiterbereich wird dadurch gebildet, dass eine Störstelle eines zweiten Leitfähigkeitstyps mit der zweiten Maske als Maske in dem dritten Schritt ionenimplantiert wird. Ferner beträgt das Intervall zwischen einem Bereich, der von der ersten Maske freigesetzt wird, und einem Bereich, der von der zweiten Maske freigesetzt wird, 0,4 μm oder mehr, 1,2 μm oder weniger.
  • Auch umfasst das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung ferner die folgenden Eigenschaften. Ein zweiter Maskenschritt des Bildens einer zweiten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des vierten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, wird nach dem ersten Schritt und vor dem zweiten Schritt ausgeführt. Ferner, wird der fünfte Halbleiterbereich dadurch gebildet, dass eine Störstelle eines zweiten Leitfähigkeitstyps mit der zweiten Maske als Maske in dem zweiten Schritt ionenimplantiert wird. Der vierte Halbleiterbereich wird dadurch gebildet, dass eine zweite Störstelle eines zweiten Leitfähigkeitstyps mit einem Diffusionskoeffizienten, der kleiner als derjenige der ersten Störstelle eines zweiten Leitfähigkeitstyps ist, mit der zweiten Maske als Maske in dem dritten Schritt ionenimplantiert wird.
  • Auch umfasst das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Aspekt der Erfindung ferner die folgenden Eigenschaften. Ein erster Maskenschritt des Bildens einer ersten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des dritten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, wird vor dem ersten Schritt ausgeführt. Ferner wird der dritte Halbleiterbereich dadurch gebildet, dass eine Störstelle eines ersten Leitfähigkeitstyps mit der ersten Maske als Maske in dem ersten Schritt ionenimplantiert wird. Das Intervall zwischen einem Bereich, der von der ersten Maske freigesetzt wird, und einem Bereich, der von der zweiten Maske freigesetzt wird, beträgt 0,4 μm oder mehr, 1,2 μm oder weniger.
  • Um die zuvor beschriebenen Probleme zu lösen und dadurch die Aufgabe der Erfindung zu erreichen, umfasst eine Halbleitervorrichtung gemäß einem Aspekt der Erfindung auch die folgenden Eigenschaften. Ein zweiter Halbleiterbereich eines zweiten Leitfähigkeitstyps wird auf einer Oberflächenseite eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps bereitgestellt. Eine Vielzahl von Trenches wird bereitgestellt, die in den zweiten Halbleiterbereich in der Tiefenrichtung eindringen, um den ersten Halbleiterbereich zu erreichen. Die Vielzahl von Trenches ist in einem streifenförmigen ebenen Muster angeordnet. Eine Gate-Elektrode wird über einem Gate-Dielektrikum innerhalb des Trench bereitgestellt. Ein dritter Halbleiterbereich eines ersten Leitfähigkeitstyps wird in vorbestimmten Intervallen in einer ersten Richtung selektiv bereitgestellt, in der sich der Trench in einem Mesa-Abschnitt des zweiten Halbleiterbereichs streifenförmig erstreckt, der zwischen benachbarten Trenches liegt. Ein vierter Halbleiterbereich eines zweiten Leitfähigkeitstyps wird in Kontakt mit dem dritten Halbleiterbereich in dem Mesa-Abschnitt bereitgestellt, um wiederholt abwechselnd mit dem dritten Halbleiterbereich in der ersten Richtung angeordnet zu sein. Die Störstellenkonzentration des vierten Halbleiterbereichs ist höher als die Störstellenkonzentration des zweiten Halbleiterbereichs. Ein fünfter Halbleiterbereich eines zweiten Leitfähigkeitstyps wird selektiv bereitgestellt, um einen Endabschnitt auf der Seite des ersten Halbleiterbereichs des Störstellenübergangs zwischen dem dritten Halbleiterbereich und dem vierten Halbleiterbereich abzudecken. Die Störstellenkonzentration des fünften Halbleiterbereichs ist höher als die Störstellenkonzentration des zweiten Halbleiterbereichs und niedriger als die Störstellenkonzentration des vierten Halbleiterbereichs.
  • Auch ist die Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass die Tiefe des fünften Halbleiterbereichs gleich oder kleiner als die Tiefe des dritten Halbleiterbereichs in dem zweiten Schritt ist.
  • Auch ist die Halbleitervorrichtung gemäß dem Aspekt der Erfindung derart, dass die Tiefe des fünften Halbleiterbereichs größer als die Tiefe des dritten Halbleiterbereichs und kleiner als die Tiefe des vierten Halbleiterbereichs ist.
  • Gemäß der Erfindung kann verhindert werden, dass die Breite in der ersten Richtung des unteren Endes eines dritten Halbleiterbereichs auf Grund einer thermischen Behandlung durch einen fünften Halbleiterbereich mit einer Störstellenkonzentration, die höher als die eines zweiten Halbleiterbereichs ist, und einer Störstellenkonzentration, die niedriger als die eines vierten Halbleiterbereichs ist, der zwischen dem dritten Halbleiterbereich und dem vierten Halbleiterbereich, die in der ersten Richtung benachbart sind, gebildet ist, zunimmt. Daher kann eine Verringerung des Durchbruchwiderstands (Kurzschlusswiderstand und Sperrwiderstand) verhindert werden. Auch kann gemäß der Erfindung ein Übergriff des vierten Halbleiterbereichs in einen Kanalabschnitt verhindert werden. Daher nimmt die Breite in der ersten Richtung des dritten Halbleiterbereichs nicht ab. Daher kann verhindert werden, dass die Schwellenspannung und die Durchlassspannung ansteigen.
  • Gemäß der Halbleitervorrichtung und dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Erfindung werden Vorteile erzielt, indem eine Miniaturisierung einer Trench-Gate-Halbleitervorrichtung dadurch erreicht werden kann, dass eine Vielzahl von Trenches in einem kleinen Abstand angeordnet ist, und dass man verhindern kann, dass die Schwellenspannung und Durchlassspannung ansteigen und der Durchbruchwiderstand abnimmt, wobei ein Kompromissverhältnis zwischen Durchlassspannung und Schaltverlust bewahrt wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 eine Draufsicht, welche die ebene Anordnung einer Trench-Gate-Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt;
  • 2 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie A-A' aus 1 zeigt;
  • 3 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie B-B' aus 1 zeigt;
  • 4 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie C-C' aus 1 zeigt;
  • 5 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 6 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 7 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 8 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 9 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 10 eine Schnittansicht, welche Hauptabschnitte einer Trench-Gate-Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt;
  • 11 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt;
  • 12 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt;
  • 13 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt;
  • 14 eine perspektivische Ansicht, welche Hauptabschnitte einer Trench-Gate-Struktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt;
  • 15 ein Kennliniendiagramm, das die Schwellenspannungs-Kennlinien einer Halbleitervorrichtung gemäß einem Beispiel zeigt;
  • 16 ein Kennliniendiagramm, das die Sperrstrom-Kennlinien einer Halbleitervorrichtung gemäß dem Beispiel zeigt;
  • 17 eine Draufsicht, welche die ebene Anordnung einer Trench-Gate-Struktur einer existierenden Halbleitervorrichtung zeigt;
  • 18 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie AA-AA' aus 17 zeigt;
  • 19 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie BB-BB' aus 17 zeigt;
  • 20 eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie CC-CC' aus 17 zeigt;
  • 21 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung einer existierenden Halbleitervorrichtung zeigt;
  • 22 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der existierenden Halbleitervorrichtung zeigt; und
  • 23 eine Schnittansicht, die einen Zustand im Verlauf der Herstellung der existierenden Halbleitervorrichtung zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 0029] Nachstehend wird mit Bezug auf die beiliegenden Zeichnungen eine ausführliche Beschreibung von bevorzugten Ausführungsformen einer Halbleitervorrichtung und eines Verfahrens zum Herstellen einer Halbleitervorrichtung der Erfindung gegeben. In der Beschreibung und den beiliegenden Zeichnungen bedeutet eine Schicht oder ein Bereich, die als n- oder p-dotiert bezeichnet werden, dass jeweils Elektronen oder Löcher, die Majoritätsträger sind. Auch gibt + oder – zusammen mit n-dotiert oder p-dotiert jeweils eine höhere Störstellenkonzentration oder eine niedrigere Störstellenkonzentration als die einer Schicht oder eines Bereichs an, an der bzw. dem keine(r) von ihnen angebracht ist. In der nachstehenden Beschreibung der Ausführungsformen und in den beiliegenden Zeichnungen werden die gleichen Bezugszeichen den gleichen Konfigurationen zugeteilt, und redundante Beschreibungen entfallen.
  • Erste Ausführungsform
  • Es folgt eine Beschreibung der Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform. 1 ist eine Draufsicht, welche die ebene Anordnung einer Trench-Gate-Struktur der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. Ein Gate-Dielektrikum, ein Zwischenschicht-Dielektrikum, eine Source-Elektrode und eine Passivierungsschicht sind in 1 ausgelassen (dies gilt auch für 2 bis 4, 10 und 14). 2 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie A-A' aus 1 zeigt. 3 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie B-B' aus 1 zeigt. 4 ist eine Schnittansicht, welche die Schnittstruktur entlang einer Schnittlinie C-C' aus 1 zeigt. Die Schnittlinie A-A' geht durch einen Trench 3 und einen p++-dotierten Kontaktbereich (vierten Halbleiterbereich) 7. Die Schnittlinie B-B' geht durch einen Trench 3 und einen n+-dotierten Emitter-Bereich (dritten Halbleiterbereich) 6. Die Schnittlinie C-C' geht durch den n+-dotierten Emitter-Bereich 6, den p++-dotierten Kontaktbereich 7 und einen p+-dotierten Bereich (fünften Halbleiterbereich) 8.
  • Wie in 1 bis 4 gezeigt, umfasst die Halbleitervorrichtung gemäß der ersten Ausführungsform eine MOS-Gate-Struktur mit Trench und Gate, die aus einem Trench 3, einem Gate-Dielektrikum 4, einer Gate-Elektrode 5, dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 besteht. Zunächst erfolgt eine Beschreibung der ebenen Anordnung der Trench-Gate-Struktur der Halbleitervorrichtung gemäß der ersten Ausführungsform. Eine Vielzahl der Trenches 3 ist beispielsweise streifenförmig in vorbestimmten Intervallen (Abständen) auf einer Vorderflächenseite des Substrats (Emitter-Seite) angeordnet. Der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 sind wiederholt abwechselnd in konstanten Intervallen in einer ersten Richtung (der senkrechten Richtung in den Zeichnungen), in der sich die Trenches 3 streifenförmig erstrecken, in jedem Mesa-Abschnitt eines p–-dotierten Basisbereichs (zweiter Halbleiterbereich) 2, der zwischen benachbarten Trenches 3 liegt, angeordnet. Der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 stehen in der ersten Richtung in Kontakt miteinander.
  • Der p+-dotierte Bereich 8 wird auf der unteren Seite (Kollektorseite) des n+-dotierten Emitter-Bereichs 6 an dem Störstellenübergang zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 bereitgestellt. Der n+-dotierte Emitter-Bereich 6, der p++-dotierte Kontaktbereich 7 und der p+-dotierte Bereich 8 sind jeweils so breit, dass sie die Seitenwand des Trench 3 auf beiden Seiten in einer zweiten Richtung erreichen (der waagerechten Richtung in den Zeichnungen), die zu der ersten Richtung rechtwinklig ist. Der n+-dotierte Emitter-Bereich 6, der p++-dotierte Kontaktbereich 7 und der p+-dotierte Bereich 8, die in einem Mesa-Abschnitt angeordnet sind, der zwischen benachbarten Trenches 3 liegt, konfigurieren eine Elementarzelle (elementare Funktionseinheit). 1 zeigt einen aktiven Bereich, in dem Elementarzellen wiederholt in Mesa-Abschnitten angeordnet sind, die in der zweiten Richtung ausgerichtet sind, die zu der ersten Richtung rechtwinklig ist. Ein aktiver Bereich ist ein Bereich, durch den Strom fließt (ein Bereich, der für die Stromansteuerung verantwortlich ist), wenn er sich in einem Durchlasszustand befindet.
  • Eine Emitter-Elektrode (nicht gezeigt) ist elektrisch an den n+-dotierten Emitter-Bereich 6 und den p++-dotierten Kontaktbereich 7 über Kontaktlöcher verbunden, die in ein Zwischenschicht-Dielektrikum eindringen (nicht gezeigt). Die Kontaktlöcher können beispielsweise eine streifenförmige ebene Anordnung aufweisen, die sich in der ersten Richtung in einem mittleren Abschnitt jedes Mesa-Abschnitts erstreckt, oder können eine ebene Anordnung aufweisen, so dass ein rechteckiges oder kreisförmiges ebenes Muster in Matrixform angeordnet ist. Die Emitter-Elektrode ist von der Gate-Elektrode 5 innerhalb des Trench 3 durch das Zwischenschicht-Dielektrikum elektrisch isoliert. Eine Passivierungsschicht (nicht gezeigt) wird auf der Emitter-Elektrode bereitgestellt. Eine n-dotierte Pufferschicht, eine p+-dotierte Kollektorschicht und eine Kollektorelektrode, die in den Zeichnungen nicht enthalten sind, werden auf der Rückflächenseite des Substrats (Kollektorseite) bereitgestellt.
  • Eine Breite W1 in der ersten Richtung des n+-dotierten Emitter-Bereichs 6 ist kleiner als beispielsweise eine Breite W2 in der ersten Richtung des p++-dotierten Kontaktbereichs 7. Insbesondere wird es bevorzugt, dass die Breite W1 in der ersten Richtung des n+-dotierten Emitter-Bereichs 6 in dem Bereich von beispielsweise 0,6 μm oder mehr, 1,4 μm oder weniger liegt, und sie kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 1,0 μm betragen. Es wird bevorzugt, dass die Breite W2 in der ersten Richtung des p++-dotierten Kontakt-Bereichs 7 beispielsweise in dem Bereich von 1,8 μm oder mehr, 4,2 μm oder weniger liegt, und sie kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 3,0 μm betragen. Es wird bevorzugt, dass eine Breite W3 in der ersten Richtung des p+-dotierten Bereichs 8 beispielsweise in dem Bereich von 0,4 μm oder mehr, 1,2 μm oder weniger liegt, und sie kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 0,8 μm betragen.
  • Nun folgt eine Beschreibung der Schnittstruktur der Trench-Gate-Struktur der Halbleitervorrichtung gemäß der ersten Ausführungsform. Wie in 2 bis 4 gezeigt, wird der p–-dotierte Basisbereich 2 auf der Vorderflächenseite eines Halbleitersubstrats (Halbleiter-Chips) bereitgestellt, das eine n–-dotierte Driftschicht (ersten Halbleiterbereich) 1 bildet. Der Trench 3 dringt in den p–-dotierten Basisbereich 2 von der Substratvorderfläche ein und erreicht die n–-dotierte Driftschicht 1. Die Gate-Elektrode 5 ist über ein Gate-Dielektrikum 4 innerhalb des Trench 3 eingebettet. Der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 werden jeweils selektiv in einer Oberflächenschicht auf der Seite des p–-dotierten Basisbereichs 2 gegenüber demjenigen der n–-dotierten Driftschicht 1 bereitgestellt.
  • Die Tiefe des p++-dotierten Kontaktbereichs 7 ist größer als beispielsweise die Tiefe des n+-dotierten Emitter-Bereichs 6. Daher kommt es wahrscheinlich nicht zu einer Sperrung eines parasitären Thyristors, der aus einer p+-dotierten Kollektorschicht, der n–-dotierten Driftschicht 1, dem p-dotierten Basisbereich 2 und dem n+-dotierten Emitter-Bereich 6 besteht, die auf Grund der Größe einer Breite W4 in der ersten Richtung 6 des n+-dotierten Emitter-Bereichs 6 an dem Störstellenübergang zwischen dem n+-dotierten Emitter-Bereich 6 und dem p–-dotierten Basisbereich 2 (nachstehend als Breite in der ersten Richtung des unteren Endes des n+-dotieren Emitter-Bereichs 6 bezeichnet) entsteht. Es wird bevorzugt, dass die Störstellenkonzentration des p++-dotierten Kontaktbereichs 7 in dem Bereich von beispielsweise 2,6 × 1020/cm3 oder mehr, 6 × 1020/cm3 oder weniger liegt, und sie kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 4,2 × 1020/cm3 betragen.
  • Der p+-dotierte Bereich 8 steht in Kontakt mit dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 und bedeckt einen Endabschnitt auf der unteren Seite (Kollektorseite) des Störstellenübergangs zwischen dem n+-dotieren Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7. Der p+-dotierte Bereich 8 ist in der Oberfläche des p–-dotierten Basisbereichs 2 auf der Seite gegenüber derjenigen der n–-dotierten Driftschicht 1 nicht freigesetzt. D. h. der p+-dotierte Bereich 8 ergänzt die p-dotierte Störstellenkonzentration des p–-dotierten Basisbereichs 2 in der Nähe eines Endabschnitts auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7. Selbst wenn ein Endabschnitt der beiden Endabschnitte in der ersten Richtung des p+-dotierten Bereichs 8 in der Oberfläche des p–-dotierten Basisbereichs 2 auf der Seite gegenüber derjenigen der n–-dotierten Driftschicht 1 auf Grund einer Prozessvariation freigesetzt wird, kann man die Vorteile des Bereitstellens des p+-dotierten Bereichs 8 erzielen.
  • Auch ist es vorteilhaft, dass der p+-dotierte Bereich 8 derart bereitgestellt wird, dass die Krümmung des Endabschnitts in der ersten Richtung des p++-dotierten Kontaktbereichs 7 erhöht wird, und eine Unebenheit, die in dem Endabschnitt auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 vorkommt, praktisch eliminiert wird. Der Grund dafür ist, dass es möglich ist, die elektrische Feldkonzentration in der Nähe des Endabschnitts auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 abzuschwächen. Daher ist es möglich, den Lawinendurchbruch in der Nähe des Endabschnitts auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 einzuschränken, und somit möglich, die Durchbruchspannung zu erhöhen. Da es unwahrscheinlich ist, dass Träger in der Nähe des Endabschnitts auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 generiert werden, ist es auch unwahrscheinlich, dass es zu einer Sperrung des parasitären Thyristors kommt.
  • Auch durch das Bereitstellen des p+-dotierten Bereichs 8 nimmt die Breite in der ersten Richtung der p-dotierten hochkonzentrierten Bereiche (dem p++-dotierten Kontaktbereich 7 und dem p+-dotierten Bereich 8) innerhalb des p–-dotierten Basisbereichs 2 zu, weshalb die Träger, die von der Kollektorseite her implantiert werden, leichter auf die Emitter-Elektrode gezogen werden können. Daher kann der Schaltverlust Eoff reduziert werden. Auch wird der p+-dotierte Bereich 8 in einer derartigen Position angeordnet, dass die Breite W4 in der ersten Richtung des unteren Endes des n+-dotierten Emitter-Bereichs 6 auf einer vorbestimmten Breite gehalten werden kann. Daher ist es möglich, eine vorbestimmte Kanalbreite (den Gesamtwert der Breiten W4 in der ersten Richtung der unteren Enden der n+-dotierten Emitter-Bereiche 6 in einem Mesa-Abschnitt) zu sichern, weshalb verhindert werden kann, dass die Schwellenspannung Vth und die Durchlassspannung Von ansteigen.
  • Die Tiefe des p+-dotierten Bereichs 8 ist kleiner als die Tiefe des p++-dotierten Kontaktbereichs 7. Auch ist die Tiefe des p+-dotierten Bereichs 8 kleiner als die Tiefe des n+-dotierten Emitter-Bereichs 6 oder genauso lang wie die Tiefe des n+-dotierten Emitter-Bereichs 6. Die Störstellenkonzentration des p+-dotierten Bereichs 8 ist niedriger als die Störstellenkonzentrationen des n+-dotierten Emitter-Bereichs 6 und des p++-dotierten Kontaktbereichs 7 und höher als die Störstellenkonzentration des p–-dotierten Basisbereichs 2. Insbesondere wird es bevorzugt, dass die Störstellenkonzentration des p+-dotierten Bereichs 8 in dem Bereich von beispielsweise 6,5 × 1019/cm3 oder mehr, 2,6 × 1020/cm3 oder weniger liegt, und sie kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 1,3 × 1020/cm3 betragen.
  • Es folgt eine Beschreibung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform. 5 bis 9 sind Schnittansichten, die Zustände im Verlauf der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigen. 5 bis 9 zeigen Schnittstrukturen im Verlauf der Herstellung entlang der Schnittlinie C-C' aus 1. Zunächst wird, wie in 5 gezeigt, der p–-dotierte Basisbereich 2 auf der Vorderflächenseite eines Halbleitersubstrats gebildet, das die n–-dotierte Driftschicht 1 bildet. Der p–-dotierte Basisbereich. 2 kann durch Ionenimplantation in einer Oberflächenschicht der Vorderfläche des Halbleitersubstrats gebildet werden oder kann durch Epitaxie auf der Vorderfläche des Halbleitersubstrats gezogen werden. Wenn der p–-dotierte Basisbereich 2 durch Ionenimplantation gebildet wird, kann die Dosis der Ionenimplantation in dem Bereich von beispielsweis 1 × 1014/cm2 liegen.
  • Wenn der p–-dotierte Basisbereich 2 durch Ionenimplantation gebildet wird, gibt das Substrat, auf das in der folgenden Beschreibung Bezug genommen wird, das Halbleitersubstrat an, das die n–-dotierte Driftschicht 1 bildet. Wenn der p–-dotierte Basisbereich 2 dagegen durch Epitaxie gebildet wird, gibt das Substrat, auf das in der folgenden Beschreibung Bezug genommen wird, ein epitaktisches Substrat an, in dem epitaktische Schichten, die den p–-dotierten Basisbereich 2 bilden, auf dem Halbleitersubstrat gestapelt werden, das die n–-dotierte Driftschicht 1 bildet.
  • Dann wird eine Lackmaske (nicht gezeigt), in der Abschnitte geöffnet sind, die den Aufbaubereichen des Trench 3 entsprechen, gebildet. Dann wird mit der Lackmaske als Maske Ätzen ausgeführt, wodurch eine Vielzahl von Trenches 3 (in 5 bis 9 nicht gezeigt), z. B. in einer streifenförmigen ebenen Anordnung und mit einer Tiefe, die in den p–-dotierten Basisbereich 2 eindringt, um die n–-dotierte Driftschicht 1 zu erreichen, gebildet wird. Dann wird nach dem Entfernen der Lackmaske die Gate-Elektrode 5 unter Verwendung eines allgemeinen Verfahrens über dem Gate-Dielektrikum 4 innerhalb des Trench 3 gebildet (in 5 bis 9 nicht gezeigt). Dann wird eine Lackmaske 11, in der Abschnitte geöffnet sind, die den Aufbaubereichen des n+-dotierten Emitter-Bereichs 6 entsprechen, wie in 6 gezeigt, gebildet.
  • Dann wird mit der Lackmaske (erste Maske) 11 als Maske eine erste Ionenimplantation 12 einer n-dotierten Störstelle, wie etwa Arsen (As), ausgeführt, um den n+-dotierten Emitter-Bereich 6 zu bilden. Der n+-dotierte Emitter-Bereich 6 wird selektiv durch die erste Ionenimplantation 12 in vorbestimmten Intervallen in der ersten Richtung in jedem Mesa-Abschnitt gebildet, der zwischen benachbarten Trenches 3 liegt. Dann wird die Lackmaske 11 entfernt. Dann wird, wie in 7 gezeigt, eine zweite Ionenimplantation 13 einer p-dotierten Störstelle, wie etwa Bor (B), ausgeführt, ohne eine Lackmaske zu verwenden, um den p+-dotierten Bereich 8 über die gesamte Substratvorderfläche (d. h. über jeden ganzen Mesa-Abschnitt, der zwischen benachbarten Trenches liegt) zu bilden. Die gestrichelte Linie in der Nähe der Oberfläche des p–-dotierten Basisbereichs 6 und des n+-dotierten Emitter-Bereichs 6 in 7 gibt die p-dotierte Störstelle an, die durch die zweite Ionenimplantation 13 implantiert wurde.
  • Auf diese Art und Weise wird die zweite Ionenimplantation 13 zum Bilden des p+-dotierten Bereichs 8 über die gesamte Substratvorderfläche ausgeführt, ohne eine Lackmaske zu verwenden. Die zweite Ionenimplantation 13 wird mit einer geringen Dosis ausgeführt, so dass die n+-dotierten Emitter-Bereiche 6 sich nicht auf p-dotiert umkehren. Daher wird die Reduzierung der Fläche des Mesa-Abschnitts, der von dem n+-dotierten Emitter-Bereich 6 eingenommen wird, verhindert, und der p+-dotierte Bereich 8 wird zuverlässig in dem gesamten Abschnitt des p–-dotierten Basisbereichs 2 gebildet, der zwischen n+-dotierten Emitter-Bereichen 6 liegt, die in der ersten Richtung benachbart sind, wie in 8 gezeigt. Auch wird die zweite Ionenimplantation 13 auf einer niedrigen Beschleunigungsspannung ausgeführt, so dass der p+-dotierte Bereich 8 weniger tief gebildet werden kann als der n+-dotierte Emitter-Bereich 6. Daher wird der p+-dotierte Bereich 8 nicht in einem Abschnitt des p–-dotierten Basisbereichs 2 gebildet, der zwischen dem n+-dotierten Emitter-Bereich 6 und der n–-dotierten Driftschicht 1 liegt (einem Abschnitt des p–-dotierten Basisbereichs 2 in der Nähe der Seitenwand eines Trench, in dem der Kanal gebildet ist).
  • Insbesondere wenn der Dotierstoff, der bei der zweiten Ionenimplantation 13 verwendet wird, Bor ist, liegt die Dosis der zweiten Ionenimplantation 13 bevorzugt im Bereich von beispielsweise 5 × 1014/cm2 oder mehr, 2 × 1015/cm2 oder weniger, und kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 1 × 1015/cm2 betragen. Die Beschleunigungsspannung der zweiten Ionenimplantation 13 liegt bevorzugt im Bereich von beispielsweise 40 keV oder mehr, 80 keV oder weniger, und kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 60 keV betragen.
  • Dann wird eine Lackmaske (zweite Maske) 14, in der Abschnitte geöffnet sind, die den Aufbaubereichen des p++-dotierten Kontaktbereichs 7 entsprechen, auf der Substratvorderfläche gebildet, wie in 8 gezeigt. Ein Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, liegt bevorzugt im Bereich von beispielsweise 0,4 μm oder mehr, 1,2 μm oder weniger. Der Grund dafür ist, dass es möglich ist, einen Übergriff des p++-dotierten Kontaktbereichs 7 in den Kanalabschnitt zu verhindern. Das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, ist ein Intervall zwischen einem Öffnungsabschnitt des Photomaskenmusters der Lackmaske 14 zum Bilden des p++-dotierten Kontaktbereichs 7 und einem Öffnungsabschnitt des Photomaskenmusters der Lackmaske 11 zum Bilden des n+-dotierten Emitter-Bereichs 6. Der Übergriff des p++-dotierten Kontaktbereichs 7 in den Kanalabschnitt bezieht sich auf den p++-dotierten Kontaktbereich 7, der bei einer thermischen Behandlung, die noch beschrieben wird, so weit diffundiert wie ein Abschnitt des p–-dotierten Basisbereichs 2, der zwischen dem n+-dotierten Emitter-Bereich 6 und der n–-dotierten Driftschicht 1 liegt.
  • Dann wird mit der Lackmaske 14 als Maske eine dritte Ionenimplantation 15 einer p-dotierten Störstelle, wie etwa Bor, ausgeführt, um den p++-dotierten Kontaktbereich 7 zu bilden. Die gestrichelte Linie in der Nähe der Oberfläche des p+-dotierten Bereichs 6 in 8 (eine größer gestrichelte Linie als die in 7) gibt die p-dotierte Störstelle an, die durch die dritte Ionenimplantation 15 implantiert wurde. Der p++-dotierte Kontaktbereich 7 wird durch die dritte Ionenimplantation 15 von dem n+-dotierten Emitter-Bereich 6 beabstandet in jedem p++-dotierten Bereich 8, der zwischen den n+-dotierten Emitter-Bereichen 6 liegt, die in der ersten Richtung benachbart sind, wie in 9 gezeigt selektiv gebildet. Ein Intervall W12 zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, weist eine Dimension auf, die auf dem Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, basiert.
  • Die Dimension, die auf dem Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 basiert, die in der ersten Richtung benachbart sind, ist praktisch die gleiche wie die Dimension des Photomaskenmusters oder eine Dimension, die der Dimension des Photomaskenmusters zuzüglich oder abzüglich des Betrags der Prozessvariation entspricht. Zuzüglich oder abzüglich des Betrags der Prozessvariation bezieht sich darauf, dass das Intervall W12 zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, auf Grund der Prozessvariation der Intervalle zwischen den n+-dotierten Emitter-Bereichen 6 oder den p++-dotierten Kontaktbereichen 7 oder beiden, die in der ersten Richtung benachbart sind, breiter oder schmaler als der theoretische Wert ist.
  • Auch wird der p++-dotierte Kontaktbereich 7 durch die dritte Ionenimplantation 15 gebildet, um in der Tiefenrichtung in den p+-dotierten Bereich 8 einzudringen, der zwischen n+-dotierten Emitter-Bereichen 6 liegt, die in der ersten Richtung benachbart sind, und erreicht den p–-dotierten Basisbereich 2. D. h. der p+-dotierte Bereich 8, der eine Breite in der ersten Richtung aufweist, die praktisch genauso groß ist wie die des Intervalls W12 zwischen dem p++-dotierten Kontaktbereich 7 und dem n+-dotierten Emitter-Bereich 6, bleibt zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7. Wenn der Dotierstoff der dritten Ionenimplantation 15 Bor ist, liegt die Dosis der dritten Ionenimplantation 15 bevorzugt im Bereich von beispielsweise 2 × 1015/cm2 oder mehr, 4,5 × 1015/cm2 oder weniger, und kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 3 × 1015/cm2 betragen. Die Beschleunigungsspannung der dritten Ionenimplantation 15 liegt bevorzugt in dem Bereich von beispielsweise 80 keV oder mehr, 160 keV oder weniger, und kann für den Fall einer Durchbruchspannungsklasse von 600 V beispielsweise 120 keV betragen.
  • Nachdem dann die Lackmaske 14 entfernt wurde, wird eine thermische Behandlung (thermische Diffusion) ausgeführt, wodurch bewirkt wird, dass der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 diffundieren. Der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 diffundieren jeweils in den p+-dotierten Bereichen 8, die in der ersten Richtung benachbart sind. Da die Störstellenkonzentration des p+-dotierten Bereichs 8 niedriger als die Störstellenkonzentration des n+-dotierten Emitter-Bereichs 6 ist, wird der Endabschnitt des p+-dotierten Bereichs 8 auf der Seite des n+-dotierten Emitter-Bereichs 6 n-dotiert und bildet den n+-dotierten Emitter-Bereich 6. Auch bildet der Endabschnitt des p+-dotierten Bereichs 8 auf der Seite des p++-dotierten Kontaktbereichs 7 mit zunehmender p-dotierter Störstellenkonzentration den p++-dotierten Kontaktbereich 7. Daher stehen der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 in der ersten Richtung in Kontakt, und der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 befinden sich in einem Zustand, in dem sie in einem Mesa-Abschnitt, der zwischen benachbarten Trenches 3 liegt, wiederholt abwechselnd in der ersten Richtung angeordnet sind.
  • Wenn die thermische Behandlung ausgeführt wird, befindet sich der p+-dotierte Bereich 8, der eine Störstellenkonzentration aufweist, die höher als die des p–-dotierten Basisbereichs 2 ist, auch in einem gebildeten Zustand zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind. Selbst wenn das Intervall W12 zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, auf Grund einer Prozessvariation breiter als der theoretische Wert ist, ändert sich daher die Breite W4 in der ersten Richtung des unteren Endes des n+-dotierten Emitter-Bereichs 6 bei der thermischen Behandlung kaum. Auch sind der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 mit dem Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, innerhalb des zuvor beschriebenen Bereichs eingestellt gebildet. Selbst wenn das Intervall W12 zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, auf Grund einer Prozessvariation schmaler als der theoretische Wert ist, kann daher ein Übergriff des p++-dotierten Kontaktbereichs 7 in den Kanalabschnitt auf Grund der thermischen Behandlung verhindert werden.
  • Anhand der vorstehenden Schritte wird eine Elementarzelle, die aus dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 besteht und in der ersten Richtung wiederholt abwechselt, in jedem Mesa-Abschnitt gebildet, der zwischen benachbarten Trenches 3 liegt. Auch bleibt der p+-dotierte Bereich 8 in Kontakt mit dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, so dass er einen Endabschnitt auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotieren Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 abdeckt. Anschließend wird der Trench-Gate-IGBT, der in 1 bis 4 gezeigt ist, mit einem Zwischenschicht-Dielektrikum, einer Emitter-Elektrode, einem Passivierungsfilm und dergleichen, die auf der Seite der Substratvorderfläche gebildet sind, und einer p+-dotierten Kollektorschicht und Kollektorelektrode, die auf der Seite der Substratrückfläche gebildet sind, unter Verwendung allgemeiner Verfahren fertiggestellt.
  • Wie bisher beschrieben, ist es gemäß der ersten Ausführungsform möglich, durch Bilden eines p+-dotierten Bereichs mit einer Störstellenkonzentration, die höher als die eines p–-dotierten Basisbereichs ist, und einer Störstellenkonzentration, die niedriger als die eines p++-dotierten Kontaktbereichs zwischen einem n+-dotierten Emitter-Bereich und einem p++-dotierten Kontaktbereich ist, die in einer ersten Richtung benachbart sind, zu verhindern, dass die Breite in der ersten Richtung des unteren Endes des n+-dotierten Emitter-Bereichs auf Grund einer thermischen Behandlung ansteigt. Daher ist es möglich, eine Verringerung des Durchbruchwiderstands (Kurzschlusswiderstand und Sperrwiderstand) zu verhindern. Auch kann gemäß der ersten Ausführungsform ein Übergriff des p++-dotierten Kontaktbereichs in einen Kanalabschnitt dadurch verhindert werden, dass das Intervall auf einer Maske zwischen dem n+-dotierten Emitter-Bereich und dem p++-dotierten Kontaktbereich, die in der ersten Richtung benachbart sind, in dem zuvor beschriebenen Bereich eingestellt wird. Daher nimmt die Breite in der ersten Richtung des n+-dotierten Emitter-Bereichs nicht ab. Daher kann ein Anstieg der Schwellenspannung und der Durchlassspannung verhindert werden.
  • Auch ist es gemäß der ersten Ausführungsform möglich, durch Ausführen einer zweiten Ionenimplantation einer p-dotierten Störstelle über den gesamten Mesa-Abschnitt ohne Verwendung einer Lackmaske, den p+-dotierten Bereich mit einer Störstellenkonzentration, die höher als die in dem p–-dotierten Basisbereich ist, in einem gesamten Abschnitt des p–-dotierten Basisbereichs, der zwischen n+-dotierten Emitter-Bereichen liegt, die in der ersten Richtung benachbart sind, zuverlässig zu bilden, selbst wenn es auf Grund einer Prozessvariation eine Variation der Intervalle zwischen n+-dotierten Emitter-Bereichen gibt, die in der ersten Richtung benachbart sind. Folglich kann man gemäß der ersten Ausführungsform den n+-dotierten Emitter-Bereich und den p++-dotierten Kontaktbereich in konstanten Intervallen in der ersten Richtung wiederholt anordnen, und zwar unabhängig von der Prozessvariation, selbst wenn eine Miniaturisierung versucht wird, indem eine Vielzahl von Trenches in einem kleinen Abstand angeordnet wird. Daher ist es möglich, zu verhindern, dass die Schwellenspannung und die Durchlassspannung ansteigen, und zu verhindern, dass der Durchbruchwiderstand abnimmt, und dabei einen guten Kompromiss zwischen Durchlassspannung und Schaltverlust zu bewahren, selbst wenn eine Prozessvariation vorkommt.
  • Zweite Ausführungsform
  • Es folgt eine Beschreibung der Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform. 10 ist eine Schnittansicht, welche Hauptabschnitte einer Trench-Gate-Struktur der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt. 10 zeigt die Schnittansicht entlang der Schnittlinie C-C' aus 1. Die ebene Anordnung der Trench-Gate-Struktur, die Schnittstruktur, die durch den Trench 3 und den p++-dotierten Kontaktbereich 7 geht (die Schnittlinie A-A' aus 1), und die Schnittstruktur, die durch den Trench 3 und den n+-dotierten Emitter-Bereich 6 geht (die Schnittlinie B-B' aus 1), sind die gleichen wie bei der ersten Ausführungsform (siehe 1 bis 3). Die Halbleitervorrichtung gemäß der zweiten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass die Tiefe eines p+-dotierten Bereichs 28, der einen Endabschnitt auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 bedeckt, größer als die Tiefe des n+-dotierten Emitter-Bereichs 6 und kleiner als die Tiefe des p++-dotierten Kontaktbereichs 7 ist.
  • Bei der zweiten Ausführungsform reicht es aus, dass der p+-dotierte Bereich 28 gebildet ist, um tiefer zu sein als der n+-dotierte Emitter-Bereich 6, durch eine zweite Ionenimplantation zum Bilden des p+-dotierten Bereichs 28. 11 bis 13 sind Schnittansichten, die Zustände im Verlauf der Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigen. Insbesondere werden zunächst die Schritte vom Aufbau des p–-dotierten Basisbereichs 2 bis zum Aufbau des n+-dotierten Emitter-Bereichs 6 der Reihe nach wie bei der ersten Ausführungsform ausgeführt (siehe 5 und 6). Dann wird eine Lackmaske (zweite Maske) 31, in der Abschnitte geöffnet sind, die den Aufbaubereichen des p++-dotierten Kontaktbereichs 7 entsprechen, auf der Substratvorderfläche gebildet, wie in 11 gezeigt. Der bevorzugte Bereich des Intervalls W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, (d. h. das Intervall zwischen einem Öffnungsabschnitt des Photomaskenmusters der Lackmaske 31 und einem Öffnungsabschnitt des Photomaskenmusters der Lackmaske 11) ist der gleiche wie bei der ersten Ausführungsform.
  • Dann wird mit der Lackmaske 31 zum Bilden des p++-dotierten Kontaktbereichs 7 als Maske eine zweite Ionenimplantation 32 einer p-dotierten Störstelle zum Bilden des p+-dotierten Bereichs 28 ausgeführt. Die gestrichelte Linie in der Nähe der Oberfläche des p–-dotierten Basisbereichs 2 in 11 gibt die p-dotierte Störstelle an, die durch die zweite Ionenimplantation 32 implantiert wurde. Ein Dotierstoff mit einem Diffusionskoeffizienten mit Bezug auf Silizium (Si), der höher als der des Dotierstoffs ist, der bei einer dritten Ionenimplantation 33, die nachstehend beschrieben wird, zum Bilden des p++-dotierten Kontaktbereichs 7 verwendet wird, wird bei der zweiten Ionenimplantation 32 verwendet. Durch die Verwendung der Lackmaske 31 zum Bilden des p++-dotierten Kontaktbereichs 7 und die Verwendung eines Dotierstoffs mit einem Diffusionskoeffizienten mit Bezug auf Silizium, der höher als der des Dotierstoffs ist, der bei der dritten Ionenimplantation verwendet wird, kann die Breite in der ersten Richtung des p+-dotierten Bereichs 28 größer als die Breite in der ersten Richtung des p++-dotierten Kontaktbereichs 7 sein, der in einem nachfolgenden Schritt gebildet wird. Es reicht, dass die Diffusionstiefe des p+-dotierten Bereichs 28 dadurch reguliert wird, dass die Beschleunigungsspannung der zweiten Ionenimplantation 32 niedriger als die Beschleunigungsspannung der dritten Ionenimplantation 33 ist.
  • Der p+-dotierte Kontaktbereich 28 wird durch die zweite Ionenimplantation 32 gebildet, um tiefer zu sein als der n+-dotierte Emitter-Bereich 6 und weniger tief als der p++-dotierte Bereich 7, der in einem nachfolgenden Schritt in n+-dotierten Emitter-Bereichen 6, die in der ersten Richtung benachbart sind, wie in 12 gezeigt gebildet wird. Ein Dotierstoff, so dass der p+-dotierte Bereich 28 bis zu einer Position diffundieren kann, in der die beiden Enden bei einer thermischen Behandlung, die noch beschrieben wird, in der ersten Richtung des p+-dotierten Bereichs 28 in Kontakt mit den n+-dotierten Emitter-Bereichen 6 stehen, wird als Dotierstoff der zweiten Ionenimplantation 32 ausgewählt. Wenn der Dotierstoff, das bei der dritten Ionenimplantation 33 verwendet wird, um den p++-dotierten Kontaktbereich 7 zu bilden, beispielsweise Bor ist, kann beispielsweise Aluminium (Al) als Dotierstoff bei der zweiten Ionenimplantation 32 zum Bilden des p+-dotierten Bereichs 28 verwendet werden. Auch nimmt der Diffusionskoeffizient anderer Störstellen zu, z. B. in der Reihenfolge Indium, Bor, Gallium, Aluminium. Daher können, vorausgesetzt die Beziehung zwischen den Diffusionskoeffizienten des Dotierstoffs, der bei der dritten Ionenimplantation 33 verwendet wird, und des Dotierstoffs, der bei der zweiten Ionenimplantation 32 verwendet wird, ist erfüllt, die anderen Störstellen als Dotierstoff verwendet werden. Auch wird die zweite Ionenimplantation 32 in einem Zustand ausgeführt, in dem der n+-dotierte Emitter-Bereich 6 mit der Lackmaske 31 bedeckt ist, wie zuvor beschrieben. Daher wird der p+-dotierte Bereich 28 nicht in einem Abschnitt des p–-dotierten Basisbereichs 2 gebildet, der zwischen dem n+-dotierten Emitter-Bereich 6 und der n–-dotierten Driftschicht 1 liegt, selbst wenn die Tiefe des p+-dotierten Bereichs 28 größer als die Tiefe des n+-dotierten Emitter-Bereichs 6 ist.
  • Dann wird mit der gleichen Lackmaske 31 wie die, die beim Aufbau des dritten p+-dotierten Bereichs 28 als Maske verwendet wird, die dritte Ionenimplantation 33 einer p-dotierten Störstelle, wie etwa Bor, ausgeführt, um den p++-dotierten Kontaktbereich 7 zu bilden. Der bevorzugte Bereich des Intervalls W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, ist der gleiche wie bei der ersten Ausführungsform. Die gestrichelte Linie in der Nähe der Oberfläche des p+-dotierten Bereichs 28 in 12 (eine größer gestrichelte Linie als die in 11) gibt die p-dotierte Störstelle an, die durch die dritte Ionenimplantation 33 implantiert wurde. Der p++-dotierte Kontaktbereich 7 wird innerhalb des p+-dotierten Bereichs 28 durch die dritte Ionenimplantation 33 gebildet, um bis in den p+-dotierten Bereich 28 in der Tiefenrichtung einzudringen und den p–-dotierten Basisbereich 2 zu erreichen, wie in 13 gezeigt.
  • Das Intervall W12 zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, nach der dritten Ionenimplantation ist der gleiche wie bei der ersten Ausführungsform. Auch kann durch Bilden des p+-dotierten Bereichs 28 und des p++-dotierten Kontaktbereichs 7 unter Verwendung der gleichen Lackmaske 31 der p++-dotierte Kontaktbereich 7 in einem mittleren Abschnitt in der ersten Richtung des p+-dotierten Bereichs 28 gebildet werden, und zwar unabhängig von einer Prozessvariation. Auch kann durch Bilden des p+-dotierten Bereichs 28 und des p++-dotierten Kontaktbereichs 7 unter Verwendung der gleichen Lackmaske 31 der Herstellungsprozess vereinfacht werden. Anschließend wird die Lackmaske 31 entfernt, und der Trench-Gate-IGBT, der in 1, 2, 3 und 10 gezeigt wird, wird durch die Schritte von der thermischen Behandlung (thermischen Diffusion) an, die der Reihe nach ausgeführt werden, wie bei der ersten Ausführungsform fertiggestellt.
  • Wie zuvor beschrieben, können gemäß der zweiten Ausführungsform die gleichen Vorteile wie bei der ersten Ausführungsform erzielt werden. Auch kann gemäß der zweiten Ausführungsform die Krümmung des Endabschnitts in der ersten Richtung des p++-dotierten Kontaktbereichs weiter erhöht werden, und eine Unebenheit, die am Endabschnitt auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich und dem p++-dotierten Kontaktbereich vorkommt, noch weiter eliminiert werden, indem die Tiefe des p+-dotierten Bereichs größer als die Tiefe des n+-dotierten Emitter-Bereichs ist. Daher ist es möglich, die elektrische Feldkonzentration in der Nähe des Endabschnitts auf der unteren Seite des Störstellenübergangs zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich weiter abzuschwächen.
  • Dritte Ausführungsform
  • Es folgt eine Beschreibung der Struktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform. 14 ist eine perspektivische Ansicht, die Hauptabschnitte einer Trench-Gate-Struktur der Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt. Die Halbleitervorrichtung gemäß der dritten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass ein Mesa-Abschnitt, der durch Bereitstellen des n+-dotierten Emitter-Bereichs 6 als eine Elementarzellenstruktur konfiguriert ist, und ein Mesa-Abschnitt, der ohne Bereitstellung des n+-dotierten Emitter-Bereichs 6 als p–-dotierter erdfreier Bereich 42 konfiguriert ist, in dem p–-dotierten Basisbereich 2 angeordnet sind, der zwischen benachbarten Trenches 3 liegt. Insbesondere sind ein Mesa-Abschnitt, der als eine Elementarzelle konfiguriert ist, die aus dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7 besteht, und ein Mesa-Abschnitt, der als p–-dotierter erdfreier Bereich 42 konfiguriert ist, der ein Emitter-Potenzial aufweist, in der zweiten Richtung, die zu der ersten Richtung rechtwinklig ist, in der sich die Trenches 3 streifenförmig erstrecken, wiederholt abwechselnd angeordnet.
  • Bei der dritten Ausführungsform wird der p+-dotierte Bereich 8 nicht nur innerhalb des p–-dotierten Basisbereichs 2, in dem der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 bereitgestellt werden, sondern auch innerhalb des p–-dotierten erdfreien Bereichs 42 bereitgestellt. Der Aufbau des p+-dotierten Bereichs 8 innerhalb des p–-dotierten erdfreien Bereichs 42 weist eine ebene Anordnung aus, so dass der p–-dotierte erdfreie Bereich 42 und der p+-dotierte Bereich 8 wiederholt abwechselnd angeordnet werden, indem selektiv eine Ionenimplantation unter Verwendung einer Maske ausgeführt wird. Der n+-dotierte Emitter-Bereich 6 und der p++-dotierte Kontaktbereich 7 werden in dem p–-dotierten erdfreier Bereich 42 nicht bereitgestellt. Daher ist der p+-dotierte Bereich 8 in der Oberfläche des p–-dotierten erdfreien Bereichs 42 auf der Seite gegenüber der Seite der n–-dotierten Driftschicht 1 freigesetzt.
  • Der p+-dotierte Bereich 8, der in dem p–-dotierten erdfreien Bereich 42 gebildet ist, ist elektrisch mit einer Emitter-Elektrode (nicht gezeigt) über Kontaktlöcher 40 verbunden, die in ein Zwischenschicht-Dielektrikum (nicht gezeigt) eindringen. Die Kontaktlöcher 40 können eine ebene Anordnung aufweisen, so dass ein rechteckiges oder kreisförmiges ebenes Muster in Matrixform angeordnet wird. Dadurch dass der p+-dotierte Bereich 8 in dem p–-dotierten erdfreien Bereich 42 auf diese Art und Weise gebildet wird, kann der Schaltverlust Eoff reduziert werden. Die Trench-Gate-Struktur der dritten Ausführungsform ist bei einem IGBT einer Durchbruchspannungsklasse von beispielsweise 1200 V nützlich. Auch kann die Tiefe des p+-dotierten Bereichs 8 unterschiedlich reguliert werden, indem die dritte Ausführungsform auf die zweite Ausführungsform angewendet wird.
  • Wie zuvor beschrieben, können gemäß der dritten Ausführungsform die gleichen Vorteile wie bei den ersten und zweiten Ausführungsformen erzielt werden.
  • Beispiele
  • Dann werden die Schwellenspannungs-Kennlinien und die Sperrstrom-Kennlinien der erfindungsgemäßen Halbleitervorrichtung überprüft. 15 ist ein Kennliniendiagramm, das die Schwellenspannungs-Kennlinien einer Halbleitervorrichtung gemäß einem Beispiel zeigt. 16 ist ein Kennliniendiagramm, das die Sperrstrom-Kennlinien einer Halbleitervorrichtung gemäß dem Beispiel zeigt. In 15 wird das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, in der ersten Richtung auf der waagerechten Achse gezeigt, während die Schwellenspannung Vth auf der senkrechten Achse gezeigt wird. In 16 wird das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, in der ersten Richtung auf der waagerechten Achse gezeigt, während der Sperrstrom auf der senkrechten Achse gezeigt wird.
  • Zunächst wird eine Vielzahl von Trench-Gate-IGBT (Proben) einer Durchbruchspannungsklasse von 600 V unter den Bedingungen angefertigt, die zuvor als Beispiele gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform gegeben wurden (nachstehend als Beispiel bezeichnet). Das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, ist bei jeder Probe des Beispiels unterschiedlich. Die Ergebnisse des Messens der Schwellenspannung Vth jeder Probe des Beispiels werden in 15 gezeigt. Auch werden die Ergebnisse des Messens des Sperrstroms jeder Probe des Beispiels mit dem Nennstrom auf 10 A in 16 gezeigt. Auch werden die Kennlinien einer Halbleitervorrichtung der ersten existierenden Struktur (siehe 17 bis 20, die nachstehend als existierendes Beispiel bezeichnet wird) zum Vergleich in jeder von 15 und 16 gezeigt. Das existierende Beispiel wird gemäß dem zuvor beschriebenen Verfahren zum Herstellen einer Halbleitervorrichtung angefertigt (hergestellt) (siehe 21 bis 23). Die Bedingungen des existierenden Beispiels außer der Vorderflächenstruktur (erste existierende Struktur) sind die gleichen wie die des Beispiels.
  • Aus den in 15 gezeigten Ergebnissen bestätigt sich, dass bei dem Beispiel der Anstieg der Schwellenspannung Vth dadurch verhindert werden kann, dass das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, 0,4 μm oder mehr beträgt. Im Gegensatz dazu bestätigt sich, dass bei dem existierenden Beispiel die Schwellenspannung Vth über den gesamten Bereich eines Intervalls W101 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, zunimmt, wie in 15 gezeigt. Aus den in 16 gezeigten Ergebnissen bestätigt sich auch, dass bei dem Beispiel die Verringerung des Sperrstroms dadurch verhindert werden kann, dass das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, 1,2 μm oder mehr beträgt. Es bestätigt sich auch, dass bei dem Beispiel das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, breiter als bei dem existierenden Beispiel eingestellt werden kann. Aus den obigen Ergebnissen bestätigt sich auch, dass es bei dem Beispiel bevorzugt wird, dass das Intervall W11 auf der Maske zwischen dem n+-dotierten Emitter-Bereich 6 und dem p++-dotierten Kontaktbereich 7, die in der ersten Richtung benachbart sind, 0,4 μm oder mehr, 1,2 μm oder weniger beträgt.
  • Da die Erfindung auf einen beliebigen IGBT (eine Halbleitervorrichtung, bei welcher der Sperrwiderstand durch die Breite in der ersten Richtung des n+-dotierten Emitter-Bereichs bestimmt wird), anwendbar ist, werden die Dimensionen, Störstellenkonzentrationen und dergleichen jedes Abschnitts bei den Ausführungsformen gemäß den notwendigen Spezifikationen und dergleichen unterschiedlich eingestellt. Insbesondere ist die Erfindung beispielsweise auf eine Halbleitervorrichtung einer Struktur, bei der ein p–-dotierter erdfreier Bereich, der ein erdfreies Potenzial oder Emitter-Potenzial aufweist, in einem Mesa-Abschnitt bereitgestellt wird, der zwischen benachbarten Trenches liegt, einer Struktur, bei der eine blinde Gate-Elektrode innerhalb des Trench bereitgestellt wird, oder einer Struktur, bei der diese Strukturen kombiniert werden, anwendbar. Eine Struktur, bei der eine blinde Gate-Elektrode innerhalb des Trench bereitgestellt wird, ist eine Struktur, bei der eine blinde Gate-Elektrode, die ein Emitter-Potenzial oder erdfreies Potenzial aufweist, über ein blindes Gate-Dielektrikum innerhalb des Trench bereitgestellt wird. Auch werden bei den Ausführungsformen Beschreibungen mit einer Durchbruchspannungsklasse von 600 V und einer Durchbruchspannungsklasse von 1200 V gegeben, doch ist die Erfindung auch auf IGBT anderer Durchbruchspannungsklassen anwendbar. Auch ist bei den Ausführungsformen der erste Leitfähigkeitstyp n-dotiert und der zweite Leitfähigkeitstyp ist p-dotiert, doch die Erfindung ist ebenso aufgebaut, wenn der erste Leitfähigkeitstyp p-dotiert ist und der zweite Leitfähigkeitstyp n-dotiert ist.
  • Wie zuvor beschrieben, sind die Halbleitervorrichtung und das Verfahren zum Herstellen einer Halbleitervorrichtung bei Leistungshalbleitervorrichtungen nützlich, die in industriellen Maschinen, Kraftfahrzeugen, elektrischen Haushaltsgeräten und dergleichen verwendet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2009-026797 A [0010, 0010]
    • JP 11-345969 A [0011]

Claims (11)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend einen zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der auf einer Oberflächenseite eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps bereitgestellt wird, eine Vielzahl von Trenches, die in den zweiten Halbleiterbereich in der Tiefenrichtung eindringen, um den ersten Halbleiterbereich zu erreichen, und in einem streifenförmigen ebenen Muster angeordnet sind, eine Gate-Elektrode, die über ein Gate-Dielektrikum innerhalb des Trench bereitgestellt wird, einen dritten Halbleiterbereich eines ersten Leitfähigkeitstyps, der in einem Mesa-Abschnitt des zweiten Halbleiterbereichs, der zwischen benachbarten Trenches liegt, selektiv bereitgestellt wird, und einen vierten Halbleiterbereich eines zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als die des zweiten Halbleiterbereichs ist, der in Kontakt mit dem dritten Halbleiterbereich in dem Mesa-Abschnitt bereitgestellt wird, wobei das Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes umfasst: einen ersten Schritt des selektiven Bildens des dritten Halbleiterbereichs in vorbestimmten Intervallen in dem Mesa-Abschnitt in einer ersten Richtung, in der sich der Trench streifenförmig erstreckt; einen zweiten Schritt des Bildens eines fünften Halbleiterbereichs eines zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als die des zweiten Halbleiterbereichs in dem gesamten Abschnitt des Mesa-Abschnitts ist, der zwischen dritten Halbleiterbereichen liegt, die in der ersten Richtung benachbart sind; einen dritten Schritt des selektiven Bildens des vierten Halbleiterbereichs mit einer Störstellenkonzentration, die höher als die des fünften Halbleiterbereichs ist, der von dem dritten Halbleiterbereich beabstandet ist, in dem fünften Halbleiterbereich; und einen vierten Schritt des Diffundierens und Kontaktierens des dritten Halbleiterbereichs und des vierten Halbleiterbereichs in fünften Halbleiterbereichen, die in der ersten Richtung benachbart sind, so dass der dritte Halbleiterbereich und der vierte Halbleiterbereich in der ersten Richtung wiederholt abwechselnd angeordnet sind.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der fünfte Halbleiterbereich auf der Seite des ersten Halbleiterbereichs des Störstellenübergangs zwischen dem dritten Halbleiterbereich und dem vierten Halbleiterbereich in dem vierten Schritt verbleibt.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der fünfte Halbleiterbereich bis auf eine Tiefe gebildet wird, die gleich oder kleiner als die Tiefe des dritten Halbleiterbereichs in dem zweiten Schritt ist.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der fünfte Halbleiterbereich bis auf eine Tiefe gebildet wird, die tiefer als die Tiefe des dritten Halbleiterbereichs und weniger tief als die Tiefe des vierten Halbleiterbereichs in dem zweiten Schritt ist.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 3, wobei der fünfte Halbleiterbereich in dem gesamten Mesa-Abschnitt gebildet wird, indem eine Störstelle eines zweiten Leitfähigkeitstyps in dem zweiten Schritt ionenimplantiert wird.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, ferner umfassend: einen ersten Maskenschritt des Bildens einer ersten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des dritten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, vor dem ersten Schritt; einen Schritt des Entfernens der ersten Maske nach dem ersten Schritt und vor dem zweiten Schritt; und einen zweiten Maskenschritt des Bildens einer zweiten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des vierten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, nach dem zweiten Schritt und vor dem dritten Schritt, wobei der dritte Halbleiterbereich durch eine Störstelle eines ersten Leitfähigkeitstyps gebildet wird, die mit der ersten Maske als Maske in dem ersten Schritt ionenimplantiert wird, der vierte Halbleiterbereich durch eine Störstelle eines zweiten Leitfähigkeitstyps gebildet wird, die mit der zweiten Maske als Maske in dem dritten Schritt ionenimplantiert wird, und das Intervall zwischen einem Bereich, der von der ersten Maske freigesetzt wird, und einem Bereich, der von der zweiten Maske freigesetzt wird, 0,4 μm oder mehr, 1,2 μm oder weniger beträgt.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 4, ferner umfassend: einen zweiten Maskenschritt des Bildens einer zweiten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des vierten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, nach dem ersten Schritt und vor dem zweiten Schritt, wobei der fünfte Halbleiterbereich durch eine Störstelle eines zweiten Leitfähigkeitstyps gebildet wird, die mit der zweiten Maske als Maske in dem zweiten Schritt ionenimplantiert wird, und der vierte Halbleiterbereich durch eine zweite Störstelle eines zweiten Leitfähigkeitstyps mit einem Diffusionskoeffizienten gebildet wird, der kleiner als derjenige der ersten Störstelle eines zweiten Leitfähigkeitstyps ist, die mit der zweiten Maske als Maske in dem dritten Schritt ionenimplantiert wird.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, ferner umfassend: einen ersten Maskenschritt des Bildens einer ersten Maske, in der Abschnitte geöffnet sind, die Aufbaubereichen des dritten Halbleiterbereichs auf der Oberfläche des Mesa-Abschnitts entsprechen, vor dem ersten Schritt, wobei der dritte Halbleiterbereich durch eine Störstelle eines ersten Leitfähigkeitstyps gebildet wird, die mit der ersten Maske als Maske in dem ersten Schritt ionenimplantiert wird, und das Intervall zwischen einem Bereich, der von der ersten Maske freigesetzt wird, und einem Bereich, der von der zweiten Maske freigesetzt wird, 0,4 μm oder mehr, 1,2 μm oder weniger beträgt.
  9. Halbleitervorrichtung, umfassend: einen zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der auf einer Oberflächenseite eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps bereitgestellt wird; eine Vielzahl von Trenches, die in den zweiten Halbleiterbereich in der Tiefenrichtung eindringen, um den ersten Halbleiterbereich zu erreichen, und in einem streifenförmigen ebenen Muster angeordnet sind; eine Gate-Elektrode, die über einem Gate-Dielektrikum innerhalb des Trench bereitgestellt wird; einen dritten Halbleiterbereich eines ersten Leitfähigkeitstyps, der in vorbestimmten Intervallen in einer ersten Richtung, in der sich der Trench streifenförmig erstreckt, in einem Mesa-Abschnitt des zweiten Halbleiterbereichs, der zwischen benachbarten Trenches liegt, selektiv bereitgestellt wird; einen vierter Halbleiterbereich eines zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als die des zweiten Halbleiterbereichs ist, der in Kontakt mit dem dritten Halbleiterbereich in dem Mesa-Abschnitt bereitgestellt wird, um mit dem dritten Halbleiterbereich in der ersten Richtung wiederholt abwechselnd angeordnet zu sein; und einen fünften Halbleiterbereich eines zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als die des zweiten Halbleiterbereichs ist, und einer Störstellenkonzentration, die niedriger als die des vierten Halbleiterbereichs ist, der selektiv bereitgestellt wird, um einen Endabschnitt auf der Seite des ersten Halbleiterbereichs des Störstellenübergangs zwischen dem dritten Halbleiterbereich und dem vierten Halbleiterbereich abzudecken.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die Tiefe des vierten Halbleiterbereichs gleich oder kleiner als die Tiefe des dritten Halbleiterbereichs ist.
  11. Halbleitervorrichtung nach Anspruch 9, wobei die Tiefe des fünften Halbleiterbereichs größer als die Tiefe des dritten Halbleiterbereichs und kleiner als die Tiefe des vierten Halbleiterbereichs ist.
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