DE102015121044A1 - Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend - Google Patents

Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend Download PDF

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Abstract

Elektronische Vorrichtung (710), umfassend eine Halbleiterpackung (770), das einen ersten Hauptoberflächenbereich (772) und einen zweiten Hauptoberflächenbereich (774) aufweist und einen Halbleiterchip (712), umfassend mindestens einen Chippad (714) in dem zweiten Hauptoberflächenbereich (774), und einen Anschlussblock (600), umfassend mindestens eine erste elektrisch leitfähige Durchkontaktierung (602) und mindestens eine zweite elektrisch leitfähige Durchkontaktierung (604), umfasst, die mit unterschiedlichen Querschnittsflächen (A1, A2) zwischen dem ersten Hauptoberflächenbereich (772) und dem zweiten Hauptoberflächenbereich (774) verlaufen und nebeneinanderliegend mit dem Halbleiterchip (712) angeordnet sind.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Anschlussblöcke, Herstellungsverfahren für Anschlussblöcke, eine elektronische Vorrichtung und ein Verfahren zur Herstellung einer elektronischen Vorrichtung.
  • Beschreibung des Stands der Technik
  • Packungen können als gekapselte elektronische Chips mit elektrischen Anschlüssen bezeichnet werden, die aus dem Kapselungsmittel herausragen und an einer elektronischen Peripherie, zum Beispiel auf einer gedruckten Leiterplatte, befestigt sind.
  • US 8,866,292 legt eine Halbleiterpackung offen, die eine Trägerschicht umfasst, die eine erste Hauptoberfläche und eine gegenüberliegende zweite Hauptoberfläche aufweist. Ein erster Chip ist in der Trägerschicht angeordnet. Der erste Chip umfasst eine Mehrzahl von Kontaktflächen auf der ersten Hauptoberfläche. Eine Durchkontaktierungsschiene ist in der Trägerschicht angeordnet.
  • Zusammenfassung der Erfindung
  • Es besteht möglicherweise ein Bedarf zur Bereitstellung einer zuverlässigen und flexiblen Möglichkeit zur Herstellung einer elektrischen Verschaltung.
  • Gemäß einem Ausführungsbeispiel ist ein Anschlussblock vorgesehen (insbesondere um eine vertikale Verschaltung zwischen gegenüberliegenden Hauptoberflächenbereichen einer Halbleiterpackung vorzusehen), welcher ein Kapselungsmittel, mindestens eine erste elektrisch leitfähige Durchkontaktierung (insbesondere eine Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen), die sich durch das Kapselungsmittel von einer ersten Oberfläche des Kapselungsmittels zu einer zweiten (beispielsweise einer gegenüberliegenden zweiten) Oberfläche des Kapselungsmittels erstreckt, und mindestens eine zweite elektrisch leitfähige Durchkontaktierung (insbesondere eine Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen), die sich entlang einer äußeren dritten Oberfläche des Kapselungsmittels von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstreckt (wobei insbesondere eine Querschnittsfläche der ein oder mehreren ersten elektrisch leitfähigen Durchkontaktierungen größer sein kann (beispielsweise mindestens 20% größer, insbesondere mindestens 50% größer, genauer mindestens 100% größer) als eine Querschnittsfläche der ein oder mehreren zweiten elektrisch leitfähigen Durchkontaktierungen in einer senkrechten Fläche zu einer Richtung, die sich von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstreckt).
  • Gemäß einem weiteren Ausführungsbeispiel ist ein Anschlussblock vorgesehen (insbesondere, um eine vertikale Verschaltung zwischen (beispielsweise gegenüberliegenden) Hauptoberflächenbereichen einer Halbleiterpackung vorzusehen), welcher Folgendes umfasst: ein Kapselungsmittel, eine Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen, die sich im Wesentlichen parallel zueinander durch das Kapselungsmittel von einer ersten Oberfläche des Kapselungsmittels zu einer (beispielsweise gegenüberliegenden) zweiten Oberfläche des Kapselungsmittels erstrecken, und eine Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen, die sich im Wesentlichen parallel zueinander und im Wesentlichen parallel zur Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen (und die insbesondere entlang einer äußeren dritten Oberfläche des Kapselungsmittels freiliegen) von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstrecken, wobei sich eine Querschnittsfläche der ersten elektrisch leitfähigen Durchkontaktierungen von einer Querschnittsfläche der zweiten elektrisch leitfähigen Durchkontaktierungen in einer senkrechten Fläche zu einer Richtung, die sich von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstreckt, unterscheidet.
  • Gemäß einem noch weiteren Ausführungsbeispiel ist ein Verfahren zur Herstellung einer Mehrzahl (oder eines Batches) von Anschlussblöcken vorgesehen, wobei das Verfahren das Verkapseln mindestens eines Teils einer ersten Vorform einer Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen durch ein Kapselungsmittel umfasst, damit sich mindestens ein Teil der Vorform der ersten elektrisch leitfähigen Durchkontaktierungen durch das Kapselungsmittel von einer ersten Oberfläche des Kapselungsmittels zu einer (beispielsweise gegenüberliegenden) zweiten Oberfläche des Kapselungsmittels erstreckt, wobei in der Folge eine zweite Vorform einer Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen gebildet wird, die sich mindestens teilweise entlang einer äußeren dritten Oberfläche des Kapselungsmittels von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstreckt, wobei das Kapselungsmittel mit der ersten Vorform und der zweiten Vorform getrennt werden, um dadurch die Mehrzahl von Anschlussblöcken zu bilden, damit jeder der Anschlussblöcke einen Teil des Kapselungsmittels, einen Teil der ersten Vorform als Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen, und einen Teil der zweiten Vorform als Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen, umfasst.
  • Gemäß einem noch weiteren Ausführungsbeispiel ist ein Verfahren zur Herstellung eines Anschlussblocks vorgesehen, welches Folgendes umfasst: Anordnen einer Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen (oder einer Vorform davon) auf einem temporären Träger, Verkapseln der Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen durch einen elektrisch isolierendes Kapselungsmittel, damit sich die ersten elektrisch leitfähigen Durchkontaktierungen durch das Kapselungsmittel von einer ersten Oberfläche des Kapselungsmittels zu einer (beispielsweise gegenüberliegenden) zweiten Oberfläche des Kapselungsmittels erstrecken und sowohl an der ersten Oberfläche und der zweiten Oberfläche freiliegen, wobei eine Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen gebildet werden, die sich entlang einer dritten Oberfläche des Kapselungsmittels von der ersten Oberfläche des Kapselungsmittels zur zweiten Oberfläche des Kapselungsmittels erstrecken, und Entfernen des temporären Trägers vom Kapselungsmittel und den Durchkontaktierungen.
  • Gemäß einem noch weiteren Ausführungsbeispiel ist eine elektronische Vorrichtung vorgesehen, die eine Halbleiterpackung umfasst, welche einen ersten Hauptoberflächenbereich und einen (beispielsweise gegenüberliegenden) zweiten Hauptoberflächenbereich aufweist, und Folgendes umfasst: einen Halbleiterchip, der mindestens einen Chippad im zweiten Hauptoberflächenbereich umfasst, und einen Anschlussblock (beispielsweise einen Anschlussblock, welcher die vorstehend erwähnten Merkmale aufweist), welcher mindestens eine erste elektrisch leitfähige Durchkontaktierung und mindestens eine zweite elektrisch leitfähige Durchkontaktierung umfasst, die sich mit unterschiedlichen Querschnittsflächen zwischen dem ersten Hauptoberflächenbereich und dem zweiten Hauptoberflächenbereich erstrecken und nebeneinander mit dem Halbleiterchip angeordnet sind.
  • Gemäß einem noch weiteren Ausführungsbeispiel ist ein Verfahren zur Herstellung einer elektronischen Vorrichtung mit einer Halbleiterpackung vorgesehen, welche einen ersten Hauptoberflächenbereich und einen (beispielsweise gegenüberliegenden) zweiten Hauptoberflächenbereich aufweist, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleiterchips, der mindestens einen Chippad im zweiten Hauptoberflächenbereich umfasst, und Anordnen eines Anschlussblocks nebeneinander (insbesondere zwischen dem ersten Hauptoberflächenbereich und dem zweiten Hauptoberflächenbereich seitlich nebeneinandergestellt) mit dem Halbleiterchip, wobei der Anschlussblock mindestens eine erste elektrisch leitfähige Durchkontaktierung und mindestens eine zweite elektrisch leitfähige Durchkontaktierung umfasst, die sich mit unterschiedlichen Querschnittsflächen zwischen dem ersten Hauptoberflächenbereich und dem zweiten Hauptoberflächenbereich erstrecken.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist ein Anschlussblock vorgesehen, der dazu eingesetzt werden kann, um, beispielsweise in einer Packung, eine elektrische Verbindungsaufgabe zur vertikalen Signalausbreitung zwischen zwei, beispielsweise gegenüberliegenden, Hauptoberflächenbereichen der Packung zu erfüllen. Zu diesem Zweck können zwei unterschiedliche Arten von elektrisch leitfähigen Durchkontaktierungen vorgesehen sein, die sich bezüglich der Querschnittsfläche davon unterscheiden. Dies hat den Vorteil, dass beispielsweise eine elektrisch leitfähige Durchkontaktierung, die eine größere Querschnittsfläche aufweist, für Stromanschlussaufgaben (und/oder Masseanschlussaufgaben) genutzt werden kann, wohingegen elektrisch leitfähige Durchkontaktierungen mit kleinerer Querschnittsfläche für Hochfrequenz- oder Signalverbindungsaufgaben genutzt werden können. Somit kann ein einfacher und kompakter Anschlussblock vorgesehen werden, der als ein Mehrzweckbestandteil verschiedener elektronischer Anwendungen genutzt werden kann und die Unterstützung selbst anspruchsvoller Kontaktieranforderungen ermöglicht.
  • Wenn sich die ersten und zweiten elektrisch leitfähigen Durchkontaktierungen im Wesentlichen parallel zueinander erstrecken, werden mit geringem Verlust behaftete und kurze Ausbreitungswege zwischen den beiden Hauptoberflächenbereichen einer Halbleiterpackung oder Ähnlichem bereitgestellt. Das Kapselungsmittel kann als eine elektrisch isolierende Matrix dienen, kann mechanische Auflage bieten und kann die elektrisch leitfähigen Durchkontaktierungen schützen.
  • Insbesondere kann ein Anschlussblock vorgesehen sein, bei dem dicke Durchkontaktierungen oder vertikale Durchkontaktierungen vor der Verkapselung vorgenommen werden können, wohingegen dünne Durchkontaktierungen oder vertikale Durchkontaktierungen nach der Verkapselung vorgenommen werden können. Dies gewährleistet ein einfaches Herstellungsverfahren und bietet einem Schaltungskonstrukteur im Einklang mit einer bestimmten Anwendung einen hohen Freiheitsgrad bezüglich der Auswahl der Parameter des gebildeten Anschlussblocks.
  • Ein derartiger Anschlussblock kann implementiert werden, um bei vielen Packungsarchitekturen vertikale Verschaltungen vorzusehen, insbesondere bei „Fan-Out Wafer Level Package” (z. B. eWLB („embedded Wafer Level Ball Grid Array”)) Packungsanwendungen. Insbesondere kann er vorteilhaft für Anwendungen eingesetzt werden, bei denen ein verpackter Halbleiterchip mit einem weiteren elektronischen Bauelement übereinander angeordnet ist.
  • Beschreibung weiterer Ausführungsbeispiele
  • Im Folgenden werden weitere Ausführungsbeispiele der Anschlussblöcke, der elektronischen Vorrichtung und der Verfahren erläutert.
  • Im Kontext der vorliegenden Anmeldung kann der Begriff „Halbleiterchip” insbesondere einen nackten Chip, d. h. einen unverpackten (beispielsweise ungeformten) Chip bezeichnen, der aus einem behandelten Halbleiter hergestellt ist, beispielsweise einem vereinzelten Stück eines Halbleiterwafers. Bei einem Halbleiterchip kann es sich jedoch ebenfalls um einen bereits verpackten (beispielsweise geformten) Chip handeln. Eine oder mehrere integrierte Schaltungselemente (wie etwa eine Diode, ein Transistor usw.) können innerhalb des Halbleiterchips ausgestaltet sein. Ein derartiger Halbleiterchip kann mit einer Metallisierung versehen sein, insbesondere mit einem oder mehreren Plättchen.
  • Im Kontext der vorliegenden Anmeldung kann der Begriff „Pad” insbesondere einen elektrisch leitfähigen Kontakt oder Anschluss bezeichnen, der auf einer Oberfläche des Halbleiterchips ausgestaltet ist, was die elektrische Kontaktierung der ein oder mehreren integrierten Schaltungselemente des Halbleiterchips zulässt. Zum Beispiel können ein Versorgungssignal, ein Steuersignal, oder ein Datensignal über den einen oder die mehreren Pads von einem elektronischen Randbereich in ein Inneres der Packung und in den Halbleiterchip geleitet werden. In ähnlicher Weise können ein Versorgungssignal, ein Steuersignal, oder ein Datensignal über den einen oder die mehreren Pads von dem Halbleiterchip in einen elektronischen Randbereich geleitet werden. Die Pads können als metallische Inseln auf dem Chip ausgebildet sein.
  • Bei einer Ausführungsform werden die Verbindungen zuerst vollständig eingebettet (als horizontale Leiterbahnen). Nach der Trennung, wobei die elektrisch leitfähigen Durchkontaktierungen freiliegen, und einer Neigung um 90° kann die Verbindung in einer z-Richtung erfolgen. Bei einer derartigen Ausführungsform ist die Verbindung zu Beginn des Verfahrens noch nicht strukturiert.
  • Bei einer Ausführungsform sind die ersten elektrisch leitfähigen Durchkontaktierungen als mindestens ein Teil mindestens eines der Gruppe ausgelegt, die aus einem Leadframe, einer Kupferstruktur, einem umlaufenden Rahmen mit einer Mehrzahl paralleler Stege und einer strukturierten elektrisch leitfähigen Platte besteht. Dementsprechend kann die erste Vorform ausgelegt sein als mindestens eines der Gruppe, die aus einem Leadframe, einem umlaufenden Rahmen mit einer Mehrzahl paralleler Stege und einer strukturierten elektrisch leitfähigen Platte besteht. Der Aufwand zur Herstellung der ersten elektrisch leitfähigen Durchkontaktierungen kann sehr gering gehalten werden, wenn mehrere von ihnen auf der Basis einer durchgängigen Struktur, wie etwa einem Leadframe, gebildet werden. Dann ist für das Herstellungsverfahren ausreichend, dass eine derartige durchgängige Struktur als Ganzes durch ein Kapselungsmittel, beispielsweise durch Molden, Drucken oder Laminierung, verkapselt wird. Anschließend kann die mindestens teilweise verkapselte durchgängige Struktur durch Sägen, Ätzen, Stanzen oder Laserschneiden in eine Mehrzahl von Anschlussblöcke geteilt werden. Dies vereinfacht die Handhabung der verschiedenen ersten elektrisch leitfähigen Durchkontaktierungen während des Herstellungsverfahrens.
  • Bei einer Ausführungsform sind die zweiten elektrisch leitfähigen Durchkontaktierungen ausgelegt als mindestens eines der Gruppe bestehend aus elektroplattierten Strukturen und gesputterten Strukturen. Dementsprechend kann die zweite Vorform durch mindestens eines der Gruppe, bestehend aus Sputtern oder stromloser Plattierung und Elektroplattierung oder Drucken oder Tintenspritzen von elektrisch leitfähigem Material auf die dritte Oberfläche des Kapselungsmittels, gebildet werden. Deshalb können, im Gegensatz zu den ersten elektrisch leitfähigen Durchkontaktierungen, die zweiten elektrisch leitfähigen Durchkontaktierungen durch ein Additivverfahren gebildet werden, welches ermöglicht, dass diese mit einer dünnen und präzise steuerbaren Querschnittsfläche hergestellt werden können und deshalb für Hochfrequenz- und Signalübertragungsanwendungen geeignet sind. Ein derartiges Materialbeschichtungsverfahren zur Bildung der zweiten elektrisch leitfähigen Kontaktstrukturen ist hochgradig kompatibel mit der Herstellung vieler Anschlussblöcke in einem Batch-Vorgang, d. h. gleichzeitig, und deshalb hochgradig wirtschaftlich.
  • Bei einer Ausführungsform umfasst das Kapselungsmittel ein Laminat, insbesondere ein Leiterplattenlaminat. Im Kontext der vorliegenden Anmeldung kann der Begriff „Laminatstruktur” insbesondere ein flaches Element aus einem Stück bezeichnen, das durch elektrisch leitfähige Strukturen und/oder elektrisch isolierende Strukturen ausgebildet wird, die durch Aufbringen einer Presskraft miteinander verbunden werden können. Die Verbindung durch Pressen kann optional durch die Zufuhr von Wärmeenergie begleitet werden. Die Lamination kann somit als die Technik zum Herstellen eines Verbundmaterials in mehreren Schichten bezeichnet werden. Ein Laminat kann durch Wärme und/oder Druck und/oder Schweißen und/oder Haftmittel permanent zusammengesetzt werden.
  • Bei einer anderen Ausführungsform umfasst das Kapselungsmittel eine Form, insbesondere eine Kunststoffform. Beispielsweise kann ein dementsprechend verkapselter Satz von elektrisch leitfähigen Durchkontaktierungen vorgesehen sein, indem die entsprechende(n) Vorform(en) zwischen einem Baustein der oberen Form und einem Baustein der unteren Form platziert werden und flüssiger Formwerkstoff darin eingespritzt wird. Nach der Erstarrung des Formwerkstoffs ist die Bildung des Kapselungsmittels mit der bzw. den Vorformen dazwischen abgeschlossen.
  • Bei einer Ausführungsform ist der Anschlussblock als eine Schiene ausgelegt (die als eine Durchkontaktierungsschiene bezeichnet werden kann), bei welcher die ersten elektrisch leitfähigen Durchkontaktierungen und/oder die zweiten elektrisch leitfähigen Durchkontaktierungen aufeinanderfolgend angeordnet sind und entlang einer Linearrichtung mit einem Abstand versehen sind. Bei einer derartigen Schiene kann es sich um eine im Wesentlichen um eine Quaderstruktur handeln, welche in einer Richtung eine wesentlich längere Ausdehnung aufweist als in den beiden anderen Richtungen. Beispielsweise kann die Ausdehnung in der Längsrichtung mindestens das Zweifache, insbesondere mindestens das Dreifache der Ausdehnung in den beiden anderen rechtwinkligen Richtungen betragen. Entlang der längsten Ausdehnungsrichtung einer derartigen Schiene können die verschiedenen ersten und zweiten elektrisch leitfähigen Durchkontaktierungen parallel zueinander und nebeneinander angeordnet werden. Eine derartige Architektur ermöglicht die einfache Umsetzung des schienenartigen Anschlussblocks in unterschiedliche Arten elektronischer Anwendungen mit sehr kurzen Ausbreitungswegen. Die Anzahl der elektrischen Anschlüsse können über die Länge der Schiene entlang der längsten Ausdehnung skaliert werden. Es sollte jedoch erwähnt werden, dass andere Gestaltungen als eine Schienen- oder Barrenarchitektur möglich sind, beispielsweise eine scheibenförmige Konfiguration mit einem kreisförmigen Umfang. Die Abstände zwischen den elektrischen Anschlüssen können regelmäßig ausfallen oder sie können in und/oder auf der Schiene mit unterschiedlichen Abständen verteilt sein. Unregelmäßige Abstände zwischen den Durchkontaktierungen können zur Leitung der Packung nützlich sein.
  • Bei einer Ausführungsform befindet sich die Querschnittsfläche einer jeden der ersten elektrisch leitfähigen Durchkontaktierungen in einem Bereich zwischen 100 μm2 und 1 mm2, insbesondere in einem Bereich zwischen 400 μm2 und 104 μm2. Derartige Abmessungen sind im Einklang mit den Anforderungen von Hochleistungsanwendungen. Im Gegensatz dazu kann die Querschnittsfläche einer jeden der zweiten elektrisch leitfähigen Kontaktstrukturen mindestens um einen Faktor 3, insbesondere mindestens um einen Faktor 5, genauer mindestens um einen Faktor 10 kleiner sein als die Querschnittsfläche der ersten elektrisch leitfähigen Durchkontaktierungen.
  • Bei einer Ausführungsform umfasst das Verfahren die Anordnung der Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen auf dem temporären Träger mit einem Klebemittel, insbesondere einem doppelseitigen Klebemittel dazwischen. Das Konzept der Herstellung eines oder zweckmäßigerweise einer Mehrzahl von Anschlussblöcken gleichzeitig kann sogar zuverlässiger gestaltet werden, wenn die Vorform der ersten elektrisch leitfähigen Durchkontaktierungen (beispielsweise ein Leadframe) vor dem Verkapselungsverfahren auf einem derartigen temporären Träger angehaftet ist. Der Träger kann dann nicht nur die Bestandteile der herzustellenden Anschlussblöcke mechanisch tragen, sondern kann außerdem die Vorform bezüglich des Kapselungsmittels räumlich fixieren. Die Folge der Nutzung eines temporären Trägers mit dem Klebemittel darauf ist ein Satz hergestellter Anschlussblöcke mit homogenen Eigenschaften sowie mit zuverlässigem und reproduzierbarem elektrischem und mechanischem Leistungsverhalten. Der temporäre Träger sowie der haftfähige Werkstoff können später entfernt werden, damit sie nicht einen Teil des endgültigen Anschlussblocks bilden. Das Anbringen eines doppelseitigen Klebemittels (wie etwa eines doppelseitigen Bands) zwischen dem temporären Träger und den herzustellenden Anschlussblöcken vergrößert die Haftfähigkeit des bzw. der halbfertigen Anschlussblöcke während der Herstellung. Die unerwünschte Ablösung des Halbfabrikats der Anschlussblöcke vom temporären Träger vor dem Abschluss des Herstellungsverfahrens kann somit sicher vermieden werden. Ein Trennungs- oder Vereinzelungsverfahren für die einzelnen Anschlussblöcke kann vor oder nach deren Ablösung vom Klebeband erfolgen. Die Ablösung der Anschlussblöcke oder einer Vorform davon vom Klebeband kann durch Nutzung eines thermisch ablösbaren Klebebands bewerkstelligt werden, welches darauf ausgelegt sein kann, nur solange klebend zu bleiben, bis die Temperatur über einen Schwellenwert angehoben wird, welcher den Verlust oder die Abschwächung der Klebeeigenschaft des zuvor anhaftenden Bands auslöst. Im Allgemeinen wird die Trennung durch Zufuhr von Energie erreicht, bei der es sich um thermische, chemische oder jede sonstige Form von Energie handeln kann.
  • Bei einer Ausführungsform sind die ersten elektrisch leitfähigen Durchkontaktierungen für die Stromübertragung während des Betriebs der elektronischen Vorrichtung ausgelegt. Zur Stromübertragung, beispielsweise bei Automobilanwendungen, muss Hochstrom transportiert werden. Dies ist auf eine besonders zweckdienliche Art und Weise über die ersten elektrisch leitfähigen Durchkontaktierungen möglich, wenn diese eine höhere Querschnittsfläche als die zweiten elektrisch leitfähigen Durchkontaktierungen aufweisen.
  • Bei einer Ausführungsform sind die zweiten elektrisch leitfähigen Durchkontaktierungen für die Signalübertragung, insbesondere für eine Hochfrequenz-Signalübertragung, während des Betriebs der elektronischen Vorrichtung ausgelegt. Für Zwecke der Signalübertragung, insbesondere wenn Hochfrequenzsignale einbezogen sind, ist eine kleine Querschnittsfläche der zweiten elektrisch leitfähigen Durchkontaktierungen, was Funktionalität und Kompaktheit anbelangt, vorteilhaft.
  • Bei einer Ausführungsform umfasst die elektronische Vorrichtung außerdem ein elektronisches Bauelement, das auf oder über dem ersten Hauptoberflächenbereich der Halbleiterpackung angeordnet ist, und umfasst einen ersten elektrischen Kontakt, der elektrisch mit der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung elektrisch gekoppelt ist, und einen zweiten elektrischen Kontakt, der elektrisch mit der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung elektrisch gekoppelt ist. Das elektronische Bauelement kann an der Oberfläche auf der durch den Halbleiterchip und den mindestens einen Anschlussblock (der durch ein Packungs-Kapselungsmittel verkapselt sein kann) gebildeten Packung befestigt sein.
  • Bei einer Ausführungsform ist das elektronische Bauelement als mindestens eines der Gruppe ausgelegt, die aus einem weiteren Halbleiterchip, einer Antenne, einem passiven elektronischen Element, einem aktiven elektronischen Element sowie einem elektromagnetischen Strahlenabschirmungsgebilde besteht.
  • Bei einer Ausführungsform umfasst die elektronische Vorrichtung – insbesondere die Halbleiterpackung davon – außerdem eine erste elektrisch leitfähige Umverdrahtungsebene, die im ersten Hauptoberflächenbereich angeordnet ist und mit der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung und der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung elektrisch gekoppelt ist. Die erste elektrisch leitfähige Umverdrahtungsebene kann zusätzlich mit dem ersten Kontakt und dem zweiten Kontakt des elektronischen Bauelements, sofern vorhanden, elektrisch gekoppelt sein. Bei einer Ausführungsform umfasst die elektronische Vorrichtung – insbesondere die Halbleiterpackung davon – außerdem eine zweite elektrisch leitfähige Umverdrahtungsebene, die im zweiten Hauptoberflächenbereich angeordnet ist und mit dem mindestens einen Chippad, mit der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung und der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung elektrisch gekoppelt ist. Die beiden mindestens teilweise elektrisch leitfähigen Umverdrahtungsebenen, die den Halbleiterchip einzwängen, können in einer Vertikalrichtung über den ein oder die mehreren Anschlussblöcke miteinander elektrisch verbunden sein. Es ist außerdem möglich, dass jede der beschriebenen Umverdrahtungsebenen als eine Anordnung (beispielsweise ein Laminat) von mindestens einer strukturierten elektrisch leitfähigen Schicht und mindestens einer strukturierten elektrisch isolierenden Schicht ausgelegt ist (siehe beispielsweise 17).
  • Bei einer Ausführungsform umfasst die elektronische Vorrichtung eine oder mehrere Lötmittelstrukturen auf mindestens einer der ersten elektrisch leitfähigen Umverdrahtungsebene und der zweiten elektrisch leitfähigen Umverdrahtungsebene. Das Vorsehen einer oder mehrerer Lötmittelstrukturen auf einer der oder auf beiden Umverdrahtungsebenen ermöglicht die Vereinfachung der anschließenden Befestigung der elektronischen Vorrichtung auf einer Montageplatte oder einer elektronischen Peripherievorrichtung, wie etwa einer gedruckten Leiterplatte. Auch die Befestigung eines weiteren elektronischen Bauelements auf der Halbleiterpackung kann über eine oder mehrere Lötmittelstrukturen möglich sein.
  • Bei einer Ausführungsform umfasst die elektronische Vorrichtung ein weiteres Kapselungsmittel (d. h. ein weiteres Kapselungsmittel zusätzlich zu dem Kapselungsmittel der Anschlussblöcke der elektronischen Vorrichtung), das als ein Packungs-Kapselungsmittel bezeichnet werden kann, und in dem der Halbleiterchip zusammen mit dem Anschlussblock verkapselt sein kann. Der mindestens eine Halbleiterchip und der eine oder die mehreren Anschlussblöcke können nebeneinander zwischen den beiden Umverdrahtungsebenen angeordnet werden, wobei verbleibende Leerräume durch das Packungs-Kapselungsmittel ausgefüllt werden können. Bei dem Packungs-Kapselungsmittel kann es sich um eine weitere Formmasse oder ein weiteres Laminat handeln.
  • Bei einer Ausführungsform umfasst die elektronische Vorrichtung mindestens einen weiteren Halbleiterchip (als elektronisches Bauelement), der mit dem Halbleiterchip über den Anschlussblock und/oder Lötmittelstrukturen und/oder mindestens eine der Umverdrahtungsebenen elektrisch gekoppelt ist. Bei einer Ausführungsform ist der mindestens eine weitere Halbleiterchip als mindestens eines der Gruppe konfiguriert, welche aus einem weiteren Halbleiterchip, der nebeneinander mit dem Halbleiterchip angeordnet ist, sowie einem weiteren Halbleiterchip, der an der Oberfläche auf mindestens einer der ersten Umverdrahtungsebene und der zweiten Umverdrahtungsebene, sofern gewünscht über Lötmittelstrukturen, angebracht ist, besteht. Somit sind Anwendungen mit mehreren Halbleiterchips möglich. Beispielsweise können mehrere Halbleiterchips in ein und derselben elektronischen Vorrichtung angeordnet sein. Alternativ können zwei elektronische Vorrichtungen miteinander verbunden sein, wobei jede mit mindestens einem Halbleiterchip ausgestattet ist.
  • Bei einer Ausführungsform handelt es sich bei dem Halbleiterchip um einen Leistungshalbleiterchip. Ein derartiger Leistungshalbleiterchip kann darin integriert ein oder mehrere integrierte Schaltungselemente, wie etwa Transistoren (beispielsweise Feldeffekttransistoren wie Metalloxid-Halbleiter-Feldeffekttransistoren und/oder Bipolartransistoren, wie etwa Bipolartransistoren mit isolierter Gate-Elektrode) und/oder Dioden aufweisen. Schaltzwecke sind beispielhafte Anwendungen, die mit derartigen integrierten Schaltungselementen vorgesehen werden können. Beispielsweise kann ein derartiges weiteres integriertes Schaltungselement einer Leistungshalbleiter-Vorrichtung in einer Halbbrücke oder einer Vollbrücke integriert sein. Automobilanwendungen sind beispielhafte Anwendungen.
  • Bei einer Ausführungsform ist die elektronische Vorrichtung als ein „fan-out Wafer Level Package” (z. B. „embedded Wafer Level Ball Grid Array package” (eWLB)) konfiguriert. Dies kann den Einsatz eines künstlichen Wafer mit sich bringen, der aus mehreren einzelnen Halbleiterchips und einem Kapselungsmittel gebildet ist.
  • Der eine oder die mehreren Halbleiterchips können mindestens eines der Gruppe umfassen, bestehend aus einer Diode und einem Transistor, insbesondere einem Bipolartransistor mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistor (IGBT)). Bei einer Ausführungsform ist die elektronische Vorrichtung als ein Leistungsmodul konfiguriert. Beispielsweise kann der eine oder die mehreren elektronischen Chips als Halbleiterchips für Leistungsanwendungen, zum Beispiel im Automobilbereich, verwendet werden. Bei einer Ausführungsform kann mindestens ein Halbleiterchip eine Logik-IC oder einen Halbleiterchip für HF-Leistungsanwendungen umfassen. Bei einer Ausführungsform kann der bzw. können die Halbleiterchip(s) als ein oder mehrere Sensoren oder Aktoren in mikroelektromechanischen Systemen (microelectromechanical systems (MEMS)) verwendet werden, zum Beispiel als Drucksensoren oder Beschleunigungssensoren.
  • Als Substrat oder Wafer für die Halbleiterchips kann ein Halbleitersubstrat, vorzugsweise ein Siliciumsubstrat, verwendet werden. Alternativ dazu kann ein Siliciumoxid oder ein anderes Isolatorsubstrat vorgesehen werden. Es ist auch möglich, ein Germaniumsubstrat oder ein IÍI-V-Haibleiter-Material zu implementieren. Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
  • Die vorstehenden und weitere Objekte, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen der Erfindung zu bieten, und einen Teil der Patentschrift darstellen, veranschaulichen Ausführungsbeispiele der Erfindung.
  • In den Zeichnungen:
  • stellen 1 bis 5 unterschiedliche Ansichten von Gebilden dar, die während der Ausführung eines Verfahrens zur Herstellung eines Anschlussblocks gemäß einem Ausführungsbeispiel der Erfindung erlangt werden.
  • zeigt 6 eine dreidimensionale Ansicht eines Anschlussblocks gemäß einem Ausführungsbeispiel der Erfindung, die im Einklang mit 1 bis 5 hergestellt wird.
  • zeigt 7 eine Querschnittsansicht einer elektronischen Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung.
  • stellen 8 bis 10 unterschiedliche Ansichten von Gebilden dar, die während der Ausführung eines Verfahrens zur Herstellung eines Anschlussblocks und einer elektronischen Vorrichtung, die einen derartigen Anschlussblock umfasst, gemäß einem weiteren Ausführungsbeispiel der Erfindung erlangt werden.
  • stellen 11 bis 16 unterschiedliche Ansichten von Gebilden dar, die während der Ausführung eines Verfahrens zur Herstellung einer elektronischen Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung erlangt werden.
  • zeigt 17 eine Querschnittsansicht einer elektronischen Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung, die im Einklang mit 11 bis 16 hergestellt wird.
  • Detaillierte Beschreibung von Ausführungsbeispielen
  • Die Veranschaulichung in der Zeichnung ist schematisch und nicht maßstabsgetreu.
  • Bevor Ausführungsbeispiele unter Bezugnahme auf die Figuren detaillierter beschrieben werden, werden einige allgemeine Überlegungen kurz zusammengefasst, auf deren Grundlage die Ausführungsbeispiele entwickelt wurden.
  • Gemäß einem Ausführungsbeispiel ist ein Anschlussblock vorgesehen, der als bereits platzierte, durch das Kapselungsmittel verlaufende Durchkontaktierungen (through encapsulant vias (TEV)) für Stromanschlüsse und Signale konfiguriert ist.
  • Die SiP-Integration (System in Package) ist ein wesentliches Entwicklungsfeld auf dem Packungsschauplatz. Integrationslösungen umfassen häufig Stapelfähigkeiten in z-Richtung. „Fan-Out Wafer Level Packages” (beispielsweise eWLB) bieten niedrige Kosten, hohe Leistung, Stapelfähigkeiten, insbesondere, sofern die Durchkontaktierungen, welche zum Anschluss in einer z-Richtung benötigt werden, vorgefertigt sind und, ähnlich wie die Chips in der Packung, eingebettet sind. Dies ermöglicht den Einsatz von als gut bekannten Durchkontaktierungen (known-good-via (KGV)), da die Durchkontaktierungen vor der Nutzung geprüft werden können.
  • Gemäß einem Ausführungsbeispiel der Erfindung umfasst einen als eine Durchkontaktierungsschiene ausgelegten Anschlussblock verkapselte erste Durchkontaktierungen als dickere Durchkontaktierungen und plattierte zweite Durchkontaktierungen als dünnere Durchkontaktierungen auf einer Außenoberfläche des Kapselungsmittels. Derartige Anschlussblöcke können an der Seite einer Mehrzahl von Halbleiterchips oder Chips in eWLB-Technologie eingebettet werden. Dies ermöglicht die Verbindung in z-Richtung für Signalverbindungen über die zweiten Durchkontaktierungen und mit Hochströmen für den Strom-/Masseanschluss über die ersten Durchkontaktierungen. Diese Architektur ermöglicht es, Durchkontaktierungen mit üppigem Durchmesser zusammen mit dünneren Durchkontaktierungen vorzusehen, um ebenso Stromanschlüsse mit einer Hochstromtransportfähigkeit zu ermöglichen.
  • Ein Ausführungsbeispiel der Erfindung nutzt einen dicken Kupfer-Leadframe oder strukturiertes Kupferblech (kann ebenso aus einem anderen Material hergestellt sein, insbesondere aus Materialien, die nicht in Elektroplattierungsweise angewendet werden können) als eine erste Vorform für erste elektrisch leitfähige Durchkontaktierungen, die vor dem Molden eingebettet werden können. Dieses Blech kann dick sein und aus jedem beliebigen Material oder Werkstoffverbund/Materialstapel bestehen. Nach dem Einbetten der ersten Vorform können zusätzliche winzige Durchkontaktierungen als eine zweite Vorform für zweite elektrisch leitfähige Durchkontaktierungen angebracht werden. Eine erlangte Durchkontaktierungsschiene kann in eine Mehrzahl von Anschlussblöcke aufgeteilt werden. Ein entsprechender einer dieser Anschlussblöcke kann dann geneigt und in einer zweckdienlichen Weise ausgerichtet werden, damit er zusammen mit einem oder mehreren Halbleiterchips in einem Packungs-Kapselungsmittel dergestalt eingebettet werden kann, dass eine Packung oder elektronische Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung erlangt wird.
  • Derartige Durchkontaktierungsschienen enthalten Durchkontaktierungen mit üppigem Durchmesser (oder Durchkontaktierungsschienen aus speziellem Material) in Form der ersten Durchkontaktierungen für eine herausragende Stromtransportfähigkeit und kleine Durchkontaktierungen in Form der zweiten Durchkontaktierungen für eine herausragende Hochfrequenzleistung. Die Nutzung eines Leadframe, eines dick strukturierten Metalls und/oder von leitfähigen Platten als Vorform für die ersten Durchkontaktierungen zusammen mit gesputterten und/oder elektroplattierten zweiten Durchkontaktierungen ermöglicht es, eine Verbindung in z-Richtung mit mehreren Durchkontaktierungsdurchmessern in einer Durchkontaktierungsschiene oder einem Anschlussblock vorzusehen.
  • Zur Herstellung eines derartigen Anschlussblocks (siehe auch 1 bis 5) kann ein Formträger (beispielsweise ein für die eWLB-Technologie konfigurierter Formträger), der auch als temporärer Träger bezeichnet werden kann, als Startpunkt für den Verfahrensablauf genutzt werden. Ein derartiger temporärer Träger kann aus Metall, einem Polymer oder einer Keramikplatte hergestellt sein. Ein Klebemittel oder ein doppelseitiges Klebeband oder -folie kann am plattenförmigen temporären Träger angebracht werden. Eine vorstrukturierte leitfähige Platte, bei welcher es sich um ein Leadframe-Material (beispielsweise einen Kupfer-Leadframe), jegliches beliebige sonstige Material oder einen Stapel von Metallen oder einen Verbundstoff handeln kann, kann am Formträger als erste Vorform für die ersten Durchkontaktierungen angebracht werden. Prinzipiell kann die Platte auch unstrukturiert sein, es kann sich um ein leitfähiges Polymer handeln oder die Platte kann sogar in einem Druck-, Dispens- oder ähnlichen Verfahren auf dem temporären Träger angebracht werden. Sofern ein strukturiertes Blech verwendet wird, kann die strukturierte Platte durch eine Ätz- oder eine Laserbehandlung strukturiert werden, entweder vor der Anbringung an der Platte oder nach der Einbettung im Kapselungsmittel, wie etwa einer Formmasse. Die Dicke der als erste Vorform für die ersten Durchkontaktierungen genutzten leitfähigen Platte kann, abhängig von der gewünschten Stromtransportfähigkeit, frei gewählt werden, beispielsweise in einem Bereich zwischen 20 μm und 200 μm.
  • Anschließend kann das Kupferblech in das Kapselungsmittel (beispielsweise eine Formmasse, ein Polymer oder ein Laminat) eingebettet werden. Das Format der wiederhergestellten Trägerschicht kann rund oder rechteckig/quadratisch sein. Der einbettende Verbundstoff oder das Kapselungsmittel können aus einem elektrisch isolierenden Material hergestellt sein, das die gewünschte dielektrische Durchschlagsfestigkeit aufweist, um der geforderten Stromtransportfähigkeit zu genügen. Der einbettende Verbundstoff oder das Kapselungsmittel können in einem Mold-Verfahren (beispielsweise Press-Molden), durch Laminierung oder Drucken angebracht werden.
  • Nach dem Einbetten der leitfähigen Platte, d. h. nachdem die erste Vorform der ersten Durchkontaktierungen verkapselt wurde, kann ein optionales Schleifverfahren ausgeführt werden, um die Dicke der Schiene zu verringern und/oder um eine glatte Oberfläche vorzusehen. Als Nächstes können Umverdrahtungsleitungen als eine zweite Vorform der zweiten Durchkontaktierungen angebracht werden. Dies kann durch Drucken, Dünnschichttechnologie oder PCB-ähnliche Verfahren erfolgen. Unterschiedliche Verfahren, wie Sputtern, Elektroplattieren, Ätzen oder sonstige können genutzt werden. Die Dicke der Leitung, welche die zweiten Durchkontaktierungen formt, kann weniger als 30 μm, insbesondere weniger als 20 μm, genauer weniger als 10 μm betragen.
  • Danach kann die erlangte wiederhergestellte Trägerschicht aufgeteilt werden (beispielsweise durch Trennsägen), um auf diese Weise eine Mehrzahl von Anschlussblöcken zu erhalten. Diese Anschlussblöcke (die auch als Durchkontaktierungsleisten bezeichnet werden können), können um 90° geneigt werden und können nunmehr zur Einbettung in einem weiteren „Fan-Out WLB” (beispielsweise eWLB) genutzt werden. Die beiden unterschiedlichen Durchkontaktierungsdurchmesser (jeweils in Bezug auf die ersten Durchkontaktierungen und die zweiten Durchkontaktierungen) sehen in dem Anschlussblock unterschiedlich aus: die dicken sind vollständig im Kapselungsmittel eingebettet, wohingegen die dünneren oben auf dem Kapselungsmittel angebracht sind.
  • Ein wichtiger Vorteil der beschriebenen Anschlussblöcke besteht darin, dass große Durchkontaktierungsschienen mit großem Durchmesser (in Form der ersten Durchkontaktierungen) und kleine Durchkontaktierungen mit hoher Leistungsfähigkeit bei Hochfrequenz (in Form der zweiten Durchkontaktierungen) in einer Durchkontaktierungs- oder Verbinderschiene zu geringsten Kosten und mit geringstem Aufwand realisiert werden können.
  • Die Formmasse, die eine Ausführungsform des Kapselungsmittels begründet, kann auch durch ein Laminat ersetzt werden. Bei einem entsprechenden Herstellungsverfahren (siehe auch 8 bis 10) können die Anschlussblöcke als Laminatstücke mit dicker Unterteil-Metallisierung (beispielsweise als ein Sockel) und dünner oberer Metallisierung ausgestaltet sein. Nach der Vereinzelung (beispielsweise durch Trennsägen) und Drehung um 90° ist es möglich, im Wesentlichen dieselbe Funktionalität zu erlangen wie bei der Nutzung von formbasierten Anschlussblöcke. Fortschrittliche Laminattechnologie bietet eine Metallstrukturauflösung von ungefähr 10 μm bis 20 μm. Durch die Verwendung eines Laminats für das Kapselungsmittel können Kosten und Aufwand weiter gesenkt und die Flexibilität kann weiter gesteigert werden (beispielsweise ist es möglich, eine erhebliche Anzahl von Schichten vorzusehen). Die Kombination von horizontalen Umverdrahtungsebenen von eWLB und eingezwängten dünnen und dicken Schichten im Laminat für vertikale Verschaltungen kann für bestimmte Anwendungen besonders vorteilhaft sein (beispielsweise 3C-Passive, 3D-Antennen usw.).
  • 1 bis 5 zeigen verschiedene Ansichten von Strukturen, die während der Durchführung eines Verfahrens zur Herstellung eines Anschlussblocks 600 (dargestellt in 6) gemäß eines Anwendungsbeispiels der Erfindung erhalten werden.
  • Um eine in der Querschnittsansicht von 1 dargestellte Struktur zu erhalten, wird ein temporärer Träger 100 mit einem optionalen doppelseitigen Klebeband 102 überdeckt. Bei dem doppelseitigen Klebeband 102 kann es sich um eine Folie handeln, welche thermisch ablösbar sein kann, d. h. sie verliert (oder mindestens reduziert erheblich) ihre adhäsiven Eigenschaften, wenn sie über eine bestimmte Schwellentemperatur von zum Beispiel 170°C erhitzt wird. Bei dem in 1 dargestellten temporären Träger 100 kann es sich um einen Formträger handeln (wie etwa einen für eWLB-Anwendungen verwendeten Formträger). Das doppelseitige Klebeband 102 kann angewendet werden, um die Anhaftung von später angebrachten Komponenten des auf dem temporären Träger 100 zu fertigenden Anschlussblocks 600 zu verbessern.
  • Um eine in der Querschnittsansicht von 2 dargestellte Struktur zu erhalten, wird ein Leadframe – als eine Vorform 200 für eine Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen 602 (siehe 6) des zu fertigenden Anschlussblocks 600 – auf dem doppelseitigen Klebeband 102 auf dem temporären Träger 100 angeordnet. Bei 3 handelt es sich um eine Draufsicht eines Beispiels für die erste Vorform 200, die als eine Mehrzahl von durch einen umlaufenden Rahmen 304 verbundenen parallelen Rippen 302 konfiguriert ist. In dem fertig hergestellten Anschlussblock 600, wird jede der ersten Durchkontaktierungen 602 als ein Abschnitt einer der Rippen 302 ausgebildet. Der umlaufende Rahmen 304 ist kein Bestandteil des fertig hergestellten Anschlussblocks 600.
  • Wie der Querschnittsansicht von 2 entnommen werden kann, kann die wie eine strukturierte elektrisch leitfähige Platte gebildete erste Vorform 200 an dem doppelseitigen Klebeband 102 auf dem temporären Träger 100 als Vorform der zu bildenden ersten elektrisch leitfähigen Durchkontaktierungen 602 angebracht werden. Die Vorform 200 der ersten elektrisch leitfähigen Durchkontaktierungen 602 kann auch ähnlich einer Kammstruktur aussehen. Sie kann aus einem metallischen Material (zum Beispiel aus Kupfer) gefertigt sein. Die Dicke dieser Vorform 200 kann zum Beispiel in einem Bereich zwischen 25 μm und 100 μm oder noch dicker liegen. Zum Beispiel können mehrere Standarddicken von 25 μm, 50 μm und 100 μm definiert werden.
  • Um eine in der Querschnittsansicht von 4 dargestellte Struktur zu erhalten, ist die erste Vorform 200 in ein Kapselungsmittel 400, wie etwa eine zum Beispiel durch Formpressen gebildete Gussmasse, eingekapselt. Nach dem Aushärten wird das Kapselungsmittel 400 fest.
  • Um eine in der Querschnittsansicht von 5 dargestellte Struktur zu erhalten, wird eine zweite Vorform 500 einer Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen 604 (siehe 6) auf einer Außenoberfläche des Kapselungsmittels 400 ausgebildet. Die zweite Vorform 500 kann durch Aufstäuben, stromloses Plattieren und/oder Galvanisieren von elektrisch leitfähigem Material wie etwa Kupfer auf einer freiliegenden oberen Fläche des Kapselungsmittels 400 ausgebildet werden. Bei der zweiten Vorform 500 kann es sich um eine Anordnung von parallel ausgerichteten Streifen handeln. In der in 4 dargestellten Architektur wird entsprechendes elektrisch leitfähiges Material an der Oberseite des gegossenen Substrats (zum Beispiel Paneel oder Wafer) angebracht.
  • Als Nächstes werden das durch die erste Vorform 200 ausgebildete Gehäuse, das die erste Vorform 200 und die zweite Vorform 500 einbettende Kapselungsmittel 400 auf einer Außenoberfläche des Kapselungsmittels 400 als Ganzes aus dem temporären Träger 100 entfernt. Wenn das doppelseitige Klebeband 102 thermisch ablösbar ist, kann dieses Entfernen durch Erhitzen des doppelseitigen Klebebands 102 oberhalb einer Temperatur (zum Beispiel 170°C) erfolgen, bei der das doppelseitige Klebeband 102 eine erhebliche Verringerung seiner adhäsiven Eigenschaft erfährt. Anschließend kann das Gehäuse einfach von dem doppelseitigen Klebeband 102 genommen werden und wird somit vom temporären Träger 100 getrennt.
  • Als Nächstes wird das getrennte Gehäuse des Kapselungsmittels 400 mit der eingekapselten ersten Vorform 200 und der ausgebildeten zweiten Vorform 500 in eine Mehrzahl von Barrenförmigen Gehäusen vereinzelt, um dadurch die Mehrzahl von Anschlussblöcken 600 auszubilden, wie in 6 dargestellt. Jeder der Anschlussblöcke 600 umfasst einen Abschnitt des Kapselungsmittels 400, einen Abschnitt der ersten Vorform 200 als Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen 602 und einen Abschnitt der zweiten Vorform 500 als Mehrzahl der zweiten elektrisch leitfähigen Durchkontaktierungen 604.
  • 6 stellt eine dreidimensionale Ansicht eines solchen Anschlussblocks 600 gemäß einem entsprechend 1 bis 5 gefertigten Anwendungsbeispiel der Erfindung dar.
  • Die Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen 602 des Anschlussblocks 600 verlaufen durch das Kapselungsmittel 400 von einer (hier oberen) ersten Fläche 606 des Kapselungsmittels 400 zu einer gegenüberliegenden (hier unteren) zweiten Fläche 608 des Kapselungsmittels 400. Entsprechend verlaufen die Mehrzahl der zweiten elektrisch leitfähigen Durchkontaktierungen 604 entlang einer äußeren (hier vertikalen) dritten Fläche 610 des Kapselungsmittels 400 von der ersten Fläche 606 des Kapselungsmittels 400 zu der zweiten Fläche 608 des Kapselungsmittels 400. Wie aus 6 entnommen werden kann, ist eine Querschnittsfläche A1 (zum Beispiel 104 μm2) der ersten elektrisch leitfähigen Durchkontaktierungen 602 größer als eine Querschnittsfläche A2 (zum Beispiel 10% von A1) der zweiten elektrisch leitfähigen Durchkontaktierungen 604 in einer Ebene senkrecht zu einer Richtung, die von der ersten Fläche 606 des Kapselungsmittels 400 zu der zweiten Fläche 608 des Kapselungsmittels 400 verläuft. Über die gesamte Strecke D (zum Beispiel in einem Bereich zwischen 20 μm und 500 μm) von der ersten Fläche 606 zu der zweiten Fläche 608 können Form und Umfang eines Querschnitts der ersten elektrisch leitfähigen Durchkontaktierungen 602 konstant sein (was jedoch nur eine Option ist). Entsprechend sind Form und Umfang eines Querschnitts der zweiten elektrisch leitfähigen Durchkontaktierungen 604 über die gesamte Strecke D von der ersten Fläche 606 zu der zweiten Fläche 608 konstant. Sämtliche der Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen 602 verlaufen parallel zueinander und parallel zu der Mehrzahl der zweiten elektrisch leitfähigen Durchkontaktierungen 604.
  • Wie in 6 dargestellt, ist der Anschlussblock 600 konfiguriert als Kontaktschiene mit großdimensionierten ersten elektrisch leitfähigen Durchkontaktierungen 602 und kleiner dimensionierten zweiten elektrisch leitfähigen Durchkontaktierungen 604. Die Durchkontaktierungen 602, 604 sind alle sequenziell entlang einer linearen Richtung 612 angeordnet oder ausgerichtet. In der gezeigten Ausführungsform sind die ersten elektrisch leitfähigen Durchkontaktierungen 602 in gleichen Abständen zueinander angeordnet. Darüber hinaus sind die zweiten elektrisch leitfähigen Durchkontaktierungen 602 in gleichen Abständen zueinander angeordnet. Die Anzahl der ersten elektrisch leitfähigen Durchkontaktierungen 602 kann jedoch unterschiedlich (in der gezeigten Ausführungsform kleiner) von der Zahl der zweiten elektrisch leitfähigen Durchkontaktierungen 604 in dem Anschlussblock 600 sein.
  • Nach Trennen (zum Beispiel Zerschneiden) und Schwenken um 90° kann die Verbindungsschiene oder der Anschlussblock 600 in einem Fan-out-WLB (z. B. eWLB) zur Verbindung in z-Richtung mit mehrfachem Durchkontaktierungszweck (siehe auch 7 und 17) eingebettet werden. Die ersten elektrisch leitfähigen Durchkontaktierungen 602 bilden große eingebettete Durchkontaktierungen, welche sehr zweckmäßig für Leistungsübertragung und Masseverbindung sind. Infolgedessen kann mit ihnen Hochleistung in Bezug auf Stromleitfähigkeit und Elektromigration erzielt werden. Bei den zweiten elektrisch leitfähigen Durchkontaktierungen 604 handelt es sich jedoch um kleine Durchkontaktierungen, welche nach dem Gießen aufgebracht werden und welche sehr zweckmäßig für die Signalübertragung sind, insbesondere bei hoher Leistungsfähigkeit in Hochfrequenzanwendungen.
  • 7 stellt eine Querschnittsansicht einer elektronischen Vorrichtung 710 gemäß einem Anwendungsbeispiel der Erfindung dar.
  • Die elektronische Vorrichtung 710 umfasst eine Halbleiterpackung 770 mit einem ersten Hauptoberflächenbereich 772 und einen gegenüberliegenden zweiten Hauptoberflächenbereich 774 und umfassend einen Halbleiterchip 712. Der Halbleiterchip 712 wiederum umfasst Chippads 714 in dem zweiten Hauptoberflächenbereich 774. Eine erste elektrisch leitfähige Umverdrahtungsschicht 700 der Halbleiterpackung 770 ist in dem ersten Hauptoberflächenbereich 772 angeordnet. Die erste elektrisch leitfähige Umverdrahtungsschicht 700 besteht aus einer elektrisch isolierenden Schichtstruktur 780 und einer elektrisch leitfähigen Schichtstruktur 782. Eine zweite elektrisch leitfähige Umverdrahtungsschicht 702 der Halbleiterpackung 770 ist in dem zweiten Hauptoberflächenbereich 774 angeordnet und ist elektrisch mit Chippads 714 auf der Unterseite des Halbleiterchips 712 gekoppelt.
  • Ein Anschlussblock 600 ist, wie in 6 dargestellt, für die Bereitstellung einer vertikalen Verbindung zwischen den elektrisch leitfähigen Schichtstrukturen 782 in den gegenüberliegenden Hauptoberflächenbereichen 772, 774 der Halbleiterpackung 770 konfiguriert. Der Anschlussblock 600 ist nebeneinanderliegend oder seitlich nebeneinander mit dem Halbleiterchip 712 und senkrecht zwischen und elektrisch gekoppelt mit der ersten elektrisch leitfähigen Umverdrahtungsschicht 700 und der zweiten elektrisch leitfähigen Umverdrahtungsschicht 702 angeordnet. Die ersten elektrisch leitfähigen Durchkontaktierungen 602 des Anschlussblocks 600 sind für die Leistungsübertragung während des Betriebs der elektronischen Vorrichtung 710 konfiguriert. Demgegenüber sind die zweiten elektrisch leitfähigen Durchkontaktierungen 604 für Hochfrequenzsignalübertragung während des Betriebs der elektronischen Vorrichtung 710 konfiguriert.
  • Ein weiteres, sogenanntes Packungs-Kapselungsmittel 730 (zum Beispiel eine Gussmasse) wird bereitgestellt, in welchem der Halbleiterchip 712 und der Anschlussblock 600 zusammen in der Halbleiterpackung 770 eingekapselt sind.
  • Lotstrukturen 720, hier als Lotkugeln konfiguriert, können auf der ersten elektrisch leitfähigen Umverdrahtungsschicht 700 und auf der zweiten elektrisch leitfähigen Umverdrahtungsschicht 702 bereitgestellt werden und sind direkt mit den entsprechenden elektrisch leitfähigen Schichtstrukturen 782 verbunden.
  • Darüber hinaus umfasst die elektronische Vorrichtung 710 einen weiteren Halbleiterchip (mit weiteren Chippads 716 und eingebettet in einem anderen Kapselungsmittel 790) als zusätzliche elektronische Komponente 740, welche oben auf der Halbleiterpackung 770 angebracht und mit dem Halbleiterchip 712 über Lotstrukturen 720 und den Anschlussblock 600 elektrisch gekoppelt ist. Zum Beispiel kann es sich bei dem Halbleiterchip 712 um einen Logikchip und bei der elektronischen Komponente 740 um einen Speicherchip handeln.
  • In der Konfiguration gemäß 7 ist der Anschlussblock 600 in einem der miteinander zu verbindenden Gehäuse (d. h. der Halbleiterpackung 770 und dem eingekapselten weiteren Halbleiterchip 740) der elektronischen Vorrichtung 710 eingebettet. Die beiden Gehäuse werden übereinander angebracht. Jedoch sind auch andere Anwendungen möglich. Bei der gezeigten Ausführungsform handelt es sich bei dem Anschlussblock 600 um einen vorgefertigten Baustein aus Gussmasse (siehe Kapselungsmittel 400) mit eingebetteten und oberflächengeformten Durchkontaktierungen 602, 604, der im Vergleich zu 6 um 90° gedreht ist, ausgebildet mit Verbindungen unter Verwendung von Dünnfilm-Umverdrahtungsschichten in eWLB-Architektur.
  • 8 und 9 zeigen verschiedene Ansichten von Strukturen, die während der Durchführung eines Verfahrens zur Herstellung eines Anschlussblocks 600 gemäß eines anderen Anwendungsbeispiels der Erfindung erhalten werden. 10 zeigt den Anschlussblock 600 integriert in eine elektronische Vorrichtung 710 gemäß einem Anwendungsbeispiel der Erfindung.
  • In 8 ist eine einzelne erste elektrisch leitfähige Durchkontaktierung 602 eingebettet in Laminatmaterial des Kapselungsmittels 400 dargestellt. Bei der gezeigten Ausführungsform wird das Kapselungsmittel 400 durch zwei elektrisch isolierende Schichten 802, 804 (zum Beispiel beide aus Prepreg-Material gefertigt, d. h. Glasfasern in einer Harzmatrix) gebildet. Darüber hinaus werden in diesem Beispiel drei zweite elektrisch leitfähige Durchkontaktierungen 604 auf einer Außenfläche des Kapselungsmittels 400 gebildet, die wiederum durch Galvanisieren hergestellt wird. 8 zeigt ebenfalls eine elektrisch leitfähige Durchkontaktierung 800, welche zum Beispiel 100 μm dick sein kann. Die Dicke der ersten elektrisch leitfähigen Durchkontaktierung 602 kann auch 100 μm betragen. Demgegenüber kann die Dicke der zweiten elektrisch leitfähigen Kontaktstrukturen 604 viel kleiner sein, zum Beispiel 10 μm. Die Elemente von 8 können durch die Anwendung von Druck miteinander vebunden werden, falls gewünscht, unterstützt durch Wärmebehandlung.
  • Während 8 eine Querschnittsansicht des Anschlussblocks 600 in Laminattechnologie darstellt, zeigt 9 eine dreidimensionale Ansicht und stellt außerdem dar, dass der Barrenförmige Anschlussblock 600 gemäß 8 bis 10 eine vertikale Abmessung H in der Größenordnung zwischen 100 μm und 500 μm aufweisen kann. Allgemeiner ausgedrückt, kann die Dicke in Verbindungsrichtung in einem Bereich zwischen 50 μm und 1 mm liegen. Sie ist daher sehr kompakt in der vertikalen Richtung und ermöglicht dennoch anspruchsvolle elektrische Verbindungsaufgaben mit geringen Verlusten an Energie und Signalinhalt angesichts der kurzen Übertragungswege. Bezugszeichen 810 zeigt Trennlinien, entlang denen eine Vorform der mehreren Anschlussblöcke 600 zur Vereinzelung in Würfel geschnitten werden kann. Die in 9 dargestellte Anordnung wird durch Drehen der Anordnung von 8 um 90° erhalten.
  • Wie aus 10 entnommen werden kann, kann der Anschlussblock 600 in eine elektronische Vorrichtung 710 mit eWLB-Umverdrahtungsschichten 700 oder 702 sowie als Packungs-Kapselungsmittel 730 wie etwa ein Guss-eWLB integriert werden. Der eingebettete Anschlussblock 600 dient anschließend zum Leiten elektrischer Signale und Energie zwischen den Umverdrahtungsschichten 700, 702. Die Architektur gemäß 8 bis 10 entspricht einem Mehrschichtverbundstoff mit vertikalen Verbindungen mit gemischten Breite/Abstand/Dicke.
  • 11 bis 16 zeigen verschiedene Ansichten von Strukturen, die während der Durchführung eines Verfahrens zur Herstellung einer elektronischen Vorrichtung 710 gemäß eines anderen Anwendungsbeispiels der Erfindung erhalten werden.
  • Um eine in 11 dargestellte Struktur zu erhalten, werden eine Mehrzahl von Halbleiterchips 712 und eine Mehrzahl von Anschlussblöcken 600, wie in 6 dargestellt, ausgewählt und nebeneinanderliegend und seitlich voneinander beabstandet auf einem temporärer Träger 100 platziert, auf welchem ein doppelseitiges Klebeband 102 ausgebildet wird.
  • Um eine in 12 dargestellte Struktur zu erhalten, wird ein Packungs-Kapselungsmittel 730 durch Formpressen ausgebildet, zum Beispiel mit einer Gussformdicke L von 800 μm. Nach dem Formpressen und Aushärten wird eine selbsttragende oder selbststützende Struktur erhalten, sodass der temporäre Träger 100 entfernt werden kann. Dies kann durch temporäres Erhöhen der Temperatur über einen bestimmten Wert, wie zum Beispiel 170°C, erzielt werden, bei welcher Temperatur die Klebefolie in Form des doppelseitigen Klebebands 102 ihre stark adhäsive Eigenschaft verliert (zum Beispiel, indem in der Klebefolie enthaltener Alkohol bei diesen Temperaturen verdampft).
  • Um eine in 13 dargestellte Struktur zu erhalten, wird die in 12 dargestellte Struktur durch Rückseitenschleifen in vertikaler Richtung ausgedünnt. Dadurch wird die Kompaktheit erhöht und werden die elektrisch leitfähigen Stirnflächen der Anschlussblöcke 600 freigelegt. Das Abschleifen kann vor oder nach dem Ablösen des Gehäuses von dem doppelseitigen Klebeband 102 auf dem temporären Träger 100 erfolgen.
  • Um eine in 14 dargestellte Struktur zu erhalten wird eine Umverdrahtungsschicht 702 auf der unteren Hauptoberfläche der in 13 dargestellten Struktur ausgebildet.
  • Um eine in 15 dargestellte Struktur zu erhalten, wird eine andere Umverdrahtungsschicht 700 auf der oberen Hauptoberfläche der in 14 dargestellten Struktur ausgebildet.
  • Um eine in 16 dargestellte Struktur zu erhalten, werden Vorgänge der Kugelbildung und der Würfelung durchgeführt, um Lotstrukturen 720 auf der Umverdrahtungsschicht 702 auszubilden und die einzelnen Gehäuse oder elektronischen Vorrichtungen 710 durch Zersägen zu vereinzeln.
  • 17 zeigt eine Querschnittsansicht einer elektronischen Vorrichtung 710 gemäß einem gemäß 11 bis 16 hergestellten Anwendungsbeispiel der Erfindung.
  • Die elektronische Vorrichtung 710 gemäß 17 umfasst die Halbleiterpackung 770 zwischen seinem ersten Hauptoberflächenbereich 772 und seinem gegenüberliegenden zweiten Hauptoberflächenbereich 774. die Halbleiterpackung 770 umfasst einen Halbleiterchip 712 mit seinen Chippads 714 in dem zweiten Hauptoberflächenbereich 774 und zwei Anschlussblöcken 600 zur Bereitstellung einer vertikalen Verbindung zwischen den gegenüberliegenden Hauptoberflächenbereichen 772, 774 der Halbleiterpackung 770. Die Anschlussblöcke 600 umfassen erste elektrisch leitfähige Durchkontaktierungen 602 und zweite elektrisch leitfähige Durchkontaktierungen 604, die mit unterschiedlichen Querschnittsflächen A1, A2 zwischen dem ersten Hauptoberflächenbereich 772 und dem zweiten Hauptoberflächenbereich 774 verlaufen und nebeneinanderliegend mit dem Halbleiterchip 712 angeordnet sind.
  • Die elektronische Komponente 740, welche schematisch gemäß 17 dargestellt wird, ist auf dem ersten Hauptoberflächenbereich 772 angeordnet und umfasst einen mit einem der Anschlussblöcke 600 elektrisch gekoppelten ersten elektrischen Kontakt 1700. Die elektronische Komponente 740 umfasst ferner einen mit dem anderen Anschlussblock 600 elektrisch gekoppelten zweiten elektrischen Kontakt 1702. Bei der elektronischen Komponente 740 kann es sich um einen weiteren Halbleiterchip, einen passiven oder diskreten Chip, eine Antenne, eine elektromagnetische Strahlenschutzstruktur usw. handeln. Gemäß 17 besteht ein kontinuierlicher elektrisch leitfähiger Pfad von dem ersten elektrischen Kontakt 1700, eine Lotstruktur 720, eine elektrisch leitfähige Schichtstruktur 782 der Umverdrahtungsschicht 700, einer der Anschlussblöcke 600, eine elektrisch leitfähige Schichtstruktur 782 der Umverdrahtungsschicht 702 und einer der Chippads 714.
  • Entsprechend besteht ein kontinuierlicher elektrisch leitfähiger Pfad von dem zweiten elektrischen Kontakt 1702, eine Lotstruktur 720, eine andere elektrisch leitfähige Schichtstruktur 782 der Umverdrahtungsschicht 700, der andere der Anschlussblöcke 600, eine elektrisch leitfähige Schichtstruktur 782 der Umverdrahtungsschicht 702 und dem anderen Chippad 714.
  • Es sei darauf hingewiesen, dass der Begriff „umfassen” andere Elemente oder Merkmale nicht ausschließt und „ein” bzw. „eine” die Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die in Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben werden. Es sollte ebenfalls beachtet werden, dass Bezugszeichen nicht als den Umfang der Ansprüche einschränkend zu betrachten sind. Darüber hinaus soll der Umfang der vorliegenden Anmeldung nicht auf die bestimmten, in der Patentschrift beschriebenen Ausführungsformen des Prozesses, der Maschine, Herstellungsweise, gegenständlichen Zusammensetzung, Mittel, Verfahren und Schritte beschränkt sein. Dementsprechend sollen die angehängten Ansprüche in ihrem Umfang solche Prozesse, Maschinen, Herstellungsweisen, gegenständliche Zusammensetzungen, Mittel, Verfahren oder Schritte einschließen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 8866292 [0003]

Claims (20)

  1. Anschlussblock (600), insbesondere zur Bereitstellung einer vertikalen Verbindung zwischen gegenüberliegenden Hauptoberflächenbereichen (772, 774) einer Halbleiterpackung (770), wobei der Anschlussblock (600) Folgendes umfasst: • ein Kapselungsmittel (400); • mindestens eine erste elektrisch leitfähige Durchkontaktierung (602), insbesondere eine Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen (602), die durch das Kapselungsmittel (400) von einer ersten Fläche (606) des Kapselungsmittels (400) zu einer zweiten Fläche (608) des Kapselungsmittels (400) verläuft; • mindestens eine zweite elektrisch leitfähige Durchkontaktierung (604), insbesondere eine Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen (604), die sich entlang einer äußeren dritten Fläche (610) des Kapselungsmittels (400) von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) erstreckt.
  2. Anschlussblock (600), insbesondere zur Bereitstellung einer vertikalen Verbindung zwischen gegenüberliegenden Hauptoberflächenbereichen (772, 774) einer Halbleiterpackung (770), wobei der Anschlussblock (600) Folgendes umfasst: • ein Kapselungsmittel (400); • eine Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen (602), die parallel zueinander durch das Kapselungsmittel (400) von einer ersten Fläche (606) des Kapselungsmittels (400) zu einer zweiten Fläche (608) des Kapselungsmittels (400) verlaufen; • eine Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen (604), die parallel zueinander und parallel zu der Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen (602) von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) verlaufen; • wobei eine Querschnittsfläche (A1) der ersten elektrisch leitfähigen Durchkontaktierungen (602) sich von einer Querschnittsfläche (A2) der zweiten elektrisch leitfähigen Durchkontaktierungen (604) in einer Ebene senkrecht zu einer Richtung unterscheidet, die von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) verläuft.
  3. Anschlussblock (600) nach Anspruch 1 oder 2, wobei die ersten elektrisch leitfähigen Durchkontaktierungen (602) als mindestens ein Abschnitt von mindestens einem aus der Gruppe bestehend aus einem Leadframe, einer Kupferstruktur, einem umlaufenden Rahmen mit einer Mehrzahl von parallelen Rippen und einer strukturierten elektrisch leitfähigen Platte, konfiguriert sind.
  4. Anschlussblock (600) nach einem der Ansprüche 1 bis 3, wobei die zweiten elektrisch leitfähigen Durchkontaktierungen (604) als mindestens eine aus der Gruppe bestehend aus elektroplattierten Strukturen und gesputterten Strukturen, konfiguriert sind.
  5. Anschlussblock (600) nach einem der Ansprüche 1 bis 4, wobei eine Querschnittsfläche (A1) der einen oder mehreren ersten elektrisch leitfähigen Durchkontaktierungen (602) größer ist als eine Querschnittsfläche (A2) der einen oder mehreren zweiten elektrisch leitfähigen Durchkontaktierungen (604) in einer Ebene senkrecht zu einer Richtung, die von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) verläuft.
  6. Anschlussblock (600) nach einem der Ansprüche 1 bis 5, konfiguriert als ein Barren, in welchem mindestens eine der ersten elektrisch leitfähigen Durchkontaktierungen (602) und der zweiten elektrisch leitfähigen Durchkontaktierungen (604) entlang einer linearen Richtung (612) angeordnet sind.
  7. Verfahren zur Herstellung einer Mehrzahl von Anschlussblöcken (600), wobei das Verfahren Folgendes umfasst: • Einkapseln mindestens eines Teils einer ersten Vorform (200) einer Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen (602) durch ein Kapselungsmittel (400), sodass mindestens ein Teil der Vorform (200) der ersten elektrisch leitfähigen Durchkontaktierungen (602) durch das Kapselungsmittel (400) von einer ersten Fläche (606) des Kapselungsmittels (400) zu einer zweiten Fläche (608) des Kapselungsmittels (400) verläuft; • anschließend Ausbilden einer zweiten Vorform (500) einer Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen (604), die mindestens teilweise entlang einer äußeren dritten Fläche (610) des Kapselungsmittels (400) von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) verlaufen; • Trennen des Kapselungsmittels (400) mit der ersten Vorform (200) und der zweiten Vorform (500), um dadurch die Mehrzahl der Anschlussblöcke (600) auszubilden, sodass jeder der Anschlussblöcke (600) einen Abschnitt des Kapselungsmittels (400), einen Abschnitt der ersten Vorform (200) als Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen (602) und einen Abschnitt der zweiten Vorform (500) als Mehrzahl der zweiten elektrisch leitfähigen Durchkontaktierungen (604) umfasst.
  8. Verfahren nach irgendeinem Anspruch 7, wobei die erste Vorform (200) als mindestens eine aus der Gruppe bestehend aus einem Leadframe, einem umlaufenden Rahmen mit einer Mehrzahl von parallelen Rippen und einer strukturierten elektrisch leitfähigen Platte, konfiguriert ist.
  9. Verfahren nach Anspruch 7 oder 8, wobei die zweite Vorform (500) durch mindestens eine aus der Gruppe bestehend aus Zerstäuben und Galvanisieren elektrisch leitfähigen Materials auf der dritten Fläche (610), ausgebildet wird.
  10. Verfahren zur Herstellung eines Anschlussblocks (600), wobei das Verfahren Folgendes umfasst: • Anordnen einer Mehrzahl von ersten elektrisch leitfähigen Durchkontaktierungen (602) auf einem temporären Träger (100); • Einkapseln der Mehrzahl erster elektrisch leitfähiger Durchkontaktierungen (602) durch ein elektrisch isolierendes Kapselungsmittel (400), sodass die ersten elektrisch leitfähigen Durchkontaktierungen (602) durch das Kapselungsmittel (400) von einer ersten Fläche (606) des Kapselungsmittels (400) zu einer zweiten Fläche (608) des Kapselungsmittels (400) verlaufen und sowohl an der ersten Fläche (606) als auch an der zweiten Fläche (608) freiliegen; • Ausbilden einer Mehrzahl von zweiten elektrisch leitfähigen Durchkontaktierungen (604), die entlang einer dritten Fläche (610) des Kapselungsmittels (400) von der ersten Fläche (606) des Kapselungsmittels (400) zu der zweiten Fläche (608) des Kapselungsmittels (400) verlaufen; • Entfernen des temporären Trägers (100) von dem Kapselungsmittel (400) und den Durchkontaktierungen (602, 604).
  11. Verfahren nach Anspruch 10, wobei das Verfahren die Anordnung der Mehrzahl der ersten elektrisch leitfähigen Durchkontaktierungen (602) auf dem temporären Träger (100) mit einem Klebemittel (102), insbesondere einem doppelseitigen Klebemittel (102), dazwischen umfasst.
  12. Elektronische Vorrichtung (710), umfassend eine Halbleiterpackung (770) mit einem ersten Hauptoberflächenbereich (772) und einem zweiten Hauptoberflächenbereich (774), wobei die Halbleiterpackung (770) Folgendes umfasst: • einen Halbleiterchip (712), umfassend mindestens einen Chippad (714) in dem zweiten Hauptoberflächenbereich (774); • einen Anschlussblock (600), insbesondere nach einem der Ansprüche 1 bis 6, umfassend mindestens eine erste elektrisch leitfähige Durchkontaktierung (602) und mindestens eine zweite elektrisch leitfähige Durchkontaktierung (604), die mit unterschiedlichen Querschnittsflächen (A1, A2) zwischen dem ersten Hauptoberflächenbereich (772) und dem zweiten Hauptoberflächenbereich (774) verlaufen und nebeneinanderliegend mit dem Halbleiterchip (712) angeordnet sind.
  13. Elektronische Vorrichtung (710) nach Anspruch 12, ferner umfassend eine elektronische Komponente (740), die auf oder über dem ersten Hauptoberflächenbereich (772) angeordnet ist, und umfassend einen mit der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung (602) elektrisch gekoppelten ersten elektrischen Kontakt und einen mit der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung (604) elektrisch gekoppelten zweiten elektrischen Kontakt.
  14. Elektronische Vorrichtung (710) nach Anspruch 13, wobei die elektronische Komponente (740) als mindestens eine aus der Gruppe bestehend aus einem weiteren Halbleiterchip, einer Antenne, einem passiven elektronischen Element, einem aktiven elektronischen Element und einer elektromagnetischen Strahlenschutzstruktur, konfiguriert ist.
  15. Elektronische Vorrichtung (710) nach einem der Ansprüche 12 bis 14, wobei die mindestens eine erste elektrisch leitfähige Durchkontaktierung (602) für Leistungsübertragung während des Betriebs der elektronischen Vorrichtung (710) konfiguriert ist.
  16. Elektronische Vorrichtung (710) nach einem der Ansprüche 12 bis 15, wobei die mindestens eine zweite elektrisch leitfähige Durchkontaktierung (604) für Signalübertragung, insbesondere für eine Hochfrequenz-Signalübertragung, während des Betriebs der elektronischen Vorrichtung (710) konfiguriert ist.
  17. Elektronische Vorrichtung (710) nach einem der Ansprüche 12 bis 16, umfassend mindestens eines aus der Gruppe bestehend aus: • eine erste elektrisch leitfähige Umverdrahtungsschicht (700), angeordnet in dem ersten Hauptoberflächenbereich (772) und elektrisch gekoppelt mit der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung (602) und der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung (604); • eine zweite elektrisch leitfähige Umverdrahtungsschicht (702), angeordnet in dem zweiten Hauptoberflächenbereich (774) und elektrisch gekoppelt mit dem mindestens einen Chippad (714), der mindestens einen ersten elektrisch leitfähigen Durchkontaktierung (602) und der mindestens einen zweiten elektrisch leitfähigen Durchkontaktierung (604).
  18. Elektronische Vorrichtung (710) nach Anspruch 17, umfassend mindestens eine Lotstruktur (720) auf mindestens einer von der ersten elektrisch leitfähigen Umverdrahtungsschicht (700) und der zweiten elektrisch leitfähigen Umverdrahtungsschicht (702).
  19. Elektronische Vorrichtung (710) nach einem der Ansprüche 12 bis 18, wobei die Halbleiterpackung (770) ein Packungs-Kapselungsmittel (730) umfasst, in welchem der Halbleiterchip (712) und der Anschlussblock (600) mindestens teilweise eingekapselt sind.
  20. Verfahren zur Herstellung einer elektronischen Vorrichtung (710) mit einer Halbleiterpackung (770), die einen ersten Hauptoberflächenbereich (772) und einen zweiten Hauptoberflächenbereich (774) aufweist, wobei das Verfahren Folgendes umfasst: • Bereitstellen eines Halbleiterchips (712), umfassend mindestens einen Chippad (714) in dem zweiten Hauptoberflächenbereich (774); • Anordnen eines Anschlussblocks (600) nebeneinanderliegend mit dem Halbleiterchip (712), wobei der Anschlussblock (600) mindestens eine erste elektrisch leitfähige Durchkontaktierung (602) und mindestens eine zweite elektrisch leitfähige Durchkontaktierung (604) umfasst, die mit unterschiedlichen Querschnittsflächen (A1, A2) zwischen dem ersten Hauptoberflächenbereich (772) und dem zweiten Hauptoberflächenbereich (774) verlaufen.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535611B2 (en) * 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
DE102015121044B4 (de) * 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US9741651B1 (en) * 2016-02-24 2017-08-22 Intel IP Corportaion Redistribution layer lines
WO2017189224A1 (en) 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10229892B2 (en) * 2017-06-28 2019-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing a semiconductor package
US10510679B2 (en) 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US10587060B2 (en) 2017-11-30 2020-03-10 International Business Machines Corporation Electrical contacts on the sidewall of a circuit board
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
KR20220021755A (ko) 2020-08-14 2022-02-22 삼성전자주식회사 안테나를 포함하는 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5037311A (en) * 1989-05-05 1991-08-06 International Business Machines Corporation High density interconnect strip
DE10249855A1 (de) * 2002-10-25 2004-05-13 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Werkstoff zum Zuführen von Strom auf Halbleiter-Bauelemente und Verfahren zum Herstellen eines solchen
DE102011001405A1 (de) * 2010-03-31 2011-10-06 Infineon Technologies Ag Halbleiter-Kapselung und Stapel von Halbleiterkapselungen
EP2722876A2 (de) * 2012-10-19 2014-04-23 Infineon Technologies AG Eingebettete Chipgehäuse und Verfahren zur Herstellung eines eingebetteten Chipgehäuses
US8866292B2 (en) 2012-10-19 2014-10-21 Infineon Technologies Ag Semiconductor packages with integrated antenna and methods of forming thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800637B1 (ko) 2000-12-22 2008-02-01 엔엑스피 비 브이 반도체 디바이스
DE60231784D1 (de) 2001-12-27 2009-05-14 Alps Electric Co Ltd Überbrückungs-Chipbauteil und Montierungsanordnung dafür
JP4033157B2 (ja) 2004-03-29 2008-01-16 松下電器産業株式会社 導電路形成方法
KR100732753B1 (ko) 2004-12-23 2007-06-27 주식회사 하이닉스반도체 반도체 장치 제조방법
DE102005043557B4 (de) 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
CN101221949B (zh) 2007-01-10 2011-05-25 财团法人工业技术研究院 面心立方结构电容及其制造方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
US8598630B2 (en) 2008-10-06 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Photo alignment mark for a gate last process
JP5617846B2 (ja) * 2009-11-12 2014-11-05 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
KR101825149B1 (ko) 2010-03-03 2018-02-02 조지아 테크 리서치 코포레이션 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
WO2011114774A1 (ja) 2010-03-18 2011-09-22 日本電気株式会社 半導体素子内蔵基板およびその製造方法
KR101719630B1 (ko) * 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
US8675311B2 (en) * 2010-12-22 2014-03-18 HGST Netherlands B.V. Interleaved conductor structure with wrap around traces
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US20140035935A1 (en) 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar
US9337159B2 (en) 2013-12-13 2016-05-10 Infineon Technologies Ag Semiconductor package with integrated microwave component
US9362234B2 (en) * 2014-01-07 2016-06-07 Freescale Semiconductor, Inc. Shielded device packages having antennas and related fabrication methods
US10170403B2 (en) * 2014-12-17 2019-01-01 Kinsus Interconnect Technology Corp. Ameliorated compound carrier board structure of flip-chip chip-scale package
KR102306719B1 (ko) * 2015-04-22 2021-09-30 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5037311A (en) * 1989-05-05 1991-08-06 International Business Machines Corporation High density interconnect strip
DE10249855A1 (de) * 2002-10-25 2004-05-13 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Werkstoff zum Zuführen von Strom auf Halbleiter-Bauelemente und Verfahren zum Herstellen eines solchen
DE102011001405A1 (de) * 2010-03-31 2011-10-06 Infineon Technologies Ag Halbleiter-Kapselung und Stapel von Halbleiterkapselungen
EP2722876A2 (de) * 2012-10-19 2014-04-23 Infineon Technologies AG Eingebettete Chipgehäuse und Verfahren zur Herstellung eines eingebetteten Chipgehäuses
US8866292B2 (en) 2012-10-19 2014-10-21 Infineon Technologies Ag Semiconductor packages with integrated antenna and methods of forming thereof

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